JPH0541085A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPH0541085A JPH0541085A JP3196328A JP19632891A JPH0541085A JP H0541085 A JPH0541085 A JP H0541085A JP 3196328 A JP3196328 A JP 3196328A JP 19632891 A JP19632891 A JP 19632891A JP H0541085 A JPH0541085 A JP H0541085A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- bit line
- memory cell
- high level
- signal
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
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- Dram (AREA)
Abstract
(57)【要約】
【目的】センスアンプで増幅された信号をメモリセルへ
書き込む際のビット線の充放電電流、すなわち消費電力
を小さくすること。 【構成】１対のビット線の一方のドレイン，センスアン
プにソースを接続する第１のトランジスタと他方のビッ
ト線にドレイン，センスアンプにソースを接続する第２
のトランジスタを具備するセンスアンプ回路において、
前記第のトランジスタまたは第２のトランジスタの一方
のみを導通させてメモリセルに情報を書き込むことによ
り、センスアンプで増幅された信号をメモリセルに書き
込む際のビット線充放電電流を小さくすることができ
る。
書き込む際のビット線の充放電電流、すなわち消費電力
を小さくすること。 【構成】１対のビット線の一方のドレイン，センスアン
プにソースを接続する第１のトランジスタと他方のビッ
ト線にドレイン，センスアンプにソースを接続する第２
のトランジスタを具備するセンスアンプ回路において、
前記第のトランジスタまたは第２のトランジスタの一方
のみを導通させてメモリセルに情報を書き込むことによ
り、センスアンプで増幅された信号をメモリセルに書き
込む際のビット線充放電電流を小さくすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック型メモリ
（ＤＲＡＭ）におけるセンスアンプ回路に関する。
（ＤＲＡＭ）におけるセンスアンプ回路に関する。
【０００２】
【従来の技術】図３に従来のセンスアンプ回路の回路図
を、図４にタイミングチャートを示す。図３において、
ＳＡはセンスアンプ、ＳＡＥはセンスアンプの動作制御
信号、ＳＡ０，ＳＡ１は節点、ＴＧ０はトランスファゲ
ートの制御信号、Ｂ０，Ｂ１はビット線、Ｗ０はワード
線、ＨＶＣＤは電源電圧（Ｖｃｃ）／２プリチャージ電
圧、Ｐはビット線プリチャージ制御信号、Ｔ０，Ｔ１，
Ｔ２，Ｔ３，Ｔ４，Ｔ５はｎＭＯＳＦＥＴ、Ｃはメモリ
セルキャパシタである。
を、図４にタイミングチャートを示す。図３において、
ＳＡはセンスアンプ、ＳＡＥはセンスアンプの動作制御
信号、ＳＡ０，ＳＡ１は節点、ＴＧ０はトランスファゲ
ートの制御信号、Ｂ０，Ｂ１はビット線、Ｗ０はワード
線、ＨＶＣＤは電源電圧（Ｖｃｃ）／２プリチャージ電
圧、Ｐはビット線プリチャージ制御信号、Ｔ０，Ｔ１，
Ｔ２，Ｔ３，Ｔ４，Ｔ５はｎＭＯＳＦＥＴ、Ｃはメモリ
セルキャパシタである。
【０００３】この回路の動作を図４のタイミングチャー
トを参照しながら説明する。はじめに、ビット線プリチ
ャージ制御信号Ｐを高レベルにしてビット線をＶｃｃ／
２にプリチャージした後、ワード線Ｗ０を高レベルにし
てメモリセル内の情報をビット線に読み出す。そして、
トランスファゲートの制御信号ＴＧ０を低レベルにして
からセンスアンプの動作制御信号ＳＡＥにより、センス
アンプでＳＡ０，ＳＡ１の電圧を増幅する。
トを参照しながら説明する。はじめに、ビット線プリチ
ャージ制御信号Ｐを高レベルにしてビット線をＶｃｃ／
２にプリチャージした後、ワード線Ｗ０を高レベルにし
てメモリセル内の情報をビット線に読み出す。そして、
トランスファゲートの制御信号ＴＧ０を低レベルにして
からセンスアンプの動作制御信号ＳＡＥにより、センス
アンプでＳＡ０，ＳＡ１の電圧を増幅する。
【０００４】この後、トランスファゲートの制御信号Ｔ
Ｇ０を再び高レベルにしてビット線Ｂ０，Ｂ１にセンス
アンプＳＡで増幅した信号を書き戻し、メモリセルに情
報を書き込む。
Ｇ０を再び高レベルにしてビット線Ｂ０，Ｂ１にセンス
アンプＳＡで増幅した信号を書き戻し、メモリセルに情
報を書き込む。
【０００５】
【発明が解決しようとする課題】この従来技術では、メ
モリセルに情報を書き込む場合トランスファゲートの制
御信号ＴＧ０を高レベルにしてビット線Ｂ０，Ｂ１の両
方を導通させているために、メモリセルが接続されてい
ないビット線にもセンスアンプで増幅した信号が伝達さ
れ、両方のビット線に充放電電流が流れる。そのため
に、無駄な電力を消費するという問題点がある。
モリセルに情報を書き込む場合トランスファゲートの制
御信号ＴＧ０を高レベルにしてビット線Ｂ０，Ｂ１の両
方を導通させているために、メモリセルが接続されてい
ないビット線にもセンスアンプで増幅した信号が伝達さ
れ、両方のビット線に充放電電流が流れる。そのため
に、無駄な電力を消費するという問題点がある。
【０００６】本発明は、以上述べた問題点を解決するた
めのものであり、その目的はセンスアンプで増幅された
信号をメモリセルへ書き込む際に、消費電力を小さくす
るためのセンスアンプ回路提供することである。
めのものであり、その目的はセンスアンプで増幅された
信号をメモリセルへ書き込む際に、消費電力を小さくす
るためのセンスアンプ回路提供することである。
【０００７】
【課題を解決するための手段】本発明のセンスアンプ回
路は、１対のビット線の一方にドレイン，センスアンプ
にソースを接続する第１のトランジスタと他方のビット
線にドレイン，センスアンプにソースを接続する第２の
トランジスタを具備するセンスアンプ回路において、書
き込み時に前記第１のトランジスタまたは第２のトラン
ジスタの一方のみを導通さえてメモリセルに情報を書き
込む手段を有する。
路は、１対のビット線の一方にドレイン，センスアンプ
にソースを接続する第１のトランジスタと他方のビット
線にドレイン，センスアンプにソースを接続する第２の
トランジスタを具備するセンスアンプ回路において、書
き込み時に前記第１のトランジスタまたは第２のトラン
ジスタの一方のみを導通さえてメモリセルに情報を書き
込む手段を有する。
【０００８】
【作用】本発明によれば、上記のような手段を施すこと
により、メモリセルへセンスアンプで増幅した信号を書
き込む際に、一対のビット線の一方のみを導通させて書
き込むために消費電力を小さくすることができる。
により、メモリセルへセンスアンプで増幅した信号を書
き込む際に、一対のビット線の一方のみを導通させて書
き込むために消費電力を小さくすることができる。
【０００９】
【実施例】図１は、本発明のセンスアンプ回路、図２は
タイミングチャートである。図１において、図３に示し
た従来回路の例と異なるところは、トランスファゲート
の制御信号をＴＧ００，ＴＧ０１分けた点であり、他の
構成要素は全く同じであるため、同一の記号で示した。
タイミングチャートである。図１において、図３に示し
た従来回路の例と異なるところは、トランスファゲート
の制御信号をＴＧ００，ＴＧ０１分けた点であり、他の
構成要素は全く同じであるため、同一の記号で示した。
【００１０】本発明の回路動作を図２のタイミングチャ
ートを参照して説明する。はじめに、ビット線プリチャ
ージ制御信号Ｐを高レベルにしてビット線をＶｃｃ／２
にプリチャージした後、ワード線Ｗ０を高レベルにして
メモリセル内の情報をビット線に読み出す。トランスフ
ァゲート制御信号ＴＧ００，ＴＧ０１が高レベルである
ため、ビット線に読み出された信号はセンスアンプ部の
入力節点ＳＡ０，ＳＡ１にも伝達される。ここで、トラ
ンスファゲートの制御信号ＴＧ００，ＴＧ０１を下げて
から節点ＳＡ０，ＳＡ１に読み出された信号をセンスア
ンプＳＡで増幅する。
ートを参照して説明する。はじめに、ビット線プリチャ
ージ制御信号Ｐを高レベルにしてビット線をＶｃｃ／２
にプリチャージした後、ワード線Ｗ０を高レベルにして
メモリセル内の情報をビット線に読み出す。トランスフ
ァゲート制御信号ＴＧ００，ＴＧ０１が高レベルである
ため、ビット線に読み出された信号はセンスアンプ部の
入力節点ＳＡ０，ＳＡ１にも伝達される。ここで、トラ
ンスファゲートの制御信号ＴＧ００，ＴＧ０１を下げて
から節点ＳＡ０，ＳＡ１に読み出された信号をセンスア
ンプＳＡで増幅する。
【００１１】この後、トランスファゲートの制御信号Ｔ
Ｇ００のみを高レベルにすると、ビット線Ｂ０だけにセ
ンスアンプで増幅された信号が送られ、再びメモリセル
に書き込まれる。したがって、メモリセルが接続されて
いないビット線にはセンスアンプで増幅した信号を伝達
しないので無駄な充放電電流が流れない。そのために、
消費電力を小さくできる。
Ｇ００のみを高レベルにすると、ビット線Ｂ０だけにセ
ンスアンプで増幅された信号が送られ、再びメモリセル
に書き込まれる。したがって、メモリセルが接続されて
いないビット線にはセンスアンプで増幅した信号を伝達
しないので無駄な充放電電流が流れない。そのために、
消費電力を小さくできる。
【００１２】
【発明の効果】以上説明したように、本発明はセンスア
ンプで増幅した信号をメモリセルに書き込む際に、消費
電力を小さくすることができる。
ンプで増幅した信号をメモリセルに書き込む際に、消費
電力を小さくすることができる。
【図１】本発明のセンスアンプ回路の回路図である。
【図２】本発明の回路における波形図である。
【図３】従来のセンスアンプ回路の回路図である。
【図４】従来の回路の波形図である。
Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ ｎＭＯＳＦＥ
Ｔ ＳＡ センスアンプ ＳＡ０，ＳＡ１ 節点 ＳＡＥ センスアンプ制御信号 Ｗ０ ワード線 ＴＧ０，ＴＧ００，ＴＧ０１ トランスファゲート制
御信号 Ｂ０，Ｂ１ ビット線 ＨＶＣＤ 電源電圧（Ｖｃｃ）／２プリチャージ電圧 Ｐ ビット線プリチャージ制御信号 Ｃ メモリセルキャパシタ
Ｔ ＳＡ センスアンプ ＳＡ０，ＳＡ１ 節点 ＳＡＥ センスアンプ制御信号 Ｗ０ ワード線 ＴＧ０，ＴＧ００，ＴＧ０１ トランスファゲート制
御信号 Ｂ０，Ｂ１ ビット線 ＨＶＣＤ 電源電圧（Ｖｃｃ）／２プリチャージ電圧 Ｐ ビット線プリチャージ制御信号 Ｃ メモリセルキャパシタ
Claims (1)
- 【請求項１】 ビット線対の一方のビット線とセンスア
ンプの第１の入出力端間にソース・ドレイン路が接続し
た第１のトランジスタと、他方のビット線と前記センス
アンプの第２の入出力端間にソース・ドレイン路が接続
した第２のトランジスタと、前記第１のトランジスタと
前記第２のトランジスタの導通制御を異なる制御信号で
行なう手段とを有することを特徴とするセンスアンプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196328A JPH0541085A (ja) | 1991-08-06 | 1991-08-06 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196328A JPH0541085A (ja) | 1991-08-06 | 1991-08-06 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541085A true JPH0541085A (ja) | 1993-02-19 |
Family
ID=16355999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196328A Pending JPH0541085A (ja) | 1991-08-06 | 1991-08-06 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541085A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0863959A (ja) * | 1994-08-24 | 1996-03-08 | Nec Corp | 半導体記憶装置 |
| JP2002208276A (ja) * | 2001-01-12 | 2002-07-26 | Sony Corp | メモリ装置 |
| JP2002373491A (ja) * | 2001-06-15 | 2002-12-26 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008084529A (ja) * | 2007-11-05 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
| US8199549B2 (en) | 2000-02-04 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device |
| JP2013531860A (ja) * | 2010-06-10 | 2013-08-08 | モサイド・テクノロジーズ・インコーポレーテッド | センス増幅器およびビット線分離を備える半導体メモリデバイス |
-
1991
- 1991-08-06 JP JP3196328A patent/JPH0541085A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0863959A (ja) * | 1994-08-24 | 1996-03-08 | Nec Corp | 半導体記憶装置 |
| EP0703585A2 (en) | 1994-08-24 | 1996-03-27 | Nec Corporation | Semiconductor memory device |
| EP0703585A3 (en) * | 1994-08-24 | 1998-02-04 | Nec Corporation | Semiconductor memory device |
| US8199549B2 (en) | 2000-02-04 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device |
| US8605478B2 (en) | 2000-02-04 | 2013-12-10 | Renesas Electronics Corporation | Semiconductor device |
| JP2002208276A (ja) * | 2001-01-12 | 2002-07-26 | Sony Corp | メモリ装置 |
| JP2002373491A (ja) * | 2001-06-15 | 2002-12-26 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008084529A (ja) * | 2007-11-05 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
| JP2013531860A (ja) * | 2010-06-10 | 2013-08-08 | モサイド・テクノロジーズ・インコーポレーテッド | センス増幅器およびビット線分離を備える半導体メモリデバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000411 |