JP3142915B2 - アナログ−ディジタル変換装置 - Google Patents
アナログ−ディジタル変換装置Info
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- JP3142915B2 JP3142915B2 JP03247463A JP24746391A JP3142915B2 JP 3142915 B2 JP3142915 B2 JP 3142915B2 JP 03247463 A JP03247463 A JP 03247463A JP 24746391 A JP24746391 A JP 24746391A JP 3142915 B2 JP3142915 B2 JP 3142915B2
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
-
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
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- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力端子と出力端子を
具え、該入力端子から出力端子に至る信号路内に可変利
得増幅器及び／又は減衰器とアナログ−ディジタル変換
器とをこの順序に具えると共に前記増幅器及び／又は減
衰器の入力端子に結合した出力端子を有する基準信号源
を具えるアナログ−ディジタル変換装置に関するもので
ある。
具え、該入力端子から出力端子に至る信号路内に可変利
得増幅器及び／又は減衰器とアナログ−ディジタル変換
器とをこの順序に具えると共に前記増幅器及び／又は減
衰器の入力端子に結合した出力端子を有する基準信号源
を具えるアナログ−ディジタル変換装置に関するもので
ある。
【０００２】
【従来の技術】この種のアナログ−ディジタル（Ａ／
Ｄ）変換装置は公知である。可変利得増幅器及び／又は
減衰器は、この変換装置が広範囲の入力信号値を満足な
相対分解能で処理し得るようにするために設けられる。
この増幅器及び／又は減衰器がない場合には比較的小さ
い入力信号はＡ／Ｄ変換器の全ダイナミックレンジ（Ａ
／Ｄ変換器が分解し得る量子化レベルの総数) の小部分
を占めるだけであるから、小信号値を分解するのに使用
し得る量子化レベルの数が比較的小さくなり、各量子化
ステップのサイズが入力信号の実際値の比較的大きな部
分に対応するものとなる。このような場合に増幅器及び
／又は減衰器の利得を増大すると、Ａ／Ｄ変換器に供給
される信号の値が増大され、全ダイナミックレンジの比
較的大きな部分を占めるようになり、相対分解能を向上
させることができる。この場合の変換器の出力は、増幅
器／減衰器の利得を考慮に入れれば、依然として入力信
号の値を表わしている。
Ｄ）変換装置は公知である。可変利得増幅器及び／又は
減衰器は、この変換装置が広範囲の入力信号値を満足な
相対分解能で処理し得るようにするために設けられる。
この増幅器及び／又は減衰器がない場合には比較的小さ
い入力信号はＡ／Ｄ変換器の全ダイナミックレンジ（Ａ
／Ｄ変換器が分解し得る量子化レベルの総数) の小部分
を占めるだけであるから、小信号値を分解するのに使用
し得る量子化レベルの数が比較的小さくなり、各量子化
ステップのサイズが入力信号の実際値の比較的大きな部
分に対応するものとなる。このような場合に増幅器及び
／又は減衰器の利得を増大すると、Ａ／Ｄ変換器に供給
される信号の値が増大され、全ダイナミックレンジの比
較的大きな部分を占めるようになり、相対分解能を向上
させることができる。この場合の変換器の出力は、増幅
器／減衰器の利得を考慮に入れれば、依然として入力信
号の値を表わしている。
【０００３】
【発明が解決しようとする課題】これらの既知のＡ／Ｄ
変換装置においては、増幅器／減衰器の利得がこれを変
化させる手段（例えば制御信号）と精密な及び／又は安
定な既知の関数を有しないために所定瞬時における利得
をこれら手段の簡単な検査により精密に導出することが
できない問題がある。この問題を克服する一つの方法
は、米国特許第4616329 号明細書から既知のように、増
幅器／減衰器の利得を入力信号に対し調整した後に装置
を校正モードに切り換える。校正モードにおいて、入力
信号を精密に既知の一連と基準レベルと置き換え、変換
器からの出力を記憶し、特定の利得設定値における装置
の全振幅伝達関数の記憶を得、実際の入力信号に応答し
て得られた出力をこの伝達関数を考慮して調整すること
ができる。しかし、このような校正モードはかなり長い
時間を占め、装置を入力信号のＡ／Ｄ変換の目的に使用
し得なくする。つまり、入力信号をサンプリングし得る
速度が不所望な低い値に減少し、特に増幅器／減衰器の
利得が装置の現在の平均入力又は出力信号レベルに応答
して頻繁に適応変化されるときにサンプリング速度が低
い値になる。本発明の目的はこの欠点を緩和することに
ある。
変換装置においては、増幅器／減衰器の利得がこれを変
化させる手段（例えば制御信号）と精密な及び／又は安
定な既知の関数を有しないために所定瞬時における利得
をこれら手段の簡単な検査により精密に導出することが
できない問題がある。この問題を克服する一つの方法
は、米国特許第4616329 号明細書から既知のように、増
幅器／減衰器の利得を入力信号に対し調整した後に装置
を校正モードに切り換える。校正モードにおいて、入力
信号を精密に既知の一連と基準レベルと置き換え、変換
器からの出力を記憶し、特定の利得設定値における装置
の全振幅伝達関数の記憶を得、実際の入力信号に応答し
て得られた出力をこの伝達関数を考慮して調整すること
ができる。しかし、このような校正モードはかなり長い
時間を占め、装置を入力信号のＡ／Ｄ変換の目的に使用
し得なくする。つまり、入力信号をサンプリングし得る
速度が不所望な低い値に減少し、特に増幅器／減衰器の
利得が装置の現在の平均入力又は出力信号レベルに応答
して頻繁に適応変化されるときにサンプリング速度が低
い値になる。本発明の目的はこの欠点を緩和することに
ある。
【０００４】
【課題を解決するための手段】本発明は頭書に記載した
タイプのＡ／Ｄ変換装置において、前記基準信号源を交
流信号源とし、且つ該交流信号源の出力周波数に対する
阻止フィルタを前記信号路内の可変利得増幅器及び／又
は減衰器と当該装置の出力端子との間に挿入すると共
に、前記阻止フィルタを側路する補助信号路を前記可変
利得増幅器の出力端子から当該装置の出力端子へと設
け、前記補助信号路は前記交流信号源の出力周波数に対
する通過フィルタと振幅検出器とアナログ−ディジタル
変換器をこの順序に縦続に含むことを特徴とする。
タイプのＡ／Ｄ変換装置において、前記基準信号源を交
流信号源とし、且つ該交流信号源の出力周波数に対する
阻止フィルタを前記信号路内の可変利得増幅器及び／又
は減衰器と当該装置の出力端子との間に挿入すると共
に、前記阻止フィルタを側路する補助信号路を前記可変
利得増幅器の出力端子から当該装置の出力端子へと設
け、前記補助信号路は前記交流信号源の出力周波数に対
する通過フィルタと振幅検出器とアナログ−ディジタル
変換器をこの順序に縦続に含むことを特徴とする。
【０００５】この手段によれば頭書に記載したタイプの
装置の校正を常規動作と時間多重式ではなく周波数多重
式に行なうことが可能になり、入力信号の変換に使用し
得ない“デッド”タイムを除去することができる。この
目的のために、基準信号源を交流信号源として構成し、
その出力周波数を入力信号の周波数範囲外の値に選択し
て入力信号と基準信号を少なくとも増幅器／減衰器の通
過後にフィルタによって互に分離し得るようにする。
装置の校正を常規動作と時間多重式ではなく周波数多重
式に行なうことが可能になり、入力信号の変換に使用し
得ない“デッド”タイムを除去することができる。この
目的のために、基準信号源を交流信号源として構成し、
その出力周波数を入力信号の周波数範囲外の値に選択し
て入力信号と基準信号を少なくとも増幅器／減衰器の通
過後にフィルタによって互に分離し得るようにする。
【０００６】
【実施例】図面を参照して本発明を実施例につき詳細に
説明する。図１は本発明アナログ−ディジタル（Ａ／
Ｄ）変換装置の第１の実施例のブロック図を示す。この
Ａ／Ｄ変換装置は変換すべきアナログ信号用の入力端子
１と、変換結果出力用の出力端子２とを具える。入力端
子１は可変利得アナログ増幅器及び／又は減衰器４の入
力端子３に結合され、この増幅器及び／又は減衰器は装
置の他の入力端子６から供給される利得制御信号用入力
端子５を有する。この増幅器及び／又は減衰器４の出力
端子７は（アナログ）帯域阻止フィルタ10を経てＡ／Ｄ
変換器９の入力端子８に結合する。この変換器９の出力
端子11は (マルチビット) 出力端子２の第１ビット部分
２Ａに結合する。交流基準信号源12の出力端子13を可変
利得増幅器及び／又は減衰器４の入力端子３に、方向性
結合器14として示す信号合成器により結合する（尚、こ
の目的のためには例えば抵抗性結合器を用いることもで
きる）。信号源12の出力周波数はフィルタ10の阻止帯域
内に位置する。
説明する。図１は本発明アナログ−ディジタル（Ａ／
Ｄ）変換装置の第１の実施例のブロック図を示す。この
Ａ／Ｄ変換装置は変換すべきアナログ信号用の入力端子
１と、変換結果出力用の出力端子２とを具える。入力端
子１は可変利得アナログ増幅器及び／又は減衰器４の入
力端子３に結合され、この増幅器及び／又は減衰器は装
置の他の入力端子６から供給される利得制御信号用入力
端子５を有する。この増幅器及び／又は減衰器４の出力
端子７は（アナログ）帯域阻止フィルタ10を経てＡ／Ｄ
変換器９の入力端子８に結合する。この変換器９の出力
端子11は (マルチビット) 出力端子２の第１ビット部分
２Ａに結合する。交流基準信号源12の出力端子13を可変
利得増幅器及び／又は減衰器４の入力端子３に、方向性
結合器14として示す信号合成器により結合する（尚、こ
の目的のためには例えば抵抗性結合器を用いることもで
きる）。信号源12の出力周波数はフィルタ10の阻止帯域
内に位置する。
【０００７】増幅器／減衰器４の出力端子７を方向性結
合器17として示す信号分割器により帯域通過フィルタ18
及び振幅検出器20を経て第２Ａ／Ｄ変換器16の入力端子
に結合する (尚、方向性結合器としては例えば抵抗性結
合器を用いることができる) 。交流基準信号源12の出力
周波数はフィルタ18の通過帯域内に位置する。Ａ／Ｄ変
換器16の出力端子19を装置の出力端子２の第２ビット部
分2Bに結合する。
合器17として示す信号分割器により帯域通過フィルタ18
及び振幅検出器20を経て第２Ａ／Ｄ変換器16の入力端子
に結合する (尚、方向性結合器としては例えば抵抗性結
合器を用いることができる) 。交流基準信号源12の出力
周波数はフィルタ18の通過帯域内に位置する。Ａ／Ｄ変
換器16の出力端子19を装置の出力端子２の第２ビット部
分2Bに結合する。
【０００８】動作につき説明すると、交換すべき入力信
号が入力端子１に供給される。入力信号の周波数範囲は
フィルタ10の阻止帯域及びフィルタ18の通過帯域の両帯
域外に位置するので、可変利得増幅器及び／又は減衰器
４により増幅又は減衰され、フィルタ10を通過した後に
Ａ／Ｄ変換器９によりディジタル形態に変換され、出力
端子２のビット部分2Aに供給される。入力端子６に制御
信号を供給して増幅器／減衰器４の利得を制御し、Ａ／
Ｄ変換器９に供給される入力信号の振幅を変換器が処理
し得る最大振幅の大部分を占めるようにして入力信号が
比較的高い相対分解能で変換されるようにする。ただ
し、ビット部分2Aに得られる出力は入力信号の瞬時値の
絶対値でなく、増幅器／減衰器４の利得係数倍だけ増大
された値を表わすこと勿論である。素子 12, 14, 16, 1
7, 18 及び 20 を設けてビット部分2Bに得られる随伴出
力が少なくともこの利得係数の相対値を表わすように
し、ビット部分2A及び2Bの出力が相まって入力信号の瞬
時相対値の精密な測定値を構成するうよにする。
号が入力端子１に供給される。入力信号の周波数範囲は
フィルタ10の阻止帯域及びフィルタ18の通過帯域の両帯
域外に位置するので、可変利得増幅器及び／又は減衰器
４により増幅又は減衰され、フィルタ10を通過した後に
Ａ／Ｄ変換器９によりディジタル形態に変換され、出力
端子２のビット部分2Aに供給される。入力端子６に制御
信号を供給して増幅器／減衰器４の利得を制御し、Ａ／
Ｄ変換器９に供給される入力信号の振幅を変換器が処理
し得る最大振幅の大部分を占めるようにして入力信号が
比較的高い相対分解能で変換されるようにする。ただ
し、ビット部分2Aに得られる出力は入力信号の瞬時値の
絶対値でなく、増幅器／減衰器４の利得係数倍だけ増大
された値を表わすこと勿論である。素子 12, 14, 16, 1
7, 18 及び 20 を設けてビット部分2Bに得られる随伴出
力が少なくともこの利得係数の相対値を表わすように
し、ビット部分2A及び2Bの出力が相まって入力信号の瞬
時相対値の精密な測定値を構成するうよにする。
【０００９】この目的のために、少なくとも短期間の間
ほぼ一定振幅の交流信号を発生するよう構成された交流
基準信号源12の出力信号を結合器14を介して増幅器４の
入力端子３に供給する。この基準信号は増幅器４を通過
した後に結合器17及びフィルタ18を経て振幅検出器20に
供給される。次いで検出器20の直流出力信号がＡ／Ｄ変
換器16によりディジタル形態に変換され、その結果が出
力端子２のビット部分2Bに供給される。これがため、任
意の瞬時において、ビット部分2Bの内容は増幅器４の相
対利得の測定値であるため、ビット部分2A及び2Bの内容
が相まって入力端子に供給された信号の相対値の精密な
測定値を構成する。この相対値は実際にはビット部分2A
の内容で表わされる量をビット部分2Bで表わされる量で
割算した値に等しく、必要に応じディジタル割算器 (図
示せず) を設けてこの割算を実際に行なわせることがで
きる。しかし、このような割算器は不可欠の要件ではな
く、ビット部分2Bに出力される各コードに適切な重みを
割り当てるだけで十分である。
ほぼ一定振幅の交流信号を発生するよう構成された交流
基準信号源12の出力信号を結合器14を介して増幅器４の
入力端子３に供給する。この基準信号は増幅器４を通過
した後に結合器17及びフィルタ18を経て振幅検出器20に
供給される。次いで検出器20の直流出力信号がＡ／Ｄ変
換器16によりディジタル形態に変換され、その結果が出
力端子２のビット部分2Bに供給される。これがため、任
意の瞬時において、ビット部分2Bの内容は増幅器４の相
対利得の測定値であるため、ビット部分2A及び2Bの内容
が相まって入力端子に供給された信号の相対値の精密な
測定値を構成する。この相対値は実際にはビット部分2A
の内容で表わされる量をビット部分2Bで表わされる量で
割算した値に等しく、必要に応じディジタル割算器 (図
示せず) を設けてこの割算を実際に行なわせることがで
きる。しかし、このような割算器は不可欠の要件ではな
く、ビット部分2Bに出力される各コードに適切な重みを
割り当てるだけで十分である。
【００１０】フィルタ10及び18をそれぞれ帯域阻止フィ
ルタ及び帯域通過フィルタとして示してあるが、これは
不可欠な要件でなく、フィルタ10は入力端子１に供給さ
れた信号周波数を通し信号源12の出力周波数を除去する
必要があるだけであり、且つフィルタ18は入力端子１に
供給される信号周波数（及び好ましくは直流成分及び従
って増幅器４の出力信号中の直流オフセットも）除去し
信号源12の出力周波数を通す必要があるだけである。従
って、フィルタ10及び18の一方を適切な特性を有する高
域通過フィルタと置き換え、及び／又はフィルタ10及び
18の他方を適切な特性を有する低域通過フィルタと置き
換えることができる。何れにせよ場合によってはフィル
タ10及び18が共通の成分を有するように構成してもよ
い。
ルタ及び帯域通過フィルタとして示してあるが、これは
不可欠な要件でなく、フィルタ10は入力端子１に供給さ
れた信号周波数を通し信号源12の出力周波数を除去する
必要があるだけであり、且つフィルタ18は入力端子１に
供給される信号周波数（及び好ましくは直流成分及び従
って増幅器４の出力信号中の直流オフセットも）除去し
信号源12の出力周波数を通す必要があるだけである。従
って、フィルタ10及び18の一方を適切な特性を有する高
域通過フィルタと置き換え、及び／又はフィルタ10及び
18の他方を適切な特性を有する低域通過フィルタと置き
換えることができる。何れにせよ場合によってはフィル
タ10及び18が共通の成分を有するように構成してもよ
い。
【００１１】変換器９の入力側の（アナログ）フィルタ
10を変換器９の出力側のディジタルフィルタと置き換え
こともできる。同様に変換器16の入力側の (アナログ)
フィルタ18及び振幅検出器20を変換器16の出力側のディ
ジタルフィルタ及び振幅検出器と置き換えることができ
る。これらの置き換えを行なう場合には両変換器９及び
16を、図２に示す本発明の実施例に示すように、十分広
い帯域幅能力を有する単一の変換器と置き換えることが
できる。
10を変換器９の出力側のディジタルフィルタと置き換え
こともできる。同様に変換器16の入力側の (アナログ)
フィルタ18及び振幅検出器20を変換器16の出力側のディ
ジタルフィルタ及び振幅検出器と置き換えることができ
る。これらの置き換えを行なう場合には両変換器９及び
16を、図２に示す本発明の実施例に示すように、十分広
い帯域幅能力を有する単一の変換器と置き換えることが
できる。
【００１２】しばらくの間破線で示す素子を無視すると
共に、特に素子30は直接接続ラインと置き換えられてい
るものとすると、図２に示すアナログ−ディジタル変換
装置（図１のものと対応する素子には図１と同一の符号
を付してある）は図１に示す変換装置と次の点が相違す
る。 (a) 図１の変換器９及び16が単一の変換器21と置き換え
られ、その入力端子22に可変利得増幅器４の出力が直接
供給される。変換器21は入力端子１に供給される入力信
号と交流基準信号源12の出力周波数の両帯域幅を収容す
るに十分な帯域幅能力を有している。 (b) 図１の変換器９の入力側のアナログ帯域阻止フィル
タ10が変換器21の出力側のディジタル帯域阻止フィルタ
23と置き換えられている。同様に、図１の変換器16の入
力側のアナログ帯域通過フィルタ18及び振幅検出器20が
変換器21の出力側のディジタル帯域通過フィルタ24及び
振幅検出器25と置き換えられている。 (c) 増幅器４の利得制御入力端子５に、入力端子１から
方向性結合器26として示す信号分割器、増幅器27及び振
幅検出器28を経て利得制御信号が供給されるようにして
ある。更に、信号分割器26と信号合成器14との間に遅延
装置29が挿入されている。
共に、特に素子30は直接接続ラインと置き換えられてい
るものとすると、図２に示すアナログ−ディジタル変換
装置（図１のものと対応する素子には図１と同一の符号
を付してある）は図１に示す変換装置と次の点が相違す
る。 (a) 図１の変換器９及び16が単一の変換器21と置き換え
られ、その入力端子22に可変利得増幅器４の出力が直接
供給される。変換器21は入力端子１に供給される入力信
号と交流基準信号源12の出力周波数の両帯域幅を収容す
るに十分な帯域幅能力を有している。 (b) 図１の変換器９の入力側のアナログ帯域阻止フィル
タ10が変換器21の出力側のディジタル帯域阻止フィルタ
23と置き換えられている。同様に、図１の変換器16の入
力側のアナログ帯域通過フィルタ18及び振幅検出器20が
変換器21の出力側のディジタル帯域通過フィルタ24及び
振幅検出器25と置き換えられている。 (c) 増幅器４の利得制御入力端子５に、入力端子１から
方向性結合器26として示す信号分割器、増幅器27及び振
幅検出器28を経て利得制御信号が供給されるようにして
ある。更に、信号分割器26と信号合成器14との間に遅延
装置29が挿入されている。
【００１３】相違点(c) の効果は、図２の実施例を入力
端子１に供給される信号の振幅に自動的に適応するもの
とする点にあり、入力信号の振幅が増大すればするほど
検出器28の出力信号が大きくなり、従って増幅器４の利
得が低くなる。遅延装置29は、入力端子１の入力信号の
振幅の変化が、（アナログ）振幅検出器28の出力信号に
その結果の変化が生ずるまで増幅器４の入力端子３に到
達しないようにするために設ける。入力端子１に供給さ
れる入力信号の振幅の変化速度が大きくなりすぎなけれ
ば、振幅検出器28に出力端子２のビット部分2Aの出力を
供給することもでき、この際この供給をこの検出器28が
ディジタル検出器である場合には直接、そうでない場合
にはディジタル−アナログ検出器を経て供給することが
できる。この変形例では遅延装置29を省略すべきである
こと明らかである。図１の実施例も同様にフィードフォ
ワード又はフィードバックループにより信号振幅に自動
的に適応するようにすることができる。
端子１に供給される信号の振幅に自動的に適応するもの
とする点にあり、入力信号の振幅が増大すればするほど
検出器28の出力信号が大きくなり、従って増幅器４の利
得が低くなる。遅延装置29は、入力端子１の入力信号の
振幅の変化が、（アナログ）振幅検出器28の出力信号に
その結果の変化が生ずるまで増幅器４の入力端子３に到
達しないようにするために設ける。入力端子１に供給さ
れる入力信号の振幅の変化速度が大きくなりすぎなけれ
ば、振幅検出器28に出力端子２のビット部分2Aの出力を
供給することもでき、この際この供給をこの検出器28が
ディジタル検出器である場合には直接、そうでない場合
にはディジタル−アナログ検出器を経て供給することが
できる。この変形例では遅延装置29を省略すべきである
こと明らかである。図１の実施例も同様にフィードフォ
ワード又はフィードバックループにより信号振幅に自動
的に適応するようにすることができる。
【００１４】振幅検出器25及びもしあれば振幅検出器28
は供給される信号の振幅のほぼ一次関数である出力を発
生する任意の装置、例えばピーク検出器、r.m.s.検出器
等で構成することができる。このような検出器がディジ
タル型である場合にはこの検出器は供給される順次サン
プルの移動平均を、負値サンプルを反転した後に計算す
るように構成することができる。
は供給される信号の振幅のほぼ一次関数である出力を発
生する任意の装置、例えばピーク検出器、r.m.s.検出器
等で構成することができる。このような検出器がディジ
タル型である場合にはこの検出器は供給される順次サン
プルの移動平均を、負値サンプルを反転した後に計算す
るように構成することができる。
【００１５】破線で示す素子を無視する場合には、図２
の実施例の基準信号源12の出力振幅を、増幅器及び／又
は減衰器４の利得が最大のときに変換器21のほぼ全ダイ
ナミックレンジが入力信号により占められるように選択
する必要がある（図１の実施例の変換器16についても同
様である) 。しかし、このことは、増幅器の利得が最小
のときは基準信号をディジタル形態に変換する相対分解
能が著しく小さくなることを意味し、これにより可変利
得増幅器４を設けることにより得られる利点が帳消しに
されてしまう。この問題を除去するには図２に破線で示
す素子を設けることができる。
の実施例の基準信号源12の出力振幅を、増幅器及び／又
は減衰器４の利得が最大のときに変換器21のほぼ全ダイ
ナミックレンジが入力信号により占められるように選択
する必要がある（図１の実施例の変換器16についても同
様である) 。しかし、このことは、増幅器の利得が最小
のときは基準信号をディジタル形態に変換する相対分解
能が著しく小さくなることを意味し、これにより可変利
得増幅器４を設けることにより得られる利点が帳消しに
されてしまう。この問題を除去するには図２に破線で示
す素子を設けることができる。
【００１６】特にサンプルホールド回路30を振幅検出器
28から増幅器４の利得制御入力端子５に至る結合線内に
設けると共に、装置の出力端子２のビット部分2Bをサン
プルホールド回路32を経て基準信号源12の振幅制御入力
端子31に結合する。信号源12の振幅制御入力端子31がデ
ィジタルでなくアナログの制御信号を必要とする場合に
はＤ／Ａ変換器33も介挿する。出力端子２のビット部分
2Bは出力端子2B′を有するデータ処理回路36の入力端子
35にも結合する。サンプルホールド回路30及び32はクロ
ック信号発生器34により逆位相で動作するよう制御さ
れ、このクロック信号発生器は処理回路36も制御する。
回路30及び32のこの制御の結果として、増幅器４の利得
及び信号源12の出力振幅が交互に、それぞれ振幅検出器
28及び25の出力信号の増大又は減少に反比例して制御さ
れる。これがため、例えば入力端子の信号の振幅が増大
すると、サンプルホールド回路30が次にこの信号をサン
プリングする際に増幅器４の利得が減少する。この結果
振幅検出器25の出力信号が減少するため、サンプルホー
ルド回路32が次にこの信号をサンプリングする際に信号
源12の出力振幅が増大するので、検出器25の出力信号が
ほぼ一定に維持される。
28から増幅器４の利得制御入力端子５に至る結合線内に
設けると共に、装置の出力端子２のビット部分2Bをサン
プルホールド回路32を経て基準信号源12の振幅制御入力
端子31に結合する。信号源12の振幅制御入力端子31がデ
ィジタルでなくアナログの制御信号を必要とする場合に
はＤ／Ａ変換器33も介挿する。出力端子２のビット部分
2Bは出力端子2B′を有するデータ処理回路36の入力端子
35にも結合する。サンプルホールド回路30及び32はクロ
ック信号発生器34により逆位相で動作するよう制御さ
れ、このクロック信号発生器は処理回路36も制御する。
回路30及び32のこの制御の結果として、増幅器４の利得
及び信号源12の出力振幅が交互に、それぞれ振幅検出器
28及び25の出力信号の増大又は減少に反比例して制御さ
れる。これがため、例えば入力端子の信号の振幅が増大
すると、サンプルホールド回路30が次にこの信号をサン
プリングする際に増幅器４の利得が減少する。この結果
振幅検出器25の出力信号が減少するため、サンプルホー
ルド回路32が次にこの信号をサンプリングする際に信号
源12の出力振幅が増大するので、検出器25の出力信号が
ほぼ一定に維持される。
【００１７】ビット部分2Bの内容は最早増幅器４の相対
利得を表わさないこと勿論であり、データ処理回路36を
設けたのはこの理由のためである。回路36はクロックパ
ルス発生器34により制御され、回路30の各サンプリング
期間と回路32の各サンプリング期間との瞬時及び回路32
の各サンプリング期間と回路30の各サンプリング期間と
の間の瞬時にフィールド部分2Bの内容をサンプルする。
こうして回路36により回路30の各サンプリング期間（こ
の期間中信号源12の出力振幅は一定) の直前及び直後に
得られたサンプルの比は回路30の当該サンプリング期間
中に発生する増幅器４の利得の変化を（もしあれば）表
わす。回路36は順次このようなサンプリング期間に亘っ
て発生する利得の累積変化を順次このような比から計算
し、その出力端子2B′にその結果を発生する。この出力
端子2B′は破線で示す素子が設けられたとき装置の出力
端子2Bの代りをする。処理回路36は適切にプログラムし
たマイクロコンピュータで構成することができる。必要
に応じ同様の素子を図１の実施例に含めることもでき
る。
利得を表わさないこと勿論であり、データ処理回路36を
設けたのはこの理由のためである。回路36はクロックパ
ルス発生器34により制御され、回路30の各サンプリング
期間と回路32の各サンプリング期間との瞬時及び回路32
の各サンプリング期間と回路30の各サンプリング期間と
の間の瞬時にフィールド部分2Bの内容をサンプルする。
こうして回路36により回路30の各サンプリング期間（こ
の期間中信号源12の出力振幅は一定) の直前及び直後に
得られたサンプルの比は回路30の当該サンプリング期間
中に発生する増幅器４の利得の変化を（もしあれば）表
わす。回路36は順次このようなサンプリング期間に亘っ
て発生する利得の累積変化を順次このような比から計算
し、その出力端子2B′にその結果を発生する。この出力
端子2B′は破線で示す素子が設けられたとき装置の出力
端子2Bの代りをする。処理回路36は適切にプログラムし
たマイクロコンピュータで構成することができる。必要
に応じ同様の素子を図１の実施例に含めることもでき
る。
【００１８】破線で示す素子を図２の実施例に含めると
きは、振幅検出器28は、回路30の各サンプリング期間の
終了時と次のサンプリング期間の終了時との間に供給さ
れた信号のピーク値をホールドすると共に各サンプリン
グ期間の直後にリセットするピーク検出器として構成す
るのが好ましい。このようにすると、装置29により与え
られる遅延を回路30のサンプリングレートの逆数に等し
く選択すれば、変換器21が入力端子１に供給される信号
に一時的に発生する高レベルのトランジェントによりオ
ーバロードされないようにすることができる。増幅器／
減衰器４の利得のこの制御モードは基準信号源12の出力
振幅を一定にするとき、即ち図２の素子31, 32, 33, 35
及び36を省略するときにも用いることができる。
きは、振幅検出器28は、回路30の各サンプリング期間の
終了時と次のサンプリング期間の終了時との間に供給さ
れた信号のピーク値をホールドすると共に各サンプリン
グ期間の直後にリセットするピーク検出器として構成す
るのが好ましい。このようにすると、装置29により与え
られる遅延を回路30のサンプリングレートの逆数に等し
く選択すれば、変換器21が入力端子１に供給される信号
に一時的に発生する高レベルのトランジェントによりオ
ーバロードされないようにすることができる。増幅器／
減衰器４の利得のこの制御モードは基準信号源12の出力
振幅を一定にするとき、即ち図２の素子31, 32, 33, 35
及び36を省略するときにも用いることができる。
【００１９】基準信号源12の出力信号の帯域幅は一般に
極めて狭いため、増幅器／減衰器４の出力端子における
基準信号のレベルの方がこの出力端子における入力信号
のレベルよりも一層容易に決定することができる。これ
は、図２の実施例のように両信号に対し単一のＡ／Ｄ変
換器を用いる場合には基準信号に対し変換後平均処理を
用いることにより、また図１の実施例のように両信号の
各々に対し別々のＡ／Ｄ変換器を用いる場合には基準信
号に対し高分解能低サンプリングレート変換器を用いる
ことにより行なうことができる。
極めて狭いため、増幅器／減衰器４の出力端子における
基準信号のレベルの方がこの出力端子における入力信号
のレベルよりも一層容易に決定することができる。これ
は、図２の実施例のように両信号に対し単一のＡ／Ｄ変
換器を用いる場合には基準信号に対し変換後平均処理を
用いることにより、また図１の実施例のように両信号の
各々に対し別々のＡ／Ｄ変換器を用いる場合には基準信
号に対し高分解能低サンプリングレート変換器を用いる
ことにより行なうことができる。
【００２０】本発明の実施例では入力端子１に供給され
る信号は 100MHz を中心に 10MHzの帯域幅を有し、基準
信号源12の出力周波数は 200MHz であり、Ａ／Ｄ変換器
のサンプリングレートは 500MHz である。以上の記載か
ら、当業者であれば、他の種々の変更が可能である。こ
れらの変更にはＡ／Ｄ変換装置及びその構成素子の設
計、製造、使用において既に知られている他の特徴であ
って上述した本発明の特徴の代りに、又は加えて使用し
得る特徴も含まれ、これらの変更も本発明の範囲に含ま
れるものである。
る信号は 100MHz を中心に 10MHzの帯域幅を有し、基準
信号源12の出力周波数は 200MHz であり、Ａ／Ｄ変換器
のサンプリングレートは 500MHz である。以上の記載か
ら、当業者であれば、他の種々の変更が可能である。こ
れらの変更にはＡ／Ｄ変換装置及びその構成素子の設
計、製造、使用において既に知られている他の特徴であ
って上述した本発明の特徴の代りに、又は加えて使用し
得る特徴も含まれ、これらの変更も本発明の範囲に含ま
れるものである。
【図１】本発明アナログ−ディジタル変換装置の第１実
施例のブロック図である。
施例のブロック図である。
【図２】本発明アナログ−ディジタル変換装置の第２実
施例のブロック図である。
施例のブロック図である。
１ 入力端子 ２ 出力端子 ４ 可変利得増幅器 ６ 利得制御信号入力端子 ９ Ａ／Ｄ変換器 10 帯域阻止フィルタ 12 基準信号源 14, 17 方向性結合器 16 Ａ／Ｄ変換器 18 帯域通過フィルタ 20 振幅検出器 21 Ａ／Ｄ変換器 23 ディジタル帯域阻止フィルタ 24 ディジタル帯域通過フィルタ 25 ディジタル振幅検出器 26 方向性結合器 27 増幅器 28 振幅検出器 30, 32 サンプルホールド回路 33 Ｄ／Ａ変換器 34 クロック発生器 36 データ処理回路
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (3)
- 【請求項１】 入力端子と出力端子を具え、該入力端子
から出力端子に至る信号路内に可変利得増幅器及び／又
は減衰器とアナログ−ディジタル変換器とをこの順序に
具えると共に前記増幅器及び／又は減衰器の入力端子に
結合した出力端子を有する基準信号源を具えるアナログ
−ディジタル変換装置において、前記基準信号源を交流
信号源とし、且つ該交流信号源の出力周波数に対する阻
止フィルタを前記信号路内の可変利得増幅器及び／又は
減衰器と当該装置の出力端子との間に挿入すると共に、
前記阻止フィルタを側路する補助信号路を前記可変利得
増幅器の出力端子から当該装置の出力端子へと設け、前
記補助信号路は前記交流信号源の出力周波数に対する通
過フィルタと振幅検出器とアナログ−ディジタル変換器
をこの順序に縦続に含むことを特徴とするアナログ−デ
ィジタル変換装置。 - 【請求項２】 前記補助信号路内に含まれる前記アナロ
グ−ディジタル変換器を前記第１信号路内に含まれる前
記アナログ−ディジタル変換器により構成したことを特
徴とする請求項１に記載のアナログ−ディジタル変換装
置。 - 【請求項３】 前記振幅検出器の出力端子を前記基準信
号源の振幅制御入力端子に結合して前記増幅器及び／又
は減衰器の利得の変化に伴い発生する前記振幅検出器の
出力信号の変化を減少させる手段と、前記振幅検出器の
出力信号に応答する前記基準信号源の出力振幅の変化及
び前記可変利得増幅器及び／又は減衰器の利得制御信号
の変化に応答する該増幅器及び／又は減衰器の利得の変
化を交互にエネーブルする手段と、前記増幅器及び／又
は減衰器の利得の変化をエネーブルする直前とこれをエ
ネーブルした直後に発生する前記振幅検出器の出力信号
の値から前記増幅器及び／又は減衰器の利得に発生する
累積変化を計算する手段とを具えたことを特徴とする請
求項１又は２記載のアナログ−ディジタル変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9021102A GB2248356A (en) | 1990-09-28 | 1990-09-28 | Analogue-to-digital converter |
| GB90211020 | 1990-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227120A JPH04227120A (ja) | 1992-08-17 |
| JP3142915B2 true JP3142915B2 (ja) | 2001-03-07 |
Family
ID=10682881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03247463A Expired - Fee Related JP3142915B2 (ja) | 1990-09-28 | 1991-09-26 | アナログ−ディジタル変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5124707A (ja) |
| EP (1) | EP0478071B1 (ja) |
| JP (1) | JP3142915B2 (ja) |
| DE (1) | DE69124177T2 (ja) |
| GB (1) | GB2248356A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445320B1 (en) | 1919-11-27 | 2002-09-03 | Yamaha Corporation | A/D conversion apparatus |
| US5227794A (en) * | 1991-12-23 | 1993-07-13 | Ford Motor Company | Frequency multiplexed analog-digital conversion |
| US5327132A (en) * | 1992-11-23 | 1994-07-05 | Ford Motor Company | Composite signal generation and decoding in digital signal processing automotive audio system |
| US5422643A (en) * | 1993-02-24 | 1995-06-06 | Antel Optronics Inc. | High dynamic range digitizer |
| DE4319256C2 (de) * | 1993-06-09 | 2002-08-01 | Siemens Ag | Analog-Digital-Wandlerschaltung mit hoher Dynamik |
| US5696420A (en) * | 1993-11-17 | 1997-12-09 | Sony Corporation | Vibration type gyroscope apparatus |
| FI101027B (fi) * | 1996-01-05 | 1998-03-31 | Nokia Mobile Phones Ltd | Multipleksoitu signaalimuunnos |
| US6177893B1 (en) * | 1998-09-15 | 2001-01-23 | Scott R. Velazquez | Parallel processing analog and digital converter |
| JP3434786B2 (ja) * | 2000-06-30 | 2003-08-11 | 松下電器産業株式会社 | 振幅検出回路 |
| US7609758B2 (en) * | 2004-04-30 | 2009-10-27 | Agilent Technologies, Inc. | Method of phase shifting bits in a digital signal pattern |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1481960A (fr) * | 1966-01-10 | 1967-05-26 | Societe D'etudes, Recherches Et Constructions Electroniques | Procédé et dispositif de codage numérique |
| US4616329A (en) * | 1983-08-26 | 1986-10-07 | Bio-Rad Laboratories, Inc. | Self-calibrating adaptive ranging apparatus and method |
-
1990
- 1990-09-28 GB GB9021102A patent/GB2248356A/en not_active Withdrawn
-
1991
- 1991-08-05 US US07/740,277 patent/US5124707A/en not_active Expired - Fee Related
- 1991-09-19 DE DE69124177T patent/DE69124177T2/de not_active Expired - Fee Related
- 1991-09-19 EP EP91202418A patent/EP0478071B1/en not_active Expired - Lifetime
- 1991-09-26 JP JP03247463A patent/JP3142915B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04227120A (ja) | 1992-08-17 |
| DE69124177T2 (de) | 1997-07-10 |
| US5124707A (en) | 1992-06-23 |
| EP0478071B1 (en) | 1997-01-15 |
| EP0478071A3 (ja) | 1994-02-09 |
| GB2248356A (en) | 1992-04-01 |
| GB9021102D0 (en) | 1990-11-14 |
| DE69124177D1 (de) | 1997-02-27 |
| EP0478071A2 (en) | 1992-04-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |