JPH04227120A - アナログ−ディジタル変換装置 - Google Patents
アナログ−ディジタル変換装置Info
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- JPH04227120A JPH04227120A JP3247463A JP24746391A JPH04227120A JP H04227120 A JPH04227120 A JP H04227120A JP 3247463 A JP3247463 A JP 3247463A JP 24746391 A JP24746391 A JP 24746391A JP H04227120 A JPH04227120 A JP H04227120A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入力端子と出力端子を
具え、該入力端子から出力端子に至る信号路内に可変利
得増幅器及び／又は減衰器とアナログ−ディジタル変換
器とをこの順序に具えると共に前記増幅器及び／又は減
衰器の入力端子に結合した出力端子を有する基準信号源
を具えるアナログ−ディジタル変換装置に関するもので
ある。
具え、該入力端子から出力端子に至る信号路内に可変利
得増幅器及び／又は減衰器とアナログ−ディジタル変換
器とをこの順序に具えると共に前記増幅器及び／又は減
衰器の入力端子に結合した出力端子を有する基準信号源
を具えるアナログ−ディジタル変換装置に関するもので
ある。
【０００２】
【従来の技術】この種のアナログ−ディジタル（Ａ／Ｄ
）変換装置は公知である。可変利得増幅器及び／又は減
衰器は、この変換装置が広範囲の入力信号値を満足な相
対分解能で処理し得るようにするために設けられる。 この増幅器及び／又は減衰器がない場合には比較的小さ
い入力信号はＡ／Ｄ変換器の全ダイナミックレンジ（Ａ
／Ｄ変換器が分解し得る量子化レベルの総数） の小部
分を占めるだけであるから、小信号値を分解するのに使
用し得る量子化レベルの数が比較的小さくなり、各量子
化ステップのサイズが入力信号の実際値の比較的大きな
部分に対応するものとなる。このような場合に増幅器及
び／又は減衰器の利得を増大すると、Ａ／Ｄ変換器に供
給される信号の値が増大され、全ダイナミックレンジの
比較的大きな部分を占めるようになり、相対分解能を向
上させることができる。この場合の変換器の出力は、増
幅器／減衰器の利得を考慮に入れれば、依然として入力
信号の値を表わしている。
）変換装置は公知である。可変利得増幅器及び／又は減
衰器は、この変換装置が広範囲の入力信号値を満足な相
対分解能で処理し得るようにするために設けられる。 この増幅器及び／又は減衰器がない場合には比較的小さ
い入力信号はＡ／Ｄ変換器の全ダイナミックレンジ（Ａ
／Ｄ変換器が分解し得る量子化レベルの総数） の小部
分を占めるだけであるから、小信号値を分解するのに使
用し得る量子化レベルの数が比較的小さくなり、各量子
化ステップのサイズが入力信号の実際値の比較的大きな
部分に対応するものとなる。このような場合に増幅器及
び／又は減衰器の利得を増大すると、Ａ／Ｄ変換器に供
給される信号の値が増大され、全ダイナミックレンジの
比較的大きな部分を占めるようになり、相対分解能を向
上させることができる。この場合の変換器の出力は、増
幅器／減衰器の利得を考慮に入れれば、依然として入力
信号の値を表わしている。
【０００３】
【発明が解決しようとする課題】これらの既知のＡ／Ｄ
変換装置においては、増幅器／減衰器の利得がこれを変
化させる手段（例えば制御信号）と精密な及び／又は安
定な既知の関数を有しないために所定瞬時における利得
をこれら手段の簡単な検査により精密に導出することが
できない問題がある。この問題を克服する一つの方法は
、米国特許第４６１６３２９ 号明細書から既知のよう
に、増幅器／減衰器の利得を入力信号に対し調整した後
に装置を校正モードに切り換える。校正モードにおいて
、入力信号を精密に既知の一連と基準レベルと置き換え
、変換器からの出力を記憶し、特定の利得設定値におけ
る装置の全振幅伝達関数の記憶を得、実際の入力信号に
応答して得られた出力をこの伝達関数を考慮して調整す
ることができる。しかし、このような校正モードはかな
り長い時間を占め、装置を入力信号のＡ／Ｄ変換の目的
に使用し得なくする。つまり、入力信号をサンプリング
し得る速度が不所望な低い値に減少し、特に増幅器／減
衰器の利得が装置の現在の平均入力又は出力信号レベル
に応答して頻繁に適応変化されるときにサンプリング速
度が低い値になる。本発明の目的はこの欠点を緩和する
ことにある。
変換装置においては、増幅器／減衰器の利得がこれを変
化させる手段（例えば制御信号）と精密な及び／又は安
定な既知の関数を有しないために所定瞬時における利得
をこれら手段の簡単な検査により精密に導出することが
できない問題がある。この問題を克服する一つの方法は
、米国特許第４６１６３２９ 号明細書から既知のよう
に、増幅器／減衰器の利得を入力信号に対し調整した後
に装置を校正モードに切り換える。校正モードにおいて
、入力信号を精密に既知の一連と基準レベルと置き換え
、変換器からの出力を記憶し、特定の利得設定値におけ
る装置の全振幅伝達関数の記憶を得、実際の入力信号に
応答して得られた出力をこの伝達関数を考慮して調整す
ることができる。しかし、このような校正モードはかな
り長い時間を占め、装置を入力信号のＡ／Ｄ変換の目的
に使用し得なくする。つまり、入力信号をサンプリング
し得る速度が不所望な低い値に減少し、特に増幅器／減
衰器の利得が装置の現在の平均入力又は出力信号レベル
に応答して頻繁に適応変化されるときにサンプリング速
度が低い値になる。本発明の目的はこの欠点を緩和する
ことにある。
【０００４】
【課題を解決するための手段】本発明は頭書に記載した
タイプのＡ／Ｄ変換装置において、前記基準信号源を交
流信号源とし、且つ該交流信号源の出力周波数に対する
阻止フィルタを前記信号路内の可変利得増幅器及び／又
は減衰器と当該装置の出力端子との間に挿入すると共に
、前記阻止フィルタを側路する補助信号路を前記可変利
得増幅器の出力端子から当該装置の出力端子へと設け、
前記補助信号路は前記交流信号源の出力周波数に対する
通過フィルタと振幅検出器とアナログ−ディジタル変換
器をこの順序に縦続に含むことを特徴とする。
タイプのＡ／Ｄ変換装置において、前記基準信号源を交
流信号源とし、且つ該交流信号源の出力周波数に対する
阻止フィルタを前記信号路内の可変利得増幅器及び／又
は減衰器と当該装置の出力端子との間に挿入すると共に
、前記阻止フィルタを側路する補助信号路を前記可変利
得増幅器の出力端子から当該装置の出力端子へと設け、
前記補助信号路は前記交流信号源の出力周波数に対する
通過フィルタと振幅検出器とアナログ−ディジタル変換
器をこの順序に縦続に含むことを特徴とする。
【０００５】この手段によれば頭書に記載したタイプの
装置の校正を常規動作と時間多重式ではなく周波数多重
式に行なうことが可能になり、入力信号の変換に使用し
得ない“デッド”タイムを除去することができる。この
目的のために、基準信号源を交流信号源として構成し、
その出力周波数を入力信号の周波数範囲外の値に選択し
て入力信号と基準信号を少なくとも増幅器／減衰器の通
過後にフィルタによって互に分離し得るようにする。
装置の校正を常規動作と時間多重式ではなく周波数多重
式に行なうことが可能になり、入力信号の変換に使用し
得ない“デッド”タイムを除去することができる。この
目的のために、基準信号源を交流信号源として構成し、
その出力周波数を入力信号の周波数範囲外の値に選択し
て入力信号と基準信号を少なくとも増幅器／減衰器の通
過後にフィルタによって互に分離し得るようにする。
【０００６】
【実施例】図面を参照して本発明を実施例につき詳細に
説明する。図１は本発明アナログ−ディジタル（Ａ／Ｄ
）変換装置の第１の実施例のブロック図を示す。このＡ
／Ｄ変換装置は変換すべきアナログ信号用の入力端子１
と、変換結果出力用の出力端子２とを具える。入力端子
１は可変利得アナログ増幅器及び／又は減衰器４の入力
端子３に結合され、この増幅器及び／又は減衰器は装置
の他の入力端子６から供給される利得制御信号用入力端
子５を有する。この増幅器及び／又は減衰器４の出力端
子７は（アナログ）帯域阻止フィルタ１０を経てＡ／Ｄ
変換器９の入力端子８に結合する。この変換器９の出力
端子１１は （マルチビット） 出力端子２の第１ビッ
ト部分２Ａに結合する。交流基準信号源１２の出力端子
１３を可変利得増幅器及び／又は減衰器４の入力端子３
に、方向性結合器１４として示す信号合成器により結合
する（尚、この目的のためには例えば抵抗性結合器を用
いることもできる）。信号源１２の出力周波数はフィル
タ１０の阻止帯域内に位置する。
説明する。図１は本発明アナログ−ディジタル（Ａ／Ｄ
）変換装置の第１の実施例のブロック図を示す。このＡ
／Ｄ変換装置は変換すべきアナログ信号用の入力端子１
と、変換結果出力用の出力端子２とを具える。入力端子
１は可変利得アナログ増幅器及び／又は減衰器４の入力
端子３に結合され、この増幅器及び／又は減衰器は装置
の他の入力端子６から供給される利得制御信号用入力端
子５を有する。この増幅器及び／又は減衰器４の出力端
子７は（アナログ）帯域阻止フィルタ１０を経てＡ／Ｄ
変換器９の入力端子８に結合する。この変換器９の出力
端子１１は （マルチビット） 出力端子２の第１ビッ
ト部分２Ａに結合する。交流基準信号源１２の出力端子
１３を可変利得増幅器及び／又は減衰器４の入力端子３
に、方向性結合器１４として示す信号合成器により結合
する（尚、この目的のためには例えば抵抗性結合器を用
いることもできる）。信号源１２の出力周波数はフィル
タ１０の阻止帯域内に位置する。
【０００７】増幅器／減衰器４の出力端子７を方向性結
合器１７として示す信号分割器により帯域通過フィルタ
１８及び振幅検出器２０を経て第２Ａ／Ｄ変換器１６の
入力端子に結合する （尚、方向性結合器としては例え
ば抵抗性結合器を用いることができる） 。交流基準信
号源１２の出力周波数はフィルタ１８の通過帯域内に位
置する。Ａ／Ｄ変換器１６の出力端子１９を装置の出力
端子２の第２ビット部分２Ｂに結合する。
合器１７として示す信号分割器により帯域通過フィルタ
１８及び振幅検出器２０を経て第２Ａ／Ｄ変換器１６の
入力端子に結合する （尚、方向性結合器としては例え
ば抵抗性結合器を用いることができる） 。交流基準信
号源１２の出力周波数はフィルタ１８の通過帯域内に位
置する。Ａ／Ｄ変換器１６の出力端子１９を装置の出力
端子２の第２ビット部分２Ｂに結合する。
【０００８】動作につき説明すると、交換すべき入力信
号が入力端子１に供給される。入力信号の周波数範囲は
フィルタ１０の阻止帯域及びフィルタ１８の通過帯域の
両帯域外に位置するので、可変利得増幅器及び／又は減
衰器４により増幅又は減衰され、フィルタ１０を通過し
た後にＡ／Ｄ変換器９によりディジタル形態に変換され
、出力端子２のビット部分２Ａに供給される。入力端子
６に制御信号を供給して増幅器／減衰器４の利得を制御
し、Ａ／Ｄ変換器９に供給される入力信号の振幅を変換
器が処理し得る最大振幅の大部分を占めるようにして入
力信号が比較的高い相対分解能で変換されるようにする
。ただし、ビット部分２Ａに得られる出力は入力信号の
瞬時値の絶対値でなく、増幅器／減衰器４の利得係数倍
だけ増大された値を表わすこと勿論である。素子 １２
， １４， １６， １７， １８ 及び ２０ を設
けてビット部分２Ｂに得られる随伴出力が少なくともこ
の利得係数の相対値を表わすようにし、ビット部分２Ａ
及び２Ｂの出力が相まって入力信号の瞬時相対値の精密
な測定値を構成するうよにする。
号が入力端子１に供給される。入力信号の周波数範囲は
フィルタ１０の阻止帯域及びフィルタ１８の通過帯域の
両帯域外に位置するので、可変利得増幅器及び／又は減
衰器４により増幅又は減衰され、フィルタ１０を通過し
た後にＡ／Ｄ変換器９によりディジタル形態に変換され
、出力端子２のビット部分２Ａに供給される。入力端子
６に制御信号を供給して増幅器／減衰器４の利得を制御
し、Ａ／Ｄ変換器９に供給される入力信号の振幅を変換
器が処理し得る最大振幅の大部分を占めるようにして入
力信号が比較的高い相対分解能で変換されるようにする
。ただし、ビット部分２Ａに得られる出力は入力信号の
瞬時値の絶対値でなく、増幅器／減衰器４の利得係数倍
だけ増大された値を表わすこと勿論である。素子 １２
， １４， １６， １７， １８ 及び ２０ を設
けてビット部分２Ｂに得られる随伴出力が少なくともこ
の利得係数の相対値を表わすようにし、ビット部分２Ａ
及び２Ｂの出力が相まって入力信号の瞬時相対値の精密
な測定値を構成するうよにする。
【０００９】この目的のために、少なくとも短期間の間
ほぼ一定振幅の交流信号を発生するよう構成された交流
基準信号源１２の出力信号を結合器１４を介して増幅器
４の入力端子３に供給する。この基準信号は増幅器４を
通過した後に結合器１７及びフィルタ１８を経て振幅検
出器２０に供給される。次いで検出器２０の直流出力信
号がＡ／Ｄ変換器１６によりディジタル形態に変換され
、その結果が出力端子２のビット部分２Ｂに供給される
。これがため、任意の瞬時において、ビット部分２Ｂの
内容は増幅器４の相対利得の測定値であるため、ビット
部分２Ａ及び２Ｂの内容が相まって入力端子に供給され
た信号の相対値の精密な測定値を構成する。この相対値
は実際にはビット部分２Ａの内容で表わされる量をビッ
ト部分２Ｂで表わされる量で割算した値に等しく、必要
に応じディジタル割算器 （図示せず） を設けてこの
割算を実際に行なわせることができる。しかし、このよ
うな割算器は不可欠の要件ではなく、ビット部分２Ｂに
出力される各コードに適切な重みを割り当てるだけで十
分である。
ほぼ一定振幅の交流信号を発生するよう構成された交流
基準信号源１２の出力信号を結合器１４を介して増幅器
４の入力端子３に供給する。この基準信号は増幅器４を
通過した後に結合器１７及びフィルタ１８を経て振幅検
出器２０に供給される。次いで検出器２０の直流出力信
号がＡ／Ｄ変換器１６によりディジタル形態に変換され
、その結果が出力端子２のビット部分２Ｂに供給される
。これがため、任意の瞬時において、ビット部分２Ｂの
内容は増幅器４の相対利得の測定値であるため、ビット
部分２Ａ及び２Ｂの内容が相まって入力端子に供給され
た信号の相対値の精密な測定値を構成する。この相対値
は実際にはビット部分２Ａの内容で表わされる量をビッ
ト部分２Ｂで表わされる量で割算した値に等しく、必要
に応じディジタル割算器 （図示せず） を設けてこの
割算を実際に行なわせることができる。しかし、このよ
うな割算器は不可欠の要件ではなく、ビット部分２Ｂに
出力される各コードに適切な重みを割り当てるだけで十
分である。
【００１０】フィルタ１０及び１８をそれぞれ帯域阻止
フィルタ及び帯域通過フィルタとして示してあるが、こ
れは不可欠な要件でなく、フィルタ１０は入力端子１に
供給された信号周波数を通し信号源１２の出力周波数を
除去する必要があるだけであり、且つフィルタ１８は入
力端子１に供給される信号周波数（及び好ましくは直流
成分及び従って増幅器４の出力信号中の直流オフセット
も）除去し信号源１２の出力周波数を通す必要があるだ
けである。従って、フィルタ１０及び１８の一方を適切
な特性を有する高域通過フィルタと置き換え、及び／又
はフィルタ１０及び１８の他方を適切な特性を有する低
域通過フィルタと置き換えることができる。何れにせよ
場合によってはフィルタ１０及び１８が共通の成分を有
するように構成してもよい。
フィルタ及び帯域通過フィルタとして示してあるが、こ
れは不可欠な要件でなく、フィルタ１０は入力端子１に
供給された信号周波数を通し信号源１２の出力周波数を
除去する必要があるだけであり、且つフィルタ１８は入
力端子１に供給される信号周波数（及び好ましくは直流
成分及び従って増幅器４の出力信号中の直流オフセット
も）除去し信号源１２の出力周波数を通す必要があるだ
けである。従って、フィルタ１０及び１８の一方を適切
な特性を有する高域通過フィルタと置き換え、及び／又
はフィルタ１０及び１８の他方を適切な特性を有する低
域通過フィルタと置き換えることができる。何れにせよ
場合によってはフィルタ１０及び１８が共通の成分を有
するように構成してもよい。
【００１１】変換器９の入力側の（アナログ）フィルタ
１０を変換器９の出力側のディジタルフィルタと置き換
えこともできる。同様に変換器１６の入力側の （アナ
ログ） フィルタ１８及び振幅検出器２０を変換器１６
の出力側のディジタルフィルタ及び振幅検出器と置き換
えることができる。これらの置き換えを行なう場合には
両変換器９及び１６を、図２に示す本発明の実施例に示
すように、十分広い帯域幅能力を有する単一の変換器と
置き換えることができる。
１０を変換器９の出力側のディジタルフィルタと置き換
えこともできる。同様に変換器１６の入力側の （アナ
ログ） フィルタ１８及び振幅検出器２０を変換器１６
の出力側のディジタルフィルタ及び振幅検出器と置き換
えることができる。これらの置き換えを行なう場合には
両変換器９及び１６を、図２に示す本発明の実施例に示
すように、十分広い帯域幅能力を有する単一の変換器と
置き換えることができる。
【００１２】しばらくの間破線で示す素子を無視すると
共に、特に素子３０は直接接続ラインと置き換えられて
いるものとすると、図２に示すアナログ−ディジタル変
換装置（図１のものと対応する素子には図１と同一の符
号を付してある）は図１に示す変換装置と次の点が相違
する。 （ａ） 図１の変換器９及び１６が単一の変換器２１と
置き換えられ、その入力端子２２に可変利得増幅器４の
出力が直接供給される。変換器２１は入力端子１に供給
される入力信号と交流基準信号源１２の出力周波数の両
帯域幅を収容するに十分な帯域幅能力を有している。 （ｂ） 図１の変換器９の入力側のアナログ帯域阻止フ
ィルタ１０が変換器２１の出力側のディジタル帯域阻止
フィルタ２３と置き換えられている。同様に、図１の変
換器１６の入力側のアナログ帯域通過フィルタ１８及び
振幅検出器２０が変換器２１の出力側のディジタル帯域
通過フィルタ２４及び振幅検出器２５と置き換えられて
いる。 （ｃ） 増幅器４の利得制御入力端子５に、入力端子１
から方向性結合器２６として示す信号分割器、増幅器２
７及び振幅検出器２８を経て利得制御信号が供給される
ようにしてある。更に、信号分割器２６と信号合成器１
４との間に遅延装置２９が挿入されている。
共に、特に素子３０は直接接続ラインと置き換えられて
いるものとすると、図２に示すアナログ−ディジタル変
換装置（図１のものと対応する素子には図１と同一の符
号を付してある）は図１に示す変換装置と次の点が相違
する。 （ａ） 図１の変換器９及び１６が単一の変換器２１と
置き換えられ、その入力端子２２に可変利得増幅器４の
出力が直接供給される。変換器２１は入力端子１に供給
される入力信号と交流基準信号源１２の出力周波数の両
帯域幅を収容するに十分な帯域幅能力を有している。 （ｂ） 図１の変換器９の入力側のアナログ帯域阻止フ
ィルタ１０が変換器２１の出力側のディジタル帯域阻止
フィルタ２３と置き換えられている。同様に、図１の変
換器１６の入力側のアナログ帯域通過フィルタ１８及び
振幅検出器２０が変換器２１の出力側のディジタル帯域
通過フィルタ２４及び振幅検出器２５と置き換えられて
いる。 （ｃ） 増幅器４の利得制御入力端子５に、入力端子１
から方向性結合器２６として示す信号分割器、増幅器２
７及び振幅検出器２８を経て利得制御信号が供給される
ようにしてある。更に、信号分割器２６と信号合成器１
４との間に遅延装置２９が挿入されている。
【００１３】相違点（ｃ） の効果は、図２の実施例を
入力端子１に供給される信号の振幅に自動的に適応する
ものとする点にあり、入力信号の振幅が増大すればする
ほど検出器２８の出力信号が大きくなり、従って増幅器
４の利得が低くなる。遅延装置２９は、入力端子１の入
力信号の振幅の変化が、（アナログ）振幅検出器２８の
出力信号にその結果の変化が生ずるまで増幅器４の入力
端子３に到達しないようにするために設ける。入力端子
１に供給される入力信号の振幅の変化速度が大きくなり
すぎなければ、振幅検出器２８に出力端子２のビット部
分２Ａの出力を供給することもでき、この際この供給を
この検出器２８がディジタル検出器である場合には直接
、そうでない場合にはディジタル−アナログ検出器を経
て供給することができる。この変形例では遅延装置２９
を省略すべきであること明らかである。図１の実施例も
同様にフィードフォワード又はフィードバックループに
より信号振幅に自動的に適応するようにすることができ
る。
入力端子１に供給される信号の振幅に自動的に適応する
ものとする点にあり、入力信号の振幅が増大すればする
ほど検出器２８の出力信号が大きくなり、従って増幅器
４の利得が低くなる。遅延装置２９は、入力端子１の入
力信号の振幅の変化が、（アナログ）振幅検出器２８の
出力信号にその結果の変化が生ずるまで増幅器４の入力
端子３に到達しないようにするために設ける。入力端子
１に供給される入力信号の振幅の変化速度が大きくなり
すぎなければ、振幅検出器２８に出力端子２のビット部
分２Ａの出力を供給することもでき、この際この供給を
この検出器２８がディジタル検出器である場合には直接
、そうでない場合にはディジタル−アナログ検出器を経
て供給することができる。この変形例では遅延装置２９
を省略すべきであること明らかである。図１の実施例も
同様にフィードフォワード又はフィードバックループに
より信号振幅に自動的に適応するようにすることができ
る。
【００１４】振幅検出器２５及びもしあれば振幅検出器
２８は供給される信号の振幅のほぼ一次関数である出力
を発生する任意の装置、例えばピーク検出器、ｒ．ｍ．
ｓ．検出器等で構成することができる。このような検出
器がディジタル型である場合にはこの検出器は供給され
る順次サンプルの移動平均を、負値サンプルを反転した
後に計算するように構成することができる。
２８は供給される信号の振幅のほぼ一次関数である出力
を発生する任意の装置、例えばピーク検出器、ｒ．ｍ．
ｓ．検出器等で構成することができる。このような検出
器がディジタル型である場合にはこの検出器は供給され
る順次サンプルの移動平均を、負値サンプルを反転した
後に計算するように構成することができる。
【００１５】破線で示す素子を無視する場合には、図２
の実施例の基準信号源１２の出力振幅を、増幅器及び／
又は減衰器４の利得が最大のときに変換器２１のほぼ全
ダイナミックレンジが入力信号により占められるように
選択する必要がある（図１の実施例の変換器１６につい
ても同様である） 。しかし、このことは、増幅器の利
得が最小のときは基準信号をディジタル形態に変換する
相対分解能が著しく小さくなることを意味し、これによ
り可変利得増幅器４を設けることにより得られる利点が
帳消しにされてしまう。この問題を除去するには図２に
破線で示す素子を設けることができる。
の実施例の基準信号源１２の出力振幅を、増幅器及び／
又は減衰器４の利得が最大のときに変換器２１のほぼ全
ダイナミックレンジが入力信号により占められるように
選択する必要がある（図１の実施例の変換器１６につい
ても同様である） 。しかし、このことは、増幅器の利
得が最小のときは基準信号をディジタル形態に変換する
相対分解能が著しく小さくなることを意味し、これによ
り可変利得増幅器４を設けることにより得られる利点が
帳消しにされてしまう。この問題を除去するには図２に
破線で示す素子を設けることができる。
【００１６】特にサンプルホールド回路３０を振幅検出
器２８から増幅器４の利得制御入力端子５に至る結合線
内に設けると共に、装置の出力端子２のビット部分２Ｂ
をサンプルホールド回路３２を経て基準信号源１２の振
幅制御入力端子３１に結合する。信号源１２の振幅制御
入力端子３１がディジタルでなくアナログの制御信号を
必要とする場合にはＤ／Ａ変換器３３も介挿する。出力
端子２のビット部分２Ｂは出力端子２Ｂ′を有するデー
タ処理回路３６の入力端子３５にも結合する。サンプル
ホールド回路３０及び３２はクロック信号発生器３４に
より逆位相で動作するよう制御され、このクロック信号
発生器は処理回路３６も制御する。 回路３０及び３２のこの制御の結果として、増幅器４の
利得及び信号源１２の出力振幅が交互に、それぞれ振幅
検出器２８及び２５の出力信号の増大又は減少に反比例
して制御される。これがため、例えば入力端子の信号の
振幅が増大すると、サンプルホールド回路３０が次にこ
の信号をサンプリングする際に増幅器４の利得が減少す
る。この結果振幅検出器２５の出力信号が減少するため
、サンプルホールド回路３２が次にこの信号をサンプリ
ングする際に信号源１２の出力振幅が増大するので、検
出器２５の出力信号がほぼ一定に維持される。
器２８から増幅器４の利得制御入力端子５に至る結合線
内に設けると共に、装置の出力端子２のビット部分２Ｂ
をサンプルホールド回路３２を経て基準信号源１２の振
幅制御入力端子３１に結合する。信号源１２の振幅制御
入力端子３１がディジタルでなくアナログの制御信号を
必要とする場合にはＤ／Ａ変換器３３も介挿する。出力
端子２のビット部分２Ｂは出力端子２Ｂ′を有するデー
タ処理回路３６の入力端子３５にも結合する。サンプル
ホールド回路３０及び３２はクロック信号発生器３４に
より逆位相で動作するよう制御され、このクロック信号
発生器は処理回路３６も制御する。 回路３０及び３２のこの制御の結果として、増幅器４の
利得及び信号源１２の出力振幅が交互に、それぞれ振幅
検出器２８及び２５の出力信号の増大又は減少に反比例
して制御される。これがため、例えば入力端子の信号の
振幅が増大すると、サンプルホールド回路３０が次にこ
の信号をサンプリングする際に増幅器４の利得が減少す
る。この結果振幅検出器２５の出力信号が減少するため
、サンプルホールド回路３２が次にこの信号をサンプリ
ングする際に信号源１２の出力振幅が増大するので、検
出器２５の出力信号がほぼ一定に維持される。
【００１７】ビット部分２Ｂの内容は最早増幅器４の相
対利得を表わさないこと勿論であり、データ処理回路３
６を設けたのはこの理由のためである。回路３６はクロ
ックパルス発生器３４により制御され、回路３０の各サ
ンプリング期間と回路３２の各サンプリング期間との瞬
時及び回路３２の各サンプリング期間と回路３０の各サ
ンプリング期間との間の瞬時にフィールド部分２Ｂの内
容をサンプルする。 こうして回路３６により回路３０の各サンプリング期間
（この期間中信号源１２の出力振幅は一定） の直前及
び直後に得られたサンプルの比は回路３０の当該サンプ
リング期間中に発生する増幅器４の利得の変化を（もし
あれば）表わす。回路３６は順次このようなサンプリン
グ期間に亘って発生する利得の累積変化を順次このよう
な比から計算し、その出力端子２Ｂ′にその結果を発生
する。この出力端子２Ｂ′は破線で示す素子が設けられ
たとき装置の出力端子２Ｂの代りをする。処理回路３６
は適切にプログラムしたマイクロコンピュータで構成す
ることができる。必要に応じ同様の素子を図１の実施例
に含めることもできる。
対利得を表わさないこと勿論であり、データ処理回路３
６を設けたのはこの理由のためである。回路３６はクロ
ックパルス発生器３４により制御され、回路３０の各サ
ンプリング期間と回路３２の各サンプリング期間との瞬
時及び回路３２の各サンプリング期間と回路３０の各サ
ンプリング期間との間の瞬時にフィールド部分２Ｂの内
容をサンプルする。 こうして回路３６により回路３０の各サンプリング期間
（この期間中信号源１２の出力振幅は一定） の直前及
び直後に得られたサンプルの比は回路３０の当該サンプ
リング期間中に発生する増幅器４の利得の変化を（もし
あれば）表わす。回路３６は順次このようなサンプリン
グ期間に亘って発生する利得の累積変化を順次このよう
な比から計算し、その出力端子２Ｂ′にその結果を発生
する。この出力端子２Ｂ′は破線で示す素子が設けられ
たとき装置の出力端子２Ｂの代りをする。処理回路３６
は適切にプログラムしたマイクロコンピュータで構成す
ることができる。必要に応じ同様の素子を図１の実施例
に含めることもできる。
【００１８】破線で示す素子を図２の実施例に含めると
きは、振幅検出器２８は、回路３０の各サンプリング期
間の終了時と次のサンプリング期間の終了時との間に供
給された信号のピーク値をホールドすると共に各サンプ
リング期間の直後にリセットするピーク検出器として構
成するのが好ましい。このようにすると、装置２９によ
り与えられる遅延を回路３０のサンプリングレートの逆
数に等しく選択すれば、変換器２１が入力端子１に供給
される信号に一時的に発生する高レベルのトランジェン
トによりオーバロードされないようにすることができる
。増幅器／減衰器４の利得のこの制御モードは基準信号
源１２の出力振幅を一定にするとき、即ち図２の素子３
１， ３２， ３３， ３５ 及び３６を省略するとき
にも用いることができる。
きは、振幅検出器２８は、回路３０の各サンプリング期
間の終了時と次のサンプリング期間の終了時との間に供
給された信号のピーク値をホールドすると共に各サンプ
リング期間の直後にリセットするピーク検出器として構
成するのが好ましい。このようにすると、装置２９によ
り与えられる遅延を回路３０のサンプリングレートの逆
数に等しく選択すれば、変換器２１が入力端子１に供給
される信号に一時的に発生する高レベルのトランジェン
トによりオーバロードされないようにすることができる
。増幅器／減衰器４の利得のこの制御モードは基準信号
源１２の出力振幅を一定にするとき、即ち図２の素子３
１， ３２， ３３， ３５ 及び３６を省略するとき
にも用いることができる。
【００１９】基準信号源１２の出力信号の帯域幅は一般
に極めて狭いため、増幅器／減衰器４の出力端子におけ
る基準信号のレベルの方がこの出力端子における入力信
号のレベルよりも一層容易に決定することができる。こ
れは、図２の実施例のように両信号に対し単一のＡ／Ｄ
変換器を用いる場合には基準信号に対し変換後平均処理
を用いることにより、また図１の実施例のように両信号
の各々に対し別々のＡ／Ｄ変換器を用いる場合には基準
信号に対し高分解能低サンプリングレート変換器を用い
ることにより行なうことができる。
に極めて狭いため、増幅器／減衰器４の出力端子におけ
る基準信号のレベルの方がこの出力端子における入力信
号のレベルよりも一層容易に決定することができる。こ
れは、図２の実施例のように両信号に対し単一のＡ／Ｄ
変換器を用いる場合には基準信号に対し変換後平均処理
を用いることにより、また図１の実施例のように両信号
の各々に対し別々のＡ／Ｄ変換器を用いる場合には基準
信号に対し高分解能低サンプリングレート変換器を用い
ることにより行なうことができる。
【００２０】本発明の実施例では入力端子１に供給され
る信号は １００ＭＨｚ を中心に １０ＭＨｚの帯域
幅を有し、基準信号源１２の出力周波数は ２００ＭＨ
ｚ であり、Ａ／Ｄ変換器のサンプリングレートは ５
００ＭＨｚ である。以上の記載から、当業者であれば
、他の種々の変更が可能である。これらの変更にはＡ／
Ｄ変換装置及びその構成素子の設計、製造、使用におい
て既に知られている他の特徴であって上述した本発明の
特徴の代りに、又は加えて使用し得る特徴も含まれ、こ
れらの変更も本発明の範囲に含まれるものである。
る信号は １００ＭＨｚ を中心に １０ＭＨｚの帯域
幅を有し、基準信号源１２の出力周波数は ２００ＭＨ
ｚ であり、Ａ／Ｄ変換器のサンプリングレートは ５
００ＭＨｚ である。以上の記載から、当業者であれば
、他の種々の変更が可能である。これらの変更にはＡ／
Ｄ変換装置及びその構成素子の設計、製造、使用におい
て既に知られている他の特徴であって上述した本発明の
特徴の代りに、又は加えて使用し得る特徴も含まれ、こ
れらの変更も本発明の範囲に含まれるものである。
【図１】本発明アナログ−ディジタル変換装置の第１実
施例のブロック図である。
施例のブロック図である。
【図２】本発明アナログ−ディジタル変換装置の第２実
施例のブロック図である。
施例のブロック図である。
１ 入力端子
２ 出力端子
４ 可変利得増幅器
６ 利得制御信号入力端子
９ Ａ／Ｄ変換器
１０ 帯域阻止フィルタ
１２ 基準信号源
１４， １７ 方向性結合器
１６ Ａ／Ｄ変換器
１８ 帯域通過フィルタ
２０ 振幅検出器
２１ Ａ／Ｄ変換器
２３ ディジタル帯域阻止フィルタ
２４ ディジタル帯域通過フィルタ
２５ ディジタル振幅検出器
２６ 方向性結合器
２７ 増幅器
２８ 振幅検出器
３０， ３２ サンプルホールド回路３３ Ｄ／Ａ
変換器 ３４ クロック発生器 ３６ データ処理回路
変換器 ３４ クロック発生器 ３６ データ処理回路
Claims (3)
- 【請求項１】 入力端子と出力端子を具え、該入力端
子から出力端子に至る信号路内に可変利得増幅器及び／
又は減衰器とアナログ−ディジタル変換器とをこの順序
に具えると共に前記増幅器及び／又は減衰器の入力端子
に結合した出力端子を有する基準信号源を具えるアナロ
グ−ディジタル変換装置において、前記基準信号源を交
流信号源とし、且つ該交流信号源の出力周波数に対する
阻止フィルタを前記信号路内の可変利得増幅器及び／又
は減衰器と当該装置の出力端子との間に挿入すると共に
、前記阻止フィルタを側路する補助信号路を前記可変利
得増幅器の出力端子から当該装置の出力端子へと設け、
前記補助信号路は前記交流信号源の出力周波数に対する
通過フィルタと振幅検出器とアナログ−ディジタル変換
器をこの順序に縦続に含むことを特徴とするアナログ−
ディジタル変換装置。 - 【請求項２】 前記補助信号路内に含まれる前記アナ
ログ−ディジタル変換器を前記第１信号路内に含まれる
前記アナログ−ディジタル変換器により構成したことを
特徴とする請求項１に記載のアナログ−ディジタル変換
装置。 - 【請求項３】 前記振幅検出器の出力端子を前記基準
信号源の振幅制御入力端子に結合して前記増幅器及び／
又は減衰器の利得の変化に伴い発生する前記振幅検出器
の出力信号の変化を減少させる手段と、前記振幅検出器
の出力信号に応答する前記基準信号源の出力振幅の変化
及び前記可変利得増幅器及び／又は減衰器の利得制御信
号の変化に応答する該増幅器及び／又は減衰器の利得の
変化を交互にエネーブルする手段と、前記増幅器及び／
又は減衰器の利得の変化をエネーブルする直前とこれを
エネーブルした直後に発生する前記振幅検出器の出力信
号の値から前記増幅器及び／又は減衰器の利得に発生す
る累積変化を計算する手段とを具えたことを特徴とする
請求項１又は２記載のアナログ−ディジタル変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9021102A GB2248356A (en) | 1990-09-28 | 1990-09-28 | Analogue-to-digital converter |
| GB90211020 | 1990-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227120A true JPH04227120A (ja) | 1992-08-17 |
| JP3142915B2 JP3142915B2 (ja) | 2001-03-07 |
Family
ID=10682881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03247463A Expired - Fee Related JP3142915B2 (ja) | 1990-09-28 | 1991-09-26 | アナログ−ディジタル変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5124707A (ja) |
| EP (1) | EP0478071B1 (ja) |
| JP (1) | JP3142915B2 (ja) |
| DE (1) | DE69124177T2 (ja) |
| GB (1) | GB2248356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995014212A1 (en) * | 1993-11-17 | 1995-05-26 | Sony Corporation | Vibration gyroscope |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445320B1 (en) | 1919-11-27 | 2002-09-03 | Yamaha Corporation | A/D conversion apparatus |
| US5227794A (en) * | 1991-12-23 | 1993-07-13 | Ford Motor Company | Frequency multiplexed analog-digital conversion |
| US5327132A (en) * | 1992-11-23 | 1994-07-05 | Ford Motor Company | Composite signal generation and decoding in digital signal processing automotive audio system |
| US5422643A (en) * | 1993-02-24 | 1995-06-06 | Antel Optronics Inc. | High dynamic range digitizer |
| DE4319256C2 (de) * | 1993-06-09 | 2002-08-01 | Siemens Ag | Analog-Digital-Wandlerschaltung mit hoher Dynamik |
| FI101027B (fi) * | 1996-01-05 | 1998-03-31 | Nokia Mobile Phones Ltd | Multipleksoitu signaalimuunnos |
| US6177893B1 (en) * | 1998-09-15 | 2001-01-23 | Scott R. Velazquez | Parallel processing analog and digital converter |
| JP3434786B2 (ja) * | 2000-06-30 | 2003-08-11 | 松下電器産業株式会社 | 振幅検出回路 |
| US7609758B2 (en) * | 2004-04-30 | 2009-10-27 | Agilent Technologies, Inc. | Method of phase shifting bits in a digital signal pattern |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1481960A (fr) * | 1966-01-10 | 1967-05-26 | Societe D'etudes, Recherches Et Constructions Electroniques | Procédé et dispositif de codage numérique |
| US4616329A (en) * | 1983-08-26 | 1986-10-07 | Bio-Rad Laboratories, Inc. | Self-calibrating adaptive ranging apparatus and method |
-
1990
- 1990-09-28 GB GB9021102A patent/GB2248356A/en not_active Withdrawn
-
1991
- 1991-08-05 US US07/740,277 patent/US5124707A/en not_active Expired - Fee Related
- 1991-09-19 EP EP91202418A patent/EP0478071B1/en not_active Expired - Lifetime
- 1991-09-19 DE DE69124177T patent/DE69124177T2/de not_active Expired - Fee Related
- 1991-09-26 JP JP03247463A patent/JP3142915B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995014212A1 (en) * | 1993-11-17 | 1995-05-26 | Sony Corporation | Vibration gyroscope |
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| Publication number | Publication date |
|---|---|
| EP0478071A2 (en) | 1992-04-01 |
| DE69124177T2 (de) | 1997-07-10 |
| US5124707A (en) | 1992-06-23 |
| DE69124177D1 (de) | 1997-02-27 |
| JP3142915B2 (ja) | 2001-03-07 |
| GB2248356A (en) | 1992-04-01 |
| EP0478071A3 (ja) | 1994-02-09 |
| EP0478071B1 (en) | 1997-01-15 |
| GB9021102D0 (en) | 1990-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |