JP3144380B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、出力状態変化時
において、変化時間を遅くすることなくリンギングを低
減することを可能にした出力バッファ回路に関する。
において、変化時間を遅くすることなくリンギングを低
減することを可能にした出力バッファ回路に関する。
【０００２】
【従来の技術】現在、回路の動作速度の高速化に対応す
るため、出力バッファ回路の動作速度の向上が必要とさ
れている。一般的に出力バッファ回路の動作速度は、出
力状態が変動する際の立ち上がり／立ち下がり時間に依
存する。この立ち上がり／立ち下がり時間は、出力バッ
ファ回路の出力段のトランジスタのオン抵抗と出力負荷
により構成されるＬＣＲ回路への充放電時間により決る
ため、通常、出力バッファ回路の出力段トランジスタの
オン抵抗を低下させること、つまり充放電電流を増大さ
せることにより出力バッファ回路の動作速度の高速化を
行っている。
るため、出力バッファ回路の動作速度の向上が必要とさ
れている。一般的に出力バッファ回路の動作速度は、出
力状態が変動する際の立ち上がり／立ち下がり時間に依
存する。この立ち上がり／立ち下がり時間は、出力バッ
ファ回路の出力段のトランジスタのオン抵抗と出力負荷
により構成されるＬＣＲ回路への充放電時間により決る
ため、通常、出力バッファ回路の出力段トランジスタの
オン抵抗を低下させること、つまり充放電電流を増大さ
せることにより出力バッファ回路の動作速度の高速化を
行っている。
【０００３】しかし、出力バッファ回路の動作速度が高
速化することに伴い、出力状態が変動する際の充放電電
流が増加するため、出力負荷によりリンギングが発生
し、この出力バッファ回路を備えたシステムは誤動作の
原因となる場合がある。したがって、出力バッファ回路
の動作速度の向上にはシステムの誤動作原因であるリン
ギングを抑制することが必要とされている。
速化することに伴い、出力状態が変動する際の充放電電
流が増加するため、出力負荷によりリンギングが発生
し、この出力バッファ回路を備えたシステムは誤動作の
原因となる場合がある。したがって、出力バッファ回路
の動作速度の向上にはシステムの誤動作原因であるリン
ギングを抑制することが必要とされている。
【０００４】このリンギングの抑制を行うための開発が
従来より種々なされており、たとえば、特開昭６３−２
４０２０８号公報には、出力ノードは当初２つのトラン
ジスタを介していずれかの電源の電圧値に向かって移行
を開始し、この電圧値に近づくと、第１または第２計時
手段の計時が完了し、一方のトランジスタがオフし、他
方のトランジスタのみを介して電流を容量体に供給する
ことにより、オーバシュートやアンダシュートを防止す
ることが開示されている。
従来より種々なされており、たとえば、特開昭６３−２
４０２０８号公報には、出力ノードは当初２つのトラン
ジスタを介していずれかの電源の電圧値に向かって移行
を開始し、この電圧値に近づくと、第１または第２計時
手段の計時が完了し、一方のトランジスタがオフし、他
方のトランジスタのみを介して電流を容量体に供給する
ことにより、オーバシュートやアンダシュートを防止す
ることが開示されている。
【０００５】また、特開平０５−２９２９３０号公報に
は、出力バッファの入力端子がハイレベルの場合には、
第１スイッチ回路を介して第１容量を充電するととも
に、第２スイッチ回路を介して第２容量を充電すること
により、第２電源ラインに流れる瞬時電流を減少し、ア
ンダシュートを抑制し、出力バッファの入力端子がロー
レベルの場合には、第２スイッチ回路を介して第２容量
の電荷を放電するとともに、第１スイッチ回路を介して
第１容量を放電することにより、第１電源ラインに流れ
る瞬時電流を減少して、オーバシュートを抑制すること
が開示されている。
は、出力バッファの入力端子がハイレベルの場合には、
第１スイッチ回路を介して第１容量を充電するととも
に、第２スイッチ回路を介して第２容量を充電すること
により、第２電源ラインに流れる瞬時電流を減少し、ア
ンダシュートを抑制し、出力バッファの入力端子がロー
レベルの場合には、第２スイッチ回路を介して第２容量
の電荷を放電するとともに、第１スイッチ回路を介して
第１容量を放電することにより、第１電源ラインに流れ
る瞬時電流を減少して、オーバシュートを抑制すること
が開示されている。
【０００６】さらに、特開平０７−７４０２号公報に
は、入力電圧はインバータで反転して制御ノードに出力
し、制御ノードの制御電圧は第１の１対のＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタで反転され、出力端子
の電圧によって負荷容量を駆動し、この出力電圧はコン
デンサを介して制御ノードへ負帰還される。前記制御電
圧は、第１の１対のＰＭＯＳトランジスタとＮＭＯＳト
ランジスタの閾値電圧付近までは第２の１対のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのによって高速に
変化し、その後第３の１対のＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのオン抵抗によって制御電圧が緩や
かに変化させることにより、リンギングなどを抑制する
ことが開示されている。
は、入力電圧はインバータで反転して制御ノードに出力
し、制御ノードの制御電圧は第１の１対のＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタで反転され、出力端子
の電圧によって負荷容量を駆動し、この出力電圧はコン
デンサを介して制御ノードへ負帰還される。前記制御電
圧は、第１の１対のＰＭＯＳトランジスタとＮＭＯＳト
ランジスタの閾値電圧付近までは第２の１対のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのによって高速に
変化し、その後第３の１対のＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのオン抵抗によって制御電圧が緩や
かに変化させることにより、リンギングなどを抑制する
ことが開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、これら
のいずれの従来技術においても、出力状態が変化する際
に、出力抵抗を一時的に増加して出力段のトランジスタ
のオン抵抗と出力負荷により構成されるＬＣＲ回路に流
れる電流を抑制する形態を採っていないので、出力状態
の立ち上がり、立ち下がり時間を損なうことなく、オー
バシュート、アンダシュート、リングバックなどのリン
ギングを完全に抑制することが困難であるという課題が
ある。
のいずれの従来技術においても、出力状態が変化する際
に、出力抵抗を一時的に増加して出力段のトランジスタ
のオン抵抗と出力負荷により構成されるＬＣＲ回路に流
れる電流を抑制する形態を採っていないので、出力状態
の立ち上がり、立ち下がり時間を損なうことなく、オー
バシュート、アンダシュート、リングバックなどのリン
ギングを完全に抑制することが困難であるという課題が
ある。
【０００８】この発明は、上記従来の課題を解決するた
めになされたもので、出力変動時の動作速度を損なうこ
となく、リンギングを抑制することが可能な出力バッフ
ァ回路を提供することを目的とする。
めになされたもので、出力変動時の動作速度を損なうこ
となく、リンギングを抑制することが可能な出力バッフ
ァ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明の出力バッファ回路は、入力電圧を所定回
数反転および所定時間遅延させる遅延回路と、前記遅延
回路において最初に反転された反転電圧と遅延された遅
延電圧の論理和をとるオア回路と、前記遅延回路におい
て最初に反転された反転電圧と遅延電圧の論理積をとる
アンド回路と、前記オア回路で得られた論理和に応じて
オンあるいはオフとなり、オン時に出力をハイレベルに
する第１導電性の第１の１対のＭＯＳトランジスタと、
前記アンド回路で得られた論理積に応じてオンあるいは
オフとなり、オフ時に出力をローレベルにする第２導電
性の第２の１対のＭＯＳトランジスタと、前記遅延回路
の出力レベルに応じてオンあるいはオフが互いに逆とな
り、それぞれオン時に前記第１の１対のＭＯＳトランジ
スタあるいは前記第２の１対のＭＯＳトランジスタにオ
ン抵抗を付加する第１導電性および第２導電性の第３の
１対のＭＯＳトランジスタとを備えることを特徴とす
る。
に、この発明の出力バッファ回路は、入力電圧を所定回
数反転および所定時間遅延させる遅延回路と、前記遅延
回路において最初に反転された反転電圧と遅延された遅
延電圧の論理和をとるオア回路と、前記遅延回路におい
て最初に反転された反転電圧と遅延電圧の論理積をとる
アンド回路と、前記オア回路で得られた論理和に応じて
オンあるいはオフとなり、オン時に出力をハイレベルに
する第１導電性の第１の１対のＭＯＳトランジスタと、
前記アンド回路で得られた論理積に応じてオンあるいは
オフとなり、オフ時に出力をローレベルにする第２導電
性の第２の１対のＭＯＳトランジスタと、前記遅延回路
の出力レベルに応じてオンあるいはオフが互いに逆とな
り、それぞれオン時に前記第１の１対のＭＯＳトランジ
スタあるいは前記第２の１対のＭＯＳトランジスタにオ
ン抵抗を付加する第１導電性および第２導電性の第３の
１対のＭＯＳトランジスタとを備えることを特徴とす
る。
【００１０】この発明によれば、入力電圧を遅延回路で
所定回数反転させるとともに、最初の反転した入力電圧
を所定時間遅延させ、最初の反転した反転電圧と遅延さ
れた遅延電圧との論理和をオア回路でとり、その論理和
に応じて第１導電性の第１の１対のＭＯＳトランジスタ
をオンあるいはオフにし、オン時に出力電圧をハイレベ
ルにするとともに、最初の反転した反転電圧と遅延電圧
との論理積をアンド回路でとり、その論理積に応じて第
２導電性の第２の１対のＭＯＳトランジスタをオンある
いはオフにし、オン時に出力電圧をローレベルにする。
また、遅延回路の出力レベルに応じて第３の１対のＭＯ
Ｓトランジスタをオンとオフを互いに逆にして、そのオ
ンとなった方のＭＯＳトランジスタのオン抵抗を第１あ
るいは第２の１対のＭＯＳトランジスタのオン時のオン
抵抗に付加し、第３の１対のＭＯＳトランジスタのオン
となった方のＭＯＳトランジスタのオン抵抗と第１ある
いは第２の１対のＭＯＳトランジスタのオン時のオン抵
抗との合成抵抗と出力負荷により構成されるＬＣＲ回路
に流れる電流を抑制して、リンギングを低減する。した
がって、この発明では、出力電圧変動時の動作速度を損
なうことなく、リンギングを抑制することができる。
所定回数反転させるとともに、最初の反転した入力電圧
を所定時間遅延させ、最初の反転した反転電圧と遅延さ
れた遅延電圧との論理和をオア回路でとり、その論理和
に応じて第１導電性の第１の１対のＭＯＳトランジスタ
をオンあるいはオフにし、オン時に出力電圧をハイレベ
ルにするとともに、最初の反転した反転電圧と遅延電圧
との論理積をアンド回路でとり、その論理積に応じて第
２導電性の第２の１対のＭＯＳトランジスタをオンある
いはオフにし、オン時に出力電圧をローレベルにする。
また、遅延回路の出力レベルに応じて第３の１対のＭＯ
Ｓトランジスタをオンとオフを互いに逆にして、そのオ
ンとなった方のＭＯＳトランジスタのオン抵抗を第１あ
るいは第２の１対のＭＯＳトランジスタのオン時のオン
抵抗に付加し、第３の１対のＭＯＳトランジスタのオン
となった方のＭＯＳトランジスタのオン抵抗と第１ある
いは第２の１対のＭＯＳトランジスタのオン時のオン抵
抗との合成抵抗と出力負荷により構成されるＬＣＲ回路
に流れる電流を抑制して、リンギングを低減する。した
がって、この発明では、出力電圧変動時の動作速度を損
なうことなく、リンギングを抑制することができる。
【００１１】
【発明の実施の形態】以下、この発明による出力バッフ
ァ回路の実施の形態について図面に基づき説明する。図
１はこの発明による第１実施の形態の構成を示す回路図
である。この図１において、入力端子Ｔ１には入力電圧
Ｖｉｎが印加されるようになっており、出力端子Ｔ２か
ら出力電圧Ｖｏｕｔが出力されるようになっている。入
力端子Ｔ１に印加された入力電圧Ｖｉｎは遅延回路Ｄの
第１インバータ１に印加され、第１インバータ１の出力
端は、バッファ回路２を介して第２インバータ３の入力
端に接続されている。
ァ回路の実施の形態について図面に基づき説明する。図
１はこの発明による第１実施の形態の構成を示す回路図
である。この図１において、入力端子Ｔ１には入力電圧
Ｖｉｎが印加されるようになっており、出力端子Ｔ２か
ら出力電圧Ｖｏｕｔが出力されるようになっている。入
力端子Ｔ１に印加された入力電圧Ｖｉｎは遅延回路Ｄの
第１インバータ１に印加され、第１インバータ１の出力
端は、バッファ回路２を介して第２インバータ３の入力
端に接続されている。
【００１２】すなわち、これらの第１インバータ１、バ
ッファ回路２、第２インバータ３は縦続接続されて、遅
延回路Ｄを構成している。遅延回路Ｄにおいて、入力電
圧Ｖｉｎは第１インバータ１によりそのレベルが反転さ
れて、第１反転電圧Ａがバッファ回路２に入力され、そ
こで所定時間遅延されて、遅延電圧Ｂを出力し、この遅
延電圧Ｂがさらに第２インバータ３に入力されて、さら
に反転され、第２反転電圧Ｃを出力するようになってい
る。つまり、遅延回路Ｄにおいて、入力電圧Ｖｉｎは所
定時間遅延され、かつ所定回数（この第１実施の形態で
は、２回）反転されて出力するようになっている。
ッファ回路２、第２インバータ３は縦続接続されて、遅
延回路Ｄを構成している。遅延回路Ｄにおいて、入力電
圧Ｖｉｎは第１インバータ１によりそのレベルが反転さ
れて、第１反転電圧Ａがバッファ回路２に入力され、そ
こで所定時間遅延されて、遅延電圧Ｂを出力し、この遅
延電圧Ｂがさらに第２インバータ３に入力されて、さら
に反転され、第２反転電圧Ｃを出力するようになってい
る。つまり、遅延回路Ｄにおいて、入力電圧Ｖｉｎは所
定時間遅延され、かつ所定回数（この第１実施の形態で
は、２回）反転されて出力するようになっている。
【００１３】遅延回路Ｄにおいて、第１インバータ１の
出力端に発生する第１反転電圧Ａは２入力のオア回路Ｏ
Ｒの第１入力端と、２入力のアンド回路ＡＮＤの第２入
力端に印加されるようになっている。また、バッファ回
路２の出力端に発生する遅延電圧Ｂはオア回路ＯＲの第
２入力端とアンド回路ＡＮＤの第１入力端に印加される
ようになっている。したがって、オア回路ＯＲは第１反
転電圧Ａと遅延電圧Ｂの論理和（Ａ＋Ｂ）をとってＰチ
ャネルＭＯＳトランジスタＰ１，Ｐ２の両ゲートに印加
するようになっている。
出力端に発生する第１反転電圧Ａは２入力のオア回路Ｏ
Ｒの第１入力端と、２入力のアンド回路ＡＮＤの第２入
力端に印加されるようになっている。また、バッファ回
路２の出力端に発生する遅延電圧Ｂはオア回路ＯＲの第
２入力端とアンド回路ＡＮＤの第１入力端に印加される
ようになっている。したがって、オア回路ＯＲは第１反
転電圧Ａと遅延電圧Ｂの論理和（Ａ＋Ｂ）をとってＰチ
ャネルＭＯＳトランジスタＰ１，Ｐ２の両ゲートに印加
するようになっている。
【００１４】このＰチャネルＭＯＳトランジスタＰ１，
Ｐ２は第１導電性の第１の１対のＰチャネルＭＯＳトラ
ンジスタとなるもので、電源ＶＤＤと出力端子Ｔ２との
間に接続されている。すなわち、ＰチャネルＭＯＳトラ
ンジスタＰ１のドレインには電源ＶＤＤの電圧が印加さ
れている。ＰチャネルＭＯＳトランジスタＰ１のソース
とＰチャネルＭＯＳトランジスタＰ２のドレインは直結
されており、ＰチャネルＭＯＳトランジスタＰ２のソー
スは出力端子Ｔ２に接続されている。
Ｐ２は第１導電性の第１の１対のＰチャネルＭＯＳトラ
ンジスタとなるもので、電源ＶＤＤと出力端子Ｔ２との
間に接続されている。すなわち、ＰチャネルＭＯＳトラ
ンジスタＰ１のドレインには電源ＶＤＤの電圧が印加さ
れている。ＰチャネルＭＯＳトランジスタＰ１のソース
とＰチャネルＭＯＳトランジスタＰ２のドレインは直結
されており、ＰチャネルＭＯＳトランジスタＰ２のソー
スは出力端子Ｔ２に接続されている。
【００１５】また、前記アンド回路ＡＮＤは、第１イン
バータ１の出力端に発生する第１反転電圧Ａとバッファ
回路２の出力端に発生する遅延電圧Ｂとの論理積（Ａ×
Ｂ）をとって第２導電性の第２の１対のＮチャネルＭＯ
ＳトランジスタＮ１，Ｎ２のゲートに入力するようにな
っている。このＮチャネルＭＯＳトランジスタＮ１，Ｎ
２は前記出力端子Ｔ２とグランドＧＮＤとの間に接続さ
れている。換言すれば、ＮチャネルＭＯＳトランジスタ
Ｎ２のドレインは出力端子Ｔ２に接続され、Ｎチャネル
ＭＯＳトランジスタＮ２のソースとＮチャネルＭＯＳト
ランジスタＮ１のドレインは直接接続され、Ｎチャネル
ＭＯＳトランジスタＮ１のソースはグランドＧＮＤに接
続されている。
バータ１の出力端に発生する第１反転電圧Ａとバッファ
回路２の出力端に発生する遅延電圧Ｂとの論理積（Ａ×
Ｂ）をとって第２導電性の第２の１対のＮチャネルＭＯ
ＳトランジスタＮ１，Ｎ２のゲートに入力するようにな
っている。このＮチャネルＭＯＳトランジスタＮ１，Ｎ
２は前記出力端子Ｔ２とグランドＧＮＤとの間に接続さ
れている。換言すれば、ＮチャネルＭＯＳトランジスタ
Ｎ２のドレインは出力端子Ｔ２に接続され、Ｎチャネル
ＭＯＳトランジスタＮ２のソースとＮチャネルＭＯＳト
ランジスタＮ１のドレインは直接接続され、Ｎチャネル
ＭＯＳトランジスタＮ１のソースはグランドＧＮＤに接
続されている。
【００１６】遅延回路Ｄの出力端すなわち、第２インバ
ータ３の出力端から発生する第２反転電圧Ｃは第１導電
性、すなわちＰチャネルＭＯＳトランジスタＰ３のゲー
トと、第２導電性であるＮチャネルＭＯＳトランジスタ
Ｎ３のゲートに印加されるようになっている。Ｐチャネ
ルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジ
スタＮ３は第３の１対のＭＯＳトランジスタとして使用
されている。ＰチャネルＭＯＳトランジスタＰ３のドレ
インは前記ＰチャネルＭＯＳトランジスタＰ１のソース
とＰチャネルＭＯＳトランジスタＰ２のドレインとの接
続点に接続されている。
ータ３の出力端から発生する第２反転電圧Ｃは第１導電
性、すなわちＰチャネルＭＯＳトランジスタＰ３のゲー
トと、第２導電性であるＮチャネルＭＯＳトランジスタ
Ｎ３のゲートに印加されるようになっている。Ｐチャネ
ルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジ
スタＮ３は第３の１対のＭＯＳトランジスタとして使用
されている。ＰチャネルＭＯＳトランジスタＰ３のドレ
インは前記ＰチャネルＭＯＳトランジスタＰ１のソース
とＰチャネルＭＯＳトランジスタＰ２のドレインとの接
続点に接続されている。
【００１７】ＰチャネルＭＯＳトランジスタＰ３のソー
スとＮチャネルＭＯＳトランジスタＮ３のドレインは出
力端子Ｔ２に接続されている。ＮチャネルＭＯＳトラン
ジスタＮ３のソースは、ＮチャネルＭＯＳトランジスタ
Ｎ２のソースとＮチャネルＭＯＳトランジスタＮ１のド
レインとの接続点に接続されている。
スとＮチャネルＭＯＳトランジスタＮ３のドレインは出
力端子Ｔ２に接続されている。ＮチャネルＭＯＳトラン
ジスタＮ３のソースは、ＮチャネルＭＯＳトランジスタ
Ｎ２のソースとＮチャネルＭＯＳトランジスタＮ１のド
レインとの接続点に接続されている。
【００１８】次に、以上のように構成されたこの第１実
施の形態の動作について図２のタイミングチャートを参
照して説明する。図２（ａ）は入力電圧Ｖｉｎを示し、
図２（ｂ）は遅延回路Ｄにおける第１インバータ１の出
力端に発生する第１反転電圧Ａを示し、図２（ｃ）はバ
ッファ回路２の出力端に発生する遅延電圧Ｂを示し、図
２（ｄ）は第２インバータ３の出力端に発生する第２反
転電圧Ｃを示している。図２（ｅ）はオア回路ＯＲの出
力信号、図２（ｆ）はアンド回路ＡＮＤの出力信号、図
２（ｇ）は出力端子Ｔ２から出力される出力電圧Ｖｏｕ
ｔを示す。
施の形態の動作について図２のタイミングチャートを参
照して説明する。図２（ａ）は入力電圧Ｖｉｎを示し、
図２（ｂ）は遅延回路Ｄにおける第１インバータ１の出
力端に発生する第１反転電圧Ａを示し、図２（ｃ）はバ
ッファ回路２の出力端に発生する遅延電圧Ｂを示し、図
２（ｄ）は第２インバータ３の出力端に発生する第２反
転電圧Ｃを示している。図２（ｅ）はオア回路ＯＲの出
力信号、図２（ｆ）はアンド回路ＡＮＤの出力信号、図
２（ｇ）は出力端子Ｔ２から出力される出力電圧Ｖｏｕ
ｔを示す。
【００１９】図２（ａ）に示すような入力電圧Ｖｉｎが
入力端子Ｔ１に印加されると、この入力電圧Ｖｉｎは第
１インバータ１で反転され、その出力端には、図２
（ｂ）に示すような反転された第１反転電圧Ａが発生す
る。この第１反転電圧Ａはオア回路ＯＲの第１入力端
と、アンド回路ＡＮＤの第２入力端に印加される。さら
に、この第１反転電圧Ａはバッファ回路２に入力され
て、図２（ｃ）に示すように、バッファ回路２で一定時
間遅延されてその出力端には、遅延電圧Ｂが発生する。
入力端子Ｔ１に印加されると、この入力電圧Ｖｉｎは第
１インバータ１で反転され、その出力端には、図２
（ｂ）に示すような反転された第１反転電圧Ａが発生す
る。この第１反転電圧Ａはオア回路ＯＲの第１入力端
と、アンド回路ＡＮＤの第２入力端に印加される。さら
に、この第１反転電圧Ａはバッファ回路２に入力され
て、図２（ｃ）に示すように、バッファ回路２で一定時
間遅延されてその出力端には、遅延電圧Ｂが発生する。
【００２０】この遅延電圧Ｂは、オア回路ＯＲの第２入
力端とアンド回路ＡＮＤの第１入力端に入力される。こ
の結果、オア回路ＯＲは第１反転電圧Ａと遅延電圧Ｂと
の論理和（Ａ＋Ｂ）をとり、図２（ｅ）に示すような出
力信号をＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲ
ートに印加する。このオア回路ＯＲの出力信号、すなわ
ち、（Ａ＋Ｂ）のローレベル時間がバッファ回路２によ
る遅延時間分伸長した信号である。
力端とアンド回路ＡＮＤの第１入力端に入力される。こ
の結果、オア回路ＯＲは第１反転電圧Ａと遅延電圧Ｂと
の論理和（Ａ＋Ｂ）をとり、図２（ｅ）に示すような出
力信号をＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲ
ートに印加する。このオア回路ＯＲの出力信号、すなわ
ち、（Ａ＋Ｂ）のローレベル時間がバッファ回路２によ
る遅延時間分伸長した信号である。
【００２１】また、アンド回路ＡＮＤは第１反転電圧Ａ
と遅延電圧Ｂとの論理積（Ａ×Ｂ）をとり、図２（ｆ）
に示すような信号をＮチャネルＭＯＳトランジスタＮ
１，Ｎ２の各ゲートに印加する。このアンド回路ＡＮＤ
の出力信号、すなわち、（Ａ×Ｂ）のローレベルの時間
がバッファ回路２による遅延時間分伸縮した信号であ
る。
と遅延電圧Ｂとの論理積（Ａ×Ｂ）をとり、図２（ｆ）
に示すような信号をＮチャネルＭＯＳトランジスタＮ
１，Ｎ２の各ゲートに印加する。このアンド回路ＡＮＤ
の出力信号、すなわち、（Ａ×Ｂ）のローレベルの時間
がバッファ回路２による遅延時間分伸縮した信号であ
る。
【００２２】さらに、遅延回路Ｄにおいて、バッファ回
路２の出力電圧となる遅延電圧Ｂは、第２インバータ３
で図２（ｄ）に示すように反転された第２反転電圧Ｃが
発生する。この第２反転電圧Ｃは、第１反転電圧Ａと遅
延電圧Ｂに対して逆相の関係にあり、この第２反転電圧
ＣはＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ
Ｎ３の両ゲートに印加される。出力バッファ回路の出力
段のトランジスタである各ＰＭＯＳトランジスタＰ１〜
Ｐ３，ＮＭＯＳトランジスタＮ１〜Ｎ３はそのゲートに
印加される信号レベルに応じてオンまたはオフになる。
そのオン、オフするタイミングは次の［表１］に示すよ
うになる。
路２の出力電圧となる遅延電圧Ｂは、第２インバータ３
で図２（ｄ）に示すように反転された第２反転電圧Ｃが
発生する。この第２反転電圧Ｃは、第１反転電圧Ａと遅
延電圧Ｂに対して逆相の関係にあり、この第２反転電圧
ＣはＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ
Ｎ３の両ゲートに印加される。出力バッファ回路の出力
段のトランジスタである各ＰＭＯＳトランジスタＰ１〜
Ｐ３，ＮＭＯＳトランジスタＮ１〜Ｎ３はそのゲートに
印加される信号レベルに応じてオンまたはオフになる。
そのオン、オフするタイミングは次の［表１］に示すよ
うになる。
【００２３】
【表１】
【００２４】この［表１］において、「○」印はオン状
態を示し、オン抵抗が大の場合である。「◎」印はオン
状態を示し、オン抵抗が小の場合である。「×」印はオ
フ状態を示す。「Ｐａｌｌ」はＰチャネルＭＯＳトラン
ジスタＰ１〜Ｐ３による仮想的なＰチャネルＭＯＳトラ
ンジスタを示す。「Ｎａｌｌ」はＮチャネルＭＯＳトラ
ンジスタＮ１〜Ｎ３による仮想的なＮチャネルＭＯＳト
ランジスタを示す。
態を示し、オン抵抗が大の場合である。「◎」印はオン
状態を示し、オン抵抗が小の場合である。「×」印はオ
フ状態を示す。「Ｐａｌｌ」はＰチャネルＭＯＳトラン
ジスタＰ１〜Ｐ３による仮想的なＰチャネルＭＯＳトラ
ンジスタを示す。「Ｎａｌｌ」はＮチャネルＭＯＳトラ
ンジスタＮ１〜Ｎ３による仮想的なＮチャネルＭＯＳト
ランジスタを示す。
【００２５】ここで、図２の時間ｔ１〜ｔ６における各
ＰＭＯＳトランジスタＰ１〜Ｐ３，ＮＭＯＳトランジス
タＮ１〜Ｎ３の動作について説明する。上記［表１］は
出力バッファ回路の出力段のトランジスタに着目した各
内部端子を含む入出力端子の真理値表を示す。この［表
１］に示す時刻ｔ１〜時刻ｔ６の順で述べる。時刻ｔ１
期間においてＰチャネルＭＯＳトランジスタＰ１，Ｐ２
およびＮチャネルＭＯＳトランジスタＮ３はオン状態で
あり、ＰチャネルＭＯＳトランジスタＰ３およびＮチャ
ネルＭＯＳトランジスタＮ１，Ｎ２はオフ状態である。
ＰＭＯＳトランジスタＰ１〜Ｐ３，ＮＭＯＳトランジス
タＮ１〜Ｎ３の動作について説明する。上記［表１］は
出力バッファ回路の出力段のトランジスタに着目した各
内部端子を含む入出力端子の真理値表を示す。この［表
１］に示す時刻ｔ１〜時刻ｔ６の順で述べる。時刻ｔ１
期間においてＰチャネルＭＯＳトランジスタＰ１，Ｐ２
およびＮチャネルＭＯＳトランジスタＮ３はオン状態で
あり、ＰチャネルＭＯＳトランジスタＰ３およびＮチャ
ネルＭＯＳトランジスタＮ１，Ｎ２はオフ状態である。
【００２６】したがって、出力端子Ｔ２に現れる出力電
圧Ｖｏｕｔはハイレベル、つまり電源ＶＤＤの電圧であ
る。この時刻ｔ１のとき、出力バッファ回路の出力段の
トランジスタのオン時の合成抵抗をＲｏｎ（ｔ１）と
し、各ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のオン
時の抵抗をそれぞれ、Ｒｏｎ（Ｐ１），Ｒｏｎ（Ｐ
２），Ｒｏｎ（Ｐ３）とすると、この時刻ｔ１のとき出
力バッファ回路の出力段のトランジスタのオン抵抗の合
成抵抗（導通時の内部合成抵抗）Ｒｏｎ（ｔ１）は、Ｒ
ｏｎ（ｔ１）＝Ｒｏｎ（Ｐ１）＋Ｒｏｎ（Ｐ２）であ
る。
圧Ｖｏｕｔはハイレベル、つまり電源ＶＤＤの電圧であ
る。この時刻ｔ１のとき、出力バッファ回路の出力段の
トランジスタのオン時の合成抵抗をＲｏｎ（ｔ１）と
し、各ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のオン
時の抵抗をそれぞれ、Ｒｏｎ（Ｐ１），Ｒｏｎ（Ｐ
２），Ｒｏｎ（Ｐ３）とすると、この時刻ｔ１のとき出
力バッファ回路の出力段のトランジスタのオン抵抗の合
成抵抗（導通時の内部合成抵抗）Ｒｏｎ（ｔ１）は、Ｒ
ｏｎ（ｔ１）＝Ｒｏｎ（Ｐ１）＋Ｒｏｎ（Ｐ２）であ
る。
【００２７】また、時刻ｔ２の期間において、図２
（ｄ）に示すように、遅延回路Ｄの出力電圧である第２
インバータ３から出力される第２反転電圧Ｃはハイレベ
ルであり、したがって、ＮチャネルＭＯＳトランジスタ
Ｎ３がオン状態であり、図２（ｆ）に示すようにオア回
路ＯＲの出力信号はハイレベルであり、ＰチャネルＭＯ
ＳトランジスタＰ１，Ｐ２はともにオフ状態である。さ
らに、図２（ｅ）に示すように、アンド回路ＡＮＤの出
力信号はローレベルであり、したがって、ＮチャネルＭ
ＯＳトランジスタＮ１，Ｎ２もオフ状態である。この結
果、出力端子Ｔ２に現れる出力電圧Ｖｏｕｔの状態は不
定（以下、ＨｉＺで表す）状態である。このとき、出力
バッファ回路の出力段のトランジスタの合成オン抵抗は
Ｒｏｎ（ｔ２）=不定（ＨｉＺ）である。
（ｄ）に示すように、遅延回路Ｄの出力電圧である第２
インバータ３から出力される第２反転電圧Ｃはハイレベ
ルであり、したがって、ＮチャネルＭＯＳトランジスタ
Ｎ３がオン状態であり、図２（ｆ）に示すようにオア回
路ＯＲの出力信号はハイレベルであり、ＰチャネルＭＯ
ＳトランジスタＰ１，Ｐ２はともにオフ状態である。さ
らに、図２（ｅ）に示すように、アンド回路ＡＮＤの出
力信号はローレベルであり、したがって、ＮチャネルＭ
ＯＳトランジスタＮ１，Ｎ２もオフ状態である。この結
果、出力端子Ｔ２に現れる出力電圧Ｖｏｕｔの状態は不
定（以下、ＨｉＺで表す）状態である。このとき、出力
バッファ回路の出力段のトランジスタの合成オン抵抗は
Ｒｏｎ（ｔ２）=不定（ＨｉＺ）である。
【００２８】次に、時刻ｔ３の期間において、アンド回
路ＡＮＤの出力信号は図２（ｅ）に示すように、ハイレ
ベルであり、したがって、ＮチャネルＭＯＳトランジス
タＮ１，Ｎ２はオンになっている。また、オア回路ＯＲ
の出力信号は図２（ｆ）に示すように、ハイレベルであ
りＰチャネルＭＯＳトランジスタＰ１，Ｐ２はオフにな
っている。さらに、遅延回路Ｄの出力信号、すなわち、
第２インバータ３から出力される第２反転電圧Ｃは図２
（ｄ）に示すようにハイレベルである。
路ＡＮＤの出力信号は図２（ｅ）に示すように、ハイレ
ベルであり、したがって、ＮチャネルＭＯＳトランジス
タＮ１，Ｎ２はオンになっている。また、オア回路ＯＲ
の出力信号は図２（ｆ）に示すように、ハイレベルであ
りＰチャネルＭＯＳトランジスタＰ１，Ｐ２はオフにな
っている。さらに、遅延回路Ｄの出力信号、すなわち、
第２インバータ３から出力される第２反転電圧Ｃは図２
（ｄ）に示すようにハイレベルである。
【００２９】この第２反転電圧Ｃがハイレベルである
と、ＰチャネルＭＯＳトランジスタＰ３はオフであり、
ＮチャネルＭＯＳトランジスタＮ３はオンとなる。これ
により、出力端子Ｔ２に現れる出力電圧Ｖｏｕｔは、ロ
ーレベル状態、つまり、Ｖｏｕｔ＝ＧＮＤ（グランド）
である。この時刻ｔ３の期間において、出力バッファ回
路の出力段のオン合成抵抗Ｒｏｎ（ｔ３）は、Ｒｏｎ
（ｔ３）＝Ｒｏｎ（Ｎ１）＋Ｒｏｎ（Ｎ２）／／Ｒｏｎ
（Ｎ３）である。
と、ＰチャネルＭＯＳトランジスタＰ３はオフであり、
ＮチャネルＭＯＳトランジスタＮ３はオンとなる。これ
により、出力端子Ｔ２に現れる出力電圧Ｖｏｕｔは、ロ
ーレベル状態、つまり、Ｖｏｕｔ＝ＧＮＤ（グランド）
である。この時刻ｔ３の期間において、出力バッファ回
路の出力段のオン合成抵抗Ｒｏｎ（ｔ３）は、Ｒｏｎ
（ｔ３）＝Ｒｏｎ（Ｎ１）＋Ｒｏｎ（Ｎ２）／／Ｒｏｎ
（Ｎ３）である。
【００３０】次に、時刻ｔ４期間の状態について述べ
る。この時刻ｔ４において，オア回路ＯＲの出力信号は
図２（ｆ）からも明らかなように、ハイレベルであり、
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２はオフであ
る。アンド回路ＡＮＤの出力信号は図２（ｅ）に示すよ
うに、ハイレベルであり、したがって、ＮチャネルＭＯ
ＳトランジスタＮ１，Ｎ２はオンである。さらに、遅延
回路Ｄの第２インバータ３から出力される第２反転電圧
Ｃは図２（ｄ）に示すように、ローレベルであり、Ｐチ
ャネルＭＯＳトランジスタＰ３はオンであり、Ｎチャネ
ルＭＯＳトランジスタＮ３はオフである。
る。この時刻ｔ４において，オア回路ＯＲの出力信号は
図２（ｆ）からも明らかなように、ハイレベルであり、
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２はオフであ
る。アンド回路ＡＮＤの出力信号は図２（ｅ）に示すよ
うに、ハイレベルであり、したがって、ＮチャネルＭＯ
ＳトランジスタＮ１，Ｎ２はオンである。さらに、遅延
回路Ｄの第２インバータ３から出力される第２反転電圧
Ｃは図２（ｄ）に示すように、ローレベルであり、Ｐチ
ャネルＭＯＳトランジスタＰ３はオンであり、Ｎチャネ
ルＭＯＳトランジスタＮ３はオフである。
【００３１】この結果、出力端子Ｔ２に現れる出力電圧
Ｖｏｕｔは、ローレベルである。すなわち、Ｖｏｕｔ＝
ＧＮＤである。この時刻ｔ４における出力バッファ回路
の出力段のトランジスタのオン合成抵抗Ｒｏｎ（ｔ４）
は、Ｒｏｎ（ｔ４）＝Ｒｏｎ（Ｎ１）＋Ｒｏｎ（Ｎ２）
である。
Ｖｏｕｔは、ローレベルである。すなわち、Ｖｏｕｔ＝
ＧＮＤである。この時刻ｔ４における出力バッファ回路
の出力段のトランジスタのオン合成抵抗Ｒｏｎ（ｔ４）
は、Ｒｏｎ（ｔ４）＝Ｒｏｎ（Ｎ１）＋Ｒｏｎ（Ｎ２）
である。
【００３２】次に、時刻ｔ５において、オア回路ＯＲの
出力信号は図２（ｆ）から明らかなように、ハイレベル
であり、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２はオ
フである。このとき、アンド回路ＡＮＤの出力信号は図
２（ｅ）に示すように、ローレベルであり、Ｎチャネル
ＭＯＳトランジスタＮ１，Ｎ２はオフである。遅延回路
Ｄの出力電圧、すなわち、第２反転電圧Ｃは図２（ｄ）
に示すように、ローレベルであり、ＰチャネルＭＯＳト
ランジスタＰ３はオンであり、ＮチャネルＭＯＳトラン
ジスタＮ３はオフである。
出力信号は図２（ｆ）から明らかなように、ハイレベル
であり、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２はオ
フである。このとき、アンド回路ＡＮＤの出力信号は図
２（ｅ）に示すように、ローレベルであり、Ｎチャネル
ＭＯＳトランジスタＮ１，Ｎ２はオフである。遅延回路
Ｄの出力電圧、すなわち、第２反転電圧Ｃは図２（ｄ）
に示すように、ローレベルであり、ＰチャネルＭＯＳト
ランジスタＰ３はオンであり、ＮチャネルＭＯＳトラン
ジスタＮ３はオフである。
【００３３】したがって、この時刻ｔ５の期間において
は、出力端子Ｔ２に現れる出力電圧Ｖｏｕｔは不定状
態、つまり、Ｖｏｕｔ＝ＨｉＺである。この時刻ｔ５に
おける出力バッファ回路の出力段のトランジスタのオン
合成抵抗Ｒｏｎ（ｔ５）は、Ｒｏｎ（ｔ５）＝ＨｉＺで
ある。
は、出力端子Ｔ２に現れる出力電圧Ｖｏｕｔは不定状
態、つまり、Ｖｏｕｔ＝ＨｉＺである。この時刻ｔ５に
おける出力バッファ回路の出力段のトランジスタのオン
合成抵抗Ｒｏｎ（ｔ５）は、Ｒｏｎ（ｔ５）＝ＨｉＺで
ある。
【００３４】次に、時刻ｔ６の期間の状態について述べ
る。この時刻ｔ６では、オア回路ＯＲの出力信号は図２
（ｆ）から明らかなように、ローレベルであり、Ｐチャ
ネルＭＯＳトランジスタＰ１，Ｐ２はオンである。ま
た、アンド回路ＡＮＤの出力信号は、図２（ｅ）から明
らかなように、ローレベルであり、したがって、Ｎチャ
ネルＭＯＳトランジスタＮ１，Ｎ２はオフである。さら
に、遅延回路Ｄにおける第２インバータ３から出力され
る第２反転電圧Ｃはローレベルであり、ＰチャネルＭＯ
ＳトランジスタＰ３はオンであり、ＮチャネルＭＯＳト
ランジスタＮ３はオフである。
る。この時刻ｔ６では、オア回路ＯＲの出力信号は図２
（ｆ）から明らかなように、ローレベルであり、Ｐチャ
ネルＭＯＳトランジスタＰ１，Ｐ２はオンである。ま
た、アンド回路ＡＮＤの出力信号は、図２（ｅ）から明
らかなように、ローレベルであり、したがって、Ｎチャ
ネルＭＯＳトランジスタＮ１，Ｎ２はオフである。さら
に、遅延回路Ｄにおける第２インバータ３から出力され
る第２反転電圧Ｃはローレベルであり、ＰチャネルＭＯ
ＳトランジスタＰ３はオンであり、ＮチャネルＭＯＳト
ランジスタＮ３はオフである。
【００３５】この結果、出力端子Ｔ２に現れる出力電圧
Ｖｏｕｔは、ハイレベル状態、つまり、Ｖｏｕｔ＝ＶＤ
Ｄである。この時刻ｔ６における出力バッファ回路の出
力段のトランジスタのオン合成抵抗Ｒｏｎ（ｔ６）は、
Ｒｏｎ（ｔ６）＝Ｒｏｎ（Ｐ１）＋Ｒｏｎ（Ｐ２）／／
Ｒｏｎ（Ｐ３）である。
Ｖｏｕｔは、ハイレベル状態、つまり、Ｖｏｕｔ＝ＶＤ
Ｄである。この時刻ｔ６における出力バッファ回路の出
力段のトランジスタのオン合成抵抗Ｒｏｎ（ｔ６）は、
Ｒｏｎ（ｔ６）＝Ｒｏｎ（Ｐ１）＋Ｒｏｎ（Ｐ２）／／
Ｒｏｎ（Ｐ３）である。
【００３６】このように、第１実施の形態では、出力バ
ッファ回路の出力段のトランジスタのオン合成抵抗を，
オア回路ＯＲでＰチャネルＭＯＳトランジスタＰ１，Ｐ
２のオン、オフ制御と、アンド回路ＡＮＤでＮチャネル
ＭＯＳトランジスタＮ１，Ｎ２のオン、オフ制御と、遅
延回路Ｄの出力でＰチャネルＭＯＳトランジスタＰ３，
ＮチャネルＭＯＳトランジスタＮ３のオン、オフ制御を
行って、そのオン時のオン抵抗をＰチャネルＭＯＳトラ
ンジスタＰ１，Ｐ２、あるいはＮチャネルＭＯＳトラン
ジスタＮ１，Ｎ２のオン抵抗に付加することにより、出
力状態がＧＮＤから電源ＶＤＤの電圧へ立ち上がったと
きの一定期間および出力状態が電源ＶＤＤの電圧からＧ
ＮＤへ立ち下がったときの一定期間において、出力バッ
ファ回路の出力段のトランジスタのオン合成抵抗が増加
させることができる。これにより、出力バッファ回路に
おける出力段の第１、第２の１対のトランジスタのオン
抵抗と図示しない出力負荷により構成されるＬＣＲ回路
（図示せず）に流れる電流を抑制し、このＬＣＲ回路の
充放電現象であるオーバー／アンダーシュートおよびリ
ングバックなどのリンギングを低減することができる。
ッファ回路の出力段のトランジスタのオン合成抵抗を，
オア回路ＯＲでＰチャネルＭＯＳトランジスタＰ１，Ｐ
２のオン、オフ制御と、アンド回路ＡＮＤでＮチャネル
ＭＯＳトランジスタＮ１，Ｎ２のオン、オフ制御と、遅
延回路Ｄの出力でＰチャネルＭＯＳトランジスタＰ３，
ＮチャネルＭＯＳトランジスタＮ３のオン、オフ制御を
行って、そのオン時のオン抵抗をＰチャネルＭＯＳトラ
ンジスタＰ１，Ｐ２、あるいはＮチャネルＭＯＳトラン
ジスタＮ１，Ｎ２のオン抵抗に付加することにより、出
力状態がＧＮＤから電源ＶＤＤの電圧へ立ち上がったと
きの一定期間および出力状態が電源ＶＤＤの電圧からＧ
ＮＤへ立ち下がったときの一定期間において、出力バッ
ファ回路の出力段のトランジスタのオン合成抵抗が増加
させることができる。これにより、出力バッファ回路に
おける出力段の第１、第２の１対のトランジスタのオン
抵抗と図示しない出力負荷により構成されるＬＣＲ回路
（図示せず）に流れる電流を抑制し、このＬＣＲ回路の
充放電現象であるオーバー／アンダーシュートおよびリ
ングバックなどのリンギングを低減することができる。
【００３７】
【発明の効果】以上のように、この発明によれば、出力
バッファ回路の出力段のトランジスタのオン合成抵抗を
入力電圧を遅延回路で反転させた反転電圧と所定時間遅
延させた遅延電圧の論理和のレベルに応じて第１導電性
の第１の１対のトランジスタのオン、オフ制御を行うと
ともに、この反転電圧と遅延電圧の論理積のレベルに応
じて第２導電性の第２の１対のトランジスタのオン、オ
フ制御を行い、さらに、遅延回路の出力電圧の反転電圧
レベルに応じてオン、オフが互いに逆になる第１導電性
および第２導電性による第３の１対のトランジスタのオ
ン、オフ制御を行って出力バッファ回路の出力段のトラ
ンジスタのオン合成抵抗を制御するようにしたので、出
力バッファ回路において出力状態変化時に、出力段のト
ランジスタのオン合成抵抗を一時的に増加することがで
きる。これにより、出力バッファ回路の出力段の第１の
１対のトランジスタのオン抵抗と出力負荷により構成さ
れるＬＣＲ回路に流れる電流を抑制し、このＬＣＲ回路
の充放電現象であるオーバー／アンダーシュートおよび
リングバックなどのリンギングを低減することができ
る。また、出力段のトランジスタのオン合成抵抗の増加
期間を調整することにより、出力状態の立ち上がり／立
ち下がり時間を損なうことなくリンギングを低減するこ
とが可能となる。
バッファ回路の出力段のトランジスタのオン合成抵抗を
入力電圧を遅延回路で反転させた反転電圧と所定時間遅
延させた遅延電圧の論理和のレベルに応じて第１導電性
の第１の１対のトランジスタのオン、オフ制御を行うと
ともに、この反転電圧と遅延電圧の論理積のレベルに応
じて第２導電性の第２の１対のトランジスタのオン、オ
フ制御を行い、さらに、遅延回路の出力電圧の反転電圧
レベルに応じてオン、オフが互いに逆になる第１導電性
および第２導電性による第３の１対のトランジスタのオ
ン、オフ制御を行って出力バッファ回路の出力段のトラ
ンジスタのオン合成抵抗を制御するようにしたので、出
力バッファ回路において出力状態変化時に、出力段のト
ランジスタのオン合成抵抗を一時的に増加することがで
きる。これにより、出力バッファ回路の出力段の第１の
１対のトランジスタのオン抵抗と出力負荷により構成さ
れるＬＣＲ回路に流れる電流を抑制し、このＬＣＲ回路
の充放電現象であるオーバー／アンダーシュートおよび
リングバックなどのリンギングを低減することができ
る。また、出力段のトランジスタのオン合成抵抗の増加
期間を調整することにより、出力状態の立ち上がり／立
ち下がり時間を損なうことなくリンギングを低減するこ
とが可能となる。
【図１】この発明による出力バッファ回路の第１実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図２】この発明による出力バッファ回路の第１実施の
形態の動作を説明するためのタイミングチャートであ
る。
形態の動作を説明するためのタイミングチャートであ
る。
１……第１インバータ、２……バッファ回路、３……第
２インバータ、ＡＮＤ……アンド回路、Ｄ……遅延回
路、ＯＲ……オア回路、Ｎ１〜Ｎ３……ＮチャネルＭＯ
Ｓトランジスタ、Ｐ１〜Ｐ３……ＰチャネルＭＯＳトラ
ンジスタ。
２インバータ、ＡＮＤ……アンド回路、Ｄ……遅延回
路、ＯＲ……オア回路、Ｎ１〜Ｎ３……ＮチャネルＭＯ
Ｓトランジスタ、Ｐ１〜Ｐ３……ＰチャネルＭＯＳトラ
ンジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (7)
- 【請求項１】 入力電圧を所定回数反転および所定時間
遅延させる遅延回路と、 前記遅延回路において最初に反転された反転電圧と遅延
された入力電圧の論理和をとるオア回路と、 前記遅延回路において最初に反転された反転電圧と遅延
電圧の論理積をとるアンド回路と、 前記オア回路で得られた論理和に応じてオンあるいはオ
フとなり、オン時に出力をハイレベルにする第１導電性
の第１の１対のＭＯＳトランジスタと、 前記アンド回路で得られた論理積に応じてオンあるいは
オフとなり、オフ時に出力をローレベルにする第２導電
性の第２の１対のＭＯＳトランジスタと、 前記遅延回路の出力レベルに応じてオンあるいはオフが
互いに逆となり、それぞれオン時に前記第１の１対のＭ
ＯＳトランジスタあるいは前記第２の１対のＭＯＳトラ
ンジスタにオン抵抗を付加する第１導電性および第２導
電性の第３の１対のＭＯＳトランジスタと、 を備えることを特徴とする出力バッファ回路。 - 【請求項２】 前記遅延回路は、前記入力電圧を反転す
る第１インバータと、前記第１インバータの出力電圧を
所定時間遅延させるバッファ回路と、前記バッファ回路
の出力電圧を反転させる第２インバータとを備えること
を特徴とする請求項１記載の出力バッファ回路。 - 【請求項３】 前記オア回路は、前記第１インバータの
出力電圧と前記バッファ回路の出力電圧との論理和をと
ることを特徴とする請求項２記載の出力バッファ回路。 - 【請求項４】 前記アンド回路は、前記第１インバータ
の出力電圧と前記バッファ回路の出力電圧との論理積を
とることを特徴とする請求項２記載の出力バッファ回
路。 - 【請求項５】 前記第１導電性の第１の１対のＭＯＳト
ランジスタは、電源と出力端子との間に接続された１対
のＰチャネルＭＯＳトランジスタであることを特徴とす
る請求項１記載の出力バッファ回路。 - 【請求項６】 前記第２導電性の第２の１対のＭＯＳト
ランジスタは、グランドと出力端子との間に接続された
１対のＮチャネルＭＯＳトランジスタであることを特徴
とする請求項１記載の出力バッファ回路。 - 【請求項７】 前記第３の１対のＭＯＳトランジスタ
は、それぞれ前記第１導電性の第１の１対のＭＯＳトラ
ンジスタの接続点と前記出力端子との間に接続されたＰ
チャネルトランジスタと、前記第２導電性の１対のＭＯ
Ｓトランジスタの接続点と前記出力端子との間に接続さ
れたＮチャネルＭＯＳトランジスタとから構成されるこ
とを特徴とする請求項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12402698A JP3144380B2 (ja) | 1998-04-16 | 1998-04-16 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12402698A JP3144380B2 (ja) | 1998-04-16 | 1998-04-16 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298309A JPH11298309A (ja) | 1999-10-29 |
| JP3144380B2 true JP3144380B2 (ja) | 2001-03-12 |
Family
ID=14875205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12402698A Expired - Fee Related JP3144380B2 (ja) | 1998-04-16 | 1998-04-16 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144380B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4617595B2 (ja) * | 2001-04-18 | 2011-01-26 | 富士電機システムズ株式会社 | Ｄｃ／ｄｃコンバータおよびそのノイズ低減方法 |
-
1998
- 1998-04-16 JP JP12402698A patent/JP3144380B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11298309A (ja) | 1999-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |