JPH06224746A - 同期式カウンタ回路 - Google Patents
同期式カウンタ回路Info
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- JPH06224746A JPH06224746A JP50A JP2719493A JPH06224746A JP H06224746 A JPH06224746 A JP H06224746A JP 50 A JP50 A JP 50A JP 2719493 A JP2719493 A JP 2719493A JP H06224746 A JPH06224746 A JP H06224746A
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- JP
- Japan
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- counter circuit
- circuit
- flip
- latch circuit
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- Withdrawn
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 34
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 非同期式カウンタ回路を用いて動作速度を向
上できるようにした同期式カウンタ回路を提供する。 【構成】 リップルダウンカウンタ回路１と、該ダウン
カウンタ回路１の各カウンタ出力信号を２ビット下位の
カウンタ出力信号でラッチする初段のラッチ回路２-1
と、前段のラッチ回路の出力を前段のラッチ回路より１
ビット下位のカウンタ出力信号でラッチする中間のラッ
チ回路２-2，・・・ ２-(N-2) と、前段のラッチ回路２-
(N-2)の出力を前記ダウンカウンタ回路１の入力クロッ
ク信号ＣＫでラッチする最終段のラッチ回路２-(N-1)と
で同期式アップカウンタ回路を構成する。
上できるようにした同期式カウンタ回路を提供する。 【構成】 リップルダウンカウンタ回路１と、該ダウン
カウンタ回路１の各カウンタ出力信号を２ビット下位の
カウンタ出力信号でラッチする初段のラッチ回路２-1
と、前段のラッチ回路の出力を前段のラッチ回路より１
ビット下位のカウンタ出力信号でラッチする中間のラッ
チ回路２-2，・・・ ２-(N-2) と、前段のラッチ回路２-
(N-2)の出力を前記ダウンカウンタ回路１の入力クロッ
ク信号ＣＫでラッチする最終段のラッチ回路２-(N-1)と
で同期式アップカウンタ回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、高速で動作する半導
体集積回路で使用する同期式カウンタ回路に関する。
体集積回路で使用する同期式カウンタ回路に関する。
【０００２】
【従来の技術】従来、同期式のカウンタ回路としては、
図７に示すような構成のものが知られている。この従来
例は、同じクロック信号ＣＫのエッジで動作する複数個
のＤ−フリップフロップ101 〜104 の間に、エクスクル
シブオア回路112 ，113 ，114やオア回路123 ，124 を
含む数個のゲート回路を介在させた構成となっており、
各Ｄ−フリップフロップ101 〜104 のＱ出力よりカウン
ト出力Ｑ１〜Ｑ４を出力するようになっている。
図７に示すような構成のものが知られている。この従来
例は、同じクロック信号ＣＫのエッジで動作する複数個
のＤ−フリップフロップ101 〜104 の間に、エクスクル
シブオア回路112 ，113 ，114やオア回路123 ，124 を
含む数個のゲート回路を介在させた構成となっており、
各Ｄ−フリップフロップ101 〜104 のＱ出力よりカウン
ト出力Ｑ１〜Ｑ４を出力するようになっている。
【０００３】
【発明が解決しようとする課題】ところで、上記のよう
な構成の同期式カウンタ回路においては、その最高動作
周波数は、Ｄ−フリップフロップ１段の遅延時間と、各
Ｄ−フリップフロップ間に介在されるゲート回路の遅延
時間を加えたもので決定されることになり、これらのゲ
ート回路の遅延時間は、上位ビットになるほど大きくな
るという問題点がある。
な構成の同期式カウンタ回路においては、その最高動作
周波数は、Ｄ−フリップフロップ１段の遅延時間と、各
Ｄ−フリップフロップ間に介在されるゲート回路の遅延
時間を加えたもので決定されることになり、これらのゲ
ート回路の遅延時間は、上位ビットになるほど大きくな
るという問題点がある。
【０００４】本発明は、従来の同期式カウンタ回路にお
ける上記問題点を解消するためになされたもので、動作
速度を可能な限り向上できるようにした同期式カウンタ
回路を提供することを目的とする。
ける上記問題点を解消するためになされたもので、動作
速度を可能な限り向上できるようにした同期式カウンタ
回路を提供することを目的とする。
【０００５】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、非同期式ダウンカウンタ回路
と、該ダウンカウンタ回路の各カウント出力信号を２ビ
ット下位のカウント出力信号でラッチする初段のラッチ
回路と、前段のラッチ回路の出力を前段のラッチ回路よ
り１ビット下位のカウント出力信号でラッチする中間の
ラッチ回路と、前段のラッチ回路の出力を前記ダウンカ
ウンタ回路の入力クロック信号でラッチする最終段のラ
ッチ回路とで同期式アップカウンタ回路を構成するもの
であり、また前記非同期式ダウンカウンタ回路を非同期
式アップカウンタ回路に変えることにより同期式ダウン
カウンタ回路を構成するものである。
決するため、本発明は、非同期式ダウンカウンタ回路
と、該ダウンカウンタ回路の各カウント出力信号を２ビ
ット下位のカウント出力信号でラッチする初段のラッチ
回路と、前段のラッチ回路の出力を前段のラッチ回路よ
り１ビット下位のカウント出力信号でラッチする中間の
ラッチ回路と、前段のラッチ回路の出力を前記ダウンカ
ウンタ回路の入力クロック信号でラッチする最終段のラ
ッチ回路とで同期式アップカウンタ回路を構成するもの
であり、また前記非同期式ダウンカウンタ回路を非同期
式アップカウンタ回路に変えることにより同期式ダウン
カウンタ回路を構成するものである。
【０００６】このように構成した同期式のアップカウン
タ回路あるいはダウンカウンタ回路においては、非同期
式のダウンカウンタ回路又はアップカウンタ回路のカウ
ント出力信号を初段のラッチ回路において２ビット前の
カウント出力信号でラッチし、その初段のラッチ回路の
出力を中間のラッチ回路において更に１ビット前のカウ
ント出力信号でラッチするという動作を繰り返し、最後
に最終段のラッチ回路においてダウンカウンタ回路又は
アップカウンタ回路の入力クロック信号で前段のラッチ
回路の出力をラッチする。この動作を全ビットに対して
行うことにより、同期式のアップカウンタ回路動作又は
ダウンカウンタ回路動作が得られる。
タ回路あるいはダウンカウンタ回路においては、非同期
式のダウンカウンタ回路又はアップカウンタ回路のカウ
ント出力信号を初段のラッチ回路において２ビット前の
カウント出力信号でラッチし、その初段のラッチ回路の
出力を中間のラッチ回路において更に１ビット前のカウ
ント出力信号でラッチするという動作を繰り返し、最後
に最終段のラッチ回路においてダウンカウンタ回路又は
アップカウンタ回路の入力クロック信号で前段のラッチ
回路の出力をラッチする。この動作を全ビットに対して
行うことにより、同期式のアップカウンタ回路動作又は
ダウンカウンタ回路動作が得られる。
【０００７】従来の同期式カウンタ回路は、前述のとお
り、同一のクロック信号のエッジで動作するＤ−フリッ
プフロップの間に、エクスクルシブオア回路を含む数個
のゲート回路を介在させている構成であるのに比較し、
本発明による同期式カウンタ回路は、上記のように構成
されているため、非同期式カウンタ回路を構成するフリ
ップフロップ２段分の遅延時間が最大動作周波数を決定
する。したがって、フリップフロップ１段分の遅延時間
が、エクスクルシブオア回路やオア回路を含む数個のゲ
ート回路の遅延時間よりも小さく構成することにより、
最高動作周波数を向上させることができる。
り、同一のクロック信号のエッジで動作するＤ−フリッ
プフロップの間に、エクスクルシブオア回路を含む数個
のゲート回路を介在させている構成であるのに比較し、
本発明による同期式カウンタ回路は、上記のように構成
されているため、非同期式カウンタ回路を構成するフリ
ップフロップ２段分の遅延時間が最大動作周波数を決定
する。したがって、フリップフロップ１段分の遅延時間
が、エクスクルシブオア回路やオア回路を含む数個のゲ
ート回路の遅延時間よりも小さく構成することにより、
最高動作周波数を向上させることができる。
【０００８】
【実施例】次に実施例について説明する。図１は、本発
明に係る同期式カウンタ回路の基本的な実施例の１ビッ
ト分を示すブロック構成図である。図において、１は非
同期式のダウンカウンタ回路で、その最上位ビットのカ
ウント出力ＱN を、ラッチ回路２-1において２ビット前
のカウント出力ＱN-2 でラッチし、ラッチ回路２-1の出
力を次段のラッチ回路２-2において更に１ビット前のカ
ウント出力ＱN-3 でラッチする。以下、同様の動作を繰
り返し行うラッチ回路を縦続接続し、最終段のラッチ回
路２-(N-1)において、前段のラッチ回路２-(N-2)の出力
を、ダウンカウンタ回路１の入力クロック信号ＣＫでラ
ッチするように構成する。このようなラッチ回路構成
を、全てのビットに対して設けることにより、同期式の
アップカウンタ回路が構成される。
明に係る同期式カウンタ回路の基本的な実施例の１ビッ
ト分を示すブロック構成図である。図において、１は非
同期式のダウンカウンタ回路で、その最上位ビットのカ
ウント出力ＱN を、ラッチ回路２-1において２ビット前
のカウント出力ＱN-2 でラッチし、ラッチ回路２-1の出
力を次段のラッチ回路２-2において更に１ビット前のカ
ウント出力ＱN-3 でラッチする。以下、同様の動作を繰
り返し行うラッチ回路を縦続接続し、最終段のラッチ回
路２-(N-1)において、前段のラッチ回路２-(N-2)の出力
を、ダウンカウンタ回路１の入力クロック信号ＣＫでラ
ッチするように構成する。このようなラッチ回路構成
を、全てのビットに対して設けることにより、同期式の
アップカウンタ回路が構成される。
【０００９】このように構成した同期式アップカウンタ
回路は、前述のように、非同期式ダウンカウンタ回路１
を構成するフリップフロップ１段分の遅延時間を、従来
のフリップフロップ間に介在させるゲート回路の遅延時
間よりも小さくすることにより、最高動作周波数を向上
させることができる。
回路は、前述のように、非同期式ダウンカウンタ回路１
を構成するフリップフロップ１段分の遅延時間を、従来
のフリップフロップ間に介在させるゲート回路の遅延時
間よりも小さくすることにより、最高動作周波数を向上
させることができる。
【００１０】また、上記非同期式ダウンカウンタ回路を
非同期式アップカウンタ回路に換えることにより、同様
に従来のものと比較して高速に動作させることができる
同期式ダウンカウンタ回路を構成することができる。
非同期式アップカウンタ回路に換えることにより、同様
に従来のものと比較して高速に動作させることができる
同期式ダウンカウンタ回路を構成することができる。
【００１１】次に、本発明の具体的な実施例を図２に基
づいて説明する。この実施例は同期式のアップカウンタ
回路を構成するものである。図において、11〜14は、そ
れぞれＸＱ出力（Ｑ出力の反転出力）がＤ入力に接続さ
れトグル動作を行うＤ−フリップフロップで、これらの
Ｄ−フリップフロップ11〜14へのクロック信号は、Ｄ−
フリップフロップ11へはクロック信号ＣＫ入力端子から
供給され、Ｄ−フリップフロップ12〜14へは、それぞれ
Ｄ−フリップフロップ11〜13のＱ出力から供給され、リ
ップルのダウンカウンタ回路10を構成している。
づいて説明する。この実施例は同期式のアップカウンタ
回路を構成するものである。図において、11〜14は、そ
れぞれＸＱ出力（Ｑ出力の反転出力）がＤ入力に接続さ
れトグル動作を行うＤ−フリップフロップで、これらの
Ｄ−フリップフロップ11〜14へのクロック信号は、Ｄ−
フリップフロップ11へはクロック信号ＣＫ入力端子から
供給され、Ｄ−フリップフロップ12〜14へは、それぞれ
Ｄ−フリップフロップ11〜13のＱ出力から供給され、リ
ップルのダウンカウンタ回路10を構成している。
【００１２】そして、このダウンカウンタ回路10の最下
位ビットのＤ−フリップフロップ11のＱ出力は、そのま
ま同期式アップカウンタ回路の１ビット目の出力Ｕ１と
なり、ダウンカウンタ回路10の２ビット目のＤ−フリッ
プフロップ12のＱ出力（ア）は、Ｑ出力より出力Ｕ２を
出力するＤ−フリップフロップ42のＤ入力に接続されて
いる。なお、このＤ−フリップフロップ42のクロック信
号は、クロック信号ＣＫ入力端子より供給されるように
なっており、したがって出力Ｕ２の出力タイミングは、
出力Ｕ１のタイミングと一致する。
位ビットのＤ−フリップフロップ11のＱ出力は、そのま
ま同期式アップカウンタ回路の１ビット目の出力Ｕ１と
なり、ダウンカウンタ回路10の２ビット目のＤ−フリッ
プフロップ12のＱ出力（ア）は、Ｑ出力より出力Ｕ２を
出力するＤ−フリップフロップ42のＤ入力に接続されて
いる。なお、このＤ−フリップフロップ42のクロック信
号は、クロック信号ＣＫ入力端子より供給されるように
なっており、したがって出力Ｕ２の出力タイミングは、
出力Ｕ１のタイミングと一致する。
【００１３】次に、ダウンカウンタ回路10の３ビット目
のＤ−フリップフロップ13のＱ出力（イ）は、Ｄ−フリ
ップフロップ33のＤ入力に接続される。そして、このＤ
−フリップフロップ33のクロック信号としては出力Ｕ１
が入力され、そのＱ出力（ウ）は出力Ｕ３を出力するＤ
−フリップフロップ43のＤ入力に接続される。そして、
このＤ−フリップフロップ43のクロック信号もクロック
信号ＣＫ入力端子より供給されるようになっている。
のＤ−フリップフロップ13のＱ出力（イ）は、Ｄ−フリ
ップフロップ33のＤ入力に接続される。そして、このＤ
−フリップフロップ33のクロック信号としては出力Ｕ１
が入力され、そのＱ出力（ウ）は出力Ｕ３を出力するＤ
−フリップフロップ43のＤ入力に接続される。そして、
このＤ−フリップフロップ43のクロック信号もクロック
信号ＣＫ入力端子より供給されるようになっている。
【００１４】更に、ダウンカウンタ回路10の４ビット目
のＤ−フリップフロップ14のＱ出力（エ）は、Ｄ−フリ
ップフロップ24のＤ入力に接続され、このＤ−フリップ
フロップ24のクロック信号は、Ｄ−フリップフロップ12
のＱ出力（ア）より供給され、Ｑ出力（オ）はＤ−フリ
ップフロップ34のＤ入力に接続されている。そして、こ
のＤ−フリップフロップ34のクロック信号としては出力
Ｕ１が入力され、Ｄ−フリップフロップ34のＱ出力
（カ）は、Ｑ出力から出力Ｕ４を出力し、クロック信号
ＣＫ入力端子より供給されるクロック信号で動作するＤ
−フリップフロップ44のＤ入力に接続され、同期式アッ
プカウンタ回路を構成している。
のＤ−フリップフロップ14のＱ出力（エ）は、Ｄ−フリ
ップフロップ24のＤ入力に接続され、このＤ−フリップ
フロップ24のクロック信号は、Ｄ−フリップフロップ12
のＱ出力（ア）より供給され、Ｑ出力（オ）はＤ−フリ
ップフロップ34のＤ入力に接続されている。そして、こ
のＤ−フリップフロップ34のクロック信号としては出力
Ｕ１が入力され、Ｄ−フリップフロップ34のＱ出力
（カ）は、Ｑ出力から出力Ｕ４を出力し、クロック信号
ＣＫ入力端子より供給されるクロック信号で動作するＤ
−フリップフロップ44のＤ入力に接続され、同期式アッ
プカウンタ回路を構成している。
【００１５】次に、このように構成された同期式アップ
カウンタ回路の動作を、図３に示したタイミングチャー
トを参照しながら説明する。まず、リセット信号ＣＬが
“Ｈ”レベルとなり、クロック信号ＣＫが供給される
と、ダウンカウンタ回路10は、“００００”から“１１
１１”，“１１１０”とカウントダウンを開始する（波
形エ，イ，ア，Ｕ１参照）。そして、ダウンカウントの
信号をアップカウントの信号に変換するため、ダウンカ
ウンタ回路10のカウント出力を２段手前のＤ−フリップ
フロップのＱ出力でラッチすることを繰り返し、最後は
入力クロック信号ＣＫでラッチする。例えば、ダウンカ
ウンタ回路10の４ビット目のＤ−フリップフロップ14の
Ｑ出力（エ）は、Ｄ−フリップフロップ24において２ビ
ット目のＤ−フリップフロップ12のＱ出力（ア）でラッ
チし、更にＤ−フリップフロップ24のＱ出力（オ）を、
Ｄ−フリップフロップ34において１ビット目のＤ−フリ
ップフロップ11のＱ出力でラッチする。そして、最後に
Ｄ−フリップフロップ34のＱ出力（カ）をダウンカウン
タ回路10の１ビット目のＤ−フリップフロップ11のクロ
ック入力であるクロック信号ＣＫでラッチする。
カウンタ回路の動作を、図３に示したタイミングチャー
トを参照しながら説明する。まず、リセット信号ＣＬが
“Ｈ”レベルとなり、クロック信号ＣＫが供給される
と、ダウンカウンタ回路10は、“００００”から“１１
１１”，“１１１０”とカウントダウンを開始する（波
形エ，イ，ア，Ｕ１参照）。そして、ダウンカウントの
信号をアップカウントの信号に変換するため、ダウンカ
ウンタ回路10のカウント出力を２段手前のＤ−フリップ
フロップのＱ出力でラッチすることを繰り返し、最後は
入力クロック信号ＣＫでラッチする。例えば、ダウンカ
ウンタ回路10の４ビット目のＤ−フリップフロップ14の
Ｑ出力（エ）は、Ｄ−フリップフロップ24において２ビ
ット目のＤ−フリップフロップ12のＱ出力（ア）でラッ
チし、更にＤ−フリップフロップ24のＱ出力（オ）を、
Ｄ−フリップフロップ34において１ビット目のＤ−フリ
ップフロップ11のＱ出力でラッチする。そして、最後に
Ｄ−フリップフロップ34のＱ出力（カ）をダウンカウン
タ回路10の１ビット目のＤ−フリップフロップ11のクロ
ック入力であるクロック信号ＣＫでラッチする。
【００１６】このようにし、ダウンカウンタ回路10の１
ビット目はＵ１、２ビット目はア→Ｕ２、３ビット目は
イ→ウ→Ｕ３、４ビット目はエ→オ→カ→Ｕ４というよ
うに、全て最後には入力クロック信号ＣＫと同期するこ
とになり、アップカウント動作となる。
ビット目はＵ１、２ビット目はア→Ｕ２、３ビット目は
イ→ウ→Ｕ３、４ビット目はエ→オ→カ→Ｕ４というよ
うに、全て最後には入力クロック信号ＣＫと同期するこ
とになり、アップカウント動作となる。
【００１７】このような構成の同期式アップカウンタ回
路は、多段化しても、タイミングのクリティカルな部分
は、Ｄ−フリップフロップ２段分の遅延でしかなく変化
しない。したがって、回路規模さえ許されれば、高速動
作可能な多ビット同期式アップカウンタ回路を構成する
ことも可能となる。
路は、多段化しても、タイミングのクリティカルな部分
は、Ｄ−フリップフロップ２段分の遅延でしかなく変化
しない。したがって、回路規模さえ許されれば、高速動
作可能な多ビット同期式アップカウンタ回路を構成する
ことも可能となる。
【００１８】次に、具体的な他の実施例を図４に示す。
この実施例は、同期式ダウンカウンタ回路を構成するも
ので、その動作タイミングを図５に示す。この実施例の
構成の図２に示した実施例と異なる点は、図２に示した
実施例のリップルダウンカウンタ回路10をリップルアッ
プカウンタ回路50に置き換え、全てのＤ−フリップフロ
ップ51〜54，64，73，74，82，83，84をリセットではな
くプリセットする構成にした点である。このように構成
することにより、図２に示した実施例と同様な動作を行
う同期式ダウンカウンタ回路が得られる。
この実施例は、同期式ダウンカウンタ回路を構成するも
ので、その動作タイミングを図５に示す。この実施例の
構成の図２に示した実施例と異なる点は、図２に示した
実施例のリップルダウンカウンタ回路10をリップルアッ
プカウンタ回路50に置き換え、全てのＤ−フリップフロ
ップ51〜54，64，73，74，82，83，84をリセットではな
くプリセットする構成にした点である。このように構成
することにより、図２に示した実施例と同様な動作を行
う同期式ダウンカウンタ回路が得られる。
【００１９】図６は、図２に示した実施例におけるリッ
プルダウンカウンタ回路10を、同期式のダウンカウンタ
回路90に変更した構成例を示す図である。この構成例の
ように、カウンタ部分はリップルカウンタ回路に限定し
なくても動作するが、この構成例の場合、最大動作周波
数は、同期式のダウンカウンタ回路90で決定されるた
め、速度的なメリットはない。
プルダウンカウンタ回路10を、同期式のダウンカウンタ
回路90に変更した構成例を示す図である。この構成例の
ように、カウンタ部分はリップルカウンタ回路に限定し
なくても動作するが、この構成例の場合、最大動作周波
数は、同期式のダウンカウンタ回路90で決定されるた
め、速度的なメリットはない。
【００２０】また、同様に図４に示した実施例における
リップルアップカウンタ回路50を、同期式のアップカウ
ンタ回路に変更しても、同様に動作することはいうまで
もない。
リップルアップカウンタ回路50を、同期式のアップカウ
ンタ回路に変更しても、同様に動作することはいうまで
もない。
【００２１】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、従来の同期式カウンタ回路が動作でき
る周波数よりも更に高い周波数で、カウント動作させる
ことが可能となり、同じデバイスで使用できる最高周波
数を向上させることが可能となる。
本発明によれば、従来の同期式カウンタ回路が動作でき
る周波数よりも更に高い周波数で、カウント動作させる
ことが可能となり、同じデバイスで使用できる最高周波
数を向上させることが可能となる。
【図１】本発明に係る同期式カウンタ回路の基本的な実
施例の１ビット分を示すブロック構成図である。
施例の１ビット分を示すブロック構成図である。
【図２】本発明の具体的な実施例を示すブロック構成図
である。
である。
【図３】図２に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】本発明の具体的な他の実施例を示すブロック構
成図である。
成図である。
【図５】図４に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図６】図２に示した実施例の一部の構成を変更した構
成例を示すブロック構成図である。
成例を示すブロック構成図である。
【図７】従来の同期式カウンタ回路の構成例を示すブロ
ック構成図である。
ック構成図である。
１ 非同期式ダウンカウンタ回路 ２-1，２-2，・・・ ２-(N-1) ラッチ回路 10 リップルダウンカウンタ回路 11〜14，24，33，34，42，43，44 Ｄ−フリップフロッ
プ 50 リップルアップカウンタ回路
プ 50 リップルアップカウンタ回路
Claims (2)
- 【請求項１】 非同期式ダウンカウンタ回路と、該ダウ
ンカウンタ回路の各カウント出力信号を２ビット下位の
カウント出力信号でラッチする初段のラッチ回路と、前
段のラッチ回路の出力を前段のラッチ回路より１ビット
下位のカウント出力信号でラッチする中間のラッチ回路
と、前段のラッチ回路の出力を前記ダウンカウンタ回路
の入力クロック信号でラッチする最終段のラッチ回路と
で構成したことを特長とする同期式アップカウンタ回
路。 - 【請求項２】 非同期式アップカウンタ回路と、該アッ
プカウンタ回路の各カウント出力信号を２ビット下位の
カウント出力信号でラッチする初段のラッチ回路と、前
段のラッチ回路の出力を前段のラッチ回路より１ビット
下位のカウント出力信号でラッチする中間のラッチ回路
と、前段のラッチ回路の出力を前記アップカウンタ回路
の入力クロック信号でラッチする最終段のラッチ回路と
で構成したことを特長とする同期式ダウンカウンタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06224746A (ja) | 1993-01-25 | 1993-01-25 | 同期式カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06224746A (ja) | 1993-01-25 | 1993-01-25 | 同期式カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224746A true JPH06224746A (ja) | 1994-08-12 |
Family
ID=12214287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Withdrawn JPH06224746A (ja) | 1993-01-25 | 1993-01-25 | 同期式カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630275B2 (en) | 2006-08-21 | 2009-12-08 | Elpida Memory, Inc. | Latency counter |
-
1993
- 1993-01-25 JP JP50A patent/JPH06224746A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630275B2 (en) | 2006-08-21 | 2009-12-08 | Elpida Memory, Inc. | Latency counter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |