JPH0253322A - 同期式多段カウンタ - Google Patents
同期式多段カウンタInfo
- Publication number
- JPH0253322A JPH0253322A JP20558788A JP20558788A JPH0253322A JP H0253322 A JPH0253322 A JP H0253322A JP 20558788 A JP20558788 A JP 20558788A JP 20558788 A JP20558788 A JP 20558788A JP H0253322 A JPH0253322 A JP H0253322A
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- JP
- Japan
- Prior art keywords
- stage
- counter
- circuit
- stages
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
段数が任意に切り替えられる同期式の多段カウンタに関
し、 カウント段数に対応して必要とする最小限のＢ。
し、 カウント段数に対応して必要とする最小限のＢ。
Ｃ数で構成することが出来る同期式多段カウンタを提供
することを目的とし、 所定速度のクロックをカウントする２７段の同期式多段
カウンタを予め所定値にセットするためのプリセット端
子を有するＤ型フリップフロップとＪＫ型ラフリップフ
ロップを２ｎビツトをカウントするに必要な段数継続接
続し、Ｄ型フリップフロップの所定個毎にクロックのタ
イミングでカウンタの同期を取るためにＪＫ型ラフリッ
プフロップ挿入するように構成する。
することを目的とし、 所定速度のクロックをカウントする２７段の同期式多段
カウンタを予め所定値にセットするためのプリセット端
子を有するＤ型フリップフロップとＪＫ型ラフリップフ
ロップを２ｎビツトをカウントするに必要な段数継続接
続し、Ｄ型フリップフロップの所定個毎にクロックのタ
イミングでカウンタの同期を取るためにＪＫ型ラフリッ
プフロップ挿入するように構成する。
本発明は、段数が任意に切り替えられる同期式の多段カ
ウンタに関する。
ウンタに関する。
例えば、データ処理装置やデータ伝送装置等で使用され
る各種タイミング信号を得るために、多段カウンタが用
いられる場合が多い。
る各種タイミング信号を得るために、多段カウンタが用
いられる場合が多い。
このような多段カウンタはその使用目的によりその構成
が相違する。例えば、高速なタイミング信号を得るため
のものや、カンウド段数が任意に変えられしかも同期式
のもの等が要求される。
が相違する。例えば、高速なタイミング信号を得るため
のものや、カンウド段数が任意に変えられしかも同期式
のもの等が要求される。
かかる多段カウンタでカンウド段数が任意に変えられし
かも同期式のもので、それを構成するベーシックセル（
以下Ｂ、Ｃと称する）数が少なく小型化されたものが要
求されることがある。
かも同期式のもので、それを構成するベーシックセル（
以下Ｂ、Ｃと称する）数が少なく小型化されたものが要
求されることがある。
第４図は従来例を説明するブロック図、第５図゛は従来
例におけるタイムチャートを説明する図をそれぞれ示す
。
例におけるタイムチャートを説明する図をそれぞれ示す
。
第４図に示す従来例は４ビツトのバイナリのカウンタ素
子１ （１）〜ｌ （４）を４つ用いて２４段の多段カ
ウンタ１を構成したものであり、この２４段の同期式多
段カウンタ１は同期式でしかも各カウンタ素子１ （１
）〜１ （４）をＣＭＯ３で１つの大規模集積回路化し
たものである。
子１ （１）〜ｌ （４）を４つ用いて２４段の多段カ
ウンタ１を構成したものであり、この２４段の同期式多
段カウンタ１は同期式でしかも各カウンタ素子１ （１
）〜１ （４）をＣＭＯ３で１つの大規模集積回路化し
たものである。
尚、２４段の同期式多段カウンタ１の符号ＣＬはクリア
端子、符号りはロード端子、符号ＤＡ〜ＤＤは入力端子
、符号ＣＬＫはクロック端子、符号ＥＮはイネーブル端
子、符号Ｃｉはキャリーイン端子、符号ＱＡ−ＱＤは出
力端子、符号ＣＯはキャリーアウト端子をそれぞれ示す
。
端子、符号りはロード端子、符号ＤＡ〜ＤＤは入力端子
、符号ＣＬＫはクロック端子、符号ＥＮはイネーブル端
子、符号Ｃｉはキャリーイン端子、符号ＱＡ−ＱＤは出
力端子、符号ＣＯはキャリーアウト端子をそれぞれ示す
。
又、上述の各端子の上側にバーがあるものはバーがない
ものの逆位相信号を表す。更に、第４図の２４段の同期
式多段カウンタ１の構成は、上述のカウンタ素子ｌ （
１）〜１ （４） （７）他ニ、７個のインバータ素
子１ａ〜ｌｅ、Ｉｇ、ｉｎと、５個の否定論理積素子１
ｆ、 １ ｉ〜ｌｋ、 １ｍとを具備して１６ビ
ツトのカウントを行っているものである。
ものの逆位相信号を表す。更に、第４図の２４段の同期
式多段カウンタ１の構成は、上述のカウンタ素子ｌ （
１）〜１ （４） （７）他ニ、７個のインバータ素
子１ａ〜ｌｅ、Ｉｇ、ｉｎと、５個の否定論理積素子１
ｆ、 １ ｉ〜ｌｋ、 １ｍとを具備して１６ビ
ツトのカウントを行っているものである。
尚、第５図に示すタイムチャートは１つのカウンタ素子
１ （１）〜ｌ （４）におけるカウント動作を示し、
これを各カウンタ素子１ （１）〜１（４）毎に繰り返
すことにより１６ビツトのカウントを行う。
１ （１）〜ｌ （４）におけるカウント動作を示し、
これを各カウンタ素子１ （１）〜１（４）毎に繰り返
すことにより１６ビツトのカウントを行う。
即ち、まず出力端子ＱＡ−ＱＤ側を“Ｏ”にクリアし、
所定値をプリセットする。尚、このクリア及びブリセン
ト値はクリア端子ＣＬに図示省略した例えば制御部又は
信号発生回路から出力される信号とする。
所定値をプリセットする。尚、このクリア及びブリセン
ト値はクリア端子ＣＬに図示省略した例えば制御部又は
信号発生回路から出力される信号とする。
次に、ロード端子りにパルスが入力しイネーブル端子Ｅ
Ｎ及びキャリーイン端子ＣｉがＨ″になった時点でカウ
ントを開始する。尚、イネーブル端子ＥＮの信号が“Ｌ
”になった時点以降はカウントが禁止される。
Ｎ及びキャリーイン端子ＣｉがＨ″になった時点でカウ
ントを開始する。尚、イネーブル端子ＥＮの信号が“Ｌ
”になった時点以降はカウントが禁止される。
上述のカウント動作を各カウンタ素子１ （１）〜１
（４）に対して１！続し繰り返すことにより１６ビツト
のカウントがなされ、キャリーアウト端子ＣＯからキャ
リーアウトパルスを出力する時点で１６ビツトのカウン
トが終了となる。
（４）に対して１！続し繰り返すことにより１６ビツト
のカウントがなされ、キャリーアウト端子ＣＯからキャ
リーアウトパルスを出力する時点で１６ビツトのカウン
トが終了となる。
尚、２４段の多段カウンタ１は４８Ｂ、Ｃ数で構成され
ており、例えば２Ｓ段の多段カウンタ１にするためには
、４８Ｂ、Ｃ数で構成される２４段の多段カウンタ１を
もう１組増設することにより実現することになる。
ており、例えば２Ｓ段の多段カウンタ１にするためには
、４８Ｂ、Ｃ数で構成される２４段の多段カウンタ１を
もう１組増設することにより実現することになる。
即ち、本例は２４段の多段カウンタ１が複数ビットのカ
ウンタを構成する上の基本のカウンタをなしている例で
ある。
ウンタを構成する上の基本のカウンタをなしている例で
ある。
上述の同期式２４段カウンタ１は一般に高速カウンタと
して使用されている。しかし、カウンタの段数を２４段
から２５段へ１段増設したい場合でも、上述の多段カウ
ンタｌをもう１組増設することになるため、その時のセ
ル数としては倍の９６８、Ｃ数を使用することとなり、
従ってＢ、 Ｃ数の使用効率が悪くなる。
して使用されている。しかし、カウンタの段数を２４段
から２５段へ１段増設したい場合でも、上述の多段カウ
ンタｌをもう１組増設することになるため、その時のセ
ル数としては倍の９６８、Ｃ数を使用することとなり、
従ってＢ、 Ｃ数の使用効率が悪くなる。
本発明は、カウント段数に対応して必要とする最小限の
Ｂ、Ｃ数で構成することが出来る同期式多段カウンタを
提供することを目的とする。
Ｂ、Ｃ数で構成することが出来る同期式多段カウンタを
提供することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０〜３０は
所定速度のクロックＣＬＫｉカウントする２ｎ段の同期
式多段カウンタを構成するそれぞれプリセット端子を有
するＤ型フリップフロップであり、 ４０はｎ個のＤ型フリップフロップ１０〜３゜の所定個
毎にクロックＣＬＫのタイミングでカウンタの同期を取
るために予め所定値をセットするためのプリセット端子
を有するＪＫ型ラフリップフロップあり、 かかる手段を所定段数継続接続することにより２Ｉ′段
の同期式多段カウンタを構成し、これにより本課題を解
決するための手段とする。
所定速度のクロックＣＬＫｉカウントする２ｎ段の同期
式多段カウンタを構成するそれぞれプリセット端子を有
するＤ型フリップフロップであり、 ４０はｎ個のＤ型フリップフロップ１０〜３゜の所定個
毎にクロックＣＬＫのタイミングでカウンタの同期を取
るために予め所定値をセットするためのプリセット端子
を有するＪＫ型ラフリップフロップあり、 かかる手段を所定段数継続接続することにより２Ｉ′段
の同期式多段カウンタを構成し、これにより本課題を解
決するための手段とする。
２ｎ段の同期式多段カウンタを構成する複数個のＤ型フ
リップフロップ（以下Ｄ−Ｆ、Ｆ回路と称する）１０〜
３０と、複数個のＪＫ型ラフリップフロップ以下ＪＫ−
Ｆ、Ｆ回路と称する）４０のそれぞれのプリセット端子
に“Ｈ”がセットされることによりカウント段数が設定
され、しがもこの時点から多段カウンタ１は動作を開始
し、複数個のＤ型フリッププロップ１０〜３０のそれぞ
れに入力する信号を１／２に分周することによりカウン
トを行う。
リップフロップ（以下Ｄ−Ｆ、Ｆ回路と称する）１０〜
３０と、複数個のＪＫ型ラフリップフロップ以下ＪＫ−
Ｆ、Ｆ回路と称する）４０のそれぞれのプリセット端子
に“Ｈ”がセットされることによりカウント段数が設定
され、しがもこの時点から多段カウンタ１は動作を開始
し、複数個のＤ型フリッププロップ１０〜３０のそれぞ
れに入力する信号を１／２に分周することによりカウン
トを行う。
そして、Ｄ型フリップフロップ１０〜３０の所定個毎に
それまでのカウント出力をＪＫ型ラフリップフロップ４
０てクロックＣＬＫで打ち直すことにより、それまでの
遅延分を削除したカウント出力を得るようにして同期式
多段カウンタ１を構成することにより、１段のカウント
数の増設は一個のＤ型フリップフロップを増設すること
で対応出来るため、必要最小限のＢ、Ｃ数の増設で対応
可能となる。
それまでのカウント出力をＪＫ型ラフリップフロップ４
０てクロックＣＬＫで打ち直すことにより、それまでの
遅延分を削除したカウント出力を得るようにして同期式
多段カウンタ１を構成することにより、１段のカウント
数の増設は一個のＤ型フリップフロップを増設すること
で対応出来るため、必要最小限のＢ、Ｃ数の増設で対応
可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、企図を通じて同一符号は同一対象物
を示す。
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、企図を通じて同一符号は同一対象物
を示す。
第２図に示す本発明の実施例は第４図と同様に同期式２
４段カウンタ１００の構成を示すものであり、その構成
は３個のＤ−Ｆ、Ｆ回路１０ａ〜３０ａと、 ＪＫ−Ｆ、Ｆ回路４０ａ及びインバータ回路１１．１２
と、 ３つの論理和回路（以下ＯＲ回路と称する）２１．３１
．４１及び４つの否定論理積回路（以下ＮＡＮＤ回路と
称する）２２，３２．４２．４２とを具備している。
４段カウンタ１００の構成を示すものであり、その構成
は３個のＤ−Ｆ、Ｆ回路１０ａ〜３０ａと、 ＪＫ−Ｆ、Ｆ回路４０ａ及びインバータ回路１１．１２
と、 ３つの論理和回路（以下ＯＲ回路と称する）２１．３１
．４１及び４つの否定論理積回路（以下ＮＡＮＤ回路と
称する）２２，３２．４２．４２とを具備している。
本実施例の２４段の同期式カウンタ１００は、図示省略
した例えば制御部から各Ｄ−Ｆ、Ｆ回路１０ａ〜３０ａ
及びＪＫ−Ｆ、Ｆ回路４０ａのプリセット端子ＰＲへ“
Ｈ”信号を送出しセントし、これにより各ＯＲ回路２１
．３１．４１の出力がＨ”になることにより開始される
。
した例えば制御部から各Ｄ−Ｆ、Ｆ回路１０ａ〜３０ａ
及びＪＫ−Ｆ、Ｆ回路４０ａのプリセット端子ＰＲへ“
Ｈ”信号を送出しセントし、これにより各ＯＲ回路２１
．３１．４１の出力がＨ”になることにより開始される
。
本実施例の２４段の同期式カウンタ１００は、段数を切
り替えることが可能である。即ち、上述の図示省略した
例えば制御部からのプリセット端子ＰＲへの“Ｈ”信号
のセントの有無により、カウント段数を設定することが
出来る。
り替えることが可能である。即ち、上述の図示省略した
例えば制御部からのプリセット端子ＰＲへの“Ｈ”信号
のセントの有無により、カウント段数を設定することが
出来る。
尚、本実施例におけるカウント動作は、全段に“Ｈ”信
号をセントした場合の例である。
号をセントした場合の例である。
クロックＣＬＫは２つのインバータ回路１１゜１２を介
して１段目のＤ−Ｆ、Ｆ回路ｔＯａのクロック端子ＣＫ
に入力する。その時のＤ−Ｆ、Ｆ回路１０ａの出力端子
（正出力）Ｑｌの状態は第３図に示すように、クロック
ＣＬＫを１／２分周した信号Ｑ１として出力する。
して１段目のＤ−Ｆ、Ｆ回路ｔＯａのクロック端子ＣＫ
に入力する。その時のＤ−Ｆ、Ｆ回路１０ａの出力端子
（正出力）Ｑｌの状態は第３図に示すように、クロック
ＣＬＫを１／２分周した信号Ｑ１として出力する。
次に、ＯＲ回路２１の出力とＤ−Ｆ、Ｆ回路１０ａの出
力端子Ｑ１の出力とをＮＡＮＤ回路２２にて否定論理積
したものが次の段のＤ−Ｆ、Ｆ回路２０ａのクロック端
子ＣＫに入力する。
力端子Ｑ１の出力とをＮＡＮＤ回路２２にて否定論理積
したものが次の段のＤ−Ｆ、Ｆ回路２０ａのクロック端
子ＣＫに入力する。
尚、この出力も同様にクロック端子ＣＫに入力する信号
の１／２分周した信号Ｑ２として出力される。
の１／２分周した信号Ｑ２として出力される。
次に、ＯＲ回路３１の出力とＤ−Ｆ、Ｆ回路２０ａの出
力端子Ｑ２の出力とをＮＡＮＤ回路３２にて否定論理積
したものが、次の段のＤ−Ｆ、Ｆ回路３０ａのクロック
端子ＣＫに入力する。
力端子Ｑ２の出力とをＮＡＮＤ回路３２にて否定論理積
したものが、次の段のＤ−Ｆ、Ｆ回路３０ａのクロック
端子ＣＫに入力する。
尚、この出力も同様にクロック端子ＧＫに入力する信号
の１／２分周した信号Ｑ３として出力する。
の１／２分周した信号Ｑ３として出力する。
次に、ＮＡＮＤ回路４２は信号Ｑ１〜Ｑ３を否定論理積
し、更にその出力Ｘ１を ＮＡ椅り回路４３にてＯＲ回
路４１の出力と否定論理積したものをＪＫ−Ｆ、Ｆ回路
４０ａのＪ及びに端子へ送出する。
し、更にその出力Ｘ１を ＮＡ椅り回路４３にてＯＲ回
路４１の出力と否定論理積したものをＪＫ−Ｆ、Ｆ回路
４０ａのＪ及びに端子へ送出する。
そして、ＪＫ−Ｆ、Ｆ回路４０ａではシ及びに端子へ入
力する信号をクロックＣＬＫのタイミングで打ち直して
１／２分周して信号Ｑ４として出力する。
力する信号をクロックＣＬＫのタイミングで打ち直して
１／２分周して信号Ｑ４として出力する。
これにより、これまでの動作で発生していた遅延分を削
除し、クロックＣＬＫのタイミングに同期した信号Ｑ４
が出力されることになる。
除し、クロックＣＬＫのタイミングに同期した信号Ｑ４
が出力されることになる。
この信号Ｑ４は第３図に示すようにクロックＣＬＫをｌ
／１６分周したものとなる。
／１６分周したものとなる。
尚、第３図に示す■〜［相］はビット数を示す、即ち、
出力Ｑ４がクロックＣＬＫを１６ビツト分カウントした
ことを示す。
出力Ｑ４がクロックＣＬＫを１６ビツト分カウントした
ことを示す。
今、例えば本実施例の構成で２ｓの多段カウンタにした
い場合は、Ｄ−Ｆ、Ｆ回路２０ａとＤ−Ｆ、Ｆ回路３０
ａとの間にもう１段のＪＫ−Ｆ。
い場合は、Ｄ−Ｆ、Ｆ回路２０ａとＤ−Ｆ、Ｆ回路３０
ａとの間にもう１段のＪＫ−Ｆ。
Ｆ回路を追加することで達成することが可能となる。
又、上述の２４の多段カウンタのＢ、Ｃ数は４７Ｂ、Ｃ
数となるが、２Ｓの多段カウンタにするためには１５Ｂ
、Ｃ数が増加することで達成出来る、即ち６２Ｂ、Ｃ数
となる。
数となるが、２Ｓの多段カウンタにするためには１５Ｂ
、Ｃ数が増加することで達成出来る、即ち６２Ｂ、Ｃ数
となる。
これは、第４図で説明した多段カウンタが２５の時９６
Ｂ、Ｃ数を必要とすることから比較すると大幅に削除し
たＢ、Ｃ数で同じ段数のカウンタが実現出来ることにな
る。
Ｂ、Ｃ数を必要とすることから比較すると大幅に削除し
たＢ、Ｃ数で同じ段数のカウンタが実現出来ることにな
る。
（発明の効果〕
以上のような本発明によれば、カウント数を１段増設す
る場合、必要最小限のＢ、Ｃ数で達成することが出来る
同期式多段カウンタを提供することが出来る。
る場合、必要最小限のＢ、Ｃ数で達成することが出来る
同期式多段カウンタを提供することが出来る。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 １．１００は同期式多段カウンタ、 １ （１）〜１ （４）はカウンタ素子、１ａ〜ｌｅ、
１ｇ、１ｎはインバータ素子、ＩＬｌｉ １に＋１ｍ
は否定論理積素子、１１．１２はインバータ回路、 １０．２０．＃０．１０ａ〜３０ａはＤ−Ｆ、Ｆ回路、
２１．３１．４１はＯＲ回路、 ２２．３２．４２．４
３はＮＡＮＤ回路、４０、４０ａはＪＫ−Ｆ、Ｆ回路、 をそれぞれ示す。
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 １．１００は同期式多段カウンタ、 １ （１）〜１ （４）はカウンタ素子、１ａ〜ｌｅ、
１ｇ、１ｎはインバータ素子、ＩＬｌｉ １に＋１ｍ
は否定論理積素子、１１．１２はインバータ回路、 １０．２０．＃０．１０ａ〜３０ａはＤ−Ｆ、Ｆ回路、
２１．３１．４１はＯＲ回路、 ２２．３２．４２．４
３はＮＡＮＤ回路、４０、４０ａはＪＫ−Ｆ、Ｆ回路、 をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 段数が任意に切り替えられ、且つ同期式の２＾ｎ段の
同期式多段カウンタであって、 所定速度のクロック（ＣＬＫ）をカウントする前記２＾
ｎ段の同期式多段カウンタを予め所定値にセットするた
めのプリセット端子を有するＤ型フリップフロップ（１
０〜３０）とＪＫ型フリップフロップ（４０）とを２＾
ｎビットをカウントするに必要な段数継続接続し、 前記Ｄ型フリップフロップ（１０〜３０）の所定個毎に
前記クロック（ＣＬＫ）のタイミングでカウンタの同期
を取るために前記ＪＫ型フリップフロップ（４０）を挿
入することを特徴とする同期式多段カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20558788A JPH0253322A (ja) | 1988-08-18 | 1988-08-18 | 同期式多段カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20558788A JPH0253322A (ja) | 1988-08-18 | 1988-08-18 | 同期式多段カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0253322A true JPH0253322A (ja) | 1990-02-22 |
Family
ID=16509351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20558788A Pending JPH0253322A (ja) | 1988-08-18 | 1988-08-18 | 同期式多段カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0253322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326961A (ja) * | 1994-05-26 | 1995-12-12 | Samsung Electron Co Ltd | キャリ信号を使用した同期カウンタ |
-
1988
- 1988-08-18 JP JP20558788A patent/JPH0253322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326961A (ja) * | 1994-05-26 | 1995-12-12 | Samsung Electron Co Ltd | キャリ信号を使用した同期カウンタ |
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