JP3146504B2 - 半導体電子回路 - Google Patents
半導体電子回路Info
- Publication number
- JP3146504B2 JP3146504B2 JP07579491A JP7579491A JP3146504B2 JP 3146504 B2 JP3146504 B2 JP 3146504B2 JP 07579491 A JP07579491 A JP 07579491A JP 7579491 A JP7579491 A JP 7579491A JP 3146504 B2 JP3146504 B2 JP 3146504B2
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- polycrystalline silicon
- grain size
- crystal grain
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電流供給能力を低下さ
せることなく、しかも、電流供給能力が周囲温度に影響
されない半導体電子回路に関する。
せることなく、しかも、電流供給能力が周囲温度に影響
されない半導体電子回路に関する。
【０００２】
【従来の技術】近年、高温度雰囲気中で動作可能な素子
や、周囲温度が変動しても素子の特性が温度に影響され
ない素子の開発が要求されている。しかしながら、半導
体を用いた一般の非線形素子においては、素子の特性が
周囲温度により多少なりとも変化することは避けること
ができない。これは、移動度、キャリアのエネルギー分
布等の半導体の物性値が温度に大きく依存するためであ
る。
や、周囲温度が変動しても素子の特性が温度に影響され
ない素子の開発が要求されている。しかしながら、半導
体を用いた一般の非線形素子においては、素子の特性が
周囲温度により多少なりとも変化することは避けること
ができない。これは、移動度、キャリアのエネルギー分
布等の半導体の物性値が温度に大きく依存するためであ
る。
【０００３】例えば単結晶シリコンでは、通常温度が上
昇するにつれてキャリアの結晶格子による散乱が多くな
り、キャリアの移動度が低下する。一般には、移動度は
温度の−１．５〜−２．５乗に比例して低下することが
知られている。仮に、チップ温度が３００℃まで上昇し
たとすると、キャリア移動度は室温（２５℃）の時の移
動度の１／３〜１／４程度にまで低下する。飽和領域に
おいてＭＯＳＦＥＴのドレイン電流はキャリア移動度に
比例するため、例えば室温で１ｍＡのドレイン電流が流
れていた場合、３００℃雰囲気中ではドレイン電流は大
略０．３ｍＡしか流れなくなる。この結果、このことが
この半導体素子を用いている装置の誤動作や故障の原因
となり得る。このような素子自身の特性の温度依存性に
よるその素子を用いた装置の温度不安定性を改善するた
めに、一般に、素子の動作領域を制限し、その素子をな
るべく温度に対して変動の少ない範囲でのみ動作させる
ようにしている。
昇するにつれてキャリアの結晶格子による散乱が多くな
り、キャリアの移動度が低下する。一般には、移動度は
温度の−１．５〜−２．５乗に比例して低下することが
知られている。仮に、チップ温度が３００℃まで上昇し
たとすると、キャリア移動度は室温（２５℃）の時の移
動度の１／３〜１／４程度にまで低下する。飽和領域に
おいてＭＯＳＦＥＴのドレイン電流はキャリア移動度に
比例するため、例えば室温で１ｍＡのドレイン電流が流
れていた場合、３００℃雰囲気中ではドレイン電流は大
略０．３ｍＡしか流れなくなる。この結果、このことが
この半導体素子を用いている装置の誤動作や故障の原因
となり得る。このような素子自身の特性の温度依存性に
よるその素子を用いた装置の温度不安定性を改善するた
めに、一般に、素子の動作領域を制限し、その素子をな
るべく温度に対して変動の少ない範囲でのみ動作させる
ようにしている。
【０００４】一般のＭＯＳＦＥＴには、通常、その出力
の温度係数が零となるような、いわば、温度不感の動作
点が存在することが知られている。図４の（ａ）は、標
準的な工程で製造された単結晶ＳｉＭＯＳＦＥＴのゲー
ト電圧とドレイン電流との関係を温度をパラメータにし
て示した特性図である。全ての曲線が一点で交わること
は、如何なる温度でも、同じゲート電圧とドレイン電流
の組が存在することを示している。その温度不感点はＺ
ＴＣ（Zero Temperature Coefficient) 点と呼ばれる。
そのＺＴＣ点においては、一旦各電極の電位を固定すれ
ば、如何なる温度でも出力（ドレイン）電流は変化しな
い。これは、温度上昇に伴う移動度の低下によるドレイ
ン電流の減少傾向と、ドレイン─基板接合電流の増加に
よるドレイン電流の増加傾向とが平衡するためである。
の温度係数が零となるような、いわば、温度不感の動作
点が存在することが知られている。図４の（ａ）は、標
準的な工程で製造された単結晶ＳｉＭＯＳＦＥＴのゲー
ト電圧とドレイン電流との関係を温度をパラメータにし
て示した特性図である。全ての曲線が一点で交わること
は、如何なる温度でも、同じゲート電圧とドレイン電流
の組が存在することを示している。その温度不感点はＺ
ＴＣ（Zero Temperature Coefficient) 点と呼ばれる。
そのＺＴＣ点においては、一旦各電極の電位を固定すれ
ば、如何なる温度でも出力（ドレイン）電流は変化しな
い。これは、温度上昇に伴う移動度の低下によるドレイ
ン電流の減少傾向と、ドレイン─基板接合電流の増加に
よるドレイン電流の増加傾向とが平衡するためである。
【０００５】このような特性により、ＭＯＳＦＥＴのバ
イアスゲート電圧をＺＴＣ点に設定することで、特性が
温度に影響されない装置を構成することが可能となる。
この方法は、演算増幅器で用いられている。
イアスゲート電圧をＺＴＣ点に設定することで、特性が
温度に影響されない装置を構成することが可能となる。
この方法は、演算増幅器で用いられている。
【０００６】
【発明が解決しようとする課題】しかしながら、活性領
域を単結晶シリコンで形成したＭＯＳＦＥＴにおいて
は、図４の（ｂ）に示すように、ＺＴＣ点は動作特性に
おける非飽和領域に存在する。従って、もしＭＯＳＦＥ
Ｔを動作特性上の飽和領域で使用するとすると、ドレイ
ン電流を大きくすることが可能である。しかし、その反
面、ドレイン電流の温度係数が大きくなり、装置の特性
が大きく温度に依存することになる。逆にＺＴＣ点にゲ
ート電圧を設定すると、温度の影響は小さくなるがＭＯ
ＳＦＥＴの動作特性は飽和していないのでドレイン電流
を大きくすることができないという問題がある。ゲート
電圧をＺＴＣ点に設定して、ドレイン電流を大きくする
ためには、従来のＭＯＳＦＥＴでは、その素子の面積を
大きくしなければならなかった。
域を単結晶シリコンで形成したＭＯＳＦＥＴにおいて
は、図４の（ｂ）に示すように、ＺＴＣ点は動作特性に
おける非飽和領域に存在する。従って、もしＭＯＳＦＥ
Ｔを動作特性上の飽和領域で使用するとすると、ドレイ
ン電流を大きくすることが可能である。しかし、その反
面、ドレイン電流の温度係数が大きくなり、装置の特性
が大きく温度に依存することになる。逆にＺＴＣ点にゲ
ート電圧を設定すると、温度の影響は小さくなるがＭＯ
ＳＦＥＴの動作特性は飽和していないのでドレイン電流
を大きくすることができないという問題がある。ゲート
電圧をＺＴＣ点に設定して、ドレイン電流を大きくする
ためには、従来のＭＯＳＦＥＴでは、その素子の面積を
大きくしなければならなかった。
【０００７】本発明は上記課題を解決するために成され
たものであり、その目的は、出力電流の温度依存性のな
いしかも電流供給能力の大きな電子回路を、素子の寸法
を増加させることなく構成することである。
たものであり、その目的は、出力電流の温度依存性のな
いしかも電流供給能力の大きな電子回路を、素子の寸法
を増加させることなく構成することである。
【０００８】本発明者は、ＭＯＳＦＥＴの動作特性曲線
上のＺＴＣ点の存在領域について、いろいろ研究した結
果、ＭＯＳＦＥＴの活性領域を平均結晶粒径１〜１０μ
ｍの多結晶シリコンで構成することで、ＺＴＣ点をトラ
ンジスタの飽和領域近く又は飽和領域に存在させること
ができることを初めて発見した。本発明はこの発見に基
づくものである。即ち、本発明は、入力電圧に応じて、
供給電流を制御する半導体電子回路において、平均結晶
粒径１〜１０μｍの多結晶シリコンを活性層とする絶縁
ゲート電界効果トランジスタと、トランジスタのゲート
とソース間に印加されるバイアス電圧を、ドレイン電流
の温度特性において、活性層の多結晶シリコンの平均結
晶粒径に応じた温度に略依存しない電圧とするバイアス
回路とを設けたことを特徴とする。また、温度に依存し
ないバイアス電圧が、動作特性曲線上の飽和領域又は飽
和領域近くに存在することを特徴とする。更に、多結晶
シリコンの平均結晶粒径が１．６〜３μｍであることを
特徴とする。本発明者は多結晶シリコンの平均的な結晶
粒径、即ち、単結晶シリコンをミクロ的に構成するドメ
インの大きさと、動作特性曲線上のＺＴＣ点の位置との
関係を測定した。その結果、本発明者は結晶粒径を１．
０〜１０μｍの範囲にすれば、ＺＴＣ点をＭＯＳＦＥＴ
の動作曲線上の飽和領域近くに存在させることが可能で
あることを初めて発見した。また、結晶粒径の更に望ま
しい範囲は１．６〜３μｍである。尚、上記の特性はＭ
ＯＳＦＥＴの他の絶縁ゲート電界効果トランジスタにも
当てはまる。
上のＺＴＣ点の存在領域について、いろいろ研究した結
果、ＭＯＳＦＥＴの活性領域を平均結晶粒径１〜１０μ
ｍの多結晶シリコンで構成することで、ＺＴＣ点をトラ
ンジスタの飽和領域近く又は飽和領域に存在させること
ができることを初めて発見した。本発明はこの発見に基
づくものである。即ち、本発明は、入力電圧に応じて、
供給電流を制御する半導体電子回路において、平均結晶
粒径１〜１０μｍの多結晶シリコンを活性層とする絶縁
ゲート電界効果トランジスタと、トランジスタのゲート
とソース間に印加されるバイアス電圧を、ドレイン電流
の温度特性において、活性層の多結晶シリコンの平均結
晶粒径に応じた温度に略依存しない電圧とするバイアス
回路とを設けたことを特徴とする。また、温度に依存し
ないバイアス電圧が、動作特性曲線上の飽和領域又は飽
和領域近くに存在することを特徴とする。更に、多結晶
シリコンの平均結晶粒径が１．６〜３μｍであることを
特徴とする。本発明者は多結晶シリコンの平均的な結晶
粒径、即ち、単結晶シリコンをミクロ的に構成するドメ
インの大きさと、動作特性曲線上のＺＴＣ点の位置との
関係を測定した。その結果、本発明者は結晶粒径を１．
０〜１０μｍの範囲にすれば、ＺＴＣ点をＭＯＳＦＥＴ
の動作曲線上の飽和領域近くに存在させることが可能で
あることを初めて発見した。また、結晶粒径の更に望ま
しい範囲は１．６〜３μｍである。尚、上記の特性はＭ
ＯＳＦＥＴの他の絶縁ゲート電界効果トランジスタにも
当てはまる。
【０００９】
【作用及び発明の効果】絶縁ゲート電界効果トランジス
タの活性層には、平均結晶粒径１．０〜１０μｍの多結
晶シリコンが用いられている。そして、そのトランジス
タのゲートとソース間に印加されるバイアス電圧は、ド
レイン電流の温度特性において、活性層の多結晶シリコ
ンの平均結晶粒径に応じた温度に略依存しない電圧に設
定されている。従って、バイアス電圧はＺＴＣ点とする
ことができ、しかも、このＺＴＣ点は動作特性曲線上の
飽和領域又は飽和領域近くに存在させることができた。
よって、トランジスタの素子寸法を大きくすることな
く、電流供給能力を大きくでき、しかも供給電流の温度
依存性を少なくすることができた。特に、多結晶シリコ
ンの結晶粒径を１．６〜３μｍとすることで、上記の効
果が顕著に得られた。
タの活性層には、平均結晶粒径１．０〜１０μｍの多結
晶シリコンが用いられている。そして、そのトランジス
タのゲートとソース間に印加されるバイアス電圧は、ド
レイン電流の温度特性において、活性層の多結晶シリコ
ンの平均結晶粒径に応じた温度に略依存しない電圧に設
定されている。従って、バイアス電圧はＺＴＣ点とする
ことができ、しかも、このＺＴＣ点は動作特性曲線上の
飽和領域又は飽和領域近くに存在させることができた。
よって、トランジスタの素子寸法を大きくすることな
く、電流供給能力を大きくでき、しかも供給電流の温度
依存性を少なくすることができた。特に、多結晶シリコ
ンの結晶粒径を１．６〜３μｍとすることで、上記の効
果が顕著に得られた。
【００１０】
【実施例】以下、本発明を具体的な一実施例に基づいて
説明する。図１は、本発明を電源回路内蔵型デジタル論
理集積素子に応用した実施例装置の構成図である。この
装置１０は、安定化電源部１、デジタル論理回路部２、
レベル調整回路部３、出力回路部４とで構成されてい
る。論理回路部２は、単結晶シリコン上に形成されてお
り、安定化電源部１、レベル調整回路部３及び出力回路
部４は、平均結晶粒径２．４μｍの多結晶シリコン上に
形成されている。それぞれの回路にはＭＯＳＦＥＴが含
まれている。これらの回路部１〜４は、全て、同一チッ
プ上に形成されている。
説明する。図１は、本発明を電源回路内蔵型デジタル論
理集積素子に応用した実施例装置の構成図である。この
装置１０は、安定化電源部１、デジタル論理回路部２、
レベル調整回路部３、出力回路部４とで構成されてい
る。論理回路部２は、単結晶シリコン上に形成されてお
り、安定化電源部１、レベル調整回路部３及び出力回路
部４は、平均結晶粒径２．４μｍの多結晶シリコン上に
形成されている。それぞれの回路にはＭＯＳＦＥＴが含
まれている。これらの回路部１〜４は、全て、同一チッ
プ上に形成されている。
【００１１】安定化電源部１は、例えば、車載バッテリ
の電圧１２Ｖを３Ｖに変換して、安定化された電圧を論
理回路部２に供給している。安定化電源部１と論理回路
部２との関係は、図２に示すような等価回路で表現する
ことができる。Ｅは安定化電源部１の出力端子１ａ，１
ｂを開放した時、その両端子間に生起される開放電圧、
即ち、安定化電源部１の内部起電力である。ｒ0 は安定
化電源部１の出力抵抗であり、ｖ0 は図２の接続状態に
おける出力端子１ａ，１ｂ間の端子間電圧、即ち、論理
回路部２への供給電圧である。ｒi は論理回路部２の入
力抵抗である。又、Ｉ0 は論理回路部２に供給される出
力電流である。
の電圧１２Ｖを３Ｖに変換して、安定化された電圧を論
理回路部２に供給している。安定化電源部１と論理回路
部２との関係は、図２に示すような等価回路で表現する
ことができる。Ｅは安定化電源部１の出力端子１ａ，１
ｂを開放した時、その両端子間に生起される開放電圧、
即ち、安定化電源部１の内部起電力である。ｒ0 は安定
化電源部１の出力抵抗であり、ｖ0 は図２の接続状態に
おける出力端子１ａ，１ｂ間の端子間電圧、即ち、論理
回路部２への供給電圧である。ｒi は論理回路部２の入
力抵抗である。又、Ｉ0 は論理回路部２に供給される出
力電流である。
【００１２】図２の等価回路から明らかなように、内部
起電力Ｅ、又は出力電流Ｉ0 の温度による変動は、論理
回路部２への供給電圧ｖ0 を不安定にする。一方、論理
回路部２への供給電圧ｖ0 の安定化は、論理回路部２の
論理演算の信頼性を向上させるために必要である。従っ
て、内部起電力Ｅ又は出力電流Ｉ0 の温度変動を、出力
電流の供給能力を低下させることなく、小さくすること
が必要となる。
起電力Ｅ、又は出力電流Ｉ0 の温度による変動は、論理
回路部２への供給電圧ｖ0 を不安定にする。一方、論理
回路部２への供給電圧ｖ0 の安定化は、論理回路部２の
論理演算の信頼性を向上させるために必要である。従っ
て、内部起電力Ｅ又は出力電流Ｉ0 の温度変動を、出力
電流の供給能力を低下させることなく、小さくすること
が必要となる。
【００１３】図３は安定化電源部１の具体的な回路構成
を示している。トランジスタTr１が安定化電源部１の出
力トランジスタである。このトランジスタTr１は、活性
層、即ち、ソースとドレインとの間でチャンネルが形成
される層が多結晶シリコンで構成されたＭＯＳＦＥＴで
ある。抵抗Ｒ1 と２つの素子の直列接続されたツェナー
ダイオードＤZ とから成るバイアス回路により、トラン
ジスタTr１のゲートＧはバイアスされる。即ち、トラン
ジスタTr１のゲートＧに印加されるゲート電圧はツェナ
ーダイオードＤZ の降伏電圧で決定される電圧、本実施
例では１１Ｖである。
を示している。トランジスタTr１が安定化電源部１の出
力トランジスタである。このトランジスタTr１は、活性
層、即ち、ソースとドレインとの間でチャンネルが形成
される層が多結晶シリコンで構成されたＭＯＳＦＥＴで
ある。抵抗Ｒ1 と２つの素子の直列接続されたツェナー
ダイオードＤZ とから成るバイアス回路により、トラン
ジスタTr１のゲートＧはバイアスされる。即ち、トラン
ジスタTr１のゲートＧに印加されるゲート電圧はツェナ
ーダイオードＤZ の降伏電圧で決定される電圧、本実施
例では１１Ｖである。
【００１４】このバイアス電圧１１Ｖは、このトランジ
スタTr１の動作状態を動作曲線上の飽和領域に近い状態
とするに十分な電圧である。ここで、飽和領域とは、ト
ランジスタTr１を十分に導通状態とし、バイアス電圧を
それ以上にしても出力電流がそれほど増加しない動作領
域である。このバイアス電圧１１Ｖを印加することで、
ドレインＤに接続されている抵抗Ｒ2 の値を適当に設定
することで、トランジスタTr１のドレインＤとソースＳ
間の電圧は、電圧３Ｖとすることができる。又、このバ
イアス電圧１１Ｖは、トランジスタTr１の活性層を多結
晶シリコンで構成することでＺＴＣ点とすることができ
る。即ち、ＺＴＣ点に対応するバイアス電圧をトランジ
スタの活性層を多結晶シリコンとすることにより、上昇
させることが可能となった。
スタTr１の動作状態を動作曲線上の飽和領域に近い状態
とするに十分な電圧である。ここで、飽和領域とは、ト
ランジスタTr１を十分に導通状態とし、バイアス電圧を
それ以上にしても出力電流がそれほど増加しない動作領
域である。このバイアス電圧１１Ｖを印加することで、
ドレインＤに接続されている抵抗Ｒ2 の値を適当に設定
することで、トランジスタTr１のドレインＤとソースＳ
間の電圧は、電圧３Ｖとすることができる。又、このバ
イアス電圧１１Ｖは、トランジスタTr１の活性層を多結
晶シリコンで構成することでＺＴＣ点とすることができ
る。即ち、ＺＴＣ点に対応するバイアス電圧をトランジ
スタの活性層を多結晶シリコンとすることにより、上昇
させることが可能となった。
【００１５】図４の（ａ）は、活性層を多結晶シリコン
で構成したトランジスタTr１のゲート電圧とドレイン電
流との関係を温度をパラメータとして測定した特性図で
ある。又、図４の（ｂ）は、そのトランジスタと素子寸
法を同一として、活性層を従来のように単結晶シリコン
としたトランジスタのゲート電圧とドレイン電流との関
係を温度をパラメータとして測定した特性図である。こ
れらの両特性図から理解されるように、多結晶シリコン
で構成したトランジスタの方が、単結晶シリコンで構成
したトランジスタに比べて、ＺＴＣ点は高電圧側に存在
する。従って、そのＺＴＣ点の電圧をバイアス電圧とし
た場合には、多結晶シリコンのトランジスタの方が単結
晶シリコンのトランジスタよりも電流供給能力が１００
倍高いことが分かる。このことは、両トランジスタの素
子寸法を同一とし且つ両トランジスタを最良な温度特性
が得られる状態にした場合、単結晶シリコンのトランジ
スタよりも多結晶シリコンのトランジスタの方が電流供
給能力が１００倍高いことを意味する。
で構成したトランジスタTr１のゲート電圧とドレイン電
流との関係を温度をパラメータとして測定した特性図で
ある。又、図４の（ｂ）は、そのトランジスタと素子寸
法を同一として、活性層を従来のように単結晶シリコン
としたトランジスタのゲート電圧とドレイン電流との関
係を温度をパラメータとして測定した特性図である。こ
れらの両特性図から理解されるように、多結晶シリコン
で構成したトランジスタの方が、単結晶シリコンで構成
したトランジスタに比べて、ＺＴＣ点は高電圧側に存在
する。従って、そのＺＴＣ点の電圧をバイアス電圧とし
た場合には、多結晶シリコンのトランジスタの方が単結
晶シリコンのトランジスタよりも電流供給能力が１００
倍高いことが分かる。このことは、両トランジスタの素
子寸法を同一とし且つ両トランジスタを最良な温度特性
が得られる状態にした場合、単結晶シリコンのトランジ
スタよりも多結晶シリコンのトランジスタの方が電流供
給能力が１００倍高いことを意味する。
【００１６】又、出力回路部４のファンアウト数を大き
くするには、出力電流が大きくとれる方が望ましい。従
って、出力回路部４においても、上記した安定化電源部
１で使用された多結晶シリコンによるＭＯＳＦＥＴが用
いられる。
くするには、出力電流が大きくとれる方が望ましい。従
って、出力回路部４においても、上記した安定化電源部
１で使用された多結晶シリコンによるＭＯＳＦＥＴが用
いられる。
【００１７】論理回路部２は、電流供給能力よりも信号
伝達速度がより重要となる。よって、この論理回路部２
で用いられるトランジスタは単結晶シリコンとした。こ
の論理回路部２では、電流供給能力はあまり要求されな
いので、バイアス電圧を多結晶シリコンよりは低いＺＴ
Ｃ点に設定することができる。よって、動作特性の温度
変動を少なくすることができる。
伝達速度がより重要となる。よって、この論理回路部２
で用いられるトランジスタは単結晶シリコンとした。こ
の論理回路部２では、電流供給能力はあまり要求されな
いので、バイアス電圧を多結晶シリコンよりは低いＺＴ
Ｃ点に設定することができる。よって、動作特性の温度
変動を少なくすることができる。
【００１８】信号レベル調整回路部３は、論理回路部２
の出力の信号レベルを出力回路部４の入力の信号レベル
に合わせるための回路である。本実施例では、単結晶及
び多結晶基板が絶縁分離されているので、信号レベル調
整回路部３はそのまま多結晶シリコン基板上に形成する
ことが可能である。
の出力の信号レベルを出力回路部４の入力の信号レベル
に合わせるための回路である。本実施例では、単結晶及
び多結晶基板が絶縁分離されているので、信号レベル調
整回路部３はそのまま多結晶シリコン基板上に形成する
ことが可能である。
【００１９】次に、本実施例回路の基板の製造方法を図
５を参照して説明する。図５の（ａ）に示す単結晶シリ
コン基板３０の表面を熱酸化して、図５の（ｂ）に示す
ように厚さ０．５μｍの熱酸化膜３１を形成する。この
厚さは任意である。次に、図５の（ｃ）に示すように、
その熱酸化膜３１の上に多結晶シリコン膜３２を次のよ
うにして形成した。ＬＰＣＶＤ法により６１０℃、圧力
１Ｔｏｒｒの１００％SiH4ガス中において、１〜３μｍ
の厚さにシリコンを堆積した後、Ｎ2 ガス雰囲気中で１
２００℃で１３時間、熱処理を行い、平均結晶粒径が
１．６〜３μｍとなるまでシリコンを成長させた。さら
に、成長膜の表面の平坦化処理を行った。この多結晶シ
リコン膜３２は、上記した方法で形成する他、再結晶化
法や固相成長法等の多くの手段を用いることもできが、
結晶粒径は１．６〜３μｍにする必要がある。
５を参照して説明する。図５の（ａ）に示す単結晶シリ
コン基板３０の表面を熱酸化して、図５の（ｂ）に示す
ように厚さ０．５μｍの熱酸化膜３１を形成する。この
厚さは任意である。次に、図５の（ｃ）に示すように、
その熱酸化膜３１の上に多結晶シリコン膜３２を次のよ
うにして形成した。ＬＰＣＶＤ法により６１０℃、圧力
１Ｔｏｒｒの１００％SiH4ガス中において、１〜３μｍ
の厚さにシリコンを堆積した後、Ｎ2 ガス雰囲気中で１
２００℃で１３時間、熱処理を行い、平均結晶粒径が
１．６〜３μｍとなるまでシリコンを成長させた。さら
に、成長膜の表面の平坦化処理を行った。この多結晶シ
リコン膜３２は、上記した方法で形成する他、再結晶化
法や固相成長法等の多くの手段を用いることもできが、
結晶粒径は１．６〜３μｍにする必要がある。
【００２０】多結晶シリコン膜３２を形成した後は、図
５の（ｄ）に示すように、多結晶シリコン膜３２を残す
部分にレジスト３３を塗布した。そして、図５の（ｅ）
に示すように、マスクされていない多結晶シリコン膜３
２及び熱酸化膜３１をエッチングして除去して、単結晶
シリコン基板３０を部分的に露出させた。このような基
板の形成後は、図５の（ｅ）に示す多結晶シリコン膜３
２及び単結晶シリコン基板３０に、通常のＭＯＳプロセ
スにより本回路を形成した。即ち、多結晶シリコン膜３
２に安定化電源部１、信号レベル調整回路部３、出力回
路部４を形成し、単結晶シリコン基板３０に論理回路部
２を形成した。
５の（ｄ）に示すように、多結晶シリコン膜３２を残す
部分にレジスト３３を塗布した。そして、図５の（ｅ）
に示すように、マスクされていない多結晶シリコン膜３
２及び熱酸化膜３１をエッチングして除去して、単結晶
シリコン基板３０を部分的に露出させた。このような基
板の形成後は、図５の（ｅ）に示す多結晶シリコン膜３
２及び単結晶シリコン基板３０に、通常のＭＯＳプロセ
スにより本回路を形成した。即ち、多結晶シリコン膜３
２に安定化電源部１、信号レベル調整回路部３、出力回
路部４を形成し、単結晶シリコン基板３０に論理回路部
２を形成した。
【００２１】以上のようなプロセスにより、多結晶シリ
コン膜３２の膜厚をいろいろ変化させることにより結晶
粒径のいろいろ異なる多結晶シリコン膜３２を製造し、
その多結晶シリコン膜３２にＭＯＳＦＥＴを製造した。
そして、これらのＭＯＳＦＥＴのゲート電圧とドレイン
電流との関係、即ち、動作特性を温度を変化させて測定
した。その結果を図６の（ｂ）〜図７の（ｆ）に示す。
又、比較例として単結晶シリコンのＭＯＳＦＥＴの動作
特性を温度を変化させて測定した。その結果を図６の
（ａ）に示す。
コン膜３２の膜厚をいろいろ変化させることにより結晶
粒径のいろいろ異なる多結晶シリコン膜３２を製造し、
その多結晶シリコン膜３２にＭＯＳＦＥＴを製造した。
そして、これらのＭＯＳＦＥＴのゲート電圧とドレイン
電流との関係、即ち、動作特性を温度を変化させて測定
した。その結果を図６の（ｂ）〜図７の（ｆ）に示す。
又、比較例として単結晶シリコンのＭＯＳＦＥＴの動作
特性を温度を変化させて測定した。その結果を図６の
（ａ）に示す。
【００２２】ゲート電圧ＶG が２０Ｖ以下の範囲では、
結晶粒径とＺＴＣ点との関係は次のようになっているこ
とが理解される。
結晶粒径とＺＴＣ点との関係は次のようになっているこ
とが理解される。
【００２３】
【表１】 結晶粒径（μｍ） ＺＴＣ点 ゲート電圧ＶG （Ｖ） ドレイン電流ＩD （ｍＡ） ０．９以下 存在しない。 １．６ ２０ １ ２．０ １３ ０．９５ ２．４ １１ ２．０ 単結晶 １．５ ０．００９
【００２４】以上の測定結果から、ＺＴＣ点（ゲート電
圧ＶG とドレイン電流ＩD ）と結晶粒径との関係を図８
に示す。以上の測定結果から、結晶粒径が１．６〜２．
４μｍの範囲の時、ＺＴＣ点でのドレイン電流は１〜２
ｍＡであることが分かる。このドレイン電流は、単結晶
シリコンのＭＯＳＦＥＴのＺＴＣ点におけるドレイン電
流の１００〜２００倍である。又、結晶粒径が大きくな
るに従ってＺＴＣ点でのゲート電圧は低下し、ドレイン
電流が最大値をとる結晶粒径が存在し得ることが理解さ
れる。以上の測定結果から、ＺＴＣ点におけるドレイン
電流が単結晶シリコンのそれに対して約１００倍以上と
なる多結晶シリコンの結晶粒径の望ましい範囲は、１．
０〜１０μｍと予測される。更に、望ましい範囲は、
１．６〜３μｍである。
圧ＶG とドレイン電流ＩD ）と結晶粒径との関係を図８
に示す。以上の測定結果から、結晶粒径が１．６〜２．
４μｍの範囲の時、ＺＴＣ点でのドレイン電流は１〜２
ｍＡであることが分かる。このドレイン電流は、単結晶
シリコンのＭＯＳＦＥＴのＺＴＣ点におけるドレイン電
流の１００〜２００倍である。又、結晶粒径が大きくな
るに従ってＺＴＣ点でのゲート電圧は低下し、ドレイン
電流が最大値をとる結晶粒径が存在し得ることが理解さ
れる。以上の測定結果から、ＺＴＣ点におけるドレイン
電流が単結晶シリコンのそれに対して約１００倍以上と
なる多結晶シリコンの結晶粒径の望ましい範囲は、１．
０〜１０μｍと予測される。更に、望ましい範囲は、
１．６〜３μｍである。
【００２５】本実施例では、大きな電力の供給能力の必
要なトランジスタは上記の平均結晶粒径の多結晶シリコ
ンを活性層とするＭＯＳＦＥＴで構成され、大きな信号
伝達速度が必要なトランジスタは単結晶シリコンを活性
層とするＭＯＳＦＥＴで構成されている。このように構
成することで、素子面積を大きくすることなく温度安定
性の良い電力供給能力の高い電子回路を得ることができ
る。本実施例では、多結晶シリコンと単結晶シリコンと
を同一基板上に形成したが、これらは別々の基板上に形
成しても良い。更に、単結晶シリコンデバイスのチップ
のみを冷却したり、或いは、高温度雰囲気から遠ざけ、
高温にさらされる場所に多結晶シリコンデバイスのチッ
プを配置するようにしても良い。又、多結晶シリコンを
作成するのに、図９に示す方法を採用しても良い。即
ち、単結晶シリコン基板４０にマスク４１を用いて周期
的に不純物Ｓｉをイオン打ち込み（４３）することによ
って多結晶粒界と等価な結晶状態を得ることができる。
このような基板にＭＯＳＦＥＴを製造した場合にもＺＴ
Ｃ点におけるドレイン電流を大きくさせることができ
る。また、異種の基板材料の組み合わせによってＺＴＣ
点を変化させることも可能である。
要なトランジスタは上記の平均結晶粒径の多結晶シリコ
ンを活性層とするＭＯＳＦＥＴで構成され、大きな信号
伝達速度が必要なトランジスタは単結晶シリコンを活性
層とするＭＯＳＦＥＴで構成されている。このように構
成することで、素子面積を大きくすることなく温度安定
性の良い電力供給能力の高い電子回路を得ることができ
る。本実施例では、多結晶シリコンと単結晶シリコンと
を同一基板上に形成したが、これらは別々の基板上に形
成しても良い。更に、単結晶シリコンデバイスのチップ
のみを冷却したり、或いは、高温度雰囲気から遠ざけ、
高温にさらされる場所に多結晶シリコンデバイスのチッ
プを配置するようにしても良い。又、多結晶シリコンを
作成するのに、図９に示す方法を採用しても良い。即
ち、単結晶シリコン基板４０にマスク４１を用いて周期
的に不純物Ｓｉをイオン打ち込み（４３）することによ
って多結晶粒界と等価な結晶状態を得ることができる。
このような基板にＭＯＳＦＥＴを製造した場合にもＺＴ
Ｃ点におけるドレイン電流を大きくさせることができ
る。また、異種の基板材料の組み合わせによってＺＴＣ
点を変化させることも可能である。
【図１】本発明の具体的な一実施例に係る電子回路を搭
載した１チップデバイスの構成を示したブロック図。
載した１チップデバイスの構成を示したブロック図。
【図２】同実施例に係るデバイスの安定化電源部と論理
回路部との関係を示した等価回路。
回路部との関係を示した等価回路。
【図３】同実施例に係るデバイスの安定化電源部の回路
図。
図。
【図４】多結晶シリコンＭＯＳＦＥＴと単結晶シリコン
ＭＯＳＦＥＴの動作特性を温度を変化させて測定した測
定図。
ＭＯＳＦＥＴの動作特性を温度を変化させて測定した測
定図。
【図５】同実施例に係るデバイスの製造工程を示した説
明図。
明図。
【図６】単結晶シリコン及び多結晶シリコンＭＯＳＦＥ
Ｔの動作特性を温度を変化させて測定した測定図。
Ｔの動作特性を温度を変化させて測定した測定図。
【図７】多結晶シリコンＭＯＳＦＥＴの動作特性を温度
を変化させて測定した測定図。
を変化させて測定した測定図。
【図８】ＭＯＳＦＥＴの動作特性におけるＺＴＣ点と結
晶粒径との関係を示した測定図。
晶粒径との関係を示した測定図。
【図９】他の実施例に係るデバイスの製造方法を示した
説明図。
説明図。
【符号の説明】 ３０…単結晶シリコン基板 ３１…熱酸化膜 ３２…多
結晶シリコン膜
結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−74070（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8234 H01L 27/088 H03F 1/30
Claims (3)
- 【請求項１】 入力電圧に応じて、供給電流を制御する
半導体電子回路において、 平均結晶粒径１．０〜１０μｍの多結晶シリコンを活性
層とする絶縁ゲート電界効果トランジスタと、前記トラ
ンジスタのゲートとソース間に印加されるバイアス電圧
を、ドレイン電流の温度特性において、前記活性層の多
結晶シリコンの平均結晶粒径に応じた温度に略依存しな
い電圧とするバイアス回路とを設けたことを特徴とする
半導体電子回路。 - 【請求項２】 前記温度に依存しないバイアス電圧が、
動作特性曲線上の飽和領域又は飽和領域近くに存在する
ことを特徴とする請求項１に記載の半導体電子回路。 - 【請求項３】 前記多結晶シリコンの平均結晶粒径が
１．６〜３μｍであることを特徴とする請求項１又は請
求項２に記載の半導体電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07579491A JP3146504B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07579491A JP3146504B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04286162A JPH04286162A (ja) | 1992-10-12 |
| JP3146504B2 true JP3146504B2 (ja) | 2001-03-19 |
Family
ID=13586471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07579491A Expired - Fee Related JP3146504B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146504B2 (ja) |
-
1991
- 1991-03-14 JP JP07579491A patent/JP3146504B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04286162A (ja) | 1992-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Yamauchi et al. | Polysilicon thin-film transistors with channel length and width comparable to or smaller than the grain size of the thin film | |
| US10671351B2 (en) | Low-power random number generator | |
| US20030011351A1 (en) | Internal power supply for an integrated circuit having a temperature compensated reference voltage generator | |
| US5557194A (en) | Reference current generator | |
| JP2010152911A (ja) | 内部電圧発生回路 | |
| TWI264175B (en) | Radio frequency power amplifier adaptive bias control circuit | |
| US5187559A (en) | Semiconductor device and process for producing same | |
| TW200949485A (en) | Controlled voltage circuit for reducing variations in CMOS delay and related method | |
| US4163161A (en) | MOSFET circuitry with automatic voltage control | |
| US5448093A (en) | Micro MIS type FET and manufacturing process therefor | |
| US8054156B2 (en) | Low variation resistor | |
| CN1196252C (zh) | 栅极偏置结构 | |
| JP3146504B2 (ja) | 半導体電子回路 | |
| JPS6170748A (ja) | 半導体装置 | |
| JP2001119853A (ja) | 電流制限回路およびその方法 | |
| US20030174004A1 (en) | Dynamic on chip slew rate control for mos integrated drivers | |
| JP3290452B2 (ja) | 負性抵抗型双安定回路とその負性抵抗の制御方法 | |
| JP2881894B2 (ja) | 抵抗体 | |
| JPH03291972A (ja) | Ｍｏｓ型薄膜トランジスタ | |
| JP4732727B2 (ja) | 半導体素子、及び半導体素子の製造方法 | |
| JP3186107B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP2771574B2 (ja) | 半導体装置 | |
| US7420420B2 (en) | FET bias circuit | |
| KR20050010488A (ko) | 바이어스 회로 및 반도체 장치의 제조 방법 | |
| JPH0962384A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |