JPS6227754B2 - - Google Patents
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- Publication number
- JPS6227754B2 JPS6227754B2 JP55181004A JP18100480A JPS6227754B2 JP S6227754 B2 JPS6227754 B2 JP S6227754B2 JP 55181004 A JP55181004 A JP 55181004A JP 18100480 A JP18100480 A JP 18100480A JP S6227754 B2 JPS6227754 B2 JP S6227754B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- forming
- recess
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法とくに半導体基
板上に設けられたくぼみの中に電極を有する半導
体装置の製造方法に関するもので、電界効果トラ
ンジスタ等の半導体装置の特性の向上ならびに再
現性の良い製造方法を提供するものである。
板上に設けられたくぼみの中に電極を有する半導
体装置の製造方法に関するもので、電界効果トラ
ンジスタ等の半導体装置の特性の向上ならびに再
現性の良い製造方法を提供するものである。
以下に、本発明を電界効果トランジスタの製造
に応用した実施例を用いて、本発明を詳細に説明
する。
に応用した実施例を用いて、本発明を詳細に説明
する。
電界効果トランジスタの特性を決定する重要な
要因の一つにソース抵抗があり、高周波数領域に
おいて良好な特性を得るためには、このソース抵
抗を小さくする必要がある。そのために、例えば
GaAsシヨツトキーゲート電界効果トランジスタ
においては、ソース電極近傍の活性層を厚くして
ソース抵抗を減少させ、かつゲート近傍の活性層
のみを必要とする飽和ドレイン電流にあわせて薄
くする構造が用いられることが多い。この構造は
ソース、ドレイン電極間の活性層にくぼみを形成
し、このくぼみの中にゲート電極を設置すること
により実現される。
要因の一つにソース抵抗があり、高周波数領域に
おいて良好な特性を得るためには、このソース抵
抗を小さくする必要がある。そのために、例えば
GaAsシヨツトキーゲート電界効果トランジスタ
においては、ソース電極近傍の活性層を厚くして
ソース抵抗を減少させ、かつゲート近傍の活性層
のみを必要とする飽和ドレイン電流にあわせて薄
くする構造が用いられることが多い。この構造は
ソース、ドレイン電極間の活性層にくぼみを形成
し、このくぼみの中にゲート電極を設置すること
により実現される。
第１図はこのような構造を有するGaAs
MESFET（GaAsシヨツトキ接合電界効果トラン
ジスタ）の構造の一例を示す断面図である。第１
図において、１１はソース電極、１２はドレイン
電極、１３はゲート電極、１４はチヤンネル領域
となるGaAs半導体活性層、１５はGaAs半導体基
板であり、ゲート電極１３は活性層の凹部に設置
されている。ソース抵抗は、ソース電極１１から
ゲート電極１３の下のチヤネル部に至るまでの抵
抗であるから凹部の形成されている活性層１４の
薄い領域はできる限り短い（幅の狭い）方がよ
く、すなわち、第１図のl1を短くした方がよい。
一方活性層の薄いくぼみの領域のうち、シヨツト
キーゲート電極１３からドレイン電極１２へむか
う部分の長さl2を短くするとゲート・ドレイン耐
圧が小さくなり、ドレイン電圧を高くすることが
できなくなる。したがつて、l1を短くl2を長くし
た構造、つまりl1＜l2として、ゲート電極１４を
くぼみの中央よりもソース電極側に寄せた構造が
望ましい。
MESFET（GaAsシヨツトキ接合電界効果トラン
ジスタ）の構造の一例を示す断面図である。第１
図において、１１はソース電極、１２はドレイン
電極、１３はゲート電極、１４はチヤンネル領域
となるGaAs半導体活性層、１５はGaAs半導体基
板であり、ゲート電極１３は活性層の凹部に設置
されている。ソース抵抗は、ソース電極１１から
ゲート電極１３の下のチヤネル部に至るまでの抵
抗であるから凹部の形成されている活性層１４の
薄い領域はできる限り短い（幅の狭い）方がよ
く、すなわち、第１図のl1を短くした方がよい。
一方活性層の薄いくぼみの領域のうち、シヨツト
キーゲート電極１３からドレイン電極１２へむか
う部分の長さl2を短くするとゲート・ドレイン耐
圧が小さくなり、ドレイン電圧を高くすることが
できなくなる。したがつて、l1を短くl2を長くし
た構造、つまりl1＜l2として、ゲート電極１４を
くぼみの中央よりもソース電極側に寄せた構造が
望ましい。
ところで、くぼみの中央よりもソース電極側に
寄つたところにゲート電極を形成する方法として
は、くぼみを形成したのちくぼみに対してゲート
電極を形成するためのフオトリソグラフイーのマ
スクをマスク合せをしてゲート電極を形成する方
法が従来より行なわれている。しかしながら、こ
の方法では工程が複雑になるほか、ソース電極１
１とゲート電極１３との間の距離が３μｍ以下に
なつたときに、ソース電極１１に対してくぼみを
形成するためのマスクを合わせるマスク合わせ及
びくぼみに対してゲート電極１３形成するための
マスクを合わせるマスク合わせの双方のマスク合
わせが困難となる。
寄つたところにゲート電極を形成する方法として
は、くぼみを形成したのちくぼみに対してゲート
電極を形成するためのフオトリソグラフイーのマ
スクをマスク合せをしてゲート電極を形成する方
法が従来より行なわれている。しかしながら、こ
の方法では工程が複雑になるほか、ソース電極１
１とゲート電極１３との間の距離が３μｍ以下に
なつたときに、ソース電極１１に対してくぼみを
形成するためのマスクを合わせるマスク合わせ及
びくぼみに対してゲート電極１３形成するための
マスクを合わせるマスク合わせの双方のマスク合
わせが困難となる。
本発明はかかる困難を解決するためになされた
ものであり本発明を応用すれば、くぼみを形成す
るマスク合わせを省略することができ、再現性よ
く容易にくぼみの中でくぼみの中央よりもソース
電極側に寄つたところにゲート電極を形成するこ
とができる。
ものであり本発明を応用すれば、くぼみを形成す
るマスク合わせを省略することができ、再現性よ
く容易にくぼみの中でくぼみの中央よりもソース
電極側に寄つたところにゲート電極を形成するこ
とができる。
第２図は本発明の方法を用いたGaAs
MESFETの製造工程を示すものである。第２図
ａはGaAs活性層２２が形成されたGaAs基板２１
を示す。この基板２１にSiO2、Si3N4、Alなどの
エツチングが容易な膜２３を形成したのち第２図
ｂのようにソース電極及びドレイン電極形成用の
窓２４，２５をフオトレジスト２６により形成す
る。
MESFETの製造工程を示すものである。第２図
ａはGaAs活性層２２が形成されたGaAs基板２１
を示す。この基板２１にSiO2、Si3N4、Alなどの
エツチングが容易な膜２３を形成したのち第２図
ｂのようにソース電極及びドレイン電極形成用の
窓２４，２５をフオトレジスト２６により形成す
る。
次いで、窓２４，２５を通じて膜２３をエツチ
ングにより選択的に除去する。この時、エツチン
グが基板と平行な方向にも進むことを利用して、
第２図ｃに示すようにレジスト２６により形成さ
れた窓よりも大きな窓２４′，２５′を膜２３に形
成することができる。この横方向へのエツチング
距離をlsとする。
ングにより選択的に除去する。この時、エツチン
グが基板と平行な方向にも進むことを利用して、
第２図ｃに示すようにレジスト２６により形成さ
れた窓よりも大きな窓２４′，２５′を膜２３に形
成することができる。この横方向へのエツチング
距離をlsとする。
次いで第２図ｄに示すように、ソース電極及び
ドレイン電極用の電極金属２７を蒸着法などによ
り形成したのち、レジスト２６を除去することに
より、レジスト２６の上の電極金属２７が同時に
除去され、第２図ｅのように金属２７よりなるソ
ース電極２８、ドレイン電極２９が活性層２２上
に形成される。この時、ソース電極２８及びドレ
イン電極２９とそれらをとり囲む膜２３との間に
距離lsの〓間が形成されている。
ドレイン電極用の電極金属２７を蒸着法などによ
り形成したのち、レジスト２６を除去することに
より、レジスト２６の上の電極金属２７が同時に
除去され、第２図ｅのように金属２７よりなるソ
ース電極２８、ドレイン電極２９が活性層２２上
に形成される。この時、ソース電極２８及びドレ
イン電極２９とそれらをとり囲む膜２３との間に
距離lsの〓間が形成されている。
次にレジスト３１により全上面を覆つたのち、
ソース、ドレイン電極間の膜２３上のレジスト３
１にゲート電極形成用窓３０を形成する。この
時、ソース・ゲート間距離ｌsgを、ゲート・ドレ
イン間距離ｌgdよりも小さく、ｌsg＜ｌgdとなる
ようにしておく。
ソース、ドレイン電極間の膜２３上のレジスト３
１にゲート電極形成用窓３０を形成する。この
時、ソース・ゲート間距離ｌsgを、ゲート・ドレ
イン間距離ｌgdよりも小さく、ｌsg＜ｌgdとなる
ようにしておく。
次に、窓３０を通じて膜２３をエツチングが基
板と平行な方向にも進むことを利用してレジスト
３１により形成された窓３０よりも大きな窓３
０′を膜２３に形成することができる。この横方
向へのエツチング距離をｌrとしたとき、ｌr＜
（ｌsg−ｌs）なる時には、横方向へのエツチング
はソース方向及びドレイン方向へ同様に進行して
いくが、ｌrが（ｌsg−ｌs）に達すると、ソース
方向へ向かう横方向のエツチングが膜２３がなく
なることによりそれ以上は進行しなくなる。一
方、ドレイン方向へ向かうエツチングは、ｌr＞
ｌsg−ｌsなる時にも進行する。そしてソース方
向の膜２３がなくなつたのちにエツチングを停止
する。その結果、第２図ｇに示すように、ゲート
電極形成窓３０を通じての膜２３の横方向へのエ
ツチングは、ソース電極方向へ向かう距離ｌrsを
（ｌsg−ｌs）とし、一方、ドレイン電極方向へ向
かう距離ｌrdを（ｌsg−ｌs）＜ｌra（ｌgd−ｌ
s）とすることができ、ｌrs＜ｌrdとすることがで
きる。
板と平行な方向にも進むことを利用してレジスト
３１により形成された窓３０よりも大きな窓３
０′を膜２３に形成することができる。この横方
向へのエツチング距離をｌrとしたとき、ｌr＜
（ｌsg−ｌs）なる時には、横方向へのエツチング
はソース方向及びドレイン方向へ同様に進行して
いくが、ｌrが（ｌsg−ｌs）に達すると、ソース
方向へ向かう横方向のエツチングが膜２３がなく
なることによりそれ以上は進行しなくなる。一
方、ドレイン方向へ向かうエツチングは、ｌr＞
ｌsg−ｌsなる時にも進行する。そしてソース方
向の膜２３がなくなつたのちにエツチングを停止
する。その結果、第２図ｇに示すように、ゲート
電極形成窓３０を通じての膜２３の横方向へのエ
ツチングは、ソース電極方向へ向かう距離ｌrsを
（ｌsg−ｌs）とし、一方、ドレイン電極方向へ向
かう距離ｌrdを（ｌsg−ｌs）＜ｌra（ｌgd−ｌ
s）とすることができ、ｌrs＜ｌrdとすることがで
きる。
次に、第２図ｈに示すようにGaAs活性層２２
をレジスト３１、残された膜２３をマスクとして
エツチングして必要とする飽和ドレイン電流に合
わせて薄くし、くぼみ３２を形成する。その後、
この状態でゲート電極金属３３を蒸着法などによ
り形成し（第２図ｉ）、レジスト３１を除去する
ことにより、レジスト３１の上の電極金属３３も
同時に除去され、第２図ｊに示すように金属３３
よりなるシヨツトキゲート電極３４が形成され
る。この時、活性層２２の薄い領域は、ゲート電
極３４からソース電極２８へ向かう方向に距離ｌ
rs、ゲート電極からドレイン電極へ向かう方向に
距離ｌrdだけ広がつているが、ｌrs＜ｌrdである
ため、ゲート電極３４はくぼみ３２の中央よりも
ソース電極２８側に寄つたところに確実に形成さ
れていることになる。次いで残つた膜２３を除去
することにより第２図ｋのようにGaAs
MESFETが形成される。但し、膜２３がSiO2が
Si3N4などの絶縁膜である場合には、必ずしも残
つた膜２３を除去する必要はない。
をレジスト３１、残された膜２３をマスクとして
エツチングして必要とする飽和ドレイン電流に合
わせて薄くし、くぼみ３２を形成する。その後、
この状態でゲート電極金属３３を蒸着法などによ
り形成し（第２図ｉ）、レジスト３１を除去する
ことにより、レジスト３１の上の電極金属３３も
同時に除去され、第２図ｊに示すように金属３３
よりなるシヨツトキゲート電極３４が形成され
る。この時、活性層２２の薄い領域は、ゲート電
極３４からソース電極２８へ向かう方向に距離ｌ
rs、ゲート電極からドレイン電極へ向かう方向に
距離ｌrdだけ広がつているが、ｌrs＜ｌrdである
ため、ゲート電極３４はくぼみ３２の中央よりも
ソース電極２８側に寄つたところに確実に形成さ
れていることになる。次いで残つた膜２３を除去
することにより第２図ｋのようにGaAs
MESFETが形成される。但し、膜２３がSiO2が
Si3N4などの絶縁膜である場合には、必ずしも残
つた膜２３を除去する必要はない。
以上の説明によつて明らかなように、本発明の
方法を電界効果トランジスタの製造に応用するこ
とにより、ゲート電極からソース電極方向に向か
う活性層の薄い領域の長さｌrs及びゲート電極か
らドレイン電極方向へ向かう活性層の薄い領域の
長さｌrdを、膜２３の横方向へのエツチングを利
用して独立に制御することができる結果、ゲート
電極をくぼみの中央よりもソース電極方向に寄せ
た構造を確実かつ容易に実現できるため電界効果
トランジスタの特性の向上をはかることができ
る。
方法を電界効果トランジスタの製造に応用するこ
とにより、ゲート電極からソース電極方向に向か
う活性層の薄い領域の長さｌrs及びゲート電極か
らドレイン電極方向へ向かう活性層の薄い領域の
長さｌrdを、膜２３の横方向へのエツチングを利
用して独立に制御することができる結果、ゲート
電極をくぼみの中央よりもソース電極方向に寄せ
た構造を確実かつ容易に実現できるため電界効果
トランジスタの特性の向上をはかることができ
る。
なお、本発明はGaAs等の化合物半導体を用い
た半導体装置に限らず、シリコン等の半導体を用
いる場合にも適用できる。
た半導体装置に限らず、シリコン等の半導体を用
いる場合にも適用できる。
以上の実施例を用いた本発明の説明によつて明
らかなように、エツチングにより形成されたくぼ
みの中に、くぼみの中央よりもいずれか一方へ片
寄つたところに電極が形成された構造を本発明に
より容易に再現性よく実現することができ高性能
の半導体装置の製造に大きく寄与するものであ
る。
らかなように、エツチングにより形成されたくぼ
みの中に、くぼみの中央よりもいずれか一方へ片
寄つたところに電極が形成された構造を本発明に
より容易に再現性よく実現することができ高性能
の半導体装置の製造に大きく寄与するものであ
る。
第１図はくぼみの中にゲート電極を有する
GaAs MESFETの構造の一例を示す断面図、第
２図ａ〜ｋは本発明を応用したGaAs MESFET
の製造工程を示す図である。 ２１……GaAs基板、２２……活性層、２３…
…膜、２４……ソース電極窓、２５……ドレイン
電極窓、２６……フオトレジスト、２７……ソー
ス電極及びドレイン電極の電極金属、２８……ソ
ース電極、２９……ドレイン電極、３０……ゲー
ト電極窓、３１……フオトレジスト、３２……く
ぼみ、３３……ゲート電極金属、３４……ゲート
電極。
GaAs MESFETの構造の一例を示す断面図、第
２図ａ〜ｋは本発明を応用したGaAs MESFET
の製造工程を示す図である。 ２１……GaAs基板、２２……活性層、２３…
…膜、２４……ソース電極窓、２５……ドレイン
電極窓、２６……フオトレジスト、２７……ソー
ス電極及びドレイン電極の電極金属、２８……ソ
ース電極、２９……ドレイン電極、３０……ゲー
ト電極窓、３１……フオトレジスト、３２……く
ぼみ、３３……ゲート電極金属、３４……ゲート
電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上の全域に形成した第一の膜上に
所定の間隔で離間する二つの開孔を有するレジス
ト膜を形成したのち、前記二つの開孔を通して前
記第一の膜にエツチング処理を施してレジスト膜
の直下に至るまで第一の膜を除去し、次いで、前
記二つの開孔を通して電極材料を蒸着して各開孔
の底部に露呈する半導体基板部分上に開孔とほぼ
同形状の電極を形成したのち前記レジスト膜を除
去し、さらに、全面全域に第二の膜を被着し、前
記第一の膜の幅の中央よりもかたよつた位置に前
記第二の膜の開孔部を設け、該開孔部を通じて前
記第一の膜を前記開孔部に近い方の端面がなくな
るまで除去し、次いで前記開孔部を通じて前記半
導体基板上に所定の幅の凹部を形成し、その後前
記開孔部を通じて電極を形成することにより、前
記凹部表面にこの凹部の幅の中央よりもかたよつ
た位置に前記電極を形成することを特徴とする半
導体装置の製造方法。 ２ 半導体基板が化合物半導体よりなり、電極が
シヨツトキーゲート電極を形成してなることを特
徴とする特許請求の範囲第１項に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55181004A JPS57104267A (en) | 1980-12-19 | 1980-12-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55181004A JPS57104267A (en) | 1980-12-19 | 1980-12-19 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57104267A JPS57104267A (en) | 1982-06-29 |
| JPS6227754B2 true JPS6227754B2 (ja) | 1987-06-16 |
Family
ID=16093046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55181004A Granted JPS57104267A (en) | 1980-12-19 | 1980-12-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57104267A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59224175A (ja) * | 1983-06-03 | 1984-12-17 | Nec Corp | 電界効果トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381085A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Production of semiconductor device |
-
1980
- 1980-12-19 JP JP55181004A patent/JPS57104267A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57104267A (en) | 1982-06-29 |
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