JP3148110B2 - Ａｔｍセルフロー制御回路 - Google Patents
Ａｔｍセルフロー制御回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、ＡＴＭセルフロ
ー制御回路に関し、特に、Ｂ−ＩＳＤＮ（Broadband In
tegrated Services Degital Network ）のＴＣサブレイ
ヤのうち、ＤＳ３レイヤにおいてＡＴＭセルを転送制御
するＡＴＭセルフロー制御回路に関する。
ー制御回路に関し、特に、Ｂ−ＩＳＤＮ（Broadband In
tegrated Services Degital Network ）のＴＣサブレイ
ヤのうち、ＤＳ３レイヤにおいてＡＴＭセルを転送制御
するＡＴＭセルフロー制御回路に関する。
【０００２】
【従来の技術】近年、マルチメディア通信の発展に伴
い、高速の画像、データ及び音声を伝送することができ
るＢ−ＩＳＤＮが注目されており、特に、より高品質の
画像等を伝送する通信技術が要求されている。Ｂ−ＩＳ
ＤＮでは、画像、データ、音声等の情報は、５３バイト
長のＡＴＭセル（５バイトの制御情報フィールド＋４８
バイトの情報フィールド）と呼ばれる単位で転送され
る。このＡＴＭセルを回線に実際に転送する動作に関与
する下位レイヤ部分（ＡＴＭレイヤ以下）では、画像・
音声等のサービスの種類に応じた処理は行われないた
め、各サービスに要求されるサービス品質条件の違いを
吸収するレイヤが中間に設けられる。このように、各種
サービスに依存する上位レイヤとサービスに依存しない
ＡＴＭレイヤ間の整合を図るために設けられるレイヤ
は、ＡＴＭアダプテーションレイヤ（ＡＡＬ：ATM Adap
tation Layer）と呼ばれる。
い、高速の画像、データ及び音声を伝送することができ
るＢ−ＩＳＤＮが注目されており、特に、より高品質の
画像等を伝送する通信技術が要求されている。Ｂ−ＩＳ
ＤＮでは、画像、データ、音声等の情報は、５３バイト
長のＡＴＭセル（５バイトの制御情報フィールド＋４８
バイトの情報フィールド）と呼ばれる単位で転送され
る。このＡＴＭセルを回線に実際に転送する動作に関与
する下位レイヤ部分（ＡＴＭレイヤ以下）では、画像・
音声等のサービスの種類に応じた処理は行われないた
め、各サービスに要求されるサービス品質条件の違いを
吸収するレイヤが中間に設けられる。このように、各種
サービスに依存する上位レイヤとサービスに依存しない
ＡＴＭレイヤ間の整合を図るために設けられるレイヤ
は、ＡＴＭアダプテーションレイヤ（ＡＡＬ：ATM Adap
tation Layer）と呼ばれる。
【０００３】前記したＡＴＭレイヤは、一般にＴＣサブ
レイヤ（伝送コンバーションサブレイヤ）と呼ばれ、こ
のＴＣサブレイヤにおいて、ＡＴＭセルは制御情報が付
加されて、さらに所定のフレーム構造に組立てられ、Ｂ
−ＩＳＤＮ回線上に転送される。ＴＣサブレイヤには、
種々の規格が存在するが、そのうちＤＳ３レイヤにおい
ては、２種類のフレーム構造があり、一つはＤＳ３マル
チフレームであり、もう一つはＰＬＣＰフレームと呼ば
れる。
レイヤ（伝送コンバーションサブレイヤ）と呼ばれ、こ
のＴＣサブレイヤにおいて、ＡＴＭセルは制御情報が付
加されて、さらに所定のフレーム構造に組立てられ、Ｂ
−ＩＳＤＮ回線上に転送される。ＴＣサブレイヤには、
種々の規格が存在するが、そのうちＤＳ３レイヤにおい
ては、２種類のフレーム構造があり、一つはＤＳ３マル
チフレームであり、もう一つはＰＬＣＰフレームと呼ば
れる。
【０００４】そして、ＡＴＭセルをフレーム構造に組立
てるために、ＡＡＬとＴＣサブレイヤとの間にフレーム
終端回路(Network termination Controller:以下、ＮＴ
Ｃと呼ぶ）が設けられる。一般に、ＡＡＬとＴＣサブレ
イヤの基準クロックの速度は異なる。このため、ＡＴＭ
セルをフレーム構造に組立て、さらに、速度の異なるＡ
ＡＬとＴＣサブレイヤとの間の整合をとるために、フレ
ーム終端回路（ＮＴＣ）の他に、セルフローコントロー
ラ（ＣＦＣ）が設けられる。
てるために、ＡＡＬとＴＣサブレイヤとの間にフレーム
終端回路(Network termination Controller:以下、ＮＴ
Ｃと呼ぶ）が設けられる。一般に、ＡＡＬとＴＣサブレ
イヤの基準クロックの速度は異なる。このため、ＡＴＭ
セルをフレーム構造に組立て、さらに、速度の異なるＡ
ＡＬとＴＣサブレイヤとの間の整合をとるために、フレ
ーム終端回路（ＮＴＣ）の他に、セルフローコントロー
ラ（ＣＦＣ）が設けられる。
【０００５】図９に、従来のＡＴＭセルフロー制御回路
の構成図を示す。バッファ５３は、上位レイヤで作成さ
れたＡＴＭセルを蓄積するものであり、セルフローコン
トローラ（ＣＦＣ）は、バッファ５３に対してＡＴＭセ
ルを読み出すタイミングを示す信号（出力要求パルス信
号）を与えるカウンタ５７である。ここで、セルフロー
コントローラ（ＣＦＣ）は、６ビットバイナリカウンタ
５７が用いられ、１９．４４ＭＨｚのクロックとカウン
タ初期値として０９Ｈが与えられて、５５バイトサイク
ルの出力要求パルス信号が出力される。したがって、５
３バイト長のＡＴＭセルを５５バイトサイクルの一定周
期で読み出すために、多数のＡＴＭセルがバッファ５３
に蓄積されているときには、ほとんどアイドル期間のな
い間隔で連続的に読み出されることになる。
の構成図を示す。バッファ５３は、上位レイヤで作成さ
れたＡＴＭセルを蓄積するものであり、セルフローコン
トローラ（ＣＦＣ）は、バッファ５３に対してＡＴＭセ
ルを読み出すタイミングを示す信号（出力要求パルス信
号）を与えるカウンタ５７である。ここで、セルフロー
コントローラ（ＣＦＣ）は、６ビットバイナリカウンタ
５７が用いられ、１９．４４ＭＨｚのクロックとカウン
タ初期値として０９Ｈが与えられて、５５バイトサイク
ルの出力要求パルス信号が出力される。したがって、５
３バイト長のＡＴＭセルを５５バイトサイクルの一定周
期で読み出すために、多数のＡＴＭセルがバッファ５３
に蓄積されているときには、ほとんどアイドル期間のな
い間隔で連続的に読み出されることになる。
【０００６】フレーム終端回路（ＮＴＣ）５４は、比較
的高速（１９．４４Ｍｂｐｓ×８ビット）で転送される
ＡＴＭセルを、より低速（５．５９２Ｍｂｐｓ×８ビッ
ト）のＤＳ３レイヤのフレーム構造に変換するものであ
る。このＮＴＣ５４におけるＡＴＭセルの入力量及び出
力量などの統計情報は常に監視されており、メモリ５２
に格納される。制御部５１は、この統計情報に基づい
て、バッファ５３に対してＡＡＬでのＡＴＭセルのトラ
ヒックを制御するものである。
的高速（１９．４４Ｍｂｐｓ×８ビット）で転送される
ＡＴＭセルを、より低速（５．５９２Ｍｂｐｓ×８ビッ
ト）のＤＳ３レイヤのフレーム構造に変換するものであ
る。このＮＴＣ５４におけるＡＴＭセルの入力量及び出
力量などの統計情報は常に監視されており、メモリ５２
に格納される。制御部５１は、この統計情報に基づい
て、バッファ５３に対してＡＡＬでのＡＴＭセルのトラ
ヒックを制御するものである。
【０００７】このように図９に示すＡＴＭセルフロー制
御回路では、セルフローコントローラ（ＣＦＣ）で一定
のサイクルでＡＴＭセルを読み出すための信号を生成す
るが、制御部５１がフレーム終端回路（ＮＴＣ）５４の
内部の統計情報を認識した後に、ＡＡＬでのＡＴＭセル
のトラヒックを下げることによってＮＴＣ５４内部でセ
ル廃棄が起こらないようにしている。
御回路では、セルフローコントローラ（ＣＦＣ）で一定
のサイクルでＡＴＭセルを読み出すための信号を生成す
るが、制御部５１がフレーム終端回路（ＮＴＣ）５４の
内部の統計情報を認識した後に、ＡＡＬでのＡＴＭセル
のトラヒックを下げることによってＮＴＣ５４内部でセ
ル廃棄が起こらないようにしている。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来のＡＴＭセルフロー制御では、ＮＴＣ内でセル廃棄を
完全に防止することはできないという問題があった。こ
れは、ＮＴＣ内部の統計情報を認識した後に、ＡＡＬで
のＡＴＭセルのトラヒックを下げるようにしていること
に起因する。すなわち、セルフローコントローラ（ＣＦ
Ｃ）によって生成された出力要求パルス信号によって比
較的高速の一定周期でＡＴＭセルを読み出しているた
め、制御部５１でＮＴＣ内部の統計情報の認識が遅れた
場合は、ＮＴＣ５４内においてセル廃棄が発生し、ＤＳ
３レイヤで送信するＡＴＭセルに欠落が生じていた。
来のＡＴＭセルフロー制御では、ＮＴＣ内でセル廃棄を
完全に防止することはできないという問題があった。こ
れは、ＮＴＣ内部の統計情報を認識した後に、ＡＡＬで
のＡＴＭセルのトラヒックを下げるようにしていること
に起因する。すなわち、セルフローコントローラ（ＣＦ
Ｃ）によって生成された出力要求パルス信号によって比
較的高速の一定周期でＡＴＭセルを読み出しているた
め、制御部５１でＮＴＣ内部の統計情報の認識が遅れた
場合は、ＮＴＣ５４内においてセル廃棄が発生し、ＤＳ
３レイヤで送信するＡＴＭセルに欠落が生じていた。
【０００９】画像や音声情報をＡＴＭセルで伝送する場
合は、いくらかのＡＴＭセルの欠落が生じるだけでは、
画像や音声の品質がわずかに劣化するだけで、受信側の
利用者が画像や音声を認識する上では問題はない。しか
し、高品質の画像・音声やデータの伝送をする場合に
は、ＡＴＭセルの廃棄が問題となる。
合は、いくらかのＡＴＭセルの欠落が生じるだけでは、
画像や音声の品質がわずかに劣化するだけで、受信側の
利用者が画像や音声を認識する上では問題はない。しか
し、高品質の画像・音声やデータの伝送をする場合に
は、ＡＴＭセルの廃棄が問題となる。
【００１０】そこで、この発明は以上のような事情を考
慮してなされたものであり、ＡＡＬのＡＴＭセルをＤＳ
３レイヤにおけるフレーム構造に変換する際に発生する
セル廃棄をＡＡＬにおいて防止することを目的とする。
慮してなされたものであり、ＡＡＬのＡＴＭセルをＤＳ
３レイヤにおけるフレーム構造に変換する際に発生する
セル廃棄をＡＡＬにおいて防止することを目的とする。
【００１１】
【課題を解決するための手段】図１０に、この発明の基
本構成ブロック図を示す。同図において、この発明は、
ＡＴＭセルを蓄積するセル蓄積部１０２と、セル蓄積部
１０２からＡＴＭセルを読み出すための開始タイミング
信号をセル蓄積部１０２へ与えるセルフロー制御部１０
４と、前記開始タイミング信号に基づいてセル蓄積部１
０２から読み出されたＡＴＭセルを、通信回線に伝送さ
れるフレームに変換するフレーム構築部１０３とを備
え、前記開始タイミング信号の発生時間間隔が、前記フ
レーム構築部１０３がＡＴＭセルを前記フレームに変換
するのに必要な時間以上に設定されることを特徴とする
ＡＴＭセルフロー制御回路を提供するものである。この
フレーム構築部で変換されるフレームは、５．５９２Ｍ
ｂｐｓ×８ビットの速度で伝送されるＴＣサブレイヤフ
レームであって、このＴＣサブレイヤフレームは、ＤＳ
３フレーム・ＰＬＣＰフレームモードのフレームである
か、または、ＤＳ３フレーム・ダイレクトマッピングモ
ードのフレームである。
本構成ブロック図を示す。同図において、この発明は、
ＡＴＭセルを蓄積するセル蓄積部１０２と、セル蓄積部
１０２からＡＴＭセルを読み出すための開始タイミング
信号をセル蓄積部１０２へ与えるセルフロー制御部１０
４と、前記開始タイミング信号に基づいてセル蓄積部１
０２から読み出されたＡＴＭセルを、通信回線に伝送さ
れるフレームに変換するフレーム構築部１０３とを備
え、前記開始タイミング信号の発生時間間隔が、前記フ
レーム構築部１０３がＡＴＭセルを前記フレームに変換
するのに必要な時間以上に設定されることを特徴とする
ＡＴＭセルフロー制御回路を提供するものである。この
フレーム構築部で変換されるフレームは、５．５９２Ｍ
ｂｐｓ×８ビットの速度で伝送されるＴＣサブレイヤフ
レームであって、このＴＣサブレイヤフレームは、ＤＳ
３フレーム・ＰＬＣＰフレームモードのフレームである
か、または、ＤＳ３フレーム・ダイレクトマッピングモ
ードのフレームである。
【００１２】ここで、特にこの発明のＡＴＭセルフロー
制御回路は、前記セル蓄積部１０２から読み出されるＡ
ＴＭセルが、１９．４４Ｍｂｐｓ×８ビットの速度で読
み出されるＡＴＭアダプテーションレイヤのＡＴＭセル
であり、前記フレーム構築部１０３で変換されるフレー
ムが、５．５９２Ｍｂｐｓ×８ビットの速度で伝送され
るＴＣサブレイヤフレームである場合に用いられる。
制御回路は、前記セル蓄積部１０２から読み出されるＡ
ＴＭセルが、１９．４４Ｍｂｐｓ×８ビットの速度で読
み出されるＡＴＭアダプテーションレイヤのＡＴＭセル
であり、前記フレーム構築部１０３で変換されるフレー
ムが、５．５９２Ｍｂｐｓ×８ビットの速度で伝送され
るＴＣサブレイヤフレームである場合に用いられる。
【００１３】さらにこの発明は、前記セルフロー制御部
１０４が、初期値設定部１０６と、初期値設定部１０６
で設定された初期値に基づいて前記開始タイミング信号
を生成する計数部１０５とを備え、前記ＴＣサブレイヤ
フレームがＤＳ３フレーム・ＰＬＣＰフレームモードの
フレームである場合に、前記初期値設定部１０５が、前
記開始タイミング信号の発生時間間隔がＤＳ３フレーム
・ＰＬＣＰフレームモードのＴＣサブレイヤフレームを
構築するのに必要な時間以上となるように、計数部１０
５の初期値を設定し、あるいは、前記ＴＣサブレイヤフ
レームがＤＳ３フレーム・ダイレクトマッピングモード
のフレームである場合に、前記初期値設定部１０５が、
前記開始タイミング信号の発生時間間隔がＤＳ３フレー
ム・ダイレクトマッピングモードのＴＣサブレイヤフレ
ームを構築するのに必要な時間以上となるように、計数
部１０５の初期値を設定することを特徴とするＡＴＭセ
ルフロー制御回路を提供するものである。
１０４が、初期値設定部１０６と、初期値設定部１０６
で設定された初期値に基づいて前記開始タイミング信号
を生成する計数部１０５とを備え、前記ＴＣサブレイヤ
フレームがＤＳ３フレーム・ＰＬＣＰフレームモードの
フレームである場合に、前記初期値設定部１０５が、前
記開始タイミング信号の発生時間間隔がＤＳ３フレーム
・ＰＬＣＰフレームモードのＴＣサブレイヤフレームを
構築するのに必要な時間以上となるように、計数部１０
５の初期値を設定し、あるいは、前記ＴＣサブレイヤフ
レームがＤＳ３フレーム・ダイレクトマッピングモード
のフレームである場合に、前記初期値設定部１０５が、
前記開始タイミング信号の発生時間間隔がＤＳ３フレー
ム・ダイレクトマッピングモードのＴＣサブレイヤフレ
ームを構築するのに必要な時間以上となるように、計数
部１０５の初期値を設定することを特徴とするＡＴＭセ
ルフロー制御回路を提供するものである。
【００１４】また、前記セルフロー制御部１０４が、前
記開始タイミング信号の発生時間間隔を、ＤＳ３フレー
ム・ＰＬＣＰフレームモードのＴＣサブレイヤフレーム
を構築するのに必要な時間以上とするための初期値を設
定する第１初期値設定部と、その初期値に基づいて前記
開始タイミング信号を生成する第１計数部と、前記開始
タイミング信号の発生時間間隔を、ＤＳ３フレーム・ダ
イレクトマッピングモードのＴＣサブレイヤフレームを
構築するのに必要な時間以上とするための初期値を設定
する第２初期値設定部と、その初期値に基づいて前記開
始タイミング信号を生成する第２計数部とを備え、第１
計数部によって生成される開始タイミング信号か又は第
２係数部によって生成される開始タイミング信号のう
ち、どちらか一方を選択してセル蓄積部１０２に与える
選択部１０７をさらに備えるようにしてもよい。
記開始タイミング信号の発生時間間隔を、ＤＳ３フレー
ム・ＰＬＣＰフレームモードのＴＣサブレイヤフレーム
を構築するのに必要な時間以上とするための初期値を設
定する第１初期値設定部と、その初期値に基づいて前記
開始タイミング信号を生成する第１計数部と、前記開始
タイミング信号の発生時間間隔を、ＤＳ３フレーム・ダ
イレクトマッピングモードのＴＣサブレイヤフレームを
構築するのに必要な時間以上とするための初期値を設定
する第２初期値設定部と、その初期値に基づいて前記開
始タイミング信号を生成する第２計数部とを備え、第１
計数部によって生成される開始タイミング信号か又は第
２係数部によって生成される開始タイミング信号のう
ち、どちらか一方を選択してセル蓄積部１０２に与える
選択部１０７をさらに備えるようにしてもよい。
【００１５】さらに、ＡＴＭセルが前記セル蓄積部１０
２から読み出されていることを認識することのできる表
示部１０８をさらに備えるようにしてもよい。
２から読み出されていることを認識することのできる表
示部１０８をさらに備えるようにしてもよい。
【００１６】セル蓄積部１０２は、バッファ素子から構
成され、ＡＴＭセルが入力された順序で出力される。ま
た、セル蓄積部１０２は、ＡＴＭセルをできるだけ多く
蓄積できる容量を持つことが好ましいが、たとえば、１
０８個程度のＡＴＭセルが蓄積できる容量があればよ
い。
成され、ＡＴＭセルが入力された順序で出力される。ま
た、セル蓄積部１０２は、ＡＴＭセルをできるだけ多く
蓄積できる容量を持つことが好ましいが、たとえば、１
０８個程度のＡＴＭセルが蓄積できる容量があればよ
い。
【００１７】フレーム構築部１０３は、通常、論理素子
を組合わせたＬＳＩによって構成される。また、フレー
ム構築部１０３が、ＡＴＭアダプターションレイヤ（以
下、ＡＡＬと呼ぶ）とＴＣサブレイヤとの間にあって、
ＤＳ３フレームの構築に用いられる場合には、フレーム
構築部１０３は１９．４４Ｍｂｐｓ×８ビットの速度で
送られてくるＡＴＭセルを入力する入力部と、ＡＴＭセ
ルにオーバーヘッドと呼ばれる制御ビットを付加してＤ
Ｓ３フレームを形成し、５．５９２Ｍｂｐｓ×８ビット
の速度で出力する出力部とから構成される。このフレー
ム構築部１０３は、フレーム終端回路ＮＴＣ（Network
Termination Controller）、送信フレーマ、あるいは受
信フレーマとも呼ばれる。
を組合わせたＬＳＩによって構成される。また、フレー
ム構築部１０３が、ＡＴＭアダプターションレイヤ（以
下、ＡＡＬと呼ぶ）とＴＣサブレイヤとの間にあって、
ＤＳ３フレームの構築に用いられる場合には、フレーム
構築部１０３は１９．４４Ｍｂｐｓ×８ビットの速度で
送られてくるＡＴＭセルを入力する入力部と、ＡＴＭセ
ルにオーバーヘッドと呼ばれる制御ビットを付加してＤ
Ｓ３フレームを形成し、５．５９２Ｍｂｐｓ×８ビット
の速度で出力する出力部とから構成される。このフレー
ム構築部１０３は、フレーム終端回路ＮＴＣ（Network
Termination Controller）、送信フレーマ、あるいは受
信フレーマとも呼ばれる。
【００１８】セルフロー制御部１０４は、前記したよう
に、計数部１０５及び初期値設定部１０６から構成され
るが、計数部１０５はいわゆるカウンタを用いることが
できる。初期値設定部１０６には、このＡＴＭセルフロ
ー制御回路の全体の動作を制御するＣＰＵから直接初期
値を与えてもよい。また、初期値設定部１０６にディッ
プスイッチを用いることによって、外部から管理者等が
初期値を設定することもできる。計数部１０５は、所定
の数値をカウントした後に、一定時間だけパルス信号を
出力する。このパルス信号は、セル蓄積部１０２に与え
られるもので、ＡＴＭセルを読み出すための開始タイミ
ング信号（ＡＴＭセルの出力要求パルス信号とも呼ぶ）
である。開始タイミング信号は、前記したように、フレ
ーム構築部１０３が、ＡＴＭセルをフレームに変換する
のにかかる必要な時間以上の間隔を空けて出力される
が、この時間間隔は、計数部１０５のカウント値によっ
て決定される。
に、計数部１０５及び初期値設定部１０６から構成され
るが、計数部１０５はいわゆるカウンタを用いることが
できる。初期値設定部１０６には、このＡＴＭセルフロ
ー制御回路の全体の動作を制御するＣＰＵから直接初期
値を与えてもよい。また、初期値設定部１０６にディッ
プスイッチを用いることによって、外部から管理者等が
初期値を設定することもできる。計数部１０５は、所定
の数値をカウントした後に、一定時間だけパルス信号を
出力する。このパルス信号は、セル蓄積部１０２に与え
られるもので、ＡＴＭセルを読み出すための開始タイミ
ング信号（ＡＴＭセルの出力要求パルス信号とも呼ぶ）
である。開始タイミング信号は、前記したように、フレ
ーム構築部１０３が、ＡＴＭセルをフレームに変換する
のにかかる必要な時間以上の間隔を空けて出力される
が、この時間間隔は、計数部１０５のカウント値によっ
て決定される。
【００１９】たとえば、１９．４４Ｍｂｐｓ×８ビット
の速度で伝送されるＡＴＭアダプテーションレイヤ（Ａ
ＡＬ）のＡＴＭセルを、５．５９２Ｍｂｐｓ×８ビット
のＴＣサブレイヤにおけるＤＳ３フレーム・ＰＬＣＰフ
レームモードのフレームに変換する場合には、この開始
タイミング信号の出力時間間隔は、ＡＴＭセルの１８７
ビットサイクル以上の時間間隔にすることが好ましく、
特に、１８７ビットサイクルと１８６ビットサイクルと
が交互に繰り返されるような時間間隔で開始タイミング
信号を出力することが好ましい。
の速度で伝送されるＡＴＭアダプテーションレイヤ（Ａ
ＡＬ）のＡＴＭセルを、５．５９２Ｍｂｐｓ×８ビット
のＴＣサブレイヤにおけるＤＳ３フレーム・ＰＬＣＰフ
レームモードのフレームに変換する場合には、この開始
タイミング信号の出力時間間隔は、ＡＴＭセルの１８７
ビットサイクル以上の時間間隔にすることが好ましく、
特に、１８７ビットサイクルと１８６ビットサイクルと
が交互に繰り返されるような時間間隔で開始タイミング
信号を出力することが好ましい。
【００２０】また、１９．４４Ｍｂｐｓ×８ビットの速
度で伝送されるＡＴＭアダプテーションレイヤ（ＡＡ
Ｌ）のＡＴＭセルを、５．５９２Ｍｂｐｓ×８ビットの
ＴＣサブレイヤにおけるＤＳ３フレーム・ダイレクトマ
ッピングモードのフレームに変換する場合には、２０２
ビットサイクル以上にすることが好ましいが、特に２０
２ビットサイクルと２０３ビットサイクルとが交互に繰
り返されるような時間間隔で開始タイミング信号を出力
することが好ましい。選択部１０７は、いわゆるレジス
タ及びセレクタによって構成される。表示部１０８は、
視覚的にＡＴＭセルを認識できるものであればよいが、
たとえば、ＬＥＤを用いることができる。
度で伝送されるＡＴＭアダプテーションレイヤ（ＡＡ
Ｌ）のＡＴＭセルを、５．５９２Ｍｂｐｓ×８ビットの
ＴＣサブレイヤにおけるＤＳ３フレーム・ダイレクトマ
ッピングモードのフレームに変換する場合には、２０２
ビットサイクル以上にすることが好ましいが、特に２０
２ビットサイクルと２０３ビットサイクルとが交互に繰
り返されるような時間間隔で開始タイミング信号を出力
することが好ましい。選択部１０７は、いわゆるレジス
タ及びセレクタによって構成される。表示部１０８は、
視覚的にＡＴＭセルを認識できるものであればよいが、
たとえば、ＬＥＤを用いることができる。
【００２１】このように、この発明によれば、セルフロ
ー制御部１０４が生成する開始タイミング信号の発生時
間間隔を、フレーム構築部１０３がＡＴＭセルをフレー
ムに変換するのに必要な時間以上に設定しているので、
フレーム構築部１０３内部において、ＡＴＭセルの廃棄
を防止することができる。
ー制御部１０４が生成する開始タイミング信号の発生時
間間隔を、フレーム構築部１０３がＡＴＭセルをフレー
ムに変換するのに必要な時間以上に設定しているので、
フレーム構築部１０３内部において、ＡＴＭセルの廃棄
を防止することができる。
【００２２】また、ＤＳ３フレーム・ＰＬＣＰフレーム
モードとＤＳ３フレーム・ダイレクトマッピングモード
のそれぞれに対応する時間間隔で開始タイミング信号を
発生する２つの計数部をセルフロー制御部１０４に設
け、さらにどちらか一方の開始タイミング信号が出力さ
れるように選択部１０７を設けているので、ＡＴＭセル
フロー制御回路がどちらのモードで用いられても、フレ
ーム構築部１０３内部のＡＴＭセルの廃棄を防止するこ
とができ、さらにＡＴＭセルの伝送品質の向上を図るこ
とができる。また、表示部１０８を設けているので、外
部から管理者等が容易にＡＴＭセルのトラヒック量を確
認することができる。
モードとＤＳ３フレーム・ダイレクトマッピングモード
のそれぞれに対応する時間間隔で開始タイミング信号を
発生する２つの計数部をセルフロー制御部１０４に設
け、さらにどちらか一方の開始タイミング信号が出力さ
れるように選択部１０７を設けているので、ＡＴＭセル
フロー制御回路がどちらのモードで用いられても、フレ
ーム構築部１０３内部のＡＴＭセルの廃棄を防止するこ
とができ、さらにＡＴＭセルの伝送品質の向上を図るこ
とができる。また、表示部１０８を設けているので、外
部から管理者等が容易にＡＴＭセルのトラヒック量を確
認することができる。
【００２３】
【発明の実施の形態】以下、図に示す実施例に基づいて
この発明を詳述する。なお、この発明はこれによって限
定されるものではない。図１に、この発明のＡＴＭセル
フロー制御回路の一実施例の構成図を示す。ここで、フ
レーム終端回路ＮＴＣ１は、従来と同様に、ＡＡＬで生
成された１９．４４Ｍｂｐｓ×８ビットのＡＴＭセル
を、より低速の５．５９２Ｍｂｐｓ×８ビットのＤＳ３
レイヤのフレーム構造に変換するものである。
この発明を詳述する。なお、この発明はこれによって限
定されるものではない。図１に、この発明のＡＴＭセル
フロー制御回路の一実施例の構成図を示す。ここで、フ
レーム終端回路ＮＴＣ１は、従来と同様に、ＡＡＬで生
成された１９．４４Ｍｂｐｓ×８ビットのＡＴＭセル
を、より低速の５．５９２Ｍｂｐｓ×８ビットのＤＳ３
レイヤのフレーム構造に変換するものである。
【００２４】図２に、ＤＳ３レイヤのフレーム構造の説
明図を示す。ここで、ＤＳ３レイヤのフレーム構造をＤ
Ｓ３マルチフレームと呼ぶ。ＤＳ３マルチフレームは、
４７６０ビットで構成され、７つのＭ−ｓｕｂフレーム
（６８０ビット）に分割される。このＭ−ｓｕｂフレー
ムは、さらに８個のブロック（１ブロック＝８５ビッ
ト）に分割され、各ブロックの最初の１ビットはオーバ
ーヘッドビットと呼ばれ、残りの８４ビットはペイロー
ド部（Payload）と呼ばれる。
明図を示す。ここで、ＤＳ３レイヤのフレーム構造をＤ
Ｓ３マルチフレームと呼ぶ。ＤＳ３マルチフレームは、
４７６０ビットで構成され、７つのＭ−ｓｕｂフレーム
（６８０ビット）に分割される。このＭ−ｓｕｂフレー
ムは、さらに８個のブロック（１ブロック＝８５ビッ
ト）に分割され、各ブロックの最初の１ビットはオーバ
ーヘッドビットと呼ばれ、残りの８４ビットはペイロー
ド部（Payload）と呼ばれる。
【００２５】図２の“Ｘ”、“Ｐ”、“Ｍ０”、“Ｆ
０”、“Ｃ０”等で表されているオーバーヘッドビット
の部分は、位置情報、パリティ情報、アラーム情報やパ
リティフォーマットを示すものであり、それぞれビット
パターンが何を意味するか定義されている。ペイロード
部（Payload）は、伝送すべき画像や音声情報が挿入さ
れる部分である。ＮＴＣ１は、ＤＳ３マルチフレームを
受信する受信フレーマとして動作する場合は、オーバー
ヘッドビットの同期信号及びペイロード部の抽出を自動
的に行ない、ＤＳ３マルチフレームを送信する送信フレ
ーマとして動作する場合は、与えられるＡＴＭセルをペ
イロード部に挿入してＤＳ３マルチフレームあるいは次
に示すＰＬＣＰフレームを自動マッピングする。
０”、“Ｃ０”等で表されているオーバーヘッドビット
の部分は、位置情報、パリティ情報、アラーム情報やパ
リティフォーマットを示すものであり、それぞれビット
パターンが何を意味するか定義されている。ペイロード
部（Payload）は、伝送すべき画像や音声情報が挿入さ
れる部分である。ＮＴＣ１は、ＤＳ３マルチフレームを
受信する受信フレーマとして動作する場合は、オーバー
ヘッドビットの同期信号及びペイロード部の抽出を自動
的に行ない、ＤＳ３マルチフレームを送信する送信フレ
ーマとして動作する場合は、与えられるＡＴＭセルをペ
イロード部に挿入してＤＳ３マルチフレームあるいは次
に示すＰＬＣＰフレームを自動マッピングする。
【００２６】図３に、ＰＬＣＰフレーム構造の説明図を
示す。ＰＬＣＰフレームは、ＤＳ３マルチフレームの P
ayload 部にマッピングされるフレームであり、同図に
示すように、１２段のＡＴＭセルが挿入されたＰＬＣＰ
ペイロード部（５３バイト）と制御バイト部とから構成
される。制御バイト部は、ＰＬＣＰ同期バイト（Ａ１、
Ａ２）、ＰＯＩ、ＰＯＨにより構成される。ＮＴＣ１
は、受信フレーマとして動作する場合は、ＰＬＣＰ同期
バイト及びＰＯＩの検出と、ＰＯＨの抽出を自動的に行
う。また、ＮＴＣ１が送信フレーマとして動作する場合
は、ＰＬＣＰフレームの制御ビット部の設定を自動的に
行ない、ＤＳ３マルチフレームの中の Payload 部に挿
入されるＰＬＣＰフレームを生成する。
示す。ＰＬＣＰフレームは、ＤＳ３マルチフレームの P
ayload 部にマッピングされるフレームであり、同図に
示すように、１２段のＡＴＭセルが挿入されたＰＬＣＰ
ペイロード部（５３バイト）と制御バイト部とから構成
される。制御バイト部は、ＰＬＣＰ同期バイト（Ａ１、
Ａ２）、ＰＯＩ、ＰＯＨにより構成される。ＮＴＣ１
は、受信フレーマとして動作する場合は、ＰＬＣＰ同期
バイト及びＰＯＩの検出と、ＰＯＨの抽出を自動的に行
う。また、ＮＴＣ１が送信フレーマとして動作する場合
は、ＰＬＣＰフレームの制御ビット部の設定を自動的に
行ない、ＤＳ３マルチフレームの中の Payload 部に挿
入されるＰＬＣＰフレームを生成する。
【００２７】図１において、バッファ２は、ＡＡＬにお
いて生成されたＡＴＭセルを一定量蓄積するものであ
り、例えば、１０８個程度のＡＴＭセルを蓄積すること
ができる容量を持つ。また、ＡＴＭセルの出力要求パル
ス信号ＯＲＣＦがバッファ２に与えられると、バッファ
２から、ＡＴＭセルの先頭を示すパルス信号ＯＣＦＰ
と、ＡＴＭセル（出力データ：Ｄ０〜７）が出力され
る。
いて生成されたＡＴＭセルを一定量蓄積するものであ
り、例えば、１０８個程度のＡＴＭセルを蓄積すること
ができる容量を持つ。また、ＡＴＭセルの出力要求パル
ス信号ＯＲＣＦがバッファ２に与えられると、バッファ
２から、ＡＴＭセルの先頭を示すパルス信号ＯＣＦＰ
と、ＡＴＭセル（出力データ：Ｄ０〜７）が出力され
る。
【００２８】カウンタ３、４とフリップフロップ７は、
いわゆるセルフローコントローラＣＦＣを構成し、バッ
ファ２に対してＡＴＭセルの出力を要求するパルス信号
ＯＲＣＦを、所定のタイミングで生成するものである。
カウンタ３は初期値を０８ＢＨとする９ビットバイナリ
カウンタであり、カウンタ４は初期値を４６Ｈとする８
ビットバイナリカウンタである。これらの初期値は、デ
ィップスイッチを別途備えて、これによって管理者が設
定できるようにしてもよく、ＣＰＵ６が実行する制御プ
ログラムによってカウンタ３、４に設定されるようにし
てもよい。また、バッファ２、カウンタ３、４及びＮＴ
Ｃ１の入力部に与えられる１９．４４ＭＨｚのクロック
と、ＮＴＣ１の出力部とＰ／Ｓ変換回路８に与えられる
５．５９２ＭＨｚのクロックは、水晶発振器又はクロッ
ク生成用ＩＣによって生成される。
いわゆるセルフローコントローラＣＦＣを構成し、バッ
ファ２に対してＡＴＭセルの出力を要求するパルス信号
ＯＲＣＦを、所定のタイミングで生成するものである。
カウンタ３は初期値を０８ＢＨとする９ビットバイナリ
カウンタであり、カウンタ４は初期値を４６Ｈとする８
ビットバイナリカウンタである。これらの初期値は、デ
ィップスイッチを別途備えて、これによって管理者が設
定できるようにしてもよく、ＣＰＵ６が実行する制御プ
ログラムによってカウンタ３、４に設定されるようにし
てもよい。また、バッファ２、カウンタ３、４及びＮＴ
Ｃ１の入力部に与えられる１９．４４ＭＨｚのクロック
と、ＮＴＣ１の出力部とＰ／Ｓ変換回路８に与えられる
５．５９２ＭＨｚのクロックは、水晶発振器又はクロッ
ク生成用ＩＣによって生成される。
【００２９】フリップフロップ７は、カウンタ４のＣＯ
端子から出力されるパルス信号の整形を行うためのもの
である。ここで、カウンタ３、４及びフリップフロップ
７には、１９．４４ＭＨｚのクロックが与えられ、カウ
ンタ４はＡＴＭセルの１８６バイトサイクルをカウント
するものであり、カウンタ３はＡＴＭセルの３７３バイ
トサイクルをカウントするものである。
端子から出力されるパルス信号の整形を行うためのもの
である。ここで、カウンタ３、４及びフリップフロップ
７には、１９．４４ＭＨｚのクロックが与えられ、カウ
ンタ４はＡＴＭセルの１８６バイトサイクルをカウント
するものであり、カウンタ３はＡＴＭセルの３７３バイ
トサイクルをカウントするものである。
【００３０】また、カウンタ３のＣＯ端子の出力をカウ
ンタ４のイネーブル端子（ＥＮＢＬ）に入力している
が、これによりカウンタ４から出力される出力要求パル
ス信号のタイミングを１８６バイトサイクルと１８７バ
イトサイクルの２通りとし、しかも、この２通りのサイ
クルが交互になるようにしている。
ンタ４のイネーブル端子（ＥＮＢＬ）に入力している
が、これによりカウンタ４から出力される出力要求パル
ス信号のタイミングを１８６バイトサイクルと１８７バ
イトサイクルの２通りとし、しかも、この２通りのサイ
クルが交互になるようにしている。
【００３１】ＤＰ−ＲＡＭ５は、ＮＴＣ１内におけるＡ
ＴＭセルの入力量などの統計情報を記憶するメモリであ
る。ＣＰＵ６は、ＤＰ−ＲＡＭ５に記憶された統計情報
に基づいてバッファ２に対してＡＡＬでのＡＴＭセルの
トラヒックを制御するものである。Ｐ／Ｓ変換回路８
は、ＮＴＣ１から出力されるＤＳ３フレームデータをパ
ラレルからシリアルへ変換する回路であり、Ｂ／Ｕ変換
回路９は、ユニポーラ信号をバイポーラ信号に変換する
回路であり、同軸コネクタ１０は、ＤＳ３レイヤの物理
的インタフェースである。
ＴＭセルの入力量などの統計情報を記憶するメモリであ
る。ＣＰＵ６は、ＤＰ−ＲＡＭ５に記憶された統計情報
に基づいてバッファ２に対してＡＡＬでのＡＴＭセルの
トラヒックを制御するものである。Ｐ／Ｓ変換回路８
は、ＮＴＣ１から出力されるＤＳ３フレームデータをパ
ラレルからシリアルへ変換する回路であり、Ｂ／Ｕ変換
回路９は、ユニポーラ信号をバイポーラ信号に変換する
回路であり、同軸コネクタ１０は、ＤＳ３レイヤの物理
的インタフェースである。
【００３２】図４に、図１に示したＡＴＭセルフロー制
御回路のタイムチャートを示す。１９．４４ＭＨｚのク
ロックに同期して、出力要求パルス信号ＯＲＣＦが、１
８６バイトサイクル又は１８７バイトサイクルでフリッ
プフロップ７から出力され、バッファ２に入力される。
バッファ２は、このＯＲＣＦを受けて、蓄積されている
ＡＴＭセルと、このＡＴＭセルの先頭を示すパルス信号
ＯＣＦＰを出力する。このとき、セル先頭パルス信号Ｏ
ＣＦＰも１８６バイトサイクル又は１８７バイトサイク
ルで出力されるため、５３バイト長のＡＴＭセルが出力
されるＤ０〜Ｄ７端子からは何も出力されないアイドル
期間が設けられることになる。すなわち、ＮＴＣ１内部
でセル破棄が起こらない程度の速さでバッファ２からＡ
ＴＭセルが順次読み出され、ＮＴＣ１のＴＸＤ０〜ＴＸ
Ｄ７端子に入力される。
御回路のタイムチャートを示す。１９．４４ＭＨｚのク
ロックに同期して、出力要求パルス信号ＯＲＣＦが、１
８６バイトサイクル又は１８７バイトサイクルでフリッ
プフロップ７から出力され、バッファ２に入力される。
バッファ２は、このＯＲＣＦを受けて、蓄積されている
ＡＴＭセルと、このＡＴＭセルの先頭を示すパルス信号
ＯＣＦＰを出力する。このとき、セル先頭パルス信号Ｏ
ＣＦＰも１８６バイトサイクル又は１８７バイトサイク
ルで出力されるため、５３バイト長のＡＴＭセルが出力
されるＤ０〜Ｄ７端子からは何も出力されないアイドル
期間が設けられることになる。すなわち、ＮＴＣ１内部
でセル破棄が起こらない程度の速さでバッファ２からＡ
ＴＭセルが順次読み出され、ＮＴＣ１のＴＸＤ０〜ＴＸ
Ｄ７端子に入力される。
【００３３】次にＮＴＣ１では、入力されたＡＴＭセル
に“Ｘ”や“Ｆ１”で表されるオーバヘッドビットを付
加してＤＳ３フレームを生成し、５．５９２ＭＨｚのク
ロックに同期させて、このＤＳ３フレームを順次ＴＤ０
〜ＴＤ７端子から出力する。このように、ＮＴＣ１に入
力されるＡＴＭセルの書込みクロックの速さと、ＮＴＣ
１から出力されるＤＳ３フレームの読出しクロックの速
さと、ＡＴＭセルのセル長等によって、ＡＴＭセルを読
み出す際のアイドル期間を設定するので、ＮＴＣ内部で
のセル廃棄が起こらないようにすることができる。
に“Ｘ”や“Ｆ１”で表されるオーバヘッドビットを付
加してＤＳ３フレームを生成し、５．５９２ＭＨｚのク
ロックに同期させて、このＤＳ３フレームを順次ＴＤ０
〜ＴＤ７端子から出力する。このように、ＮＴＣ１に入
力されるＡＴＭセルの書込みクロックの速さと、ＮＴＣ
１から出力されるＤＳ３フレームの読出しクロックの速
さと、ＡＴＭセルのセル長等によって、ＡＴＭセルを読
み出す際のアイドル期間を設定するので、ＮＴＣ内部で
のセル廃棄が起こらないようにすることができる。
【００３４】上記した実施例では、このようなアイドル
期間を設けるために、出力要求パルス信号ＯＲＣＦの出
力間隔を１８６バイトサイクル又は１８７バイトサイク
ルとし、かつこの２つのサイクルを交互に繰り返すよう
に設定したが、以下に、このような設定値を用いた根拠
を示す。図５は、この実施例におけるクロックとＡＴＭ
セルフローとの関係の概要を示す概略構成図である。こ
こで、前記したように、バッファ２からセルフローコン
トローラＣＦＣを経由してＮＴＣ１の入力部へ至る経路
では、１９．４４ＭＨｚのクロックに同期したＡＴＭセ
ルが８ビットパラレルデータとして流される。また、Ｎ
ＴＣ１の出力部からＰ／Ｓ変換回路８へ至る経路では、
５．５９２ＭＨｚのクロックに同期したＤＳ３フレーム
が８ビットパラレルデータとして流される。
期間を設けるために、出力要求パルス信号ＯＲＣＦの出
力間隔を１８６バイトサイクル又は１８７バイトサイク
ルとし、かつこの２つのサイクルを交互に繰り返すよう
に設定したが、以下に、このような設定値を用いた根拠
を示す。図５は、この実施例におけるクロックとＡＴＭ
セルフローとの関係の概要を示す概略構成図である。こ
こで、前記したように、バッファ２からセルフローコン
トローラＣＦＣを経由してＮＴＣ１の入力部へ至る経路
では、１９．４４ＭＨｚのクロックに同期したＡＴＭセ
ルが８ビットパラレルデータとして流される。また、Ｎ
ＴＣ１の出力部からＰ／Ｓ変換回路８へ至る経路では、
５．５９２ＭＨｚのクロックに同期したＤＳ３フレーム
が８ビットパラレルデータとして流される。
【００３５】ＮＴＣ１の入力部と出力部におけるクロッ
クの差を吸収できるようなアイドル期間を設けてバッフ
ァ２からＡＴＭセルを読み出すようにすれば、ＮＴＣ１
内部でのセル廃棄を防止することができる。このアイド
ル期間、すなわちＡＴＭセルを読み出す時間間隔は次の
ようにして求められる。
クの差を吸収できるようなアイドル期間を設けてバッフ
ァ２からＡＴＭセルを読み出すようにすれば、ＮＴＣ１
内部でのセル廃棄を防止することができる。このアイド
ル期間、すなわちＡＴＭセルを読み出す時間間隔は次の
ようにして求められる。
【００３６】クロック１９．４４ＭＨｚと５．５９２Ｍ
Ｈｚとの関係は、次式で与えられる。 ５．５９２（ＭＨｚ）×２３３＝１９．４４（ＭＨｚ）
×８１０ この式により、１９．４４（ＭＨｚ）の整数倍となる、
ＮＴＣの出力部におけるＤＳ３フレームのセル数は、２
３３×５３（バイト）×８４（ビット）＝１０３７３１
６（バイト）＝１９５７２（セル）となる。ここで、１
つのＡＴＭセルのセル長は５３（バイト）である。ま
た、ＤＳ３レイヤの１ブロックの長さは８５ビットであ
り、このうちＡＴＭセルが挿入されるペイロード部分は
８４ビットである。
Ｈｚとの関係は、次式で与えられる。 ５．５９２（ＭＨｚ）×２３３＝１９．４４（ＭＨｚ）
×８１０ この式により、１９．４４（ＭＨｚ）の整数倍となる、
ＮＴＣの出力部におけるＤＳ３フレームのセル数は、２
３３×５３（バイト）×８４（ビット）＝１０３７３１
６（バイト）＝１９５７２（セル）となる。ここで、１
つのＡＴＭセルのセル長は５３（バイト）である。ま
た、ＤＳ３レイヤの１ブロックの長さは８５ビットであ
り、このうちＡＴＭセルが挿入されるペイロード部分は
８４ビットである。
【００３７】したがって、ＮＴＣ１の出力部において１
９５７２個のＡＴＭセルを送信するのに必要な時間は、 ２３３×５３（バイト）×８（ビット）×８５（ビッ
ト）×（５．５９２×１０-6）≒１．５０１６６６７
（秒） となる。この送信に必要な時間で読み出されるセルのビ
ット数は、 １．５０１６６６７÷（１９．４４×１０-6）≒２９１
９２４００（ビット） すなわち、２９１９２４００÷８＝３６４９０５０（バ
イト）である。
９５７２個のＡＴＭセルを送信するのに必要な時間は、 ２３３×５３（バイト）×８（ビット）×８５（ビッ
ト）×（５．５９２×１０-6）≒１．５０１６６６７
（秒） となる。この送信に必要な時間で読み出されるセルのビ
ット数は、 １．５０１６６６７÷（１９．４４×１０-6）≒２９１
９２４００（ビット） すなわち、２９１９２４００÷８＝３６４９０５０（バ
イト）である。
【００３８】したがって、１９５７２個のＡＴＭセル
を、１９．４４ＭＨｚのクロックの速さでＮＴＣ１の入
力部に入力するためには、３６４９０５０（バイト）÷
１９５７２（セル）≒１８６．４４２３６６６７（バイ
ト）ごとにＡＴＭセルの読出しを行えばよい。ただし、
ＮＴＣ１内部におけるＤＳ３フレームの構築時間も考慮
する必要があり、さらに、上記の読み出しサイクル（１
８６．４４２３６６６７）は整数倍ではないので、セル
フローコントローラＣＦＣで調整する必要がある。
を、１９．４４ＭＨｚのクロックの速さでＮＴＣ１の入
力部に入力するためには、３６４９０５０（バイト）÷
１９５７２（セル）≒１８６．４４２３６６６７（バイ
ト）ごとにＡＴＭセルの読出しを行えばよい。ただし、
ＮＴＣ１内部におけるＤＳ３フレームの構築時間も考慮
する必要があり、さらに、上記の読み出しサイクル（１
８６．４４２３６６６７）は整数倍ではないので、セル
フローコントローラＣＦＣで調整する必要がある。
【００３９】たとえば、１８６バイトサイクルと１８７
バイトサイクルを繰り返すことが考えられる。ここで、
１８７（バイトサイクル）×８６５８（セル）＝１６１
９０４６（バイト） １８６（バイトサイクル）×（１９５７２−８６５８セ
ル）＝２０３０００４（バイト） １６１９０４６＋２０３０００４＝３６４９０５０（バ
イト） という関係式が成り立つ。また、８６５８（セル）＝１
４４３×６、１９５７２−８６５８＝１０９１４（セ
ル）＝１８１９×６と表すことができ、１８１９−１４
４３＝３７６である。
バイトサイクルを繰り返すことが考えられる。ここで、
１８７（バイトサイクル）×８６５８（セル）＝１６１
９０４６（バイト） １８６（バイトサイクル）×（１９５７２−８６５８セ
ル）＝２０３０００４（バイト） １６１９０４６＋２０３０００４＝３６４９０５０（バ
イト） という関係式が成り立つ。また、８６５８（セル）＝１
４４３×６、１９５７２−８６５８＝１０９１４（セ
ル）＝１８１９×６と表すことができ、１８１９−１４
４３＝３７６である。
【００４０】すなわち、バッファ２からのＡＴＭセルの
読出しに関して、１８６バイトサイクルと１８７バイト
サイクルを１４４３回繰り返し、かつ１８６バイトサイ
クルを単に３７６回繰り返すようにすれば、前記した必
要な時間が確保できることになる。あるいは、まず１８
６バイトサイクルを３７６回繰り返し、その後に１８６
バイトサイクルと１８７バイトサイクルを１４４３回交
互に繰り返すようにしてもよい。
読出しに関して、１８６バイトサイクルと１８７バイト
サイクルを１４４３回繰り返し、かつ１８６バイトサイ
クルを単に３７６回繰り返すようにすれば、前記した必
要な時間が確保できることになる。あるいは、まず１８
６バイトサイクルを３７６回繰り返し、その後に１８６
バイトサイクルと１８７バイトサイクルを１４４３回交
互に繰り返すようにしてもよい。
【００４１】図６は、この読出しサイクルの様子を模式
的に示した説明図である。このようにすればＮＴＣ１内
でのセル廃棄が生じることはなく、最も効率よくＡＴＭ
セルを読み出すことが可能である。しかし、以上のよう
なサイクルを行えば理想的であるが、１８６バイトサイ
クルだけを３７６回カウントして読み出し、さらに１８
６バイトと１８７バイトのサイクルを交互に繰り返すよ
うな回路を作ると、ハード構成が複雑となる。ＮＴＣ１
は通常ＬＳＩによって構成されるため、できるだけハー
ド構成を容易にする必要がある。
的に示した説明図である。このようにすればＮＴＣ１内
でのセル廃棄が生じることはなく、最も効率よくＡＴＭ
セルを読み出すことが可能である。しかし、以上のよう
なサイクルを行えば理想的であるが、１８６バイトサイ
クルだけを３７６回カウントして読み出し、さらに１８
６バイトと１８７バイトのサイクルを交互に繰り返すよ
うな回路を作ると、ハード構成が複雑となる。ＮＴＣ１
は通常ＬＳＩによって構成されるため、できるだけハー
ド構成を容易にする必要がある。
【００４２】そこで、ＮＴＣ１内部でのセル廃棄が生じ
ずに、できるだけ効率よくＡＴＭセルを読み出し、なお
かつ、ハード構成を容易とするためには１８６バイトサ
イクルと１８７バイトサイクルを交互に連続的に繰り返
すようにすることが考えられる。図１に示した実施例で
は、バッファ２からのＡＴＭセルの読み出しを１８６バ
イトサイクルと１８７バイトサイクルを交互に繰り返す
ようにした構成を示している。なお、理論的には、ＤＳ
３フレームにおける情報伝送容量は、５．５９２×８×
（８４／８５）＝４４．２０９６９４１２（Ｍｂｐｓ）
であるが、１８６バイトサイクルと１８７バイトサイク
ルを交互に繰り返した場合の情報伝送容量は、 １９．４４×（５３／１８６．５）×８＝４４．１９６
０３２１７（Ｍｂｐｓ） であり、理論値よりわずかに低くなるだけである。
ずに、できるだけ効率よくＡＴＭセルを読み出し、なお
かつ、ハード構成を容易とするためには１８６バイトサ
イクルと１８７バイトサイクルを交互に連続的に繰り返
すようにすることが考えられる。図１に示した実施例で
は、バッファ２からのＡＴＭセルの読み出しを１８６バ
イトサイクルと１８７バイトサイクルを交互に繰り返す
ようにした構成を示している。なお、理論的には、ＤＳ
３フレームにおける情報伝送容量は、５．５９２×８×
（８４／８５）＝４４．２０９６９４１２（Ｍｂｐｓ）
であるが、１８６バイトサイクルと１８７バイトサイク
ルを交互に繰り返した場合の情報伝送容量は、 １９．４４×（５３／１８６．５）×８＝４４．１９６
０３２１７（Ｍｂｐｓ） であり、理論値よりわずかに低くなるだけである。
【００４３】以上のように、この実施例は、セルフロー
コントローラ（ＣＦＣ）を、ＮＴＣ１内部でセル廃棄が
生じないようなタイミングで、バッファ２からＡＴＭセ
ルを読み出すＯＲＣＦ信号を生成するカウンタ（３、
４）によって構成するようにしたものである。このよう
な構成を備えることによって、適切なアイドル期間を保
ってＡＴＭセルがバッファ２から読み出されてＮＴＣ１
へ入力されるため、ＮＴＣ１内部でのセル廃棄の発生を
防止できる。
コントローラ（ＣＦＣ）を、ＮＴＣ１内部でセル廃棄が
生じないようなタイミングで、バッファ２からＡＴＭセ
ルを読み出すＯＲＣＦ信号を生成するカウンタ（３、
４）によって構成するようにしたものである。このよう
な構成を備えることによって、適切なアイドル期間を保
ってＡＴＭセルがバッファ２から読み出されてＮＴＣ１
へ入力されるため、ＮＴＣ１内部でのセル廃棄の発生を
防止できる。
【００４４】図７に、この発明のＡＴＭセルフロー制御
回路における第２の実施例を示す。ここでは、図１の実
施例とは、２種類の読出しタイミングを生成するカウン
タを設ける点と、これらのカウンタによって出力される
ＯＲＣＦ信号のうち一方を選択するためのレジスタ群を
設ける点が異なる。図７において、３、４は図１に示し
たカウンタと同じものであり、ＤＳ３レイヤのフレーム
をそのまま生成する場合（ＤＳ３フレーム・ダイレクト
マッピングモードと呼ぶ）に用いられるものである。ま
た、３’、４’は、ＮＴＣ１がＤＳ３フレームに対して
さらにＰＬＣＰフレームを生成する場合（ＤＳ３フレー
ム・ＰＬＣＰフレームモードと呼ぶ）に用いられるもの
である。ここで、９ビットバイナリカウンタ３’に与え
る初期値は０６ＢＨであり、８ビットバイナリカウンタ
４’に与える初期値は３６Ｈである。
回路における第２の実施例を示す。ここでは、図１の実
施例とは、２種類の読出しタイミングを生成するカウン
タを設ける点と、これらのカウンタによって出力される
ＯＲＣＦ信号のうち一方を選択するためのレジスタ群を
設ける点が異なる。図７において、３、４は図１に示し
たカウンタと同じものであり、ＤＳ３レイヤのフレーム
をそのまま生成する場合（ＤＳ３フレーム・ダイレクト
マッピングモードと呼ぶ）に用いられるものである。ま
た、３’、４’は、ＮＴＣ１がＤＳ３フレームに対して
さらにＰＬＣＰフレームを生成する場合（ＤＳ３フレー
ム・ＰＬＣＰフレームモードと呼ぶ）に用いられるもの
である。ここで、９ビットバイナリカウンタ３’に与え
る初期値は０６ＢＨであり、８ビットバイナリカウンタ
４’に与える初期値は３６Ｈである。
【００４５】ＤＳ３レイヤにおいて、図３に示すような
ＰＬＣＰフレームを構築した場合の情報伝送容量は、４
０．７０４（Ｍｂｐｓ）となるので、ＤＳ３フレーム・
ダイレクトマッピングモードよりもフレーム構築に時間
がかかることになり、ＡＴＭフレームの読出しのために
さらに長いアイドル時間を設ける必要がある。ＰＬＣＰ
フレームの構築をサポートした場合は、前記したのと同
様の理論的計算により、２０２バイトサイクルと２０３
バイトサイクルでＡＴＭセルを読み出せばよいことがわ
かる。前記したカウンタ３’、４’の初期値は、この読
出しサイクルを作り出すために設定された値である。
ＰＬＣＰフレームを構築した場合の情報伝送容量は、４
０．７０４（Ｍｂｐｓ）となるので、ＤＳ３フレーム・
ダイレクトマッピングモードよりもフレーム構築に時間
がかかることになり、ＡＴＭフレームの読出しのために
さらに長いアイドル時間を設ける必要がある。ＰＬＣＰ
フレームの構築をサポートした場合は、前記したのと同
様の理論的計算により、２０２バイトサイクルと２０３
バイトサイクルでＡＴＭセルを読み出せばよいことがわ
かる。前記したカウンタ３’、４’の初期値は、この読
出しサイクルを作り出すために設定された値である。
【００４６】図７のセレクタ（ＳＥＬ）１１は、これら
のカウンタ（４、４’）から出力されるＯＲＣＦ信号の
うち、一方を選択するためのものであり、この出力はフ
リップフロップ７に入力される。またレジスタ群１２
は、ＣＰＵ６からの命令により設定され、セレクタ１１
の切り替え信号をセレクタ１１へ送出するものである。
なお、カウンタ４及び４’から出力されるタイミング信
号（ＯＲＣＦ）のどちらか一方を選択するために、セレ
クタ１１の代わりにディップスイッチを設けて、管理者
等が外部から設定できるようにしてもよい。
のカウンタ（４、４’）から出力されるＯＲＣＦ信号の
うち、一方を選択するためのものであり、この出力はフ
リップフロップ７に入力される。またレジスタ群１２
は、ＣＰＵ６からの命令により設定され、セレクタ１１
の切り替え信号をセレクタ１１へ送出するものである。
なお、カウンタ４及び４’から出力されるタイミング信
号（ＯＲＣＦ）のどちらか一方を選択するために、セレ
クタ１１の代わりにディップスイッチを設けて、管理者
等が外部から設定できるようにしてもよい。
【００４７】以上の実施例において、図１では、ＤＳ３
レイヤのフレームを構築する場合にセル廃棄が生じない
タイミング信号（出力要求パルス信号ＯＲＣＦ）を発生
する回路例を示し、図７では、ＤＳ３レイヤのフレーム
に対してダイレクトマッピングモードとＰＬＣＰフレー
ムモードの両方をサポートしてセル廃棄が生じることの
ないタイミング信号ＯＲＣＦを発生する回路例を示し
た。なお、図１の実施例において、カウンタ３及び４の
初期値をそれぞれ０６ＢＨと３６Ｈとすることによっ
て、ＤＳ３フレーム・ＰＬＣＰフレームモードのみをサ
ポートするＡＴＭセルフロー制御回路を容易に構成する
ことが可能である。
レイヤのフレームを構築する場合にセル廃棄が生じない
タイミング信号（出力要求パルス信号ＯＲＣＦ）を発生
する回路例を示し、図７では、ＤＳ３レイヤのフレーム
に対してダイレクトマッピングモードとＰＬＣＰフレー
ムモードの両方をサポートしてセル廃棄が生じることの
ないタイミング信号ＯＲＣＦを発生する回路例を示し
た。なお、図１の実施例において、カウンタ３及び４の
初期値をそれぞれ０６ＢＨと３６Ｈとすることによっ
て、ＤＳ３フレーム・ＰＬＣＰフレームモードのみをサ
ポートするＡＴＭセルフロー制御回路を容易に構成する
ことが可能である。
【００４８】また、バッファ２からＮＴＣへ読み出され
るＡＴＭセルのトラヒックを外部で確認できるようにす
るために、ＬＥＤ等の表示部を設けることが好ましい。
図８に、図１の実施例に対してＬＥＤを付加した回路例
を示す。ここで、ＡＴＭセルの先頭を示すパルス信号Ｏ
ＣＦＰを、初期値４５Ｈの８ビットバイナリカウンタ１
３のロード端子に入力し、このＯＣＦＰ信号をトリガと
してＬＥＤを点灯させ、ＡＴＭセルのセル長分だけカウ
ンタした後にＬＥＤを消灯させている。すなわち、ＡＴ
Ｍセルがバッファ２から読み出されている間だけ、ＬＥ
Ｄを点灯させることによって、容易に管理者等がＡＴＭ
セルのトラヒックを確認することができる。
るＡＴＭセルのトラヒックを外部で確認できるようにす
るために、ＬＥＤ等の表示部を設けることが好ましい。
図８に、図１の実施例に対してＬＥＤを付加した回路例
を示す。ここで、ＡＴＭセルの先頭を示すパルス信号Ｏ
ＣＦＰを、初期値４５Ｈの８ビットバイナリカウンタ１
３のロード端子に入力し、このＯＣＦＰ信号をトリガと
してＬＥＤを点灯させ、ＡＴＭセルのセル長分だけカウ
ンタした後にＬＥＤを消灯させている。すなわち、ＡＴ
Ｍセルがバッファ２から読み出されている間だけ、ＬＥ
Ｄを点灯させることによって、容易に管理者等がＡＴＭ
セルのトラヒックを確認することができる。
【００４９】
【発明の効果】この発明によれば、セルフロー制御部が
生成する開始タイミング信号の発生時間間隔を、フレー
ム構築部がＡＴＭセルをフレームに変換するのに必要な
時間以上に設定しているので、フレーム構築部の内部に
おいて、ＡＴＭセルの廃棄を防止することができる。
生成する開始タイミング信号の発生時間間隔を、フレー
ム構築部がＡＴＭセルをフレームに変換するのに必要な
時間以上に設定しているので、フレーム構築部の内部に
おいて、ＡＴＭセルの廃棄を防止することができる。
【図１】この発明のＡＴＭセルフロー制御回路の一実施
例の構成図である。
例の構成図である。
【図２】ＤＳ３レイヤにおけるＤＳ３マルチフレーム構
成の説明図である。
成の説明図である。
【図３】ＤＳ３マルチフレームに対するＰＬＣＰフレー
ムの構成説明図である。
ムの構成説明図である。
【図４】この発明のＡＴＭセルフロー制御回路のタイム
チャートである。
チャートである。
【図５】この発明のＡＴＭセルフロー制御回路の一実施
例の概略構成図である。
例の概略構成図である。
【図６】この発明の読み出しサイクルを模式的に示した
説明図である。
説明図である。
【図７】この発明のＡＴＭセルフロー制御回路の第２実
施例の構成図である。
施例の構成図である。
【図８】図１の実施例において、トラヒック確認用のＬ
ＥＤを付加した回路例である。
ＥＤを付加した回路例である。
【図９】従来におけるＡＴＭセルフロー制御回路であ
る。
る。
【図１０】この発明の基本構成ブロック図である。
１．フレーム終端回路（ＮＴＣ） ２．バッファ ３、３’．９ビットバイナリカウンタ ４、４’．８ビットバイナリカウンタ ５．ＤＰ−ＲＡＭ ６．ＣＰＵ ７．フリップフロップ ８．Ｐ／Ｓ変換回路 ９．Ｂ／Ｕ変換回路 １０．同軸コネクタ １１．セレクタ １２．レジスタ群 １３．８ビットバイナリカウンタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−244129（ＪＰ，Ａ) 特開 平５−219099（ＪＰ，Ａ) 特開 平６−164530（ＪＰ，Ａ) 特開 平３−250828（ＪＰ，Ａ) 特開 平６−209331（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28
Claims (4)
- 【請求項１】 ＡＴＭセルを蓄積するセル蓄積部と、 セル蓄積部からＡＴＭセルを読み出すための開始タイミ
ング信号をセル蓄積部へ与えるセルフロー制御部と、 前記開始タイミング信号に基づいてセル蓄積部から読み
出されたＡＴＭセルを、通信回線に伝送されるフレーム
に変換するフレーム構築部とを備え、前記セルフロー制御部が、初期値設定部と、初期値設定
部で設定された初期値に基づいて前記開始タイミング信
号を生成する計数部とからなり、 前記セル蓄積部から読み出されるＡＴＭセルが、１９．
４４Ｍｂｐｓ×８ビットの速度で読み出されるＡＴＭア
ダプテーションレイヤのＡＴＭセルであり、 前記フレーム構築部で変換されるフレームが、５．５９
２Ｍｂｐｓ×８ビットの速度で伝送されるＴＣサブレイ
ヤフレームであり、 前記ＴＣサブレイヤフレームがＤＳ３フレーム・ＰＬＣ
Ｐフレームモードのフレームである場合に、 前記初期値設定部が、前記開始タイミング信号の発生時
間間隔がＤＳ３フレーム・ＰＬＣＰフレームモードのＴ
Ｃサブレイヤフレームを構築するのに必要な時間以上と
なるように、計数部の初期値を設定することを特徴とす
るＡＴＭセルフロー制御回路。 - 【請求項２】 ＡＴＭセルを蓄積するセル蓄積部と、 セル蓄積部からＡＴＭセルを読み出すための開始タイミ
ング信号をセル蓄積部へ与えるセルフロー制御部と、 前記開始タイミング信号に基づいてセル蓄積部から読み
出されたＡＴＭセルを、通信回線に伝送されるフレーム
に変換するフレーム構築部とを備え、 前記セルフロー制御部が、初期値設定部と、初期値設定
部で設定された初期値に基づいて前記開始タイミング信
号を生成する計数部とからなり、 前記セル蓄積部から読み出されるＡＴＭセルが、１９．
４４Ｍｂｐｓ×８ビットの速度で読み出されるＡＴＭア
ダプテーションレイヤのＡＴＭセルであり、 前記フレーム構築部で変換されるフレームが、５．５９
２Ｍｂｐｓ×８ビットの速度で伝送されるＴＣサブレイ
ヤフレームであり、 前記ＴＣサブレイヤフレームがＤＳ３フレーム・ダイレ
クトマッピングモードのフレームである場合に、 前記初期値設定部が、前記開始タイミング信号の発生時
間間隔がＤＳ３フレーム・ダイレクトマッピングモード
のＴＣサブレイヤフレームを構築するのに必要な時間以
上となるように、計数部の初期値を設定することを特徴
とするＡＴＭセルフロー制御回路。 - 【請求項３】 ＡＴＭセルを蓄積するセル蓄積部と、 セル蓄積部からＡＴＭセルを読み出すための開始タイミ
ング信号をセル蓄積部へ与えるセルフロー制御部と、 前記開始タイミング信号に基づいてセル蓄積部から読み
出されたＡＴＭセルを、通信回線に伝送されるフレーム
に変換するフレーム構築部とを備え、 前記セルフロー制御部が、 前記開始タイミング信号の発生時間間隔を、ＤＳ３フレ
ーム・ＰＬＣＰフレームモードのＴＣサブレイヤフレー
ムを構築するのに必要な時間以上とするための初期値を
設定する第１初期値設定部と、その初期値に基づいて前
記開始タイミング信号を生成する第１計数部と、 前記開始タイミング信号の発生時間間隔を、ＤＳ３フレ
ーム・ダイレクトマッピングモードのＴＣサブレイヤフ
レームを構築するのに必要な時間以上とするための初期
値を設定する第２初期値設定部と、その初期値に基づい
て前記開始タイミング信号を生成する第２計数部とから
なり、 前記セル蓄積部から読み出されるＡＴＭセルが、１９．
４４Ｍｂｐｓ×８ビットの速度で読み出されるＡＴＭア
ダプテーションレイヤのＡＴＭセルであり、 前記フレーム構築部で変換されるフレームが、５．５９
２Ｍｂｐｓ×８ビットの速度で伝送されるＴＣサブレイ
ヤフレームであり、 第１計数部によって生成される開始タイミング信号か又
は第２計数部によって生成される開始タイミング信号の
うち、どちらか一方を選択してセル蓄積部に与える選択
部をさらに備えたことを特徴とする請求項２記載のＡＴ
Ｍセルフロー制御回路。 - 【請求項４】 ＡＴＭセルが前記セル蓄積部から読み出
されていることを認 識することのできる表示部を、さら
に備えたことを特徴とする請求項１から３のいずれかに
記載したＡＴＭセルフロー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115895A JP3148110B2 (ja) | 1995-09-28 | 1995-09-28 | Ａｔｍセルフロー制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115895A JP3148110B2 (ja) | 1995-09-28 | 1995-09-28 | Ａｔｍセルフロー制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993264A JPH0993264A (ja) | 1997-04-04 |
| JP3148110B2 true JP3148110B2 (ja) | 2001-03-19 |
Family
ID=17218543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25115895A Expired - Fee Related JP3148110B2 (ja) | 1995-09-28 | 1995-09-28 | Ａｔｍセルフロー制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148110B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766813B1 (en) | 2000-08-01 | 2004-07-27 | Board Of Regents, The University Of Texas System | Apparatus and method for cleaning a wafer |
-
1995
- 1995-09-28 JP JP25115895A patent/JP3148110B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766813B1 (en) | 2000-08-01 | 2004-07-27 | Board Of Regents, The University Of Texas System | Apparatus and method for cleaning a wafer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0993264A (ja) | 1997-04-04 |
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