JP3148929B2 - 書込み可能分散型非揮発性アナログ基準システムとアナログ信号記録再生方法 - Google Patents

書込み可能分散型非揮発性アナログ基準システムとアナログ信号記録再生方法

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Description

【発明の詳細な説明】 発明の背景 1. 発明の分野 本発明は集積回路アナログ記憶装置分野に関する。
2. 従来技術 米国特許4,890,259号に記載されているようなアナロ
グ記憶装置には、二重の複数のサンプルホールド回路が
組み込まれている。このアーキテクチャは一連のおそら
く何百もの高電圧書込み及び比較段階を反復する必要の
あるアナログ記録操作を順番に行うのに必要な時間間隔
を作るために開発された。複数のサンプルホールド回路
を、例えば異なる時に各々のノードがロードされた100
のサンプルホールド・ノードと共に使用する結果、実際
的な問題が生じる。問題は、各々のサンプルホールド・
ノードに蓄積された電圧は非揮発性アレィに蓄積する前
に放電する時間が異なっているということである。各々
のノードは漏れ電流があるので、各々のノードはその電
圧値がアレィに蓄積される前に異なる量を放電する。こ
の分散漏れ作用により、再生時に記憶アナログ信号に望
ましくない「鋸刃」電圧プロフィールが重畳されること
になる。例えば音声再生については、音声に大きな騒音
が混じることになる。
漏れ量はまた、従来技術で知られているように温度に
強く依存する。そのような漏れ電流は、温度が８から９
度Ｃ増加するごとにほぼ倍増する。上述の特殊な要件に
加えて、検出システムは他の要件をも満たす必要があ
る。例えば、温度変化が記憶セルに影響を与えるように
温度が変化するときは、基準システムは「拒絶」するか
「共通モード」に入るべきである。音声情報を高温で記
録し、低温で再生する場合、音声に最初の記録時と差異
があってはならない。同様にアレィ作動を容易にする内
部バイアス電圧が電源電圧の変化と共に変化する範囲
で、記憶セルの挙動にも影響を与えるそのような変化は
記録された情報ストリーム内に偽の情報をもたらすよう
であってはならない。この概念は従来技術で「電源拒
絶」として知られている。要するに基準システムは共通
モードに熱及び電源作用を入れなければならない。「共
通モード」及び「拒絶」に入れる必要のある他の要因に
は、従来技術で知られているウエハ処理ミスアラインメ
ントによる記憶セル内の局所的な変化やセルレイアウト
方位差がある。
基準システムの基準セルや列は従来技術でセルレイア
ウト、処理ミスアラインメント、温度及び電源変化の影
響を拒絶することが知られている。特に浮動ゲートメモ
リセルは米国特許３、938、108号に記載されているよう
に、ディジタル非揮発性メモリ・アプリケーションの場
合に基準として用いることが知られている。メモリセル
の列に相当する基準セルの列は実際上、「４トランジス
タ・セルを用いた25n s 16KEPROM」（1985年ISSCC技術
論文ダイジェストpp.162−163）の名称のISSCC論文のデ
ィジタルメモリについて説明されたものである。またニ
ューラル・ネットワーク技術では、浮動ゲート装置はア
ナログ「重み」値、即ち可変レジスタに相当するものを
提供するために「プログラム」することが知られてい
る。
発明の要約 本発明は米国特許4,890,259号に開示された種類の非
揮発性集積回路オーディオ記録再生装置といったアナロ
グ情報を蓄積する集積回路に応用を持つユニークな検出
基準回路である。本発明は音声あるいは音楽、トーン情
報、アナログ波形を再生するといったアナログレベルを
再生する非揮発性メモリセルに蓄積されたアナログレベ
ルの検出を容易にするのに有用である。
本発明は更に、ディジタル情報をアナログメモリアレ
ィの非揮発性セルに記憶される電圧レベルのようなアナ
ログ情報としてコード化するようにディジタルメモリを
実現するディジタルメモリ集積回路の実現に有用であ
る。そのようなコード化はディジタル−アナログ変換器
によりメモリチップ上あるいはメモリチップ外で行うこ
とができる。アナログレベルは米国特許4,890,259号に
説明された装置にしたがって非揮発性メモリセルに記憶
することができる。ディジタル情報はアナログレベルを
非揮発性アナログ記憶アレィからアナログ−ディジタル
変換器に提示し、ニブルあるいはバイトその他のディジ
タル情報の組合せといったディジタル情報を出力するこ
とによりアナログ記憶アレィから復元する。ディジタル
−アナログ変換器の場合と同様、アナログ−ディジタル
変換器も非揮発性アナログメモリアレィ及びアナログ記
録装置と同一の集積回路上に製作することもあるいはし
ないことも可能である。
図面の簡単な説明 図１は本発明の１つの実施例の概略的なレイアウトを
記憶アレィ及び特定の支援回路と共に描いたものであ
る。
図2Aは最後のノードをロードした直後の100のアレィ
・サンプルホールド・ノードの一般的な電圧値を示す。
図2Bは単一左側及び単一右側基準サンプルホールド・
レベルの減衰挙動を示す。
図2Cは復元した最初のDC信号を示す。
図3Aはより複雑な信号記録について各々100サンプル
の３周期のアレィ信号を示す。
図3Bはより複雑な信号記録について各々100サンプル
の３周期の基準信号を示し、100サンプルの複数の周期
にかけて基準システムにより生成された特徴的な「鋸
刃」を示す。
図3Cは鋸刃基準信号をアレィ信号から差し引いて当初
の記録を復元した後の復元信号を示す。
発明の詳細な説明 図１は本発明の１つの実施例の概略的なレイアウトを
記憶アレィ及び特定の支援回路と共に描いたものであ
る。アレィと関連回路は一般に米国特許4,890,259号
（その開示をここに参考として取り入れる）に記載され
た装置と一致している。しかしその改善形として、記録
信号はシングルエンド信号としてではなく、むしろアレ
ィ信号と基準信号の差として再生する。かくして多くの
望ましくない信号成分を共通モードに入れて差分回路で
拒絶する。
非揮発性アナログメモリ記憶アレィ10はEPROMセルと
いったセルの行と列からなっている。例えばアレィには
何百もの行と何百もの列を含めることができる。列11L
と12L及び11Rと12Rはメモリアレィに隣接して配設され
た各々基準列の左及び右のペアとなる。列ペア11Lと12L
及びペア11R、12Rは基準システムで精細さが追加される
故に単一の左列及び単一の右列の代わりに利用する。交
互の形で使用する二重の複数のサンプルホールド回路
（米国特許4,890,259号を見よ）は、左手及び右手レイ
アウト方位を持つことができる。その場合、列11Lと11R
は１組のサンプルホールド回路の基準情報を記録するの
に使用し、列12Lと12Rは他の組のサンプルホールド回路
の情報を記録するのに使用する。このようにして２つの
複数の左手性及び右手性の詳細を基準システムで考慮す
る。
基準列の外側（物理的に側方）は列13Lと14L及び13R
と14Rとなる。それらの列はメモリアレィプロパーの終
端列により形成された内部境界を模擬する基準列の外側
の物理的な境界を提供する。物理的な境界を形成するこ
とに加えて、それらの列は他の情報記憶目的に使用する
こともできる。
行復号器15は従来技術で知られているように行選択及
び行バイアス電圧を提供し、部分的にアレィと基準セル
の両方の記録再生作用を制御する。アレィ列ドライバ20
と基準列ドライバ22LLと22LR及び23RLと23RRは米国特許
4,890,259号に従って構築されたアナログ列記録回路で
ある。それらの回路はその制御タイミング、バイアス回
路（図示せず）と共にセルへの実際のアナログ記録を行
う。列ドライバにはサンプルホールド回路21と基準サン
プルホールド回路が含まれている。アレィと基準列ドラ
イバの両方はサンプルホールド回路21を含んでいる。
記録中、シフトレジスタないし代わりの列復号器30
は、全体的なチップ・サンプリング及びタイミング機構
を持つステップで適切な列ドライバに対する入力信号AN
AINの選択を提供する。記録中、代表的なゲート・トラ
ンジスタ32（０）から32（99）は順次にANAIN信号をサ
ンプルホールド回路21にゲートする。シフトレジスタな
いし復号器は各々クロックCKないしアドレスラインADDR
によりサンプリング・タイミングを有するステップで駆
動される。
ここで基準列について見ると、ゲート32（０）が第１
のアレィ列ドライバ・サンプルホールドに対して開く記
録中、ゲート32Lは同時に左側の基準列ドライバ・サン
プルホールドに対して開く。同様に多くの後のサンプル
例えば100サンプル後には、ゲート32（99）が開くとゲ
ート32Rも同時に右側の基準列ドライバに対して開く。
左右の両方の場合、例えば1.5ボルトの大きさのアナロ
グ接地（ANALOG GRD）と称する所定の基準電圧が基準
サンプルホールド・ノードにロードする。それらの同時
のゲートは左基準列ドライバ・サンプルホールドに第１
（左端）アレィ列ドライバ・サンプルホールドと同時に
強制的にロードさせる。重要な結果は、両サンプルホー
ルドは漏れ電流によるその望ましくない漏れ放電を同時
に始めるということである。同様に100サンプル後の
（説明している実施例で）右側の基準列と隣接アレィ列
ドライバ・サンプルホールドでも同様の同時関係が生じ
る。
従って左側の基準サンプルホールドが1.5Vのアナログ
接地レベルをロードすると、左端のアレィ・サンプルホ
ールドは、例えば音声信号のサンプルなど、どの様な信
号でもANAIN上に存在していた信号をロードする。同様
に右側の基準サンプルホールド1.5アナログ接地レベル
をロードすると、どの様な信号でもその時にANAIN上に
存在していた信号を右端のアレィ・サンプルホールドが
ロードする。
再生中、ゲート・トランジスタ31（０）−31（99）は
列ドライバの出力をＶアレィと称するライン50にゲート
する。また再生中、ゲート・トランジスタ33（０）−33
（99）は基準除算器抵抗器40の対応するタップ点での電
圧値をＶ基準と称するライン51にゲートする。フォロア
41、42は基準列ドライバとレジスタの出力間のバッファ
となり、抵抗器に対し必要なドライブを提供する。フォ
ロアは従来の設計のものであり、従来技術で知られてい
る。フォロアは電圧が、基準列ドライバにより送信され
る各々の基準列の出力電圧に等しい抵抗器の終端ノード
に電圧をドライブする。アレィ信号Ｖアレィと基準信号
Ｖ基準の間の差は、実際の記録情報となる。この差異信
号はフィルタと増幅器を経て処理され、従来技術で知ら
れているように例えば音声情報についてはスピーカに出
力される。
作動 ここで図2Aを参照して、アナログ信号を記録し忠実に
再生する基準システムの作動をアナログアレィと共に説
明する。図2Aは最後のノードをロードした直後の100の
アレィ・サンプルホールド・ノードの一般的な電圧値を
示したものである。このロード時間は、例えば8kHzのサ
ンプル速度の場合は12.5マイクロ秒である。また説明の
ために簡潔化して、記録された信号は音声信号のような
時変信号ではなく単に単一電圧値（「DC」レベル）とす
る。最初のノード（０）は、最後にロードされ減衰する
時間のなかった最後のもの（99）に比べて電圧が若干減
衰していることが分かる。最初の複数のサンプルホール
ド回路でサンプルをロードする際の時間切れの結果、漏
れにより電圧サンプル値が斜めに分布することになる。
サンプルし保持した値の分布を図2Aのプロット１に示
す。ここで列ドライバは、等量の時間を通過させてそれ
らのサンプルをアレィに記録するように作動する（この
時間中、第２の複数のサンプルはどの様な情報も失わな
いようにANAINの入力信号をロードしている）。この等
量の時間中の別の12.5マイクロ秒では、最初のサンプル
ホールドは図2Aプロット２に示すように更に減衰する。
図2Bは単一左及び単一右側基準サンプルホールド・レ
ベルの減衰挙動を示したものである。それらは図2Aのメ
モリサンプルの左端及び右端の減衰挙動を模擬したもの
であることに留意する。左右の値の中間であるＶ基準の
値は、ディバイダ抵抗器40上のタップから取った値であ
る。従ってディバイダ抵抗器は「スライドスケール」を
提供して左右端のサンプルの中間の個々のサンプルの基
準の適切な値を提供する。左端と右端回路の中間のサン
プルホールド回路の漏れの後のサンプルホールド値は、
レジスタ・タップに沿った電圧値で模擬されると想定す
る。ここでＶ基準の線形に比例した値を適切なときにＶ
アレィの各々の値から差し引くことで、最初の信号を図
2Cに示すように復元できることが明かである。
次に図3A−3Cを参照すると、単純な単一電圧レベルよ
りも複雑な信号記録について各々100サンプルの３周期
のアレィ信号と基準信号を見ることができる。図3Bは各
々100サンプルの複数周期にかけて基準信号により生成
された特徴的な「鋸刃」を示す。この鋸刃をアレィ信号
から差し引いて図3Cに示すように元の記録を復元する。
結果 このようにして鋸刃ないし騒音信号を記録から取り除
く。従って基準はサンプルホールド回路限度に対して補
償している。更にシステムの差分アーキテクチャ故に、
バイアス変化、セル・ミスアラインメント、レイアウト
方位、サンプルホールド回路熱効果と関連のないセル熱
効果といった他の作用は共通モードに入れて拒絶する。
本発明の利点に含まれるものには更に以下のいくつかが
ある。
1. 左右の列の１つのペアないし左右の列の２つのペア
のみを用いることで多くの列を必要とする基準システム
に比べてかなりのレイアウト面積を節約することができ
る。
2. 基準セルは、記録値が記録時のチップのサンプルホ
ールド熱条件に対応するように書き込まれたり、記録さ
れる。他の従来技術の浮動ゲート基準は書込みないし記
録時のチップ条件に対応する情報を含む値を記録しな
い。これがこの基準システムの従来技術からの大きな違
いである。この機能は、従来の受動的基準システムより
も多くの要因を補償でき、インテリジェント基準システ
ムであることを示している。
3. 基準システムは、タップ抵抗器ディバイダを組み入
れて異なる基準列（及び必然的に異なるセル）から同時
に出力される情報成分を示す基準信号を出す。これがこ
の基準システムの主要な機能である。この機能により小
さいチップ面積を使用して性能の点で記憶セル当り１つ
の基準セルに近い基準システムを実現できる。
4. 基準システムはチップ上の２つの広く離れた領域即
ち左端と右端からサンプルホールド、熱、プロセス、レ
イアウト、電圧関連状態に対応した基準情報を出す。従
って基準システムはチップの大きな面積を包括し、精度
と小面積消費を最適化する。
5. 基準列内のセルは、方位に依存するミスアライメン
トのようなセルレイアウトとプロセス条件の「上」
「下」方位の両方を模擬する。上下の方位はアレィ内の
交互の行と関連している。この機能は基準システムの精
度を高める役に立つ。
6. チップの各々の側の列ペアは二重の複数のサンプル
ホールド回路内のサンプルホールド回路の「左及右手」
方位に対応する基準情報を記録する。サンプルホールド
回路の漏れはサンプルホールド記憶ノードレイアウトの
左ないし右手性に依存するので、これは有用である。こ
の機能は基準の精度を高める役に立つ。
7. 列レイアウトの右端及び左端は、最終列が、基準列
が通常の列レイアウトによりそのすぐ右及び左側で物理
的に境をなすようにする追加列となるようにするもので
ある。この構成の結果、ウエハ工場で作成されたときに
記憶アレィ内の実際のセルをより近く模擬した基準セル
と列局所ジオメトリをもたらす。この近い模擬は、基準
セルと列からより精度の高い基準作用を生じる。
8. 基準セルと列はメモリアレィセルとちょうど同じレ
イアウトとプロセス厚さジオメトリ及び他の処理ステッ
プを有する。この構成は基準システムの精度を高める役
に立つ。
9. セルと列は、メモリセル及び列と同様にちょうど同
じ記録及び再生回路とバイアスを持つ。作動的な模擬は
他のメモリシステムで常に当てはまらない。本発明の正
確な模擬は基準の精度を高める役に立つ。
10. セルは浮動ゲートEPROMタイプのものであり、非揮
発性記録、再生及び消去機能を提供するが、セルはEPRO
Mタイプとすることもできる。
11. セルはいわゆるフラッシュEPROMないしフラッシュE
EPROMタイプの構成とすることもできる。
12. 本発明の基準システムは音声、音楽、トーン、振動
などの高忠実性音声記録再生に適用すれば有用である。
13. この基準システムは非揮発性アナログ記憶アレィと
共に使用すれば、「AC」情報だけでなく「DC」情報の記
憶にも使用することができる。非揮発性記憶装置は実際
上本質的に「DC」記憶装置となる。
14. 基準システムは非揮発性アナログ記憶アレィと共に
使用すれば、加速、変形、運動、圧力、温度、ECGデー
タ及び血圧のような医療情報、自信データや石油ガス探
査といった天然資源探査に関係した地球物理学的データ
などの音声情報以外の情報を記憶するのに使用すること
ができる。
15. 基準システムは非揮発性アナログ記憶アレィと共に
使用すれば、加速、変形、運動、圧力、温度、ECGデー
タ及び血圧のような医療情報、地震データや石油ガス探
査といった天然資源探査に関係した地球物理学的データ
などの他の音声情報を記憶するのに使用することができ
る。更なる応用には、ガスクロマトグラフィ、ビデオ、
スペクトル、エネルギー・スペクトルなどのスペクトル
記録が含まれることが予期される。またビデオ画像記録
に応用が期待される。
16. 基準システムは非揮発性アナログ記憶アレィと共に
使用すれば、ディジタル情報が複数アナログ電圧レベル
としてコード化されるディジタル情報を記憶するのに有
用である。再生ないし読み取る場合のそのレベルはアナ
ログ基準値とアナログメモリアレィ値の間の差値とな
る。
本発明の実施例をここに開示して説明したが、当業者
には形状及び詳細の様々な変形を本発明の趣旨と範囲か
ら逸脱せずに行うことができることは明かであろう。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−46694（ＪＰ，Ａ) 特開 平２−15497（ＪＰ，Ａ) 特開 昭57−12491（ＪＰ，Ａ) 特開 昭52−31634（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/00 G11C 16/02 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】アナログ信号サンプルの記憶セルの行列ア
    レィを有し、複数のアナログ信号サンプルが、アレイに
    わたって分散したサンプルホールド回路に一時的に保持
    されてから複数の記憶セルに並列にロードされる、集積
    回路アナログ記録再生装置の基準システムにおいて、 アナログ信号サンプル記憶セルのアレィの各々の側に設
    けた少なくとも１つの列の基準記憶セルと、 基準記憶セルの各々の列に接続されたサンプルホールド
    回路と、 固定基準電圧を生成する基準手段と、 隣接したサンプルホールド回路が引き続きサンプル記憶
    セルに記憶するためにアナログ信号をサンプルするとき
    はいつでも、基準記憶セルの列に接続された各々のサン
    プルホールド回路で基準電圧をサンプルする手段と、 隣接サンプルホールド回路に保持された信号サンプルが
    アレィのアナログ信号サンプル記憶セルの特定行の記憶
    セルに書き込まれるときに、基準記憶セルの列に接続さ
    れたサンプルホールド回路内に保持されたサンプル基準
    電圧を対応する行の基準記憶セルに書き込む手段と、 アレィのアナログ信号サンプル記憶セルの特定行の信号
    記憶セルに記憶された信号サンプルがアレイから読み取
    られるときに、基準記憶セルに記憶されたサンプル基準
    電圧を対応する行の基準記憶セルから読み取る手段と、 基準記憶セルから読み取られた基準電圧から現在読んで
    いる信号記憶セルの行に沿った位置に対応したセル基準
    電圧を供給する手段と、 アレィのセルから読み取られた信号サンプルと各々のセ
    ル基準電圧の間の差を取る手段からなる前記基準システ
    ム。
  2. 【請求項２】アナログ信号が周期的にサンプルされ、各
    々のサンプルは所定数のサンプルが蓄積するまでサンプ
    ルホールド回路に保持され、サンプルされ保持された所
    定数のサンプルをメモリアレィの行に書き込む集積回路
    信号記憶セルの列と行のアレィにアナログ信号を記憶す
    る方法において、 （ａ）基準電圧を与え、 （ｂ）集積回路信号記憶セルの各々の行に第１と第２の
    集積回路基準記憶セルを設け、 （ｃ）アナログ信号の所定数の最初のものを、サンプル
    ホールド回路に保持するときに、第１の基準電圧サンプ
    ルホールド回路の基準電圧をサンプルして保持し、 （ｄ）アナログ信号の所定数の最後のものを、サンプル
    ホールド回路に保持するときに、第２の基準電圧サンプ
    ルホールド回路の基準電圧をサンプルして保持し、 （ｅ）サンプルし、保持した所定数の信号サンプルがメ
    モリアレィの各々の行について関連信号記憶セルに書き
    込まれるときに、第１と第２の基準電圧サンプルホール
    ド回路に保持された基準電圧サンプルを第１と第２の基
    準電圧記憶セルに書き込む ステップからなる方法。
  3. 【請求項３】請求項２の方法は、更に次のステップを有
    する。 （ｆ）アレィのアナログ信号サンプル記憶セルの特定行
    の信号記憶セルに記憶された信号がアレィから読み出さ
    れるときに、対応する行の基準記憶セルから基準記憶セ
    ルに記憶されたサンプル基準電圧を読み取るステップ、 （ｇ）基準記憶セルから読み取ったセル基準電圧を、各
    基準電圧サンプル値が取り出されて保持された時間に比
    較して各信号サンプル値が取り出されて保持された相対
    時間に対応するように、決定するステップ。 （ｈ）アレィのセルから読み出した信号サンプルと各々
    のセル基準電圧の差を取って信号サンプル出力を出すス
    テップ。
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