JPH04258890A - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
- Publication number
- JPH04258890A JPH04258890A JP3020200A JP2020091A JPH04258890A JP H04258890 A JPH04258890 A JP H04258890A JP 3020200 A JP3020200 A JP 3020200A JP 2020091 A JP2020091 A JP 2020091A JP H04258890 A JPH04258890 A JP H04258890A
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- JP
- Japan
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- data
- word line
- memory cell
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、記憶内容を順次出力す
るシリアルアクセスメモリ、特にアクセス機能の改善に
関する。
るシリアルアクセスメモリ、特にアクセス機能の改善に
関する。
【０００２】
【従来の技術】近年のデジタル処理技術、半導体技術の
飛躍的な進歩により、各種処理にデジタル処理が採用さ
れ、その記憶手段として半導体メモリが広く利用されて
いる。この半導体メモリには各種のものがあるが、その
中の１つとして、シリアルアクセスメモリがあり、ビデ
オＲＡＭ、ＦＩＦＯメモリなどに利用されている。すな
わち、これらメモリにおいては記憶しているデータの読
み出し（書き込み）は、必ず所定の順番に行われる。こ
のため、読み出し（書き込み）順が予め定められ、デー
タをシリアルデータとして出力するシリアルアクセスメ
モリが利用される。 ここで、従来のシリアルアクセ
ルメモリについて、図３、図４に基づいて説明する。
飛躍的な進歩により、各種処理にデジタル処理が採用さ
れ、その記憶手段として半導体メモリが広く利用されて
いる。この半導体メモリには各種のものがあるが、その
中の１つとして、シリアルアクセスメモリがあり、ビデ
オＲＡＭ、ＦＩＦＯメモリなどに利用されている。すな
わち、これらメモリにおいては記憶しているデータの読
み出し（書き込み）は、必ず所定の順番に行われる。こ
のため、読み出し（書き込み）順が予め定められ、デー
タをシリアルデータとして出力するシリアルアクセスメ
モリが利用される。 ここで、従来のシリアルアクセ
ルメモリについて、図３、図４に基づいて説明する。
【０００３】図において、メモリ部１０ａ，１０ｂはそ
れぞれ２５６×５１２個のメモリセルから構成されてい
る。そして、これらのメモリセルには、（Ｂ０，Ｗ０
）〜（Ｂ５１１ ，Ｗ５１１ ）の番地がそれぞれ割り
付けられている。
れぞれ２５６×５１２個のメモリセルから構成されてい
る。そして、これらのメモリセルには、（Ｂ０，Ｗ０
）〜（Ｂ５１１ ，Ｗ５１１ ）の番地がそれぞれ割り
付けられている。
【０００４】ここで、このメモリセルの形態としては各
種のものがあるが、例えば図４に示すようにＥＰＲＯＭ
１００が採用される。この場合には、ＥＰＲＯＭ１００
のフローティングゲートにワード線Ｗが接続され、ソー
スがアースに接続されると共に、ドレインがビット線Ｂ
に接続されている。
種のものがあるが、例えば図４に示すようにＥＰＲＯＭ
１００が採用される。この場合には、ＥＰＲＯＭ１００
のフローティングゲートにワード線Ｗが接続され、ソー
スがアースに接続されると共に、ドレインがビット線Ｂ
に接続されている。
【０００５】従って、メモリセル１００にデータを書き
込む場合には、ビット線Ｂを所定の高電圧に維持した状
態で、ワード線ＷをＨとする。これによって、メモリセ
ル１００に大電流が流れ、メモリビット１００に対する
書込みが行われ、メモリセル１００のしきい値電圧が上
昇する。
込む場合には、ビット線Ｂを所定の高電圧に維持した状
態で、ワード線ＷをＨとする。これによって、メモリセ
ル１００に大電流が流れ、メモリビット１００に対する
書込みが行われ、メモリセル１００のしきい値電圧が上
昇する。
【０００６】そして、メモリセル１００における記憶内
容を読み出す場合には、ワード線ＷをＨとする。これに
よって、ＥＰＲＯＭ１００にデータが書き込まれていた
場合には、ビット線がＨとなり、書き込まれていなかっ
た場合にはビット線ＢがＬとなり、ビット線Ｂにメモリ
セル１００の記憶内容が読み出される。
容を読み出す場合には、ワード線ＷをＨとする。これに
よって、ＥＰＲＯＭ１００にデータが書き込まれていた
場合には、ビット線がＨとなり、書き込まれていなかっ
た場合にはビット線ＢがＬとなり、ビット線Ｂにメモリ
セル１００の記憶内容が読み出される。
【０００７】この例においては、ビット線Ｂ０ 〜Ｂ５
１１ とワード線Ｗ０ 〜Ｗ５１１ の交点にそれぞれ
ＥＰＲＯＭ１００が配置されている。従って、５１２×
５１２ビットのデータの記憶することができ、この読み
出しを行うことができる。
１１ とワード線Ｗ０ 〜Ｗ５１１ の交点にそれぞれ
ＥＰＲＯＭ１００が配置されている。従って、５１２×
５１２ビットのデータの記憶することができ、この読み
出しを行うことができる。
【０００８】また、ワード線Ｗ０ 〜Ｗ５１１ はデコ
ーダ１２に接続されており、ビット線Ｂ０ 〜Ｂ５１１
はマルチプレクサ１４に接続されている。そして、こ
のデコーダ１２がワード線を順次Ｈにし、マルチプレク
サ１４はビット線Ｂ０ 〜Ｂ５１１ のいずれか１つの
データを出力する。
ーダ１２に接続されており、ビット線Ｂ０ 〜Ｂ５１１
はマルチプレクサ１４に接続されている。そして、こ
のデコーダ１２がワード線を順次Ｈにし、マルチプレク
サ１４はビット線Ｂ０ 〜Ｂ５１１ のいずれか１つの
データを出力する。
【０００９】このマルチプレクサ１４には、電流センス
アンプ１６が接続されており、マルチプレクサ１４から
出力される電流を検出して所定の電圧の出力に増幅する
。また、この電流センスアンプ１６にはデータ出力回路
１８が接続されており、読み出されたデータがここから
所定のシリアル信号として外部端子Ｄｏ出力される。 このような従来のシリアルアクセスメモリにおいて、そ
のデータの読み出しは、次のようにして行われる。まず
、ビット線Ｂ０ 〜Ｂ５１１ を所定の低電圧、例えば
１Ｖにプルアップしておく。そして、デコーダ１２にア
ドレス信号を供給し、デコーダ１２が、このアドレス信
号に応じて、ワード線Ｗ０ 〜Ｗ５１１ を順次択一的
にＨ状態にする。
アンプ１６が接続されており、マルチプレクサ１４から
出力される電流を検出して所定の電圧の出力に増幅する
。また、この電流センスアンプ１６にはデータ出力回路
１８が接続されており、読み出されたデータがここから
所定のシリアル信号として外部端子Ｄｏ出力される。 このような従来のシリアルアクセスメモリにおいて、そ
のデータの読み出しは、次のようにして行われる。まず
、ビット線Ｂ０ 〜Ｂ５１１ を所定の低電圧、例えば
１Ｖにプルアップしておく。そして、デコーダ１２にア
ドレス信号を供給し、デコーダ１２が、このアドレス信
号に応じて、ワード線Ｗ０ 〜Ｗ５１１ を順次択一的
にＨ状態にする。
【００１０】一方、マルチプレクサ１４には、デコーダ
１２に供給されているものと同様のアドレス信号が供給
されており、これに応じ、マルチプレクサ１４はビット
線Ｂ０ 〜Ｂ５１１ を順次選択していく。すなわち、
デコーダ１２がＷ０ を選択している間にマルチプレク
サ１４はビット線Ｂ０ 〜Ｂ５１１ を順次選択し、メ
モリセル（Ｂ０ ，Ｗ０ ）〜（Ｂ５１１ ，Ｗ０ ）
の信号を出力する。そして、このような１ライン毎の出
力をＷ５１１ まで繰返し、全てのメモリセルに記憶さ
れているデータをマルチプレクサ１４よりシリアル信号
として出力する。なお、電流センスアンプ１６があるた
め、ビット線Ｂ０ 〜Ｂ５１１ をプルアップする電圧
を１Ｖ程度の低レベルとすることができ、ワード線Ｗを
オン状態にした場合におけるＥＰＲＯＭ１００に対する
誤書き込みを防止することができる。
１２に供給されているものと同様のアドレス信号が供給
されており、これに応じ、マルチプレクサ１４はビット
線Ｂ０ 〜Ｂ５１１ を順次選択していく。すなわち、
デコーダ１２がＷ０ を選択している間にマルチプレク
サ１４はビット線Ｂ０ 〜Ｂ５１１ を順次選択し、メ
モリセル（Ｂ０ ，Ｗ０ ）〜（Ｂ５１１ ，Ｗ０ ）
の信号を出力する。そして、このような１ライン毎の出
力をＷ５１１ まで繰返し、全てのメモリセルに記憶さ
れているデータをマルチプレクサ１４よりシリアル信号
として出力する。なお、電流センスアンプ１６があるた
め、ビット線Ｂ０ 〜Ｂ５１１ をプルアップする電圧
を１Ｖ程度の低レベルとすることができ、ワード線Ｗを
オン状態にした場合におけるＥＰＲＯＭ１００に対する
誤書き込みを防止することができる。
【００１１】このようにして、所定のアドレス信号を供
給することにより、メモリに記憶されている記憶内容を
シリアルデータとして出力することができる。
給することにより、メモリに記憶されている記憶内容を
シリアルデータとして出力することができる。
【００１２】
【発明が解決しようとする課題】上述のように、従来の
シリアルアクセスメモリにおいては、ワード線Ｗを１本
ずつ立上げてから、ビット線Ｂ方向にマルチプレクサ１
４を走査し、メモリセル１００に記憶されているデータ
を読み出す。これは、メモリセル１００の内容を予めビ
ット線Ｂに出力しておくことによって、メモリセル１０
０が選択されてからメモリセル１００の内容がビット線
Ｂに出力されるまでの時間を省略し、アクセス時間を短
縮するためである。
シリアルアクセスメモリにおいては、ワード線Ｗを１本
ずつ立上げてから、ビット線Ｂ方向にマルチプレクサ１
４を走査し、メモリセル１００に記憶されているデータ
を読み出す。これは、メモリセル１００の内容を予めビ
ット線Ｂに出力しておくことによって、メモリセル１０
０が選択されてからメモリセル１００の内容がビット線
Ｂに出力されるまでの時間を省略し、アクセス時間を短
縮するためである。
【００１３】しかし、このように構成された従来のシリ
アルアクセスメモリは、同一ワード線、例えばＷ０ ，
Ｗ１ ， 〜 Ｗ５１１ へのシリアルアクセス時
間はほぼ同一であるが、ワード線Ｗを変更する場合には
、そのアクセス時間が同一ワード線Ｗ内の場合に比べ長
くなる。
アルアクセスメモリは、同一ワード線、例えばＷ０ ，
Ｗ１ ， 〜 Ｗ５１１ へのシリアルアクセス時
間はほぼ同一であるが、ワード線Ｗを変更する場合には
、そのアクセス時間が同一ワード線Ｗ内の場合に比べ長
くなる。
【００１４】すなわち、ワード線Ｗ０ とビット線Ｂ５
１１ に接続されたメモリセル１００のリードからワー
ド線Ｗ１ とビット線Ｂ０ に接続されたメモリセル１
００のリードに変更する場合には、ワード線の状態が変
化するため、ワード線Ｗ１ に接続されているメモリセ
ル１００の内容がビット線Ｂ０ に出力されるまでの時
間が必要となる。従って、このビット線Ｂ０ にメモリ
セル１００の内容が出力されるまでの時間分だけアクセ
スが遅くなるという問題があった。
１１ に接続されたメモリセル１００のリードからワー
ド線Ｗ１ とビット線Ｂ０ に接続されたメモリセル１
００のリードに変更する場合には、ワード線の状態が変
化するため、ワード線Ｗ１ に接続されているメモリセ
ル１００の内容がビット線Ｂ０ に出力されるまでの時
間が必要となる。従って、このビット線Ｂ０ にメモリ
セル１００の内容が出力されるまでの時間分だけアクセ
スが遅くなるという問題があった。
【００１５】そして、シリアル出力についてはそのデー
タ出力の間隔は同一のクロックによって同一のタイミン
グで出力されることが望ましく、ワード線Ｗが変更され
る際にかかる時間がシリアル出力の１つのデータの出力
に要する時間とされ、全体としてデータ出力にかかる時
間が長くなってしまうという問題点があった。
タ出力の間隔は同一のクロックによって同一のタイミン
グで出力されることが望ましく、ワード線Ｗが変更され
る際にかかる時間がシリアル出力の１つのデータの出力
に要する時間とされ、全体としてデータ出力にかかる時
間が長くなってしまうという問題点があった。
【００１６】本発明は、上記問題点を解決することを課
題としてなされたものであり、ワード線変更の際のデー
タ出力までの時間を省略し、全体として高速出力のでき
るシリアルアクセスメモリを提供することを目的とする
。
題としてなされたものであり、ワード線変更の際のデー
タ出力までの時間を省略し、全体として高速出力のでき
るシリアルアクセスメモリを提供することを目的とする
。
【００１７】
【課題を解決するための手段】本発明に係るシリアルア
クセスメモリは、それぞれ所定のビット線及びワード線
が接続されると共にビット線及びワード線に沿って行列
配置されワード線が選択された状態でアクセスされる複
数のメモリセルと、このメモリセルの各ビット線が接続
され、ビット線を順次選択して選択したビット線上のデ
ータを順次出力するマルチプレクサと、ワード線を順次
選択してアクセスするメモリセルを選択するデコーダと
を含み、上記メモリセルを所定数のビット線ごとに複数
のメモリセル群に分割すると共に上記デコーダを分割さ
れた各メモリセル群に対しそれぞれ別個に設け各メモリ
セルごとに選択するワード線が変更可能であることを特
徴とする。
クセスメモリは、それぞれ所定のビット線及びワード線
が接続されると共にビット線及びワード線に沿って行列
配置されワード線が選択された状態でアクセスされる複
数のメモリセルと、このメモリセルの各ビット線が接続
され、ビット線を順次選択して選択したビット線上のデ
ータを順次出力するマルチプレクサと、ワード線を順次
選択してアクセスするメモリセルを選択するデコーダと
を含み、上記メモリセルを所定数のビット線ごとに複数
のメモリセル群に分割すると共に上記デコーダを分割さ
れた各メモリセル群に対しそれぞれ別個に設け各メモリ
セルごとに選択するワード線が変更可能であることを特
徴とする。
【００１８】
【作用】このように、本発明に係るシリアルアクセスメ
モリにおいては、メモリセルを複数のメモリセル群に分
割しており、このそれぞれに対しワード線選択のための
デコーダを設けている。従って、１つのデコーダによっ
て対応するメモリセル群の１つのワード線に接続されて
いるメモリセルの内容を読み出している時に、他のデコ
ーダにおいて、これに対応する他のメモリセル群につい
ては次のワード線に接続されているメモリセルの内容を
選択して、ビット線にのせておくことができる。従って
、ワード線変更時における待ち時間を省略することがで
き、高速のデータ読み出しを行うことができる。
モリにおいては、メモリセルを複数のメモリセル群に分
割しており、このそれぞれに対しワード線選択のための
デコーダを設けている。従って、１つのデコーダによっ
て対応するメモリセル群の１つのワード線に接続されて
いるメモリセルの内容を読み出している時に、他のデコ
ーダにおいて、これに対応する他のメモリセル群につい
ては次のワード線に接続されているメモリセルの内容を
選択して、ビット線にのせておくことができる。従って
、ワード線変更時における待ち時間を省略することがで
き、高速のデータ読み出しを行うことができる。
【００１９】
【実施例】以下、本発明の一実施例について図面に基づ
いて説明する。図１は本発明に係るシリアルアクセスメ
モリの実施例の構成図であり、メモリ部１０ａ，１０ｂ
、マルチプレクサ１４、電流センスアンプ１６、データ
出力回路１８は上述の従来例と同様の構成である。そし
て、デコーダはＬデコーダ２０ａ及びＲデコーダ２０ｂ
の２つからなっている。また、この２つのデコーダ２０
ａ，２０ｂには、所定のアドレス信号を供給するアドレ
ス設定回路２２が接続されている。
いて説明する。図１は本発明に係るシリアルアクセスメ
モリの実施例の構成図であり、メモリ部１０ａ，１０ｂ
、マルチプレクサ１４、電流センスアンプ１６、データ
出力回路１８は上述の従来例と同様の構成である。そし
て、デコーダはＬデコーダ２０ａ及びＲデコーダ２０ｂ
の２つからなっている。また、この２つのデコーダ２０
ａ，２０ｂには、所定のアドレス信号を供給するアドレ
ス設定回路２２が接続されている。
【００２０】そして、アドレス設定回路２２からのアド
レス信号によってＬデコーダ２０ａ、Ｒデコーダ２０ｂ
がそれぞれいずれか１つのワード線ＷＬ（ＷＬ０ 〜Ｗ
Ｌ５１１ ）又はＷＲ（ＷＲ０ 〜ＷＲ５１１ ）のい
ずれかをそれぞれＨとする。また、マルチプレクサ１４
は上述の従来例と同様に順次ビット線Ｂ０ 〜Ｂ５１１
のいずれかの信号を選択して出力するため、ワード線
ＷＬ又はＷＲのいずれかのＨとなっているもののデータ
がマルチプレクサ１４から出力されることとなる。
レス信号によってＬデコーダ２０ａ、Ｒデコーダ２０ｂ
がそれぞれいずれか１つのワード線ＷＬ（ＷＬ０ 〜Ｗ
Ｌ５１１ ）又はＷＲ（ＷＲ０ 〜ＷＲ５１１ ）のい
ずれかをそれぞれＨとする。また、マルチプレクサ１４
は上述の従来例と同様に順次ビット線Ｂ０ 〜Ｂ５１１
のいずれかの信号を選択して出力するため、ワード線
ＷＬ又はＷＲのいずれかのＨとなっているもののデータ
がマルチプレクサ１４から出力されることとなる。
【００２１】すなわち、図２に示すように、マルチプレ
クサ１４はＢ０ 〜Ｂ５１１ のビット線に乗っている
データを所定の周期Ｔ毎に繰返し読み出す。そして、こ
の周期Ｔの前半の時間はワード線ＷＬに乗っているデー
タ、すなわちビット線Ｂ０ 〜Ｂ２５５ のデータを読
み出している期間となり、後半はワード線ＷＲによって
出力されるビット線Ｂ２５６ 〜Ｂ５１１に乗っている
データの出力となっている。
クサ１４はＢ０ 〜Ｂ５１１ のビット線に乗っている
データを所定の周期Ｔ毎に繰返し読み出す。そして、こ
の周期Ｔの前半の時間はワード線ＷＬに乗っているデー
タ、すなわちビット線Ｂ０ 〜Ｂ２５５ のデータを読
み出している期間となり、後半はワード線ＷＲによって
出力されるビット線Ｂ２５６ 〜Ｂ５１１に乗っている
データの出力となっている。
【００２２】そして、アドレス設定回路２２からの信号
によって、デコーダ２０ａ，２０ｂがＷＬ０ ，ＷＲ０
，ＷＬ１ ，ＷＲ１ ，ＷＬ２ ，ＷＲ２ ， …
… ，ＷＬ５１１ ，ＷＲ５１１ を順次Ｈ状態とす
る。
によって、デコーダ２０ａ，２０ｂがＷＬ０ ，ＷＲ０
，ＷＬ１ ，ＷＲ１ ，ＷＬ２ ，ＷＲ２ ， …
… ，ＷＬ５１１ ，ＷＲ５１１ を順次Ｈ状態とす
る。
【００２３】従って、最初にデコーダ２０ａ，２０ｂに
よってワード線ＷＬ０及びＷＲ０ がＨとされ、マルチ
プレクサ１４がＢ０ 〜Ｂ５１１を順次選択すると、そ
れに対応したメモリセルに記憶されているデータがマル
チプレクサ１４より順次出力されることとなる。ここで
、マルチプレクサ１４がビット線Ｂ２５５ 〜Ｂ２５６
に移る時にＬデコーダ２０ａはＨとするワード線をＷ
Ｌ０ からＷＬ１ に変更する。従って、マルチプレク
サ１４においてビット線Ｂ５１１ の選択を終わり、次
にビット線Ｂ０ を選択する場合において、このビット
線Ｂ０ にはワード線ＷＬ１ がＨになったときにデー
タが既に乗っている。このため、ここにワード線ＷＲか
らＷＬに選択を変更する場合に、ビット線の立上りに必
要な時間が省略されている。 そこで、ワード線変更の際にも同一ワード線内における
データ出力と同一のタイミングでビット線の選択を行う
ことができ、アクセス時間の遅延分が全く生じないこと
となり、読み出し時間を大幅に短縮することができる。
よってワード線ＷＬ０及びＷＲ０ がＨとされ、マルチ
プレクサ１４がＢ０ 〜Ｂ５１１を順次選択すると、そ
れに対応したメモリセルに記憶されているデータがマル
チプレクサ１４より順次出力されることとなる。ここで
、マルチプレクサ１４がビット線Ｂ２５５ 〜Ｂ２５６
に移る時にＬデコーダ２０ａはＨとするワード線をＷ
Ｌ０ からＷＬ１ に変更する。従って、マルチプレク
サ１４においてビット線Ｂ５１１ の選択を終わり、次
にビット線Ｂ０ を選択する場合において、このビット
線Ｂ０ にはワード線ＷＬ１ がＨになったときにデー
タが既に乗っている。このため、ここにワード線ＷＲか
らＷＬに選択を変更する場合に、ビット線の立上りに必
要な時間が省略されている。 そこで、ワード線変更の際にも同一ワード線内における
データ出力と同一のタイミングでビット線の選択を行う
ことができ、アクセス時間の遅延分が全く生じないこと
となり、読み出し時間を大幅に短縮することができる。
【００２４】更に、この一連の動作を最終ワード線ＷＲ
５１１ まで行うことにより、メモリ全体からのデータ
出力を行う。なお、上述の例では、データの読み出しに
ついて説明したが、データの書き込みについても同様に
行うことができる。
５１１ まで行うことにより、メモリ全体からのデータ
出力を行う。なお、上述の例では、データの読み出しに
ついて説明したが、データの書き込みについても同様に
行うことができる。
【００２５】
【発明の効果】以上説明したように、本発明に係るシリ
アルアクセスメモリによれば、メモリセルを２つのブロ
ックに分け、それぞれ別のデコーダによりワード線をＨ
とすることによって、ワード線の選択の変更の際におけ
る遅延時間を発生することがなく、高速のメモリアクセ
スを達成することができる。
アルアクセスメモリによれば、メモリセルを２つのブロ
ックに分け、それぞれ別のデコーダによりワード線をＨ
とすることによって、ワード線の選択の変更の際におけ
る遅延時間を発生することがなく、高速のメモリアクセ
スを達成することができる。
【図１】本発明に係るシリアルアクセスメモリの実施例
の構成図。
の構成図。
【図２】実施例のタイミングチャート。
【図３】従来例の構成図。
【図４】メモリセルの構成図。
１０ メモリセルブロック
１４ マルチプレクサ
２０ａ，２０ｂ デコーダ
２２ アドレス設定回路
Ｗ ワード線
Ｂ ビット線
Claims (1)
- 【請求項１】それぞれ所定のビット線及びワード線が接
続されると共に、ビット線及びワード線に沿って行列配
置され、ワード線が選択された状態でアクセスされる複
数のメモリセルと、このメモリセルの各ビット線が接続
され、ビット線を順次選択して、選択したビット線上の
データを順次出力するマルチプレクサと、ワード線が接
続され、これを順次選択して、アクセスするメモリセル
を選択するデコーダと、を含み、上記メモリセルを所定
数のビット線ごとに複数のメモリセル群に分割すると共
に、上記デコーダを分割された各メモリセル群に対しそ
れぞれ別個に設け、各メモリセル毎に選択するワード線
が変更可能であることを特徴とするシリアルアクセスメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020200A JPH04258890A (ja) | 1991-02-13 | 1991-02-13 | シリアルアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020200A JPH04258890A (ja) | 1991-02-13 | 1991-02-13 | シリアルアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258890A true JPH04258890A (ja) | 1992-09-14 |
Family
ID=12020525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020200A Pending JPH04258890A (ja) | 1991-02-13 | 1991-02-13 | シリアルアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798989A (ja) * | 1993-09-29 | 1995-04-11 | Sony Corp | 半導体メモリの制御回路 |
-
1991
- 1991-02-13 JP JP3020200A patent/JPH04258890A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798989A (ja) * | 1993-09-29 | 1995-04-11 | Sony Corp | 半導体メモリの制御回路 |
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