JP3198766B2 - 電導度変調型トランジスタ - Google Patents
電導度変調型トランジスタInfo
- Publication number
- JP3198766B2 JP3198766B2 JP32939193A JP32939193A JP3198766B2 JP 3198766 B2 JP3198766 B2 JP 3198766B2 JP 32939193 A JP32939193 A JP 32939193A JP 32939193 A JP32939193 A JP 32939193A JP 3198766 B2 JP3198766 B2 JP 3198766B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- type region
- forbidden band
- band width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電導度変調型トランジ
スタに関し、立ち上り電圧を下げるようにしたものであ
る。
スタに関し、立ち上り電圧を下げるようにしたものであ
る。
【０００２】
【従来の技術】従来の電導度変調型トランジスタとして
は、例えば図５に示すようなものがある。高濃度のＰ型
基板１上には実質的にドレインとして機能する低濃度の
Ｎ型ドリフト領域３が形成され、Ｎ型ドリフト領域３の
表面側の所定箇所にＰ型ボディ領域４が形成され、さら
にＰ型ボディ領域４の表面側の所定箇所に高濃度のＮ型
ソース領域５が形成されている。またＮ型ソース領域５
とＮ型ドリフト領域３の間におけるＰ型ボディ領域４上
には、Ｐ型ボディ領域４の表面側にチャネルを誘起させ
るためのゲート電極６がゲート酸化膜を介して形成され
ている。上記の基板及びＰ型、Ｎ型の各領域はＳｉ半導
体材料で形成されている。
は、例えば図５に示すようなものがある。高濃度のＰ型
基板１上には実質的にドレインとして機能する低濃度の
Ｎ型ドリフト領域３が形成され、Ｎ型ドリフト領域３の
表面側の所定箇所にＰ型ボディ領域４が形成され、さら
にＰ型ボディ領域４の表面側の所定箇所に高濃度のＮ型
ソース領域５が形成されている。またＮ型ソース領域５
とＮ型ドリフト領域３の間におけるＰ型ボディ領域４上
には、Ｐ型ボディ領域４の表面側にチャネルを誘起させ
るためのゲート電極６がゲート酸化膜を介して形成され
ている。上記の基板及びＰ型、Ｎ型の各領域はＳｉ半導
体材料で形成されている。
【０００３】そしてドレイン電極Ｄに所要値の正電圧が
加えられ、ゲート電極６に閾値以上のゲート電圧が印加
されると、ゲート電極６直下のＰ型ボディ領域４の表面
層にチャネルが誘起されてＮ型ソース領域５からＮ型ド
リフト領域３へ電子が流れる。それに従って高濃度のＰ
型基板１からＮ型ドリフト領域３へ正孔が注入され、Ｎ
型ドリフト領域３内には高濃度の電子と正孔が存在する
ことになって電導度変調が起きる。その結果、動作時の
オン抵抗が減少し、電力損失が小さくなる。但し従来の
電導度変調型トランジスタでは、Ｐ型基板１とＮ型ドリ
フト領域３の間にできているＰＮ接合はＳｉで形成され
ているため、図６（ｂ）に示すように、このＰＮ接合に
約１ｅＶの障壁が存在している。従ってＰ型基板１から
Ｎ型ドリフト領域３へ正孔が注入されて電流が流れるた
めには、上記のＰＮ接合間に約１Ｖの電圧をかける必要
がある。その結果、図６（ａ）に示されているように、
電流が流れるためには、約１Ｖの立ち上り電圧Ｖf が必
要になる。
加えられ、ゲート電極６に閾値以上のゲート電圧が印加
されると、ゲート電極６直下のＰ型ボディ領域４の表面
層にチャネルが誘起されてＮ型ソース領域５からＮ型ド
リフト領域３へ電子が流れる。それに従って高濃度のＰ
型基板１からＮ型ドリフト領域３へ正孔が注入され、Ｎ
型ドリフト領域３内には高濃度の電子と正孔が存在する
ことになって電導度変調が起きる。その結果、動作時の
オン抵抗が減少し、電力損失が小さくなる。但し従来の
電導度変調型トランジスタでは、Ｐ型基板１とＮ型ドリ
フト領域３の間にできているＰＮ接合はＳｉで形成され
ているため、図６（ｂ）に示すように、このＰＮ接合に
約１ｅＶの障壁が存在している。従ってＰ型基板１から
Ｎ型ドリフト領域３へ正孔が注入されて電流が流れるた
めには、上記のＰＮ接合間に約１Ｖの電圧をかける必要
がある。その結果、図６（ａ）に示されているように、
電流が流れるためには、約１Ｖの立ち上り電圧Ｖf が必
要になる。
【０００４】
【発明が解決しようとする課題】従来の電導度変調型ト
ランジスタは、電流を流すには約１Ｖの立ち上り電圧が
必要となっていたため電力損失（電流×立ち上り電圧）
を十分小さくすることが難しいという問題があった。
ランジスタは、電流を流すには約１Ｖの立ち上り電圧が
必要となっていたため電力損失（電流×立ち上り電圧）
を十分小さくすることが難しいという問題があった。
【０００５】本発明は、このような従来の問題に着目し
てなされたもので、立ち上り電圧を下げて電力損失を十
分小さくすることができるとともに、立ち上り電圧を下
げるために禁制帯幅の小さい半導体材料を用いても動作
可能最高温度を低下させることのない電導度変調型トラ
ンジスタを提供することを目的とする。
てなされたもので、立ち上り電圧を下げて電力損失を十
分小さくすることができるとともに、立ち上り電圧を下
げるために禁制帯幅の小さい半導体材料を用いても動作
可能最高温度を低下させることのない電導度変調型トラ
ンジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１の電位が印加される第１のＰ型領域
と、１のＰ型領域に隣接する第１のＮ型領域と、１のＮ
型領域に隣接する第２のＮ型領域と、第２のＮ型領域に
隣接する第２のＰ型領域と、２のＰ型領域に隣接し前記
第１の電位より低い第２の電位が印加される第３のＮ型
領域とを有する電導度変調型トランジスタであって、第
１及び第２のＮ型領域は、第１のＮ型領域よりも第２の
Ｎ型領域の方を禁制帯幅の大きい半導体材料で形成し、
かつ第１のＰ型領域及び第２のＰ型領域は、第１のＰ型
領域と第１のＮ型領域の接合による第１のＰ型領域から
第１のＮ型領域へ正孔の障壁に対し、第２のＮ型領域と
第２のＰ型領域の接合による第２のＮ型領域から第２の
Ｐ型領域への正孔の障壁の方が高くなるような半導体材
料で形成してなることを要旨とする。
に、本発明は、第１の電位が印加される第１のＰ型領域
と、１のＰ型領域に隣接する第１のＮ型領域と、１のＮ
型領域に隣接する第２のＮ型領域と、第２のＮ型領域に
隣接する第２のＰ型領域と、２のＰ型領域に隣接し前記
第１の電位より低い第２の電位が印加される第３のＮ型
領域とを有する電導度変調型トランジスタであって、第
１及び第２のＮ型領域は、第１のＮ型領域よりも第２の
Ｎ型領域の方を禁制帯幅の大きい半導体材料で形成し、
かつ第１のＰ型領域及び第２のＰ型領域は、第１のＰ型
領域と第１のＮ型領域の接合による第１のＰ型領域から
第１のＮ型領域へ正孔の障壁に対し、第２のＮ型領域と
第２のＰ型領域の接合による第２のＮ型領域から第２の
Ｐ型領域への正孔の障壁の方が高くなるような半導体材
料で形成してなることを要旨とする。
【０００７】
【０００８】
【作用】上記構成により、電流が流れ出す立ち上がり電
圧が低くなって電力損失を十分に小さくすることが可能
となる。また禁制帯幅の小さい半導体材料を用いた場
合、真性化温度が低くなるが、第２のＮ型領域は第１の
Ｎ型領域の禁制帯幅よりも大きな禁制帯幅の半導体材料
で形成するため、第２のＮ型領域と第２のＰ型領域の接
合による第２のＮ型領域から第２のＰ型領域への正孔の
障壁を第１のＰ型領域の接合による第２のＮ型領域から
第２のＰ型領域への正孔の障壁を第１のＰ型領域と第１
のＮ型領域の接合によるそれより高くすることで、第１
のＮ型領域に禁制帯幅の小さい半導体材料を用いても動
作可能最高温度を低下させることがない。
圧が低くなって電力損失を十分に小さくすることが可能
となる。また禁制帯幅の小さい半導体材料を用いた場
合、真性化温度が低くなるが、第２のＮ型領域は第１の
Ｎ型領域の禁制帯幅よりも大きな禁制帯幅の半導体材料
で形成するため、第２のＮ型領域と第２のＰ型領域の接
合による第２のＮ型領域から第２のＰ型領域への正孔の
障壁を第１のＰ型領域の接合による第２のＮ型領域から
第２のＰ型領域への正孔の障壁を第１のＰ型領域と第１
のＮ型領域の接合によるそれより高くすることで、第１
のＮ型領域に禁制帯幅の小さい半導体材料を用いても動
作可能最高温度を低下させることがない。
【０００９】
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例を示す図である。な
お、図１及び後述の第２実施例を示す図において前記図
５における部材及び部位と同一ないし均等のものは、前
記と同一符号を以って示し、重複した説明を省略する。
図１（ａ）に示すように、本実施例ではＮ型ドリフト領
域におけるＰ型基板１と接する側の大部分の領域２が禁
制帯幅の小さいＳｉＧｅで形成され、それ以外の各領域
はＳｉで形成されている。禁制帯幅の小さい半導体材料
としてはＧｅを用いることもできる。したがってＰ型基
板１とＮ型ドリフト領域との間には、そのＰ型基板１と
禁制帯幅の小さいＮ型ドリフト領域２との間にＰＮ接合
ができている。
する。図１は、本発明の第１実施例を示す図である。な
お、図１及び後述の第２実施例を示す図において前記図
５における部材及び部位と同一ないし均等のものは、前
記と同一符号を以って示し、重複した説明を省略する。
図１（ａ）に示すように、本実施例ではＮ型ドリフト領
域におけるＰ型基板１と接する側の大部分の領域２が禁
制帯幅の小さいＳｉＧｅで形成され、それ以外の各領域
はＳｉで形成されている。禁制帯幅の小さい半導体材料
としてはＧｅを用いることもできる。したがってＰ型基
板１とＮ型ドリフト領域との間には、そのＰ型基板１と
禁制帯幅の小さいＮ型ドリフト領域２との間にＰＮ接合
ができている。
【００１１】次に、上述のように構成された電導度変調
型トランジスタの作用を説明する。図１（ｂ）は、同図
（ａ）の構造のエネルギーバンド図を示す。Ｐ型基板１
と接する側の大部分のＮ型ドリフト領域２が禁制帯幅の
小さい半導体材料で形成されているために、そのＰ型基
板１とＮ型ドリフト領域２の間にできるＰＮ接合の、Ｐ
型基板１からの正孔の注入に対する障壁が小さくなる。
禁制帯幅の小さい半導体材料としてＳｉＧｅ（又はＧ
ｅ）が用いられ、それ以外の材料としてＳｉが用いられ
ているので、その障壁は０．５ｅＶ以下にできる。その
結果、電流が流れ出す立ち上り電圧を従来の約１Ｖから
０．５Ｖ以下に減少させることができて電力損失を半分
以下に下げることが可能となる。また、禁制帯幅の小さ
い半導体材料を用いた場合、真性化温度が低くなるが、
図１（ａ）に示す構造の中には、禁制帯幅の大きいＳｉ
半導体材料で形成されたＮ型ドリフト領域３とＰ型ボデ
ィ領域４間及びＰ型ボディ領域４とＮ型ソース領域５間
に障壁の高いＰＮ接合が残るので、ＰＮＰＮ構造におけ
る内側領域の一部に禁制帯幅の小さい半導体材料を用い
ても動作可能最高温度は低下することがない。さらに、
禁制帯幅の小さいＮ型ドリフト領域２の厚さを２０〜３
０μｍ程度にすれば、ソースＳ、ドレインＤ間の耐圧は
６００Ｖ程度になるので、耐圧の点でも装置動作上支障
はない。
型トランジスタの作用を説明する。図１（ｂ）は、同図
（ａ）の構造のエネルギーバンド図を示す。Ｐ型基板１
と接する側の大部分のＮ型ドリフト領域２が禁制帯幅の
小さい半導体材料で形成されているために、そのＰ型基
板１とＮ型ドリフト領域２の間にできるＰＮ接合の、Ｐ
型基板１からの正孔の注入に対する障壁が小さくなる。
禁制帯幅の小さい半導体材料としてＳｉＧｅ（又はＧ
ｅ）が用いられ、それ以外の材料としてＳｉが用いられ
ているので、その障壁は０．５ｅＶ以下にできる。その
結果、電流が流れ出す立ち上り電圧を従来の約１Ｖから
０．５Ｖ以下に減少させることができて電力損失を半分
以下に下げることが可能となる。また、禁制帯幅の小さ
い半導体材料を用いた場合、真性化温度が低くなるが、
図１（ａ）に示す構造の中には、禁制帯幅の大きいＳｉ
半導体材料で形成されたＮ型ドリフト領域３とＰ型ボデ
ィ領域４間及びＰ型ボディ領域４とＮ型ソース領域５間
に障壁の高いＰＮ接合が残るので、ＰＮＰＮ構造におけ
る内側領域の一部に禁制帯幅の小さい半導体材料を用い
ても動作可能最高温度は低下することがない。さらに、
禁制帯幅の小さいＮ型ドリフト領域２の厚さを２０〜３
０μｍ程度にすれば、ソースＳ、ドレインＤ間の耐圧は
６００Ｖ程度になるので、耐圧の点でも装置動作上支障
はない。
【００１２】図２には、本実施例の電導度変調型トラン
ジスタの製造方法例を示す。まず、高濃度のＰ型Ｓｉ基
板１上にエピタキシャル法により禁制帯幅の小さいＮ型
ドリフト領域２となるＮ型のＳｉＧｅ層を形成し、さら
にＳｉのＮ型ドリフト領域３であるＮ型のＳｉ層を形成
する（図２（ａ））。Ｎ型ドリフト領域３の表面側の所
定箇所にＰ型ボディ領域４を形成し、Ｐ型ボディ領域４
の表面側の所定箇所に高濃度のＮ型ソース領域５を形成
し、さらにゲート酸化膜、ゲート電極を形成する。最後
に所要の金属配線を行う（図２（ｂ））。
ジスタの製造方法例を示す。まず、高濃度のＰ型Ｓｉ基
板１上にエピタキシャル法により禁制帯幅の小さいＮ型
ドリフト領域２となるＮ型のＳｉＧｅ層を形成し、さら
にＳｉのＮ型ドリフト領域３であるＮ型のＳｉ層を形成
する（図２（ａ））。Ｎ型ドリフト領域３の表面側の所
定箇所にＰ型ボディ領域４を形成し、Ｐ型ボディ領域４
の表面側の所定箇所に高濃度のＮ型ソース領域５を形成
し、さらにゲート酸化膜、ゲート電極を形成する。最後
に所要の金属配線を行う（図２（ｂ））。
【００１３】図３には、本発明の第２実施例を示す。本
実施例では、高濃度のＰ型基板１１も、禁制帯幅の小さ
いＮ型ドリフト領域２と同様に、禁制帯幅の小さいＳｉ
Ｇｅ又はＧｅで形成されている。このような構成によっ
てもＰ型基板１１とＮ型ドリフト領域２の間にできるＰ
Ｎ接合の、Ｐ型基板１１からの正孔の注入に対する障壁
を小さくすることが可能になる。本実施例の製造方法例
としては、Ｐ型基板１１とＮ型ドリフト領域２が形成さ
れているＳｉＧｅ基板と、Ｎ型ドリフト領域３となるＳ
ｉ基板とを直接接合法を用いて接合し、次いでＰ型ボデ
ィ領域４及びＮ型ソース領域５を形成するという方法が
ある。
実施例では、高濃度のＰ型基板１１も、禁制帯幅の小さ
いＮ型ドリフト領域２と同様に、禁制帯幅の小さいＳｉ
Ｇｅ又はＧｅで形成されている。このような構成によっ
てもＰ型基板１１とＮ型ドリフト領域２の間にできるＰ
Ｎ接合の、Ｐ型基板１１からの正孔の注入に対する障壁
を小さくすることが可能になる。本実施例の製造方法例
としては、Ｐ型基板１１とＮ型ドリフト領域２が形成さ
れているＳｉＧｅ基板と、Ｎ型ドリフト領域３となるＳ
ｉ基板とを直接接合法を用いて接合し、次いでＰ型ボデ
ィ領域４及びＮ型ソース領域５を形成するという方法が
ある。
【００１４】図４には、本発明の第３実施例を示す。本
実施例は、サイリスタに適用したものである。図４
（ａ）に示すように、サイリスタのＰＮＰＮ構造におけ
るＮ型ドリフト領域１２，１３の一部の領域１２を禁制
帯幅の小さいＳｉＧｅを用いて構成したものである。図
４（ｂ）には、その静特性を示す。この場合もサイリス
タがターンオンしても障壁分だけの電圧Ｖf が残るが、
本実施例では、前述の各実施例と同様に、このＶf の値
を下げることができる。また、このような構造として
も、前記と同様に、動作可能最高温度を低下させること
がない。
実施例は、サイリスタに適用したものである。図４
（ａ）に示すように、サイリスタのＰＮＰＮ構造におけ
るＮ型ドリフト領域１２，１３の一部の領域１２を禁制
帯幅の小さいＳｉＧｅを用いて構成したものである。図
４（ｂ）には、その静特性を示す。この場合もサイリス
タがターンオンしても障壁分だけの電圧Ｖf が残るが、
本実施例では、前述の各実施例と同様に、このＶf の値
を下げることができる。また、このような構造として
も、前記と同様に、動作可能最高温度を低下させること
がない。
【００１５】なお、以上述べた電導度変調型トランジス
タの各実施例では、Ｎチャネル型のものについて説明し
たが、Ｐチャネル型のものにも適用できる。この場合ド
リフト領域はＰ型となる。
タの各実施例では、Ｎチャネル型のものについて説明し
たが、Ｐチャネル型のものにも適用できる。この場合ド
リフト領域はＰ型となる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
第１及び第２のＮ型領域は、第１のＮ型領域よりも第２
のＮ型領域の方を禁制帯幅の大きい半導体材料で形成
し、かつ第１のＰ型領域及び第２のＰ型領域は、第１の
Ｐ型領域と第１のＮ型領域の接合による第１のＰ型領域
から第１のＮ型領域へ正孔の障壁に対し、第２のＮ型領
域と第２のＰ型領域の接合による第２のＮ型領域から第
２のＰ型領域への正孔の障壁の方が高くなるような半導
体材料で形成したため、電流が流れ出す立ち上がり電圧
が低くなり、電力損失を十分に小さくすることができ
る。また禁制帯幅の小さい半導体材料を用いた場合、真
性化温度が低くなるが、第２のＮ型領域は第１のＮ型領
域の禁制帯幅よりも大きな禁制帯幅の半導体材料で形成
し、第２のＮ型領域と第２のＰ型領域の接合による第２
のＮ型領域から第２のＰ型領域への正孔の障壁を第１の
Ｐ型領域と第１のＮ型領域の接合によるそれより高くす
ることで、第１のＮ型領域に禁制帯幅の小さい半導体材
料を用いても動作可能最高温度を低下させることがな
い。
第１及び第２のＮ型領域は、第１のＮ型領域よりも第２
のＮ型領域の方を禁制帯幅の大きい半導体材料で形成
し、かつ第１のＰ型領域及び第２のＰ型領域は、第１の
Ｐ型領域と第１のＮ型領域の接合による第１のＰ型領域
から第１のＮ型領域へ正孔の障壁に対し、第２のＮ型領
域と第２のＰ型領域の接合による第２のＮ型領域から第
２のＰ型領域への正孔の障壁の方が高くなるような半導
体材料で形成したため、電流が流れ出す立ち上がり電圧
が低くなり、電力損失を十分に小さくすることができ
る。また禁制帯幅の小さい半導体材料を用いた場合、真
性化温度が低くなるが、第２のＮ型領域は第１のＮ型領
域の禁制帯幅よりも大きな禁制帯幅の半導体材料で形成
し、第２のＮ型領域と第２のＰ型領域の接合による第２
のＮ型領域から第２のＰ型領域への正孔の障壁を第１の
Ｐ型領域と第１のＮ型領域の接合によるそれより高くす
ることで、第１のＮ型領域に禁制帯幅の小さい半導体材
料を用いても動作可能最高温度を低下させることがな
い。
【００１７】
【図１】本発明に係る電導度変調型トランジスタの第１
実施例を示す縦断面図及びエネルギーバンド図である。
実施例を示す縦断面図及びエネルギーバンド図である。
【図２】上記第１実施例の製造方法の一例を示す工程図
である。
である。
【図３】本発明の第２実施例を示す縦断面図である。
【図４】本発明の第３実施例を示す縦断面図及び静特性
を示す図である。
を示す図である。
【図５】従来の電導度変調型トランジスタの縦断面図で
ある。
ある。
【図６】上記従来例の静特性及びエネルギーバンド図で
ある。
ある。
１ Ｐ型基板 ２ 禁制帯幅の小さい半導体材料で形成されたＮ型ドリ
フト領域 ３ 禁制帯幅の大きい半導体材料部分のＮ型ドリフト領
域 ４ Ｐ型ボディ領域 ５ Ｎ型ソース領域 １１ 禁制帯幅の小さい半導体材料で形成されたＰ型基
板
フト領域 ３ 禁制帯幅の大きい半導体材料部分のＮ型ドリフト領
域 ４ Ｐ型ボディ領域 ５ Ｎ型ソース領域 １１ 禁制帯幅の小さい半導体材料で形成されたＰ型基
板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/74
Claims (1)
- 【請求項１】 第１の電位が印加される第１のＰ型領域
と、 該第１のＰ型領域に隣接する第１のＮ型領域と、 該第１のＮ型領域に隣接する第２のＮ型領域と、 該第２のＮ型領域に隣接する第２のＰ型領域と、 該第２のＰ型領域に隣接し前記第１の電位より低い第２
の電位が印加される第３のＮ型領域とを有する電導度変
調型トランジスタであって、 前記第２のＮ型領域の禁制帯幅は、前記第１のＮ型領域
の禁制帯幅よりも大きく、かつ前記第１のＰ型領域及び
前記第２のＰ型領域は、前記第１のＰ型領域と前記第１
のＮ型領域の接合による正孔に対する障壁に比し、前記
第２のＮ型領域と前記第２のＰ型領域の接合による前記
正孔に対する障壁の方が高くなるような半導体材料で形
成したことを特徴とする 電導度変調型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32939193A JP3198766B2 (ja) | 1993-12-27 | 1993-12-27 | 電導度変調型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32939193A JP3198766B2 (ja) | 1993-12-27 | 1993-12-27 | 電導度変調型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193232A JPH07193232A (ja) | 1995-07-28 |
| JP3198766B2 true JP3198766B2 (ja) | 2001-08-13 |
Family
ID=18220916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32939193A Expired - Fee Related JP3198766B2 (ja) | 1993-12-27 | 1993-12-27 | 電導度変調型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198766B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10048437A1 (de) | 2000-09-29 | 2002-04-18 | Eupec Gmbh & Co Kg | Verfahren zum Herstellen eines Körpers aus Halbleitermaterial mit reduzierter mittlerer freier Weglänge und mit dem Verfahren hergestellter Körper |
| JP2007005723A (ja) * | 2005-06-27 | 2007-01-11 | Toshiba Corp | 半導体装置 |
| CN102760759B (zh) * | 2011-04-29 | 2016-02-03 | 比亚迪股份有限公司 | 一种半导体功率器件 |
| CN102810562B (zh) * | 2011-05-31 | 2015-07-22 | 比亚迪股份有限公司 | 一种半导体器件及其制造方法 |
| JP7059547B2 (ja) * | 2017-09-21 | 2022-04-26 | 富士フイルムビジネスイノベーション株式会社 | 積層構造体、発光部品、プリントヘッド及び画像形成装置 |
| CN108428714B (zh) * | 2017-02-13 | 2024-01-23 | 富士胶片商业创新有限公司 | 层叠结构、发光部件、发光装置和图像形成装置 |
-
1993
- 1993-12-27 JP JP32939193A patent/JP3198766B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193232A (ja) | 1995-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4717940A (en) | MIS controlled gate turn-off thyristor | |
| JPH05110086A (ja) | トンネルトランジスタ | |
| JPH0324791B2 (ja) | ||
| US4797724A (en) | Reducing bipolar parasitic effects in IGFET devices | |
| JP3198766B2 (ja) | 電導度変調型トランジスタ | |
| JPH0770717B2 (ja) | 半導体装置 | |
| JPS63186475A (ja) | 電導度変調形ｍｏｓｆｅｔ | |
| JPS63177473A (ja) | 縦型ｍｏｓｆｅｔ | |
| US6200838B1 (en) | Compound semiconductor device and method of manufacturing the same | |
| JPS63244874A (ja) | 入力保護回路 | |
| JPH0821679B2 (ja) | 半導体装置 | |
| US4209795A (en) | Jsit-type field effect transistor with deep level channel doping | |
| JPS6241428B2 (ja) | ||
| JP2688678B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3369862B2 (ja) | 半導体装置の製造方法 | |
| JP3127254B2 (ja) | Ｓｏｉ型半導体装置 | |
| JPS6237816B2 (ja) | ||
| JPH01276755A (ja) | 薄膜トランジスタ | |
| JP3089720B2 (ja) | Ｎｍｏｓトランジスタ | |
| JP3196310B2 (ja) | 半導体装置 | |
| JPH07249760A (ja) | 半導体装置の製造方法 | |
| JPH02296342A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP3167046B2 (ja) | 静電誘導形半導体装置 | |
| KR100218263B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2968640B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080615 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090615 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |