JP3201370B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置及びその製造方法に係り、詳しくは、埋込拡散
層を一つの信号ラインとして用いる不揮発性半導体記憶
装置及びその製造方法に関する。
記憶装置及びその製造方法に係り、詳しくは、埋込拡散
層を一つの信号ラインとして用いる不揮発性半導体記憶
装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られている半
導体記憶装置は大別して、電源をオフすると記憶情報が
消えてしまう揮発性メモリと、電源をオフしても記憶情
報が保持される不揮発性メモリとに二分される。前者は
ＲＡＭ(Random Access Memory)として知られている一
方、後者はＲＯＭ(Read Only Memory)として知られて
いる。
導体記憶装置は大別して、電源をオフすると記憶情報が
消えてしまう揮発性メモリと、電源をオフしても記憶情
報が保持される不揮発性メモリとに二分される。前者は
ＲＡＭ(Random Access Memory)として知られている一
方、後者はＲＯＭ(Read Only Memory)として知られて
いる。
【０００３】上述の半導体記憶装置の中で、特にＲＯＭ
はその不揮発性の特長を生かして各種の情報処理装置に
適用されており、その中でも、一度書き込まれた情報を
紫外線を照射することにより消去して、再び電気的に書
き込みのできるＥＰ(Erasable and Programmable)ＲＯ
Ｍ、あるいは一度書き込まれた情報を電気的に消去、再
書き込みのできるＥＥＰ(Electrically Erasable and P
rogrammable)ＲＯＭが広く用いられている。さらに、Ｅ
ＥＰＲＯＭで、情報の一括消去・バイト書き込みのでき
るタイプのものは、フラッシュメモリとして知られてい
て、従来の記憶媒体の代表であるフロッピデスク、ハー
ドデスクなどに代わり得るものとして注目されている。
はその不揮発性の特長を生かして各種の情報処理装置に
適用されており、その中でも、一度書き込まれた情報を
紫外線を照射することにより消去して、再び電気的に書
き込みのできるＥＰ(Erasable and Programmable)ＲＯ
Ｍ、あるいは一度書き込まれた情報を電気的に消去、再
書き込みのできるＥＥＰ(Electrically Erasable and P
rogrammable)ＲＯＭが広く用いられている。さらに、Ｅ
ＥＰＲＯＭで、情報の一括消去・バイト書き込みのでき
るタイプのものは、フラッシュメモリとして知られてい
て、従来の記憶媒体の代表であるフロッピデスク、ハー
ドデスクなどに代わり得るものとして注目されている。
【０００４】そのような書き込み可能な不揮発性半導体
記憶装置は、いずれもＭＩＳ(MetalInsulator Semicond
uctor)型構造を有していて、金属ゲートは、絶縁膜に埋
め込まれたフローティング（浮遊）ゲートと、このフロ
ーティングゲートの上方に絶縁膜を介して設けられたコ
ントロール（制御）ゲートとから構成された積層構造に
なっている。そして、電気的に周囲から絶縁されている
フローティングゲートに電荷を注入することにより情報
を記憶させ、電源をオフしてもその電荷をフローティン
グゲートに蓄積したままに保持させることにより、不揮
発性の機能を持たせている。
記憶装置は、いずれもＭＩＳ(MetalInsulator Semicond
uctor)型構造を有していて、金属ゲートは、絶縁膜に埋
め込まれたフローティング（浮遊）ゲートと、このフロ
ーティングゲートの上方に絶縁膜を介して設けられたコ
ントロール（制御）ゲートとから構成された積層構造に
なっている。そして、電気的に周囲から絶縁されている
フローティングゲートに電荷を注入することにより情報
を記憶させ、電源をオフしてもその電荷をフローティン
グゲートに蓄積したままに保持させることにより、不揮
発性の機能を持たせている。
【０００５】上述したようなフローティングゲートの両
端の半導体領域に埋込拡散層を形成して、この埋込拡散
層をビットラインとして用いるようにした構造の不揮発
性半導体記憶装置及びその製造方法が、例えば特開平６
−２８３７２１号公報に開示されている。図３０は同不
揮発性半導体記憶装置の構成を示す平面図、また、図３
１は図３０のＡ−Ａ矢視断面図である。同不揮発性半導
体記憶装置は、図３０及び図３１に示すように、例えば
Ｐ型半導体基板５１に形成された素子分離用酸化膜５２
により囲まれた活性領域に、ゲート酸化膜５３を介して
互いに平行となるように第１フローティングゲート５４
及び第２フローティングゲート５５が設けられている。
第１及び第２フローティングゲート５４、５５の端部の
Ｐ型半導体基板５１には、Ｎ型ドレイン領域５６、５７
が形成され、また第１及び第２フローティングゲート５
４、５５の対向位置にはＮ型ソース領域５８が設けられ
ている。第１フローティングゲート５４、ドレイン領域
５６及びソース領域５８によって第１メモリトランジス
タが構成される一方、第２フローティングゲート５５、
ドレイン領域５７及びソース領域５８によって第２メモ
リトランジスタが構成されて、ソース領域５８は第１及
び第２メモリトランジスタに共通に用いられている。
端の半導体領域に埋込拡散層を形成して、この埋込拡散
層をビットラインとして用いるようにした構造の不揮発
性半導体記憶装置及びその製造方法が、例えば特開平６
−２８３７２１号公報に開示されている。図３０は同不
揮発性半導体記憶装置の構成を示す平面図、また、図３
１は図３０のＡ−Ａ矢視断面図である。同不揮発性半導
体記憶装置は、図３０及び図３１に示すように、例えば
Ｐ型半導体基板５１に形成された素子分離用酸化膜５２
により囲まれた活性領域に、ゲート酸化膜５３を介して
互いに平行となるように第１フローティングゲート５４
及び第２フローティングゲート５５が設けられている。
第１及び第２フローティングゲート５４、５５の端部の
Ｐ型半導体基板５１には、Ｎ型ドレイン領域５６、５７
が形成され、また第１及び第２フローティングゲート５
４、５５の対向位置にはＮ型ソース領域５８が設けられ
ている。第１フローティングゲート５４、ドレイン領域
５６及びソース領域５８によって第１メモリトランジス
タが構成される一方、第２フローティングゲート５５、
ドレイン領域５７及びソース領域５８によって第２メモ
リトランジスタが構成されて、ソース領域５８は第１及
び第２メモリトランジスタに共通に用いられている。
【０００６】第１及び第２フローティングゲート５４、
５５は、例えばシリコン酸化膜、シリコン窒化膜及びシ
リコン酸化膜からなる積層膜、いわゆるＯＮＯ(Oxide-N
itride-Oxide)などからなる絶縁膜６０で覆われて、こ
の絶縁膜６０を介して第１及び第２フローティングゲー
ト５４、５５上にコントロールゲート６１が設けられて
いる。一般に、第１及び第２フローティングゲート５
４、５５、コントロールゲート６１には多結晶シリコン
が用いられている。上述の不揮発性半導体記憶装置の構
造において、図３０に示すように、各領域５６、５７、
５８は、埋込拡散層として働いて隣接しているメモリセ
ルにまたがるように設けられてビットラインとして用い
られる一方、コントロールゲート６１は各領域５６、５
７、５８の長さ方向と略直交する長さ方向に設けられ
て、ワードラインとして用いられている。 次に、図３
２（ａ）〜（ｃ）及び図３３（ｄ）、（ｅ）を参照し
て、同不揮発性半導体記憶装置の製造方法について、工
程順に説明する。まず、図３２（ａ）に示すように、Ｐ
型半導体基板５１を用いて活性領域となる位置にシリコ
ン酸化膜からなるバッファ膜６２を介してシリコン窒化
膜からなる耐酸化性マスク膜６３を形成した後、周知の
ＬＯＣＯＳ(Local Oxidation ofSilicon)法により酸化
処理を施して、フィールド酸化膜となる素子分離用酸化
膜５２を形成する。
５５は、例えばシリコン酸化膜、シリコン窒化膜及びシ
リコン酸化膜からなる積層膜、いわゆるＯＮＯ(Oxide-N
itride-Oxide)などからなる絶縁膜６０で覆われて、こ
の絶縁膜６０を介して第１及び第２フローティングゲー
ト５４、５５上にコントロールゲート６１が設けられて
いる。一般に、第１及び第２フローティングゲート５
４、５５、コントロールゲート６１には多結晶シリコン
が用いられている。上述の不揮発性半導体記憶装置の構
造において、図３０に示すように、各領域５６、５７、
５８は、埋込拡散層として働いて隣接しているメモリセ
ルにまたがるように設けられてビットラインとして用い
られる一方、コントロールゲート６１は各領域５６、５
７、５８の長さ方向と略直交する長さ方向に設けられ
て、ワードラインとして用いられている。 次に、図３
２（ａ）〜（ｃ）及び図３３（ｄ）、（ｅ）を参照し
て、同不揮発性半導体記憶装置の製造方法について、工
程順に説明する。まず、図３２（ａ）に示すように、Ｐ
型半導体基板５１を用いて活性領域となる位置にシリコ
ン酸化膜からなるバッファ膜６２を介してシリコン窒化
膜からなる耐酸化性マスク膜６３を形成した後、周知の
ＬＯＣＯＳ(Local Oxidation ofSilicon)法により酸化
処理を施して、フィールド酸化膜となる素子分離用酸化
膜５２を形成する。
【０００７】次に、バッファ膜６２及び耐酸化性マスク
膜６３を除去した後、図３２（ｂ）に示すように、通常
の酸化処理を施して活性領域の表面にゲート酸化膜５３
を形成する。次に、ＣＶＤ(Chemical Vapor Depositio
n)法により、全面に多結晶シリコンからなる第１導電層
６４を形成する。次に、図３２（ｃ）に示すように、フ
ォトリソグラフィ法により第１導電層６４のフローティ
ングゲートを形成すべき領域をレジスト膜６５で覆った
状態で、第１導電層６４をパターニングして、第１フロ
ーティングゲート５４及び第２フローティングゲート５
５を互いに平行となる形状に形成する。上述の第１導電
層６４のパターニングによる第１及び第２フローティン
グゲート５４、５５の形成時、フォトリソグラフィ法に
おけるマスクアライメント（整合）は、既に形成されて
いる素子分離用酸化膜５２を基準位置として利用するこ
とで行われている。
膜６３を除去した後、図３２（ｂ）に示すように、通常
の酸化処理を施して活性領域の表面にゲート酸化膜５３
を形成する。次に、ＣＶＤ(Chemical Vapor Depositio
n)法により、全面に多結晶シリコンからなる第１導電層
６４を形成する。次に、図３２（ｃ）に示すように、フ
ォトリソグラフィ法により第１導電層６４のフローティ
ングゲートを形成すべき領域をレジスト膜６５で覆った
状態で、第１導電層６４をパターニングして、第１フロ
ーティングゲート５４及び第２フローティングゲート５
５を互いに平行となる形状に形成する。上述の第１導電
層６４のパターニングによる第１及び第２フローティン
グゲート５４、５５の形成時、フォトリソグラフィ法に
おけるマスクアライメント（整合）は、既に形成されて
いる素子分離用酸化膜５２を基準位置として利用するこ
とで行われている。
【０００８】次に、レジスト膜６５すなわち第１及び第
２フローティングゲート５４、５５をマスクとしたセル
フアラインにより砒素などのＮ型不純物を活性領域にイ
オン注入した後、図３３（ｄ）に示すように、熱処理を
施してＮ型ドレイン領域５６、５７及びソース領域５８
を形成する。これらの領域５６、５７、５８は埋込拡散
層として用いられる。上述の熱処理後に酸化を行うと、
Ｎ型不純物が高濃度にドーピングされている各領域５
６、５７、５８の表面は増速酸化されるので、ゲート酸
化膜５３よりも膜厚が大きい酸化膜６６が形成される。
したがって、ドレイン領域５６、５７及びソース領域５
８はその酸化膜６６により埋め込まれることになり、埋
込拡散層として用いられる。
２フローティングゲート５４、５５をマスクとしたセル
フアラインにより砒素などのＮ型不純物を活性領域にイ
オン注入した後、図３３（ｄ）に示すように、熱処理を
施してＮ型ドレイン領域５６、５７及びソース領域５８
を形成する。これらの領域５６、５７、５８は埋込拡散
層として用いられる。上述の熱処理後に酸化を行うと、
Ｎ型不純物が高濃度にドーピングされている各領域５
６、５７、５８の表面は増速酸化されるので、ゲート酸
化膜５３よりも膜厚が大きい酸化膜６６が形成される。
したがって、ドレイン領域５６、５７及びソース領域５
８はその酸化膜６６により埋め込まれることになり、埋
込拡散層として用いられる。
【０００９】次に、図３３（ｅ）に示すように、ＣＶＤ
法により、ＯＮＯ膜からなるフローティングゲート被覆
用絶縁膜６０を形成して第１及び第２フローティングゲ
ート５４、５５を覆った後、ＣＶＤ法により、全面に多
結晶シリコンからなる第２導電層６７を形成し、この第
２導電層６７をパターニングしてコントロールゲート６
１を形成することにより、図３０及び図３１の不揮発性
半導体記憶装置を完成させる。
法により、ＯＮＯ膜からなるフローティングゲート被覆
用絶縁膜６０を形成して第１及び第２フローティングゲ
ート５４、５５を覆った後、ＣＶＤ法により、全面に多
結晶シリコンからなる第２導電層６７を形成し、この第
２導電層６７をパターニングしてコントロールゲート６
１を形成することにより、図３０及び図３１の不揮発性
半導体記憶装置を完成させる。
【００１０】
【発明が解決しようとする課題】ところで、上記公報記
載の従来の不揮発性半導体記憶装置の製造方法では、導
電層のパターニングによるフローティングゲートの形成
時に、フォトリソグラフィにおいて基準位置である素子
分離用酸化膜に対してミスアライメントの発生が避けら
れないので、この後にフローティングゲートの両端に形
成する埋込拡散層の幅が右側と左側とでばらつく、とい
う問題がある。すなわち、図３２及び図３３の従来の不
揮発性半導体記憶装置の製造方法において、第１導電層
６４をパターニングして、第１及び第２フローティング
ゲート５４、５５を形成するときに、予め第１導電層６
４上にマスクとしてのレジスト膜６５を形成しておく必
要があるが、このためにはレジストパターン形成用マス
クを用いてこのマスクを素子分離用酸化膜５２を基準位
置として利用して半導体基板５１上にアライメントする
ことが行われている。
載の従来の不揮発性半導体記憶装置の製造方法では、導
電層のパターニングによるフローティングゲートの形成
時に、フォトリソグラフィにおいて基準位置である素子
分離用酸化膜に対してミスアライメントの発生が避けら
れないので、この後にフローティングゲートの両端に形
成する埋込拡散層の幅が右側と左側とでばらつく、とい
う問題がある。すなわち、図３２及び図３３の従来の不
揮発性半導体記憶装置の製造方法において、第１導電層
６４をパターニングして、第１及び第２フローティング
ゲート５４、５５を形成するときに、予め第１導電層６
４上にマスクとしてのレジスト膜６５を形成しておく必
要があるが、このためにはレジストパターン形成用マス
クを用いてこのマスクを素子分離用酸化膜５２を基準位
置として利用して半導体基板５１上にアライメントする
ことが行われている。
【００１１】しかしながら、マスクアライメントでは露
光装置の機械的ずれが生ずるのでミスアライメントが避
けられないため、特に微細加工が要求されている最近の
フォトリソグラフィ技術においては、加工精度に大きな
影響を受ける。図３２（ｃ）において、ミスアライメン
トによりレジスト膜６５の位置が設計位置から左又は右
方向に微小量ずれるようになるため、レジスト膜６５を
マスクとしたセルフアラインにより形成されるドレイン
領域５６、５７及びソース領域５８の幅は等しくならな
いで、ばらつくようになる。
光装置の機械的ずれが生ずるのでミスアライメントが避
けられないため、特に微細加工が要求されている最近の
フォトリソグラフィ技術においては、加工精度に大きな
影響を受ける。図３２（ｃ）において、ミスアライメン
トによりレジスト膜６５の位置が設計位置から左又は右
方向に微小量ずれるようになるため、レジスト膜６５を
マスクとしたセルフアラインにより形成されるドレイン
領域５６、５７及びソース領域５８の幅は等しくならな
いで、ばらつくようになる。
【００１２】したがって、第１及び第２フローティング
ゲート５４、５５の両端のビットラインとして用いられ
る埋込拡散層の幅がばらつくことになる。埋込拡散層の
幅のばらつきは埋込拡散層の抵抗のばらつきとなって表
れるので、不揮発性半導体記憶装置の読み出し電流がば
らつくようになり、誤読み出しの原因となる。特に、３
種類以上の読み出し電流を判定してデータとして読み出
すという機能を備えた多値を用いる不揮発性半導体記憶
装置においては、読み出し電流のわずかなばらつきも誤
読み出しにつながり易い。上述したミスアライメントの
影響は、図３４に示すように、１つのフローティングゲ
ート６８を設けてこの両端に埋込拡散層を設ける不揮発
性半導体記憶装置においても同様に生ずる。
ゲート５４、５５の両端のビットラインとして用いられ
る埋込拡散層の幅がばらつくことになる。埋込拡散層の
幅のばらつきは埋込拡散層の抵抗のばらつきとなって表
れるので、不揮発性半導体記憶装置の読み出し電流がば
らつくようになり、誤読み出しの原因となる。特に、３
種類以上の読み出し電流を判定してデータとして読み出
すという機能を備えた多値を用いる不揮発性半導体記憶
装置においては、読み出し電流のわずかなばらつきも誤
読み出しにつながり易い。上述したミスアライメントの
影響は、図３４に示すように、１つのフローティングゲ
ート６８を設けてこの両端に埋込拡散層を設ける不揮発
性半導体記憶装置においても同様に生ずる。
【００１３】この発明は、上述の事情に鑑みてなされた
もので、ミスアライメントに起因するフローティングゲ
ートの両端の埋込拡散層の幅のばらつきをなくすことが
できるようにした不揮発性半導体記憶装置及びその製造
方法を提供することを目的としている。
もので、ミスアライメントに起因するフローティングゲ
ートの両端の埋込拡散層の幅のばらつきをなくすことが
できるようにした不揮発性半導体記憶装置及びその製造
方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、フローティングゲートと、
該フローティングゲート上に絶縁膜を介して設けられた
コントロールゲートと、上記フローティングゲートの両
端に設けられた拡散層とを備えた不揮発性半導体メモリ
セルが集積された不揮発性半導体記憶装置であって、上
記フローティングゲートの両端の上記拡散層の外側に、
上記フローティングゲートと平行に、隣接している上記
不揮発性半導体メモリセルにまたがって素子分離用シー
ルド電極が設けられるとともに、上記フローティングゲ
ートと、上記素子分離用シールド電極とが、同一層から
なることを特徴としている。
に、請求項１記載の発明は、フローティングゲートと、
該フローティングゲート上に絶縁膜を介して設けられた
コントロールゲートと、上記フローティングゲートの両
端に設けられた拡散層とを備えた不揮発性半導体メモリ
セルが集積された不揮発性半導体記憶装置であって、上
記フローティングゲートの両端の上記拡散層の外側に、
上記フローティングゲートと平行に、隣接している上記
不揮発性半導体メモリセルにまたがって素子分離用シー
ルド電極が設けられるとともに、上記フローティングゲ
ートと、上記素子分離用シールド電極とが、同一層から
なることを特徴としている。
【００１５】請求項２記載の発明は、請求項１記載の不
揮発性半導体記憶装置に係り、上記フローティングゲー
ト上に該フローティングゲートよりも面積の大きい上部
フローティングゲートが設けられていることを特徴とし
ている。
揮発性半導体記憶装置に係り、上記フローティングゲー
ト上に該フローティングゲートよりも面積の大きい上部
フローティングゲートが設けられていることを特徴とし
ている。
【００１６】請求項３記載の発明は、請求項１又は２記
載の不揮発性半導体記憶装置に係り、上記フローティン
グゲートは、互いに平行に設けられた第１及び第２フロ
ーティングゲートからなり、第１及び第２フローティン
グゲートの対向位置に共通の拡散層が設けられているこ
とを特徴としている。
載の不揮発性半導体記憶装置に係り、上記フローティン
グゲートは、互いに平行に設けられた第１及び第２フロ
ーティングゲートからなり、第１及び第２フローティン
グゲートの対向位置に共通の拡散層が設けられているこ
とを特徴としている。
【００１７】請求項４記載の発明は、請求項１、２又は
３記載の不揮発性半導体記憶装置に係り、上記フローテ
ィングゲート及び素子分離用シールド電極は、多結晶シ
リコンからなることを特徴としている。
３記載の不揮発性半導体記憶装置に係り、上記フローテ
ィングゲート及び素子分離用シールド電極は、多結晶シ
リコンからなることを特徴としている。
【００１８】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載の不揮発性半導体記憶装置に係り、上
記拡散層は、隣接している上記不揮発性半導体メモリセ
ルにまたがって設けられていることを特徴としている。
いずれか１に記載の不揮発性半導体記憶装置に係り、上
記拡散層は、隣接している上記不揮発性半導体メモリセ
ルにまたがって設けられていることを特徴としている。
【００１９】請求項６記載の発明は、請求項１乃至５の
いずれか１に記載の不揮発性半導体記憶装置に係り、上
記フローティングゲートは、上記不揮発性半導体メモリ
セルごとに絶縁されていることを特徴としている。
いずれか１に記載の不揮発性半導体記憶装置に係り、上
記フローティングゲートは、上記不揮発性半導体メモリ
セルごとに絶縁されていることを特徴としている。
【００２０】請求項７記載の発明は、請求項１乃至６の
いずれか１に記載の不揮発性半導体記憶装置に係り、記
拡散層は、上記不揮発性半導体メモリセルのソース又は
ドレイン領域からなることを特徴としている。
いずれか１に記載の不揮発性半導体記憶装置に係り、記
拡散層は、上記不揮発性半導体メモリセルのソース又は
ドレイン領域からなることを特徴としている。
【００２１】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載の不揮発性半導体記憶装置に係り、上
記素子分離用シールド電極は、接地電位又はソース電位
に保持されることを特徴としている。
いずれか１に記載の不揮発性半導体記憶装置に係り、上
記素子分離用シールド電極は、接地電位又はソース電位
に保持されることを特徴としている。
【００２２】請求項９記載の発明は、請求項１乃至８い
ずれか１に記載の不揮発性半導体記憶装置に係り、上記
拡散層は、ビットラインとして用いられることを特徴と
している。
ずれか１に記載の不揮発性半導体記憶装置に係り、上記
拡散層は、ビットラインとして用いられることを特徴と
している。
【００２３】請求項１０記載の発明は、フローティング
ゲートと、該フローティングゲート上に絶縁膜を介して
設けられたコントロールゲートと、上記フローティング
ゲートの両端に設けられた拡散層とを備えた不揮発性半
導体メモリセルが集積された不揮発性半導体記憶装置の
製造方法であって、半導体基板上に絶縁膜を介して第１
導電層を形成した後、該第１導電層をパターニングして
上記フローティングゲートと、該フローティングゲート
の両端に該フローティングゲートと平行な素子分離用シ
ールド電極とを同時に形成する第１導電層パターニング
工程と、上記フローティングゲート及び素子分離用シー
ルド電極をマスクとするセルフアラインにより上記半導
体基板内に不純物を導入して上記拡散層を形成する拡散
層形成工程とを含むことを特徴としている。
ゲートと、該フローティングゲート上に絶縁膜を介して
設けられたコントロールゲートと、上記フローティング
ゲートの両端に設けられた拡散層とを備えた不揮発性半
導体メモリセルが集積された不揮発性半導体記憶装置の
製造方法であって、半導体基板上に絶縁膜を介して第１
導電層を形成した後、該第１導電層をパターニングして
上記フローティングゲートと、該フローティングゲート
の両端に該フローティングゲートと平行な素子分離用シ
ールド電極とを同時に形成する第１導電層パターニング
工程と、上記フローティングゲート及び素子分離用シー
ルド電極をマスクとするセルフアラインにより上記半導
体基板内に不純物を導入して上記拡散層を形成する拡散
層形成工程とを含むことを特徴としている。
【００２４】請求項１１記載の発明は、請求項１０記載
の不揮発性半導体記憶装置の製造方法に係り、上記第１
導電層パターニング工程におけるフローティングゲート
の形成は、互いに平行な第１及び第２フローティングゲ
ートを形成することを特徴としている。
の不揮発性半導体記憶装置の製造方法に係り、上記第１
導電層パターニング工程におけるフローティングゲート
の形成は、互いに平行な第１及び第２フローティングゲ
ートを形成することを特徴としている。
【００２５】請求項１２記載の発明は、請求項１０又は
１１記載の不揮発性半導体記憶装置の製造方法に係り、
上記拡散層形成工程は、上記拡散層を隣接している不揮
発性半導体メモリセルにまたがるように形成することを
特徴としている。
１１記載の不揮発性半導体記憶装置の製造方法に係り、
上記拡散層形成工程は、上記拡散層を隣接している不揮
発性半導体メモリセルにまたがるように形成することを
特徴としている。
【００２６】請求項１３記載の発明は、請求項１０、１
１又は１２記載の不揮発性半導体記憶装置の製造方法に
係り、上記拡散層形成工程の後に、上記フローティング
ゲートを覆うフローティングゲート被覆用絶縁膜を形成
するフローティングゲート被覆用絶縁膜形成工程と、上
記フローティングゲート被覆用絶縁膜を覆う第２導電層
を形成する第２導電層形成工程と、上記第２導電層をパ
ターニングして上記フローティングゲート及び素子分離
用シールド電極の長さ方向と略直交する長さ方向に上記
コントロールゲートを形成する第２導電層パターニング
工程と、上記コントロールゲートをマスクとするセルフ
アラインにより上記フローティングゲートをパターニン
グして、上記コントロールゲート直下位置にのみ残すフ
ローティングゲートパターニング工程とを含むことを特
徴としている。
１又は１２記載の不揮発性半導体記憶装置の製造方法に
係り、上記拡散層形成工程の後に、上記フローティング
ゲートを覆うフローティングゲート被覆用絶縁膜を形成
するフローティングゲート被覆用絶縁膜形成工程と、上
記フローティングゲート被覆用絶縁膜を覆う第２導電層
を形成する第２導電層形成工程と、上記第２導電層をパ
ターニングして上記フローティングゲート及び素子分離
用シールド電極の長さ方向と略直交する長さ方向に上記
コントロールゲートを形成する第２導電層パターニング
工程と、上記コントロールゲートをマスクとするセルフ
アラインにより上記フローティングゲートをパターニン
グして、上記コントロールゲート直下位置にのみ残すフ
ローティングゲートパターニング工程とを含むことを特
徴としている。
【００２７】請求項１４記載の発明は、請求項１３記載
の不揮発性半導体記憶装置の製造方法に係り、上記第２
導電層パターニング工程は、予め第２導電層を絶縁膜で
覆って該絶縁膜をパターニングしてマスク絶縁膜を形成
した後、該マスク絶縁膜をマスクとして用いて行うこと
を特徴としている。
の不揮発性半導体記憶装置の製造方法に係り、上記第２
導電層パターニング工程は、予め第２導電層を絶縁膜で
覆って該絶縁膜をパターニングしてマスク絶縁膜を形成
した後、該マスク絶縁膜をマスクとして用いて行うこと
を特徴としている。
【００２８】請求項１５記載の発明は、請求項１４記載
の不揮発性半導体記憶装置の製造方法に係り、上記フロ
ーティングゲートパターニング工程は、上記素子分離用
シールド電極をレジスト膜で覆った状態で、該レジスト
膜及び上記マスク絶縁膜をマスクとするセルフアライン
により行うことを特徴としている。
の不揮発性半導体記憶装置の製造方法に係り、上記フロ
ーティングゲートパターニング工程は、上記素子分離用
シールド電極をレジスト膜で覆った状態で、該レジスト
膜及び上記マスク絶縁膜をマスクとするセルフアライン
により行うことを特徴としている。
【００２９】請求項１６記載の発明は、請求項１３、１
４又は１５記載の不揮発性半導体記憶装置の製造方法に
係り、上記フローティングゲート被覆用絶縁膜形成工程
の前に、上記フローティングゲートを第３導電層で覆っ
た後、該第３導電層を上記フローティングゲートよりも
面積が大きくなるようにパターニングして上部フローテ
ィングゲートを形成する第３導電層パターニング工程を
含むことを特徴としている。
４又は１５記載の不揮発性半導体記憶装置の製造方法に
係り、上記フローティングゲート被覆用絶縁膜形成工程
の前に、上記フローティングゲートを第３導電層で覆っ
た後、該第３導電層を上記フローティングゲートよりも
面積が大きくなるようにパターニングして上部フローテ
ィングゲートを形成する第３導電層パターニング工程を
含むことを特徴としている。
【００３０】請求項１７記載の発明は、請求項１０乃至
１６のいずれか１に記載の不揮発性半導体記憶装置の製
造方法に係り、上記第１導電層、第２導電層又は第３導
電層として多結晶シリコンを用いることを特徴としてい
る。
１６のいずれか１に記載の不揮発性半導体記憶装置の製
造方法に係り、上記第１導電層、第２導電層又は第３導
電層として多結晶シリコンを用いることを特徴としてい
る。
【００３１】
【００３２】
【００３３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である不揮発性半導体記
憶装置の構成を示す平面図、図２は図１のＡ−Ａ矢視断
面図、図３は図１のＢ−Ｂ矢視断面図、図４は図１のＣ
−Ｃ矢視断面図、図５は同不揮発性半導体記憶装置の構
成を示す斜視図、また、図６（ａ）〜（ｃ）乃至図１２
（ａ）〜（ｃ）は同不揮発性半導体記憶装置の製造方法
を工程順に示す工程図である。この例の不揮発性半導体
記憶装置は、図１〜図５に示すように、例えばＰ型半導
体基板１の活性領域２に、ゲート酸化膜３を介してフロ
ーティングゲート４が設けられ、このフローティングゲ
ート４の端部のＰ型半導体基板１にはＮ型ドレイン領域
６及びソース領域８が設けられている。さらに、ドレイ
ン領域６及びソース領域８の外側にはフローティングゲ
ート４と平行に、隣接しているメモリセルにまたがって
一対の素子分離用シールド電極９が設けられて、この素
子分離用シールド電極９によって活性領域２の幅が規定
されている。フローティングゲート４、ドレイン領域６
及びソース領域８、素子分離用シールド電極９はいずれ
もビットラインＢＬの方向に沿って設けられている。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である不揮発性半導体記
憶装置の構成を示す平面図、図２は図１のＡ−Ａ矢視断
面図、図３は図１のＢ−Ｂ矢視断面図、図４は図１のＣ
−Ｃ矢視断面図、図５は同不揮発性半導体記憶装置の構
成を示す斜視図、また、図６（ａ）〜（ｃ）乃至図１２
（ａ）〜（ｃ）は同不揮発性半導体記憶装置の製造方法
を工程順に示す工程図である。この例の不揮発性半導体
記憶装置は、図１〜図５に示すように、例えばＰ型半導
体基板１の活性領域２に、ゲート酸化膜３を介してフロ
ーティングゲート４が設けられ、このフローティングゲ
ート４の端部のＰ型半導体基板１にはＮ型ドレイン領域
６及びソース領域８が設けられている。さらに、ドレイ
ン領域６及びソース領域８の外側にはフローティングゲ
ート４と平行に、隣接しているメモリセルにまたがって
一対の素子分離用シールド電極９が設けられて、この素
子分離用シールド電極９によって活性領域２の幅が規定
されている。フローティングゲート４、ドレイン領域６
及びソース領域８、素子分離用シールド電極９はいずれ
もビットラインＢＬの方向に沿って設けられている。
【００３４】フローティングゲート４は、例えばＯＮＯ
などからなるフローティングゲート被覆用絶縁膜１６で
覆われて、この絶縁膜１６を介してフローティングゲー
ト４上にコントロールゲート１１が、ビットラインＢＬ
の方向と略直交するワードラインＷＬの方向に沿って設
けられている。フローティングゲート４、素子分離用シ
ールド電極９及びコントロールゲート１１は例えば多結
晶シリコンにより構成されている。ここで、フローティ
ングゲート４は、各メモリセルのコントロールゲート１
１の直下位置のみに設けられて、メモリセルごとに絶縁
されている。
などからなるフローティングゲート被覆用絶縁膜１６で
覆われて、この絶縁膜１６を介してフローティングゲー
ト４上にコントロールゲート１１が、ビットラインＢＬ
の方向と略直交するワードラインＷＬの方向に沿って設
けられている。フローティングゲート４、素子分離用シ
ールド電極９及びコントロールゲート１１は例えば多結
晶シリコンにより構成されている。ここで、フローティ
ングゲート４は、各メモリセルのコントロールゲート１
１の直下位置のみに設けられて、メモリセルごとに絶縁
されている。
【００３５】上述の不揮発性半導体記憶装置の構造にお
いて、ドレイン領域６及びソース領域８は埋込拡散層と
して働いて隣接するメモリセルにまたがるように設けら
れて、ドレイン領域はビットラインＢＬとして用いられ
る一方、コントロールゲート１１は各領域６、８の長さ
方向と略直交する長さ方向に設けられて、ワードライン
ＷＬとして用いられる。上述の素子分離用シールド電極
９は、接地電位又はソース電位に保持されて使用され
る。
いて、ドレイン領域６及びソース領域８は埋込拡散層と
して働いて隣接するメモリセルにまたがるように設けら
れて、ドレイン領域はビットラインＢＬとして用いられ
る一方、コントロールゲート１１は各領域６、８の長さ
方向と略直交する長さ方向に設けられて、ワードライン
ＷＬとして用いられる。上述の素子分離用シールド電極
９は、接地電位又はソース電位に保持されて使用され
る。
【００３６】次に、図６（ａ）〜（ｃ）乃至図１２
（ａ）〜（ｃ）を参照して、同不揮発性半導体記憶装置
の製造方法について、工程順に説明する。なお、図６乃
至図１２において、（ａ）は図１のＡ−Ａ矢視断面図に
相当した断面図を示し、（ｂ）は図１のＢ−Ｂ矢視断面
図に相当した断面図を示し、（ｃ）は図１のＣ−Ｃ矢視
断面図に相当した断面図を示している。まず、図６
（ａ）〜（ｃ）に示すように、Ｐ型半導体基板１を用い
て熱酸化法により、全面に膜厚が８〜１５ｎｍのゲート
酸化膜３を形成する。次に、ＣＶＤ法により、ゲート酸
化膜３上に膜厚が１００〜２００ｎｍの第１多結晶シリ
コン膜１３を形成した後、フォトリソグラフィ法により
第１多結晶シリコン膜１３のフローティングゲート及び
素子分離用シールド電極を形成すべき領域をレジスト膜
１４で覆う。
（ａ）〜（ｃ）を参照して、同不揮発性半導体記憶装置
の製造方法について、工程順に説明する。なお、図６乃
至図１２において、（ａ）は図１のＡ−Ａ矢視断面図に
相当した断面図を示し、（ｂ）は図１のＢ−Ｂ矢視断面
図に相当した断面図を示し、（ｃ）は図１のＣ−Ｃ矢視
断面図に相当した断面図を示している。まず、図６
（ａ）〜（ｃ）に示すように、Ｐ型半導体基板１を用い
て熱酸化法により、全面に膜厚が８〜１５ｎｍのゲート
酸化膜３を形成する。次に、ＣＶＤ法により、ゲート酸
化膜３上に膜厚が１００〜２００ｎｍの第１多結晶シリ
コン膜１３を形成した後、フォトリソグラフィ法により
第１多結晶シリコン膜１３のフローティングゲート及び
素子分離用シールド電極を形成すべき領域をレジスト膜
１４で覆う。
【００３７】次に、レジスト膜１４をマスクとしたエッ
チング処理により第１多結晶シリコン膜１３をパターニ
ングして、図７（ａ）〜（ｃ）に示すように、フローテ
ィングゲート４と、このフローティングゲート４の両端
にフローティングゲート４と平行な素子分離用シールド
電極９とを、ビットラインＢＬの方向に沿って同時に形
成する。このように、従来の素子分離用酸化膜５２に相
当した素子分離用シールド電極９をフローティングゲー
ト４と同時にパターニングして形成することにより、素
子分離用酸化膜を基準位置として行うフローティングゲ
ートを形成するためのレジストパターン形成用マスクの
アライメントのときに発生するミスアライメントによっ
て、拡散層の幅が左右側でばらつくことがなくなる。次
に、フローティングゲート４及び素子分離用シールド電
極９をマスクとしてセルフアラインにより、Ｎ型不純物
として例えば砒素を用いてＰ型半導体基板１にイオン注
入する。
チング処理により第１多結晶シリコン膜１３をパターニ
ングして、図７（ａ）〜（ｃ）に示すように、フローテ
ィングゲート４と、このフローティングゲート４の両端
にフローティングゲート４と平行な素子分離用シールド
電極９とを、ビットラインＢＬの方向に沿って同時に形
成する。このように、従来の素子分離用酸化膜５２に相
当した素子分離用シールド電極９をフローティングゲー
ト４と同時にパターニングして形成することにより、素
子分離用酸化膜を基準位置として行うフローティングゲ
ートを形成するためのレジストパターン形成用マスクの
アライメントのときに発生するミスアライメントによっ
て、拡散層の幅が左右側でばらつくことがなくなる。次
に、フローティングゲート４及び素子分離用シールド電
極９をマスクとしてセルフアラインにより、Ｎ型不純物
として例えば砒素を用いてＰ型半導体基板１にイオン注
入する。
【００３８】次に、図８（ａ）〜（ｃ）に示すように、
Ｐ型半導体基板１を熱処理して注入された砒素を拡散す
ることにより、ビットラインＢＬの方向に沿ってＮ型ド
レイン６及びソース領域８を形成する。
Ｐ型半導体基板１を熱処理して注入された砒素を拡散す
ることにより、ビットラインＢＬの方向に沿ってＮ型ド
レイン６及びソース領域８を形成する。
【００３９】このように、素子分離用シールド電極９と
同時に形成されたフローティングゲート４を用いてセル
フアラインによりドレイン領域６及びソース領域８を形
成して埋込拡散層とすることにより、フローティングゲ
ート４の両端に略等しい幅の埋込拡散層を形成すること
ができる。したがって、従来のようにミスアライメント
に起因して生じていたフローティングゲートの両端の埋
込拡散層の幅のばらつきはなくなるので、埋込拡散層の
抵抗のばらつきはなくなる。それゆえ、埋込拡散層の抵
抗のばらつきに影響されていた読み出し特性などの不揮
発性半導体記憶装置の諸特性を改善することができる。
次に、ＣＶＤ法により、全面にシリコン酸化膜１５を形
成した後、エッチバック法又はＣＭＰ(Chemical Mechan
ical Polishing:化学的機械研磨）法によりシリコン酸
化膜１５の不要部を除去して平坦化する。
同時に形成されたフローティングゲート４を用いてセル
フアラインによりドレイン領域６及びソース領域８を形
成して埋込拡散層とすることにより、フローティングゲ
ート４の両端に略等しい幅の埋込拡散層を形成すること
ができる。したがって、従来のようにミスアライメント
に起因して生じていたフローティングゲートの両端の埋
込拡散層の幅のばらつきはなくなるので、埋込拡散層の
抵抗のばらつきはなくなる。それゆえ、埋込拡散層の抵
抗のばらつきに影響されていた読み出し特性などの不揮
発性半導体記憶装置の諸特性を改善することができる。
次に、ＣＶＤ法により、全面にシリコン酸化膜１５を形
成した後、エッチバック法又はＣＭＰ(Chemical Mechan
ical Polishing:化学的機械研磨）法によりシリコン酸
化膜１５の不要部を除去して平坦化する。
【００４０】次に、図９（ａ）〜（ｃ）に示すように、
ＣＶＤ法により、全面に膜厚が略８ｎｍのシリコン酸化
膜、膜厚が略８ｎｍのシリコン窒化膜及び膜厚が略８ｎ
ｍのシリコン酸化膜を順次に積層したＯＮＯ膜からなる
フローティングゲート被覆用絶縁膜１６を形成して、フ
ローティングゲート４及び素子分離用シールド電極９を
覆う。
ＣＶＤ法により、全面に膜厚が略８ｎｍのシリコン酸化
膜、膜厚が略８ｎｍのシリコン窒化膜及び膜厚が略８ｎ
ｍのシリコン酸化膜を順次に積層したＯＮＯ膜からなる
フローティングゲート被覆用絶縁膜１６を形成して、フ
ローティングゲート４及び素子分離用シールド電極９を
覆う。
【００４１】次に、図１０（ａ）〜（ｃ）に示すよう
に、ＣＶＤ法により、全面に膜厚が１００〜２００ｎｍ
の第２多結晶シリコン膜１７を形成した後、ＣＶＤ法に
より、全面に膜厚が５０〜１５０ｎｍのシリコン酸化膜
１８を形成する。
に、ＣＶＤ法により、全面に膜厚が１００〜２００ｎｍ
の第２多結晶シリコン膜１７を形成した後、ＣＶＤ法に
より、全面に膜厚が５０〜１５０ｎｍのシリコン酸化膜
１８を形成する。
【００４２】次に、フォトリソグラフィ法によりシリコ
ン酸化膜１８のうち、この後に形成するコントロールゲ
ートの形状に相当した領域をレジスト膜（図示せず）で
覆った後、このレジスト膜をマスクとしたエッチング処
理によりシリコン酸化膜１８及び第２多結晶シリコン膜
１７をパターニングして、図１１（ａ）〜（ｃ）に示す
ように、コントロールゲート１１をワードラインＷＬの
方向に沿って形成する。この時点で、図１１（ｂ）に示
すように、Ｂ−Ｂ矢視断面構造では、コントロールゲー
トは形成されないので第２多結晶シリコン膜１７は除去
されている。
ン酸化膜１８のうち、この後に形成するコントロールゲ
ートの形状に相当した領域をレジスト膜（図示せず）で
覆った後、このレジスト膜をマスクとしたエッチング処
理によりシリコン酸化膜１８及び第２多結晶シリコン膜
１７をパターニングして、図１１（ａ）〜（ｃ）に示す
ように、コントロールゲート１１をワードラインＷＬの
方向に沿って形成する。この時点で、図１１（ｂ）に示
すように、Ｂ−Ｂ矢視断面構造では、コントロールゲー
トは形成されないので第２多結晶シリコン膜１７は除去
されている。
【００４３】次に、図１２（ａ）〜（ｃ）に示すよう
に、素子分離用シールド電極９の上方にレジスト膜２０
を形成した後、このレジスト膜２０及び残っているシリ
コン酸化膜１８をマスクとするセルフアラインによるエ
ッチング処理を行って、ビットラインＢＬに沿って設け
られているフローティングゲート４をパターニングし
て、このフローティングゲート４をコントロールゲート
１１の直下位置にのみ残すようにする。これにより、フ
ローティングゲート４は隣接しているメモリセルごとに
絶縁して形成される。すなわち、この時点で、図１２
（ｂ）に示すように、Ｂ−Ｂ矢視断面構造では、フロー
ティングゲート４はエッチング処理により除去されるの
で存在していない。
に、素子分離用シールド電極９の上方にレジスト膜２０
を形成した後、このレジスト膜２０及び残っているシリ
コン酸化膜１８をマスクとするセルフアラインによるエ
ッチング処理を行って、ビットラインＢＬに沿って設け
られているフローティングゲート４をパターニングし
て、このフローティングゲート４をコントロールゲート
１１の直下位置にのみ残すようにする。これにより、フ
ローティングゲート４は隣接しているメモリセルごとに
絶縁して形成される。すなわち、この時点で、図１２
（ｂ）に示すように、Ｂ−Ｂ矢視断面構造では、フロー
ティングゲート４はエッチング処理により除去されるの
で存在していない。
【００４４】次に、レジスト膜２０を除去することによ
り、この例の不揮発性半導体記憶装置を完成させる。な
お、図５の不揮発性半導体記憶装置は、図３０及び図３
１に示した従来構造とは異なり、フローティングゲート
４間がコントロールゲート１１によって覆われていない
構造になっている。また、図５において、符号Ｃは一つ
のメモリセルを示している。一例として、メモリセルＣ
の面積は、０．９６μｍ×０．４４μｍに形成される。
り、この例の不揮発性半導体記憶装置を完成させる。な
お、図５の不揮発性半導体記憶装置は、図３０及び図３
１に示した従来構造とは異なり、フローティングゲート
４間がコントロールゲート１１によって覆われていない
構造になっている。また、図５において、符号Ｃは一つ
のメモリセルを示している。一例として、メモリセルＣ
の面積は、０．９６μｍ×０．４４μｍに形成される。
【００４５】このように、この例の構成によれば、フロ
ーティングゲート４と、このフローティングゲート４の
両端にフローティングゲート４と平行な素子分離用シー
ルド電極９とを同時に形成するので、素子分離用酸化膜
を基準位置として行っているフローティングゲートを形
成するためのレジストパターン形成用マスクのアライメ
ントのときにミスアライメントが生じても、拡散層とな
るべき領域の幅が左右側でばらつくことがなくなる。し
たがって、ミスアライメントに起因するフローティング
ゲートの両端の埋込拡散層の幅のばらつきをなくすこと
ができる。
ーティングゲート４と、このフローティングゲート４の
両端にフローティングゲート４と平行な素子分離用シー
ルド電極９とを同時に形成するので、素子分離用酸化膜
を基準位置として行っているフローティングゲートを形
成するためのレジストパターン形成用マスクのアライメ
ントのときにミスアライメントが生じても、拡散層とな
るべき領域の幅が左右側でばらつくことがなくなる。し
たがって、ミスアライメントに起因するフローティング
ゲートの両端の埋込拡散層の幅のばらつきをなくすこと
ができる。
【００４６】◇第２実施例 図１３は、この発明の第２実施例である不揮発性半導体
記憶装置の構成を示す平面図、図１４は図１３のＡ−Ａ
矢視断面図、図１５は図１３のＢ−Ｂ矢視断面図、図１
６は図１３のＣ−Ｃ矢視断面図、図１７は、同不揮発性
半導体記憶装置の構成を示す斜視図、また、図１８
（ａ）〜（ｃ）乃至図２０（ａ）〜（ｃ）は同不揮発性
半導体記憶装置の製造方法を工程順に示す工程図であ
る。なお、図１８乃至図２０において、（ａ）は図１３
のＡ−Ａ矢視断面図に相当した断面図を示し、（ｂ）は
図１３のＢ−Ｂ矢視断面図に相当した断面図を示し、
（ｃ）は図１３のＣ−Ｃ矢視断面図に相当した断面図を
示している。この例の不揮発性半導体記憶装置の構成
が、上述した第１実施例の構成と大きく異なるところ
は、フローティングゲートに重畳させるように上部フロ
ーティングゲートを設けるようにした点である。この例
の不揮発性半導体記憶装置は、図１３〜図１７に示すよ
うに、フローティングゲート４上にこのフローティング
ゲート４よりも面積の大きい上部フローティングゲート
２４が設けられている。この上部フローティングゲート
２４は、フローティングゲート４と同様に、例えば、多
結晶シリコン膜から構成されている。
記憶装置の構成を示す平面図、図１４は図１３のＡ−Ａ
矢視断面図、図１５は図１３のＢ−Ｂ矢視断面図、図１
６は図１３のＣ−Ｃ矢視断面図、図１７は、同不揮発性
半導体記憶装置の構成を示す斜視図、また、図１８
（ａ）〜（ｃ）乃至図２０（ａ）〜（ｃ）は同不揮発性
半導体記憶装置の製造方法を工程順に示す工程図であ
る。なお、図１８乃至図２０において、（ａ）は図１３
のＡ−Ａ矢視断面図に相当した断面図を示し、（ｂ）は
図１３のＢ−Ｂ矢視断面図に相当した断面図を示し、
（ｃ）は図１３のＣ−Ｃ矢視断面図に相当した断面図を
示している。この例の不揮発性半導体記憶装置の構成
が、上述した第１実施例の構成と大きく異なるところ
は、フローティングゲートに重畳させるように上部フロ
ーティングゲートを設けるようにした点である。この例
の不揮発性半導体記憶装置は、図１３〜図１７に示すよ
うに、フローティングゲート４上にこのフローティング
ゲート４よりも面積の大きい上部フローティングゲート
２４が設けられている。この上部フローティングゲート
２４は、フローティングゲート４と同様に、例えば、多
結晶シリコン膜から構成されている。
【００４７】このように、コントロールゲート１１とフ
ローティングゲート被覆用絶縁膜１６を介して対向して
いるフローティングゲート４上に大面積の上部フローテ
ィングゲート２４を設けることにより、結果的にフロー
ティングゲート４のコントロールゲート１１との対向面
積を増加させることができるので、両ゲート４、１１間
の容量を増やすことができる。フローティングゲートの
電位は、コントロールゲート・フローティングゲート間
の容量と、フローティングゲート・基板間の容量との比
で決まり、コントロールゲート・フローティングゲート
間の容量を増やすことにより、フローティングゲートの
電位を上げることができる。したがって、上述の構造に
することにより、コントロールゲート１１に対する印加
電圧を低くすることができるので、書き込み電圧の低電
圧化を図ることができる。これ以外は、上述した第１実
施例と略同じである。それゆえ、図１３〜図１７におい
て、図１〜図５の構成部分と対応する各部には、同一の
番号を付してその説明を省略する。
ローティングゲート被覆用絶縁膜１６を介して対向して
いるフローティングゲート４上に大面積の上部フローテ
ィングゲート２４を設けることにより、結果的にフロー
ティングゲート４のコントロールゲート１１との対向面
積を増加させることができるので、両ゲート４、１１間
の容量を増やすことができる。フローティングゲートの
電位は、コントロールゲート・フローティングゲート間
の容量と、フローティングゲート・基板間の容量との比
で決まり、コントロールゲート・フローティングゲート
間の容量を増やすことにより、フローティングゲートの
電位を上げることができる。したがって、上述の構造に
することにより、コントロールゲート１１に対する印加
電圧を低くすることができるので、書き込み電圧の低電
圧化を図ることができる。これ以外は、上述した第１実
施例と略同じである。それゆえ、図１３〜図１７におい
て、図１〜図５の構成部分と対応する各部には、同一の
番号を付してその説明を省略する。
【００４８】次に、図１８（ａ）〜（ｃ）乃至図２０
（ａ）〜（ｃ）を参照して、この例の不揮発性半導体記
憶装置の製造方法について工程順に説明する。第１実施
例の不揮発性半導体記憶装置の製造方法の図６〜図８の
工程と略同様な工程を経た後、図１８（ａ）〜（ｃ）に
示すように、ＣＶＤ法により、全面に膜厚が５０〜１５
０ｎｍのシリコン酸化膜２１を形成する。
（ａ）〜（ｃ）を参照して、この例の不揮発性半導体記
憶装置の製造方法について工程順に説明する。第１実施
例の不揮発性半導体記憶装置の製造方法の図６〜図８の
工程と略同様な工程を経た後、図１８（ａ）〜（ｃ）に
示すように、ＣＶＤ法により、全面に膜厚が５０〜１５
０ｎｍのシリコン酸化膜２１を形成する。
【００４９】次に、図１９（ａ）〜（ｃ）に示すよう
に、フォトリソグラフィ法によりシリコン酸化膜２１の
うち、フローティングゲート４を含んだ領域を除去して
コンタクト窓２２を形成した後、ＣＶＤ法により、コン
タクト窓２２を含む全面に膜厚が１００〜２００ｎｍの
第３多結晶シリコン膜２３を形成する。
に、フォトリソグラフィ法によりシリコン酸化膜２１の
うち、フローティングゲート４を含んだ領域を除去して
コンタクト窓２２を形成した後、ＣＶＤ法により、コン
タクト窓２２を含む全面に膜厚が１００〜２００ｎｍの
第３多結晶シリコン膜２３を形成する。
【００５０】次に、図２０（ａ）〜（ｃ）に示すよう
に、フォトリソグラフィ法により第３多結晶シリコン膜
２３の不要部を除去して、フローティングゲート４上に
このフローティングゲート４よりも面積の大きな上部フ
ローティングゲート２４を形成する。したがって、フロ
ーティングゲート４の表面積は上部フローティングゲー
ト２４のそれに拡大したことになって、この後の工程で
形成されるコントロールゲート１１との対向面積が増加
することになる。
に、フォトリソグラフィ法により第３多結晶シリコン膜
２３の不要部を除去して、フローティングゲート４上に
このフローティングゲート４よりも面積の大きな上部フ
ローティングゲート２４を形成する。したがって、フロ
ーティングゲート４の表面積は上部フローティングゲー
ト２４のそれに拡大したことになって、この後の工程で
形成されるコントロールゲート１１との対向面積が増加
することになる。
【００５１】次に、ＣＶＤ法により、全面にＯＮＯ膜か
らなるフローティングゲート被覆用絶縁膜１６を形成し
て、上部フローティングゲート２４を覆う。次に、ＣＶ
Ｄ法により、全面に膜厚が１００〜２００ｎｍの第２多
結晶シリコン膜１７を形成した後、この第２多結晶シリ
コン膜１７をパターニングしてコントロールゲート１１
を形成することにより、この例の不揮発性半導体記憶装
置を完成させる。
らなるフローティングゲート被覆用絶縁膜１６を形成し
て、上部フローティングゲート２４を覆う。次に、ＣＶ
Ｄ法により、全面に膜厚が１００〜２００ｎｍの第２多
結晶シリコン膜１７を形成した後、この第２多結晶シリ
コン膜１７をパターニングしてコントロールゲート１１
を形成することにより、この例の不揮発性半導体記憶装
置を完成させる。
【００５２】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、コントロール
ゲートに対するフローティングゲートの対向面積を増加
させることができるので、両ゲート間の容量を増やすこ
とができ、書き込み電圧の低電圧化を図ることができ
る。
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、コントロール
ゲートに対するフローティングゲートの対向面積を増加
させることができるので、両ゲート間の容量を増やすこ
とができ、書き込み電圧の低電圧化を図ることができ
る。
【００５３】◇第３実施例 図２１は、この発明の第３実施例である不揮発性半導体
記憶装置の構成を示す平面図、図２２は図２１のＡ−Ａ
矢視断面図、図２３は図２１のＢ−Ｂ矢視断面図、図２
４は図２１のＣ−Ｃ矢視断面図、図２５は同不揮発性半
導体記憶装置の構成を示す斜視図である。この例の不揮
発性半導体記憶装置の構成が、上述した第１実施例の構
成と大きく異なるところは、フローティングゲートを互
いに平行に設けられた第１及び第２フローティングゲー
トから構成するようにした点である。この例の不揮発性
半導体記憶装置は、図２１〜図２５に示すように、ビッ
トラインＢＬの方法に沿って互いに平行に設けられた第
１フローティングゲート４Ａび第２フローティングゲー
ト４Ｂから構成されている。第１及び第２フローティン
グゲート４Ａ、４Ｂの端部にはＮ型ドレイン領域６Ａ、
６Ｂが設けられる一方、第１及び第２フローティングゲ
ート４Ａ、４Ｂの対向位置にはＮ型ソース領域８が設け
られている。第１フローティングゲート４Ａ、ドレイン
領域６Ａ及びソース領域８によって第１メモリトランジ
スタが構成される一方、第２フローティングゲート４
Ｂ、ドレイン領域６Ｂ及びソース領域８によって第２メ
モリトランジスタが構成されて、ソース領域８は第１及
び第２メモリトランジスタに共通に用いられている。各
領域６Ａ、６Ｂ及びソース領域８は埋込拡散層として働
いて隣接するメモリセルにまたがるように設けられて、
ドレイン領域６Ａ、６ＢはビットラインＢＬとして用い
られる。
記憶装置の構成を示す平面図、図２２は図２１のＡ−Ａ
矢視断面図、図２３は図２１のＢ−Ｂ矢視断面図、図２
４は図２１のＣ−Ｃ矢視断面図、図２５は同不揮発性半
導体記憶装置の構成を示す斜視図である。この例の不揮
発性半導体記憶装置の構成が、上述した第１実施例の構
成と大きく異なるところは、フローティングゲートを互
いに平行に設けられた第１及び第２フローティングゲー
トから構成するようにした点である。この例の不揮発性
半導体記憶装置は、図２１〜図２５に示すように、ビッ
トラインＢＬの方法に沿って互いに平行に設けられた第
１フローティングゲート４Ａび第２フローティングゲー
ト４Ｂから構成されている。第１及び第２フローティン
グゲート４Ａ、４Ｂの端部にはＮ型ドレイン領域６Ａ、
６Ｂが設けられる一方、第１及び第２フローティングゲ
ート４Ａ、４Ｂの対向位置にはＮ型ソース領域８が設け
られている。第１フローティングゲート４Ａ、ドレイン
領域６Ａ及びソース領域８によって第１メモリトランジ
スタが構成される一方、第２フローティングゲート４
Ｂ、ドレイン領域６Ｂ及びソース領域８によって第２メ
モリトランジスタが構成されて、ソース領域８は第１及
び第２メモリトランジスタに共通に用いられている。各
領域６Ａ、６Ｂ及びソース領域８は埋込拡散層として働
いて隣接するメモリセルにまたがるように設けられて、
ドレイン領域６Ａ、６ＢはビットラインＢＬとして用い
られる。
【００５４】この例の不揮発性半導体記憶装置を製造す
るには、第１実施例の不揮発性半導体記憶装置の製造方
法に準じて製造することができる。すなわち、図６の工
程において、レジスト膜を形成するとき第１及び第２フ
ローティングゲート４Ａ、４Ｂを形成するようなパター
ンにレジスト膜を形成して、以後第１及び第２フローテ
ィングゲート４Ａ、４Ｂの両端にドレイン領域６Ａ、６
Ｂ及びソース領域８を形成し、ドレイン領域６Ａ、６Ｂ
の外側に、第１及び第２フローティングゲート４Ａ、４
Ｂと平行に隣接しているメモリセルにまたがるように素
子分離用シールド電極９を形成すれば良い。
るには、第１実施例の不揮発性半導体記憶装置の製造方
法に準じて製造することができる。すなわち、図６の工
程において、レジスト膜を形成するとき第１及び第２フ
ローティングゲート４Ａ、４Ｂを形成するようなパター
ンにレジスト膜を形成して、以後第１及び第２フローテ
ィングゲート４Ａ、４Ｂの両端にドレイン領域６Ａ、６
Ｂ及びソース領域８を形成し、ドレイン領域６Ａ、６Ｂ
の外側に、第１及び第２フローティングゲート４Ａ、４
Ｂと平行に隣接しているメモリセルにまたがるように素
子分離用シールド電極９を形成すれば良い。
【００５５】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、隣接した２つ
のメモリセルに共通のソース領域を設けることができる
ので、メモリセルの面積を縮小することができる。
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、隣接した２つ
のメモリセルに共通のソース領域を設けることができる
ので、メモリセルの面積を縮小することができる。
【００５６】図２６乃至図２９は、この発明の各実施例
が適用可能な埋込拡散層をビットラインとする不揮発性
半導体記憶装置の回路例を示している。図２６は、ＡＮ
Ｄ型（分離ソースライン型）の回路例を示し、メモリト
ランジスタＴＱがワードラインＷＬの方向に１個のみ接
続された例を示している。符号ＢＬはビットライン、符
号ＳＬはソースラインを示している。この回路例では、
メモリトランジスタＴＱのソース側を結んでいるライン
及びメモリトランジスタＴＱのドレイン側を結んでいる
ラインが埋込拡散層となる。
が適用可能な埋込拡散層をビットラインとする不揮発性
半導体記憶装置の回路例を示している。図２６は、ＡＮ
Ｄ型（分離ソースライン型）の回路例を示し、メモリト
ランジスタＴＱがワードラインＷＬの方向に１個のみ接
続された例を示している。符号ＢＬはビットライン、符
号ＳＬはソースラインを示している。この回路例では、
メモリトランジスタＴＱのソース側を結んでいるライン
及びメモリトランジスタＴＱのドレイン側を結んでいる
ラインが埋込拡散層となる。
【００５７】図２７及び図２８は、共通ソースライン型
の回路例を示し、メモリトランジスタＴＱがワードライ
ンＷＬの方向に２個接続されている例を示している。符
号ＭＳＬはメインソースライン、符号ＳＳＬはサブソー
スライン、符号ＭＢＬＯ、ＭＢＬ１はメインビットライ
ン、符号ＳＢＬＯ、ＳＢＬ１はサブビットラインを示し
ている。図２７及び図２８の回路例は、２個のメモリト
ランジスタＴＱ間の拡散層は必ずソースラインとなる。
この回路例では、サブソースライン及びサブビットライ
ンが埋込拡散層となる。
の回路例を示し、メモリトランジスタＴＱがワードライ
ンＷＬの方向に２個接続されている例を示している。符
号ＭＳＬはメインソースライン、符号ＳＳＬはサブソー
スライン、符号ＭＢＬＯ、ＭＢＬ１はメインビットライ
ン、符号ＳＢＬＯ、ＳＢＬ１はサブビットラインを示し
ている。図２７及び図２８の回路例は、２個のメモリト
ランジスタＴＱ間の拡散層は必ずソースラインとなる。
この回路例では、サブソースライン及びサブビットライ
ンが埋込拡散層となる。
【００５８】図２９は、仮想接地ライン型（Virtual Gr
ound Array:ＶＧＡ型）の回路例を示し、メモリトラン
ジスタＴＱがワードラインＷＬの方向に３個以上接続さ
れる例を示している。この回路例では、どのラインがソ
ースになるか、ドレインになるかは、どのメモリトラン
ジスタＴＱが選択されるかによって決定されるようにな
っている。この回路例では、メモリトランジスタＴＱの
ソース側を結んでいるライン及びメモリトランジスタＴ
Ｑのドレイン側を結んでいるラインが埋込拡散層とな
る。
ound Array:ＶＧＡ型）の回路例を示し、メモリトラン
ジスタＴＱがワードラインＷＬの方向に３個以上接続さ
れる例を示している。この回路例では、どのラインがソ
ースになるか、ドレインになるかは、どのメモリトラン
ジスタＴＱが選択されるかによって決定されるようにな
っている。この回路例では、メモリトランジスタＴＱの
ソース側を結んでいるライン及びメモリトランジスタＴ
Ｑのドレイン側を結んでいるラインが埋込拡散層とな
る。
【００５９】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、不揮発
性半導体記憶装置の製造方法に限らずに、ゲート電極を
有する複数のトランジスタセルを集積した半導体装置の
製造方法において、各トランジスタセルを絶縁分離する
ような場合にも適用することができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、不揮発
性半導体記憶装置の製造方法に限らずに、ゲート電極を
有する複数のトランジスタセルを集積した半導体装置の
製造方法において、各トランジスタセルを絶縁分離する
ような場合にも適用することができる。
【００６０】また、フローティングゲート、コントロー
ルゲート及び素子分離用シールド電極の導電材料は、多
結晶シリコンに限らずに、シリコンとタングステン、モ
リブデン、タンタルなどの高融点金属との合金材料など
の他の材料を用いることができる。また、ゲート酸化膜
は、酸化膜（Oxide Film）に限らず、窒化膜（Nitride
Film）でも良く、あるいは、酸化膜と窒化膜との２重膜
構成でも良い。つまり、ＭＩＳ型トランジスタである限
り、ＭＯＳ型トランジスタに限らず、ＭＮＳ（Metal Ni
tride Semiconductor）型トランジスタでも良く、ある
いは、ＭＮＯＳ（Metal Nitride Oxide Semiconducto
r）型トランジスタでも良い。
ルゲート及び素子分離用シールド電極の導電材料は、多
結晶シリコンに限らずに、シリコンとタングステン、モ
リブデン、タンタルなどの高融点金属との合金材料など
の他の材料を用いることができる。また、ゲート酸化膜
は、酸化膜（Oxide Film）に限らず、窒化膜（Nitride
Film）でも良く、あるいは、酸化膜と窒化膜との２重膜
構成でも良い。つまり、ＭＩＳ型トランジスタである限
り、ＭＯＳ型トランジスタに限らず、ＭＮＳ（Metal Ni
tride Semiconductor）型トランジスタでも良く、ある
いは、ＭＮＯＳ（Metal Nitride Oxide Semiconducto
r）型トランジスタでも良い。
【００６１】また、フローティングゲート被覆用絶縁膜
は、ＯＮＯ膜に限らずに、酸化膜又は窒化膜単体、ある
いは酸化膜又は窒化膜に他の絶縁膜を組み合わせて用い
るようにしても良い。また、各半導体領域の導電型はＰ
型とＮ型とを逆にすることができる。すなわち、Ｎチャ
ネル型に限らずＰチャネル型のＭＩＳ型トランジスタに
対しても適用できる。また、各絶縁膜及び導電膜などの
膜厚、不純物材料の種類などは一例を示したものであ
り、用途、目的などによって変更することができる。
は、ＯＮＯ膜に限らずに、酸化膜又は窒化膜単体、ある
いは酸化膜又は窒化膜に他の絶縁膜を組み合わせて用い
るようにしても良い。また、各半導体領域の導電型はＰ
型とＮ型とを逆にすることができる。すなわち、Ｎチャ
ネル型に限らずＰチャネル型のＭＩＳ型トランジスタに
対しても適用できる。また、各絶縁膜及び導電膜などの
膜厚、不純物材料の種類などは一例を示したものであ
り、用途、目的などによって変更することができる。
【００６２】
【発明の効果】以上説明したように、この発明の不揮発
性半導体記憶装置及びその製造方法によれば、フローテ
ィングゲートと、このフローティングゲートの両端にフ
ローティングゲートと平行な素子分離用シールド電極と
を同時に形成するので、素子分離用酸化膜を基準位置と
して行うフローティングゲートを形成するためのレジス
トパターン形成用マスクのアライメントのときにミスア
ライメントが生じても、拡散層となるべき領域の幅が左
右側でばらつくことがなくなる。したがって、ミスアラ
イメントに起因するフローティングゲートの両端の埋込
拡散層の幅のばらつきをなくすことができる。
性半導体記憶装置及びその製造方法によれば、フローテ
ィングゲートと、このフローティングゲートの両端にフ
ローティングゲートと平行な素子分離用シールド電極と
を同時に形成するので、素子分離用酸化膜を基準位置と
して行うフローティングゲートを形成するためのレジス
トパターン形成用マスクのアライメントのときにミスア
ライメントが生じても、拡散層となるべき領域の幅が左
右側でばらつくことがなくなる。したがって、ミスアラ
イメントに起因するフローティングゲートの両端の埋込
拡散層の幅のばらつきをなくすことができる。
【図１】この発明の第１実施例である不揮発性半導体記
憶装置の構成を示す平面図である。
憶装置の構成を示す平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】図１のＢ−Ｂ矢視断面図である。
【図４】図１のＣ−Ｃ矢視断面図である。
【図５】同不揮発性半導体記憶装置の構成を示す斜視図
である。
である。
【図６】同不揮発性半導体記憶装置の製造方法を工程順
に示す工程図である。
に示す工程図である。
【図７】同不揮発性半導体記憶装置の製造方法を工程順
に示す工程図である。
に示す工程図である。
【図８】同不揮発性半導体記憶装置の製造方法を工程順
に示す工程図である。
に示す工程図である。
【図９】同不揮発性半導体記憶装置の製造方法を工程順
に示す工程図である。
に示す工程図である。
【図１０】同不揮発性半導体記憶装置の製造方法を工程
順に示す工程図である。
順に示す工程図である。
【図１１】同不揮発性半導体記憶装置の製造方法を工程
順に示す工程図である。
順に示す工程図である。
【図１２】同不揮発性半導体記憶装置の製造方法を工程
順に示す工程図である。
順に示す工程図である。
【図１３】この発明の第２実施例である不揮発性半導体
記憶装置の構成を示す平面図である。
記憶装置の構成を示す平面図である。
【図１４】図１３のＡ−Ａ矢視断面図である。
【図１５】図１３のＢ−Ｂ矢視断面図である。
【図１６】図１３のＣ−Ｃ矢視断面図である。
【図１７】同不揮発性半導体記憶装置の構成を示す斜視
図である。
図である。
【図１８】同不揮発性半導体記憶装置の製造方法を工程
順に示す工程図である。
順に示す工程図である。
【図１９】同不揮発性半導体記憶装置の製造方法を工程
順に示す工程図である。
順に示す工程図である。
【図２０】同不揮発性半導体記憶装置の製造方法を工程
順に示す工程図である。
順に示す工程図である。
【図２１】この発明の第３実施例である不揮発性半導体
記憶装置の構成を示す平面図である。
記憶装置の構成を示す平面図である。
【図２２】図２１のＡ−Ａ矢視断面図である。
【図２３】図２１のＢ−Ｂ矢視断面図である。
【図２４】図２１のＣ−Ｃ矢視断面図である。
【図２５】同不揮発性半導体記憶装置の構成を示す斜視
図である。
図である。
【図２６】この発明が適用される埋込拡散層をビットラ
インとする不揮発性半導体記憶装置の回路例を示す図で
ある。
インとする不揮発性半導体記憶装置の回路例を示す図で
ある。
【図２７】この発明が適用される埋込拡散層をビットラ
インとする不揮発性半導体記憶装置の回路例を示す図で
ある。
インとする不揮発性半導体記憶装置の回路例を示す図で
ある。
【図２８】この発明が適用される埋込拡散層をビットラ
インとする不揮発性半導体記憶装置の回路例を示す図で
ある。
インとする不揮発性半導体記憶装置の回路例を示す図で
ある。
【図２９】この発明が適用される埋込拡散層をビットラ
インとする不揮発性半導体記憶装置の回路例を示す図で
ある。
インとする不揮発性半導体記憶装置の回路例を示す図で
ある。
【図３０】従来の不揮発性半導体記憶装置の構成を示す
平面図である。
平面図である。
【図３１】図３０のＡ−Ａ矢視断面図である。
【図３２】同不揮発性半導体記憶装置の製造方法を工程
順に示す工程図である。
順に示す工程図である。
【図３３】同不揮発性半導体記憶装置の製造方法を工程
順に示す工程図である。
順に示す工程図である。
【図３４】従来の不揮発性半導体記憶装置の構成を示す
断面図である。
断面図である。
１ Ｐ型半導体基板 ２ 活性領域 ３ ゲート酸化膜 ４、４Ａ、４Ｂ フローティングゲート ６、６Ａ、６Ｂ Ｎ型ドレイン領域 ８ Ｎ型ソース領域 ９ 素子分離用シールド電極 １１ コントロールゲート １３ 第１多結晶シリコン膜（多結晶シリコン膜） １７ 第２多結晶シリコン膜（多結晶シリコン膜） ２３ 第３多結晶シリコン膜（多結晶シリコン膜） １４、２０ レジスト膜 １５、１８、２１ シリコン酸化膜 １６ フローティングゲート被覆用絶縁膜（ＯＮＯ
膜） ２２ コンタクト窓 ２４ 上部フローティングゲート
膜） ２２ コンタクト窓 ２４ 上部フローティングゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−130264（ＪＰ，Ａ) 特開 平８−125145（ＪＰ，Ａ) 特開 平９−181161（ＪＰ，Ａ) 特開 平９−321135（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (17)
- 【請求項１】 フローティングゲートと、該フローティ
ングゲート上に絶縁膜を介して設けられたコントロール
ゲートと、前記フローティングゲートの両端に設けられ
た拡散層とを備えた不揮発性半導体メモリセルが集積さ
れた不揮発性半導体記憶装置であって、 前記フローティングゲートの両端の前記拡散層の外側
に、前記フローティングゲートと平行に、隣接している
前記不揮発性半導体メモリセルにまたがって素子分離用
シールド電極が設けられるとともに、前記フローティン
グゲートと、前記素子分離用シールド電極とが、同一層
からなることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記フローティングゲート上に該フロー
ティングゲートよりも面積の大きい上部フローティング
ゲートが設けられていることを特徴とする請求項１記載
の不揮発性半導体記憶装置。 - 【請求項３】 前記フローティングゲートは、互いに平
行に設けられた第１及び第２フローティングゲートから
なり、第１及び第２フローティングゲートの対向位置に
共通の拡散層が設けられていることを特徴とする請求項
１又は２記載の不揮発性半導体記憶装置。 - 【請求項４】 前記フローティングゲート及び素子分離
用シールド電極は、多結晶シリコンからなることを特徴
とする請求項１、２又は３記載の不揮発性半導体記憶装
置。 - 【請求項５】 前記拡散層は、隣接している前記不揮発
性半導体メモリセルにまたがって設けられていることを
特徴とする請求項１乃至４のいずれか１に記載の不揮発
性半導体記憶装置。 - 【請求項６】 前記フローティングゲートは、前記不揮
発性半導体メモリセルごとに絶縁されていることを特徴
とする請求項１乃至５のいずれか１に記載の不揮発性半
導体記憶装置。 - 【請求項７】 記拡散層は、前記不揮発性半導体メモリ
セルのソース又はドレイン領域からなることを特徴とす
る請求項１乃至６のいずれか１に記載の不揮発性半導体
記憶装置。 - 【請求項８】 前記素子分離用シールド電極は、接地電
位又はソース電位に保持されることを特徴とする請求項
１乃至７のいずれか１に記載の不揮発性半導体記憶装
置。 - 【請求項９】 前記拡散層は、ビットラインとして用い
られることを特徴とする請求項１乃至８のいずれか１に
記載の不揮発性半導体記憶装置。 - 【請求項１０】 フローティングゲートと、該フローテ
ィングゲート上に絶縁膜を介して設けられたコントロー
ルゲートと、前記フローティングゲートの両端に設けら
れた拡散層とを備えた不揮発性半導体メモリセルが集積
された不揮発性半導体記憶装置の製造方法であって、 半導体基板上に絶縁膜を介して第１導電層を形成した
後、該第１導電層をパターニングして前記フローティン
グゲートと、該フローティングゲートの両端に該フロー
ティングゲートと平行な素子分離用シールド電極とを同
時に形成する第１導電層パターニング工程と、 前記フローティングゲート及び素子分離用シールド電極
をマスクとするセルフアラインにより前記半導体基板内
に不純物を導入して前記拡散層を形成する拡散層形成工
程とを含むことを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項１１】 前記第１導電層パターニング工程にお
けるフローティングゲートの形成は、互いに平行な第１
及び第２フローティングゲートを形成することを特徴と
する請求項１０記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項１２】 前記拡散層形成工程は、前記拡散層を
隣接している不揮発性半導体メモリセルにまたがるよう
に形成することを特徴とする請求項１０又は１１記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項１３】 前記拡散層形成工程の後に、前記フロ
ーティングゲートを覆うフローティングゲート被覆用絶
縁膜を形成するフローティングゲート被覆用絶縁膜形成
工程と、 前記フローティングゲート被覆用絶縁膜を覆う第２導電
層を形成する第２導電層形成工程と、 前記第２導電層をパターニングして前記フローティング
ゲート及び素子分離用シールド電極の長さ方向と略直交
する長さ方向に前記コントロールゲートを形成する第２
導電層パターニング工程と、 前記コントロールゲートをマスクとするセルフアライン
により前記フローティングゲートをパターニングして、
前記コントロールゲート直下位置にのみ残すフローティ
ングゲートパターニング工程とを含むことを特徴とする
請求項１０、１１又は１２記載の不揮発性半導体記憶装
置の製造方法。 - 【請求項１４】 前記第２導電層パターニング工程は、
予め第２導電層を絶縁膜で覆って該絶縁膜をパターニン
グしてマスク絶縁膜を形成した後、該マスク絶縁膜をマ
スクとして用いて行うことを特徴とする請求項１３記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項１５】 前記フローティングゲートパターニン
グ工程は、前記素子分離用シールド電極をレジスト膜で
覆った状態で、該レジスト膜及び前記マスク絶縁膜をマ
スクとするセルフアラインにより行うことを特徴とする
請求項１４記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１６】 前記フローティングゲート被覆用絶縁
膜形成工程の前に、前記フローティングゲートを第３導
電層で覆った後、該第３導電層を前記フローティングゲ
ートよりも面積が大きくなるようにパターニングして上
部フローティングゲートを形成する第３導電層パターニ
ング工程を含むことを特徴とする請求項１３、１４又は
１５記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１７】 前記第１導電層、第２導電層又は第３
導電層として多結晶シリコンを用いることを特徴とする
請求項１０乃至１６のいずれか１に記載の不揮発性半導
体記憶装置の製造方法。
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