JP2001119002A - 半導体記憶装置の製造方法及び半導体記憶装置 - Google Patents
半導体記憶装置の製造方法及び半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 セレクトトランジスタのゲート絶縁膜の厚膜
化や、セレクトトランジスタのゲート電極に用いるポリ
シリコン膜の不純物濃度の高濃度化を、少ない製造工程
数で実現できる半導体記憶装置の製造方法を提供する。 【解決手段】 浮遊ゲート電極及び制御ゲート電極を備
えた、情報を記録するための複数のセルトランジスタ
と、セルトランジスタを制御／選択するためのセレクト
トランジスタとを有する、電気的に情報の書込み／消去
が可能な半導体記憶装置の製造方法であって、セルトラ
ンジスタの制御ゲートを形成する前に、セルトランジス
タと同一の工程で製造されたセレクトトランジスタのチ
ャネル領域直上の基板表面を露出させ、露出された基板
表面にセレクトトランジスタのゲート絶縁膜を形成し、
セルトランジスタの制御ゲート電極を形成すると共に、
ゲート絶縁膜上にセレクトトランジスタのゲート電極を
形成する。
化や、セレクトトランジスタのゲート電極に用いるポリ
シリコン膜の不純物濃度の高濃度化を、少ない製造工程
数で実現できる半導体記憶装置の製造方法を提供する。 【解決手段】 浮遊ゲート電極及び制御ゲート電極を備
えた、情報を記録するための複数のセルトランジスタ
と、セルトランジスタを制御／選択するためのセレクト
トランジスタとを有する、電気的に情報の書込み／消去
が可能な半導体記憶装置の製造方法であって、セルトラ
ンジスタの制御ゲートを形成する前に、セルトランジス
タと同一の工程で製造されたセレクトトランジスタのチ
ャネル領域直上の基板表面を露出させ、露出された基板
表面にセレクトトランジスタのゲート絶縁膜を形成し、
セルトランジスタの制御ゲート電極を形成すると共に、
ゲート絶縁膜上にセレクトトランジスタのゲート電極を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特に電気的に情報の書込み／消去が可能
なフラッシュＥＥＰＲＯＭに用いて好適な半導体記憶装
置の製造方法に関する。
造方法に関し、特に電気的に情報の書込み／消去が可能
なフラッシュＥＥＰＲＯＭに用いて好適な半導体記憶装
置の製造方法に関する。
【０００２】
【従来の技術】電気的に情報の書込み／消去が可能な不
揮発性の半導体記憶装置であるフラッシュＥＥＰＲＯＭ
は、情報を記録するためのメモリセル部に浮遊ゲート電
極及び制御ゲート電極を備えた複数個のセルトランジス
タと、セルトランジスタを制御・選択するためのセレク
トトランジスタの２種類のトランジスタを有している。
さらに実用的なフラッシュＥＥＰＲＯＭでは論理演算回
路などの周辺回路部のトランジスタも同一基板上に形成
される。
揮発性の半導体記憶装置であるフラッシュＥＥＰＲＯＭ
は、情報を記録するためのメモリセル部に浮遊ゲート電
極及び制御ゲート電極を備えた複数個のセルトランジス
タと、セルトランジスタを制御・選択するためのセレク
トトランジスタの２種類のトランジスタを有している。
さらに実用的なフラッシュＥＥＰＲＯＭでは論理演算回
路などの周辺回路部のトランジスタも同一基板上に形成
される。
【０００３】このようなフラッシュＥＥＰＲＯＭのう
ち、図１５に示すような、情報の記録／読み出しを行う
ためのデータ線にセルトランジスタが所定数毎に並列に
接続され、それらと直列にセレクトトランジスタが接続
された構成のものが知られている。図１５に示すような
構成のフラッシュＥＥＰＲＯＭは、メモリセル部に対す
るアクセス速度はそれほど速くないが、デバイス面積が
小さく、製造工程も比較的少なくて済むため、高集積化
及び低コスト化が要求される、例えば、ＩＣカード用の
記憶装置として用いられている。
ち、図１５に示すような、情報の記録／読み出しを行う
ためのデータ線にセルトランジスタが所定数毎に並列に
接続され、それらと直列にセレクトトランジスタが接続
された構成のものが知られている。図１５に示すような
構成のフラッシュＥＥＰＲＯＭは、メモリセル部に対す
るアクセス速度はそれほど速くないが、デバイス面積が
小さく、製造工程も比較的少なくて済むため、高集積化
及び低コスト化が要求される、例えば、ＩＣカード用の
記憶装置として用いられている。
【０００４】以下では、図１５に示す構成のフラッシュ
ＥＥＰＲＯＭを例にして従来の半導体記憶装置の構造や
製造方法について説明する。図１５はフラッシュＥＥＰ
ＲＯＭのメモリセル部の一構成例を示す回路図であり、
図１６は図１５に示したフラッシュＥＥＰＲＯＭの構造
を示す平面図である。
ＥＥＰＲＯＭを例にして従来の半導体記憶装置の構造や
製造方法について説明する。図１５はフラッシュＥＥＰ
ＲＯＭのメモリセル部の一構成例を示す回路図であり、
図１６は図１５に示したフラッシュＥＥＰＲＯＭの構造
を示す平面図である。
【０００５】図１５に示すフラッシュＥＥＰＲＯＭのメ
モリセル部は、複数のセルトランジスタ（図１５では、
Ｍ１０１〜Ｍ１６４、Ｍ２０１〜Ｍ２６４、Ｍ３０１〜
Ｍ３６４、Ｍ４０１〜Ｍ４６４）が格子状に配列された
構成である。また、メモリセル部は、データ線（図１５
ではＤ１〜Ｄ４）と平行な方向にそれぞれ所定数（図１
５では６４個）のセルトランジスタから成る複数のブロ
ックに分割され、各セルトランジスタのソース及びドレ
インがブロック毎にそれぞれ共通に接続されている。セ
ルトランジスタの制御ゲート電極は、図１５に示す横一
列毎に、情報の記録位置を選択するためのワード線（Ｗ
１〜Ｗ６４）に共通に接続されている。
モリセル部は、複数のセルトランジスタ（図１５では、
Ｍ１０１〜Ｍ１６４、Ｍ２０１〜Ｍ２６４、Ｍ３０１〜
Ｍ３６４、Ｍ４０１〜Ｍ４６４）が格子状に配列された
構成である。また、メモリセル部は、データ線（図１５
ではＤ１〜Ｄ４）と平行な方向にそれぞれ所定数（図１
５では６４個）のセルトランジスタから成る複数のブロ
ックに分割され、各セルトランジスタのソース及びドレ
インがブロック毎にそれぞれ共通に接続されている。セ
ルトランジスタの制御ゲート電極は、図１５に示す横一
列毎に、情報の記録位置を選択するためのワード線（Ｗ
１〜Ｗ６４）に共通に接続されている。
【０００６】また、各ブロックには、並列に接続された
所定数のセルトランジスタを選択するためのセレクトト
ランジスタが２個ずつ設けられ、第１のセレクトトラン
ジスタ（図１５では、Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４
１）はセルトランジスタのドレインとデータ線に設けら
れたコンタクト（図１５では、Ｊ１〜Ｊ４）間に挿入さ
れ、第２のセレクトトランジスタ（図１５では、Ｑ１
２、Ｑ２２、Ｑ３２、Ｑ４２）はセルトランジスタのソ
ースとコモンソース（ＣＳ：接地電位）間に挿入されて
いる。なお、各ブロックの第１のセレクトトランジスタ
のゲート電極はそれぞれ第１の選択ゲート線（ＳＧ１）
に共通に接続され、第２のセレクトトランジスタのゲー
ト電極はそれぞれ第２の選択ゲート線（ＳＧ２）に共通
に接続されている。
所定数のセルトランジスタを選択するためのセレクトト
ランジスタが２個ずつ設けられ、第１のセレクトトラン
ジスタ（図１５では、Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４
１）はセルトランジスタのドレインとデータ線に設けら
れたコンタクト（図１５では、Ｊ１〜Ｊ４）間に挿入さ
れ、第２のセレクトトランジスタ（図１５では、Ｑ１
２、Ｑ２２、Ｑ３２、Ｑ４２）はセルトランジスタのソ
ースとコモンソース（ＣＳ：接地電位）間に挿入されて
いる。なお、各ブロックの第１のセレクトトランジスタ
のゲート電極はそれぞれ第１の選択ゲート線（ＳＧ１）
に共通に接続され、第２のセレクトトランジスタのゲー
ト電極はそれぞれ第２の選択ゲート線（ＳＧ２）に共通
に接続されている。
【０００７】図１６に示すように、メモリセル部を構成
する各ブロックはフィールド酸化膜によってそれぞれ分
離されている。また、セルトランジスタ（図１６では、
Ｍ１０１〜Ｍ１６４、Ｍ２０１〜Ｍ２６４）のソース領
域（Ｓ）及びドレイン領域（Ｄ）はブロック毎にそれぞ
れ共通に形成され、それらは所定数のセルトランジスタ
を並列に接続するための配線材としても用いられてい
る。
する各ブロックはフィールド酸化膜によってそれぞれ分
離されている。また、セルトランジスタ（図１６では、
Ｍ１０１〜Ｍ１６４、Ｍ２０１〜Ｍ２６４）のソース領
域（Ｓ）及びドレイン領域（Ｄ）はブロック毎にそれぞ
れ共通に形成され、それらは所定数のセルトランジスタ
を並列に接続するための配線材としても用いられてい
る。
【０００８】また、セルトランジスタのソース領域及び
ドレイン領域上には、それらと交差するようにして浮遊
ゲート電極（不図示）及び制御ゲート電極が所定間隔毎
に配置され、制御ゲート電極は図１６の横一列毎にそれ
ぞれ共通に接続されてワード線としても用いられてい
る。このソース領域とドレイン領域に挟まれた制御ゲー
ト電極直下の領域が電流の流れるチャネル領域となる。
ドレイン領域上には、それらと交差するようにして浮遊
ゲート電極（不図示）及び制御ゲート電極が所定間隔毎
に配置され、制御ゲート電極は図１６の横一列毎にそれ
ぞれ共通に接続されてワード線としても用いられてい
る。このソース領域とドレイン領域に挟まれた制御ゲー
ト電極直下の領域が電流の流れるチャネル領域となる。
【０００９】セルトランジスタのドレイン領域の一端
は、第１のセレクトトランジスタ（図１６では、Ｑ１
１、Ｑ２１）のソース領域（Ｓ）に接続され、第１の選
択ゲート線（ＳＧ１）を挟んで対向する位置に第１のセ
レクトトランジスタのドレイン領域（Ｄ）が形成され
る。第１のセレクトトランジスタのドレイン領域には、
データ線と接続するためのコンタクト（図１６では、Ｊ
１、Ｊ２）が設けられている。なお、図１６では第２の
セレクトトランジスタが図示されていないが、セルトラ
ンジスタのソース領域の一端に第１のセレクトトランジ
スタと同様の構成で形成される。
は、第１のセレクトトランジスタ（図１６では、Ｑ１
１、Ｑ２１）のソース領域（Ｓ）に接続され、第１の選
択ゲート線（ＳＧ１）を挟んで対向する位置に第１のセ
レクトトランジスタのドレイン領域（Ｄ）が形成され
る。第１のセレクトトランジスタのドレイン領域には、
データ線と接続するためのコンタクト（図１６では、Ｊ
１、Ｊ２）が設けられている。なお、図１６では第２の
セレクトトランジスタが図示されていないが、セルトラ
ンジスタのソース領域の一端に第１のセレクトトランジ
スタと同様の構成で形成される。
【００１０】このような構成において、情報の記録／消
去する場合は、所定の電圧が印加されたデータ線とワー
ド線の交差する位置のセルトランジスタが選択され、選
択されたセルトランジスタの浮遊ゲート電極への電荷の
出入りによって情報の書込み／消去が行われる。また、
浮遊ゲート電極に電荷が取り込まれることによるしきい
値電圧の変化を検出することでセルトランジスタに記録
された情報の読み出しを行う。
去する場合は、所定の電圧が印加されたデータ線とワー
ド線の交差する位置のセルトランジスタが選択され、選
択されたセルトランジスタの浮遊ゲート電極への電荷の
出入りによって情報の書込み／消去が行われる。また、
浮遊ゲート電極に電荷が取り込まれることによるしきい
値電圧の変化を検出することでセルトランジスタに記録
された情報の読み出しを行う。
【００１１】次に、図１５及び図１６に示したフラッシ
ュＥＥＰＲＯＭの従来の製造方法について、図１７〜図
２４を用いて説明する。
ュＥＥＰＲＯＭの従来の製造方法について、図１７〜図
２４を用いて説明する。
【００１２】図１７〜図２４は、図１５及び図１６に示
した半導体装置の従来の製造方法の手順を示す断面図で
ある。なお、図１７〜図２４に示したセレクトトランジ
スタの構造は、図１６に示した平面図のＡ−Ａ’線断面
を示したものであり、セルトランジスタの構造は、図１
６に示した平面図のＢ−Ｂ’線断面を示したものであ
る。
した半導体装置の従来の製造方法の手順を示す断面図で
ある。なお、図１７〜図２４に示したセレクトトランジ
スタの構造は、図１６に示した平面図のＡ−Ａ’線断面
を示したものであり、セルトランジスタの構造は、図１
６に示した平面図のＢ−Ｂ’線断面を示したものであ
る。
【００１３】まず、ｐ型半導体から成る基板１０１上に
シリコン窒化膜（Ｓｉ3Ｎ4）を形成し、所定の形状にパ
ターニングしてその開口部を選択酸化し、素子を分離す
るための非活性領域であるフィールド酸化膜１０６を形
成する。続いて、熱酸化法により基板１０１の表面にセ
レクトトランジスタのゲート絶縁膜１０２ａ、及びセル
トランジスタのトンネリング酸化膜１０２ｂをそれぞれ
成膜する。このとき、セレクトトランジスタには高耐圧
が要求されるため、以下のようなマルチ酸化を行う。ま
ず、所望の膜厚よりも薄く酸化膜が形成されるように基
板１０１の表面を熱酸化する。このときの膜厚は、後で
さらにセルトランジスタのトンネリング酸化膜１０２ｂ
を形成する際に増加する分を差し引いた厚さにする。次
に、フォトレジストをセレクトトランジスタ部に形成し
てセルトランジスタ部の酸化膜をエッチング除去する。
続いて、フォトレジストを除去し、セルトランジスタ部
の酸化膜が所望の膜厚になるように熱酸化を行い、セレ
クトトランジスタのゲート絶縁膜１０２ａとセルトラン
ジスタのトンネリング酸化膜１０２ｂをそれぞれ所望の
膜厚で成膜する（図１７）。
シリコン窒化膜（Ｓｉ3Ｎ4）を形成し、所定の形状にパ
ターニングしてその開口部を選択酸化し、素子を分離す
るための非活性領域であるフィールド酸化膜１０６を形
成する。続いて、熱酸化法により基板１０１の表面にセ
レクトトランジスタのゲート絶縁膜１０２ａ、及びセル
トランジスタのトンネリング酸化膜１０２ｂをそれぞれ
成膜する。このとき、セレクトトランジスタには高耐圧
が要求されるため、以下のようなマルチ酸化を行う。ま
ず、所望の膜厚よりも薄く酸化膜が形成されるように基
板１０１の表面を熱酸化する。このときの膜厚は、後で
さらにセルトランジスタのトンネリング酸化膜１０２ｂ
を形成する際に増加する分を差し引いた厚さにする。次
に、フォトレジストをセレクトトランジスタ部に形成し
てセルトランジスタ部の酸化膜をエッチング除去する。
続いて、フォトレジストを除去し、セルトランジスタ部
の酸化膜が所望の膜厚になるように熱酸化を行い、セレ
クトトランジスタのゲート絶縁膜１０２ａとセルトラン
ジスタのトンネリング酸化膜１０２ｂをそれぞれ所望の
膜厚で成膜する（図１７）。
【００１４】次に、これらの上にセルトランジスタの浮
遊ゲート電極となる第１のＮ型ポリシリコン膜１０３を
成膜し、その上にパッド酸化膜１０４をＣＶＤ（Chemic
al Vapor Deposition）法によって成膜し、さらにその
上に第２のＮ型ポリシリコン膜１０５を成膜する。な
お、第２のＮ型ポリシリコン膜１０５は後工程のイオン
注入時にマスクとして使用するものであるため、アモル
ファスシリコン膜またはシリコン窒化膜を代わりに成膜
してもよい。続いて、第１のＮ型ポリシリコン膜１０
３、パッド酸化膜１０４、及び第２のＮ型ポリシリコン
膜１０５をそれぞれ所定の形状にパターニングする。こ
のとき形成した第１のＮ型ポリシリコン膜１０３の幅が
セルトランジスタとセレクトトランジスタのチャネル幅
をそれぞれ決定する（図１８）。
遊ゲート電極となる第１のＮ型ポリシリコン膜１０３を
成膜し、その上にパッド酸化膜１０４をＣＶＤ（Chemic
al Vapor Deposition）法によって成膜し、さらにその
上に第２のＮ型ポリシリコン膜１０５を成膜する。な
お、第２のＮ型ポリシリコン膜１０５は後工程のイオン
注入時にマスクとして使用するものであるため、アモル
ファスシリコン膜またはシリコン窒化膜を代わりに成膜
してもよい。続いて、第１のＮ型ポリシリコン膜１０
３、パッド酸化膜１０４、及び第２のＮ型ポリシリコン
膜１０５をそれぞれ所定の形状にパターニングする。こ
のとき形成した第１のＮ型ポリシリコン膜１０３の幅が
セルトランジスタとセレクトトランジスタのチャネル幅
をそれぞれ決定する（図１８）。
【００１５】次に、第２のＮ型ポリシリコン膜１０５を
マスクとして用い、例えば、砒素（Ａｓ）などの不純物
を基板１０１にイオン注入し、熱拡散させてセルトラン
ジスタとセレクトトランジスタのソース領域１０７及び
ドレイン領域１０８をそれぞれ形成する（図１９）。
マスクとして用い、例えば、砒素（Ａｓ）などの不純物
を基板１０１にイオン注入し、熱拡散させてセルトラン
ジスタとセレクトトランジスタのソース領域１０７及び
ドレイン領域１０８をそれぞれ形成する（図１９）。
【００１６】続いて、第１のＮ型ポリシリコン膜１０
３、パッド酸化膜１０４、及び第２のＮ型ポリシリコン
膜１０５の側面を埋めるようにしてプラズマＣＶＤ法に
よりシリコン酸化膜（ＳｉＯ2）から成る拡散層上酸化
膜１０９を成膜する（図２０）。
３、パッド酸化膜１０４、及び第２のＮ型ポリシリコン
膜１０５の側面を埋めるようにしてプラズマＣＶＤ法に
よりシリコン酸化膜（ＳｉＯ2）から成る拡散層上酸化
膜１０９を成膜する（図２０）。
【００１７】次に、ＣＭＰ（Chemical Mechanical Poli
shing）法とエッチバック法により拡散層上酸化膜１０
９の上面を平坦化し、第２のＮ型ポリシリコン膜１０５
を現出させる。このとき、拡散層上酸化膜１０９の埋め
込まれ方によってはＣＭＰを行わずにエッチバックだけ
を行ってもよい。さらに、第２のＮ型ポリシリコン膜１
０５及びパッド酸化膜１０４をそれぞれエッチング除去
し、第１のＮ型ポリシリコン膜１０３の表面を露出させ
る（図２１）。なお、この工程の前に第１のＮ型ポリシ
リコン膜１０３の側面にある拡散層上酸化膜１０９の高
さを調整するためのエッチング工程を行ってもよい。
shing）法とエッチバック法により拡散層上酸化膜１０
９の上面を平坦化し、第２のＮ型ポリシリコン膜１０５
を現出させる。このとき、拡散層上酸化膜１０９の埋め
込まれ方によってはＣＭＰを行わずにエッチバックだけ
を行ってもよい。さらに、第２のＮ型ポリシリコン膜１
０５及びパッド酸化膜１０４をそれぞれエッチング除去
し、第１のＮ型ポリシリコン膜１０３の表面を露出させ
る（図２１）。なお、この工程の前に第１のＮ型ポリシ
リコン膜１０３の側面にある拡散層上酸化膜１０９の高
さを調整するためのエッチング工程を行ってもよい。
【００１８】次に、第１のＮ型ポリシリコン膜１０３上
にセルトランジスタの浮遊ゲート電極の上部となる第３
のＮ型ポリシリコン膜１１０を成膜し、セルトランジス
タ部にフォトレジストを形成して、セレクトトランジス
タ部の第１のＮ型ポリシリコン膜１０３及び第３のＮ型
ポリシリコン膜１１０にそれぞれリン（Ｐ）などの不純
物をイオン注入する。続いて、浮遊ゲート電極と後工程
で形成する制御ゲート電極間の容量を大きくするために
セルトランジスタ部の第３のＮ型ポリシリコン膜１１０
をウィング状にパターニングし、その上にＯＮＯ（Oxid
e Nitride Oxide）膜１１１をＣＶＤ法で成膜する（図
２２）。
にセルトランジスタの浮遊ゲート電極の上部となる第３
のＮ型ポリシリコン膜１１０を成膜し、セルトランジス
タ部にフォトレジストを形成して、セレクトトランジス
タ部の第１のＮ型ポリシリコン膜１０３及び第３のＮ型
ポリシリコン膜１１０にそれぞれリン（Ｐ）などの不純
物をイオン注入する。続いて、浮遊ゲート電極と後工程
で形成する制御ゲート電極間の容量を大きくするために
セルトランジスタ部の第３のＮ型ポリシリコン膜１１０
をウィング状にパターニングし、その上にＯＮＯ（Oxid
e Nitride Oxide）膜１１１をＣＶＤ法で成膜する（図
２２）。
【００１９】次に、セレクタトランジスタ部のＯＮＯ膜
１１１に開口部１１４を設け（図２３）、セレクタトラ
ンジスタのゲート電極、及びセルトランジスタの制御ゲ
ート電極となる第４のＮ型ポリシリコン膜１１２及び金
属シリサイド膜（例えば、ＷＳｉ）１１３をＯＮＯ膜１
１１上に成膜する。このようにすることで、セレクトト
ランジスタ部の第１のＮ型ポリシリコン膜１０３と第４
のＮ型ポリシリコン膜１１２が開口部１１４を介して短
絡される。
１１１に開口部１１４を設け（図２３）、セレクタトラ
ンジスタのゲート電極、及びセルトランジスタの制御ゲ
ート電極となる第４のＮ型ポリシリコン膜１１２及び金
属シリサイド膜（例えば、ＷＳｉ）１１３をＯＮＯ膜１
１１上に成膜する。このようにすることで、セレクトト
ランジスタ部の第１のＮ型ポリシリコン膜１０３と第４
のＮ型ポリシリコン膜１１２が開口部１１４を介して短
絡される。
【００２０】続いて、セレクトトランジスタ部及び周辺
回路部をそれぞれフォトレジストで覆い、セルトランジ
スタのコントロールゲート、ＯＮＯ膜１１１、フローテ
ィングゲートを同時にパターニングする。最後に、セル
トランジスタ部をフォトレジストで覆い、セレクトトラ
ンジスタ及び周辺回路のトランジスタのゲート電極（第
４のＮ型ポリシリコン膜１１２及び金属シリサイド膜１
１３）をパターニングする（図２４）。なお、金属シリ
サイド膜１１３は、必ずしも設ける必要はなく、第４の
Ｎ型ポリシリコン膜１１２だけを成膜してもよい。ま
た、図２３及び図２４では、セレクトトランジスタ部の
チャネル領域の直上でＯＮＯ膜１１１に開口部１１４が
設けられているが、実際の開口部１１４はフィールド酸
化膜１０６上でＯＮＯ膜１１１に設けられる。
回路部をそれぞれフォトレジストで覆い、セルトランジ
スタのコントロールゲート、ＯＮＯ膜１１１、フローテ
ィングゲートを同時にパターニングする。最後に、セル
トランジスタ部をフォトレジストで覆い、セレクトトラ
ンジスタ及び周辺回路のトランジスタのゲート電極（第
４のＮ型ポリシリコン膜１１２及び金属シリサイド膜１
１３）をパターニングする（図２４）。なお、金属シリ
サイド膜１１３は、必ずしも設ける必要はなく、第４の
Ｎ型ポリシリコン膜１１２だけを成膜してもよい。ま
た、図２３及び図２４では、セレクトトランジスタ部の
チャネル領域の直上でＯＮＯ膜１１１に開口部１１４が
設けられているが、実際の開口部１１４はフィールド酸
化膜１０６上でＯＮＯ膜１１１に設けられる。
【００２１】
【発明が解決しようとする課題】上記したような従来の
半導体記憶装置では、セレクトトランジスタとセルトラ
ンジスタが同様の構造であるため、耐圧が異なるセルト
ランジスタのトンネリング酸化膜とセレクトトランジス
タのゲート絶縁膜の膜厚を変えるための工程や、セレク
トトランジスタの第１のＮ型ポリシリコン膜（セルトラ
ンジスタの浮遊ゲートに相当する）と第４のポリシリコ
ン膜（セルトランジスタの制御ゲートに相当する）を短
絡する工程が必要になり、製造工程が増えてコストが増
大するという問題があった。
半導体記憶装置では、セレクトトランジスタとセルトラ
ンジスタが同様の構造であるため、耐圧が異なるセルト
ランジスタのトンネリング酸化膜とセレクトトランジス
タのゲート絶縁膜の膜厚を変えるための工程や、セレク
トトランジスタの第１のＮ型ポリシリコン膜（セルトラ
ンジスタの浮遊ゲートに相当する）と第４のポリシリコ
ン膜（セルトランジスタの制御ゲートに相当する）を短
絡する工程が必要になり、製造工程が増えてコストが増
大するという問題があった。
【００２２】また、セレクトトランジスタのゲート電極
に用いるポリシリコン膜の不純物濃度は抵抗を小さくし
て高速化するために濃くすることが望ましく、セルトラ
ンジスタの浮遊ゲート電極に用いるポリシリコン膜の不
純物濃度は情報の消去不良や保持性能を向上させるため
に薄くすることが望ましいため、これらの不純物濃度を
変えるための工程が必要になる。
に用いるポリシリコン膜の不純物濃度は抵抗を小さくし
て高速化するために濃くすることが望ましく、セルトラ
ンジスタの浮遊ゲート電極に用いるポリシリコン膜の不
純物濃度は情報の消去不良や保持性能を向上させるため
に薄くすることが望ましいため、これらの不純物濃度を
変えるための工程が必要になる。
【００２３】このような問題を解決するため、例えば、
セレクトトランジスタをセルトランジスタと同時に形成
するのではなく、周辺回路部のトランジスタと同時に製
造する方法が考えられる。
セレクトトランジスタをセルトランジスタと同時に形成
するのではなく、周辺回路部のトランジスタと同時に製
造する方法が考えられる。
【００２４】しかしながら、周辺回路部のトランジスタ
は、一般に、セレクトトランジスタよりもチャネル幅を
正確に管理する必要があるため、ゲート電極形成後に、
それをマスクとしてイオン注入が行われ、ソース領域及
びドレイン領域となる拡散層が形成される。したがっ
て、セレクトトランジスタの拡散層をセルトランジスタ
の拡散層と同時に形成することができないため、図２５
（ａ）に示すように、配線材としても用いられるセレク
トトランジスタとセルトランジスタの拡散層の接続部に
不純物が二重に注入されて耐圧が劣化したり、図２５
（ｂ）に示すように不純物の未注入領域ができて接続が
切れてしまうおそれがある。
は、一般に、セレクトトランジスタよりもチャネル幅を
正確に管理する必要があるため、ゲート電極形成後に、
それをマスクとしてイオン注入が行われ、ソース領域及
びドレイン領域となる拡散層が形成される。したがっ
て、セレクトトランジスタの拡散層をセルトランジスタ
の拡散層と同時に形成することができないため、図２５
（ａ）に示すように、配線材としても用いられるセレク
トトランジスタとセルトランジスタの拡散層の接続部に
不純物が二重に注入されて耐圧が劣化したり、図２５
（ｂ）に示すように不純物の未注入領域ができて接続が
切れてしまうおそれがある。
【００２５】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、セレク
トトランジスタのゲート絶縁膜の厚膜化や、セレクトト
ランジスタのゲート電極に用いるポリシリコン膜の不純
物濃度の高濃度化を、少ない製造工程数で実現できる半
導体記憶装置の製造方法を提供することを目的とする。
る問題点を解決するためになされたものであり、セレク
トトランジスタのゲート絶縁膜の厚膜化や、セレクトト
ランジスタのゲート電極に用いるポリシリコン膜の不純
物濃度の高濃度化を、少ない製造工程数で実現できる半
導体記憶装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置の製造方法は、浮遊ゲート電極
及び制御ゲート電極を備えた、情報を記録するための複
数のセルトランジスタと、前記セルトランジスタを制御
／選択するためのセレクトトランジスタとを有する、電
気的に情報の書込み／消去が可能な半導体記憶装置の製
造方法であって、前記セルトランジスタの前記制御ゲー
トを形成する前に、該セルトランジスタと同一の工程で
製造された前記セレクトトランジスタのチャネル領域直
上の基板表面を露出させ、該露出された基板表面に前記
セレクトトランジスタのゲート絶縁膜を形成し、前記セ
ルトランジスタの前記制御ゲート電極を形成すると共
に、該ゲート絶縁膜上に前記セレクトトランジスタのゲ
ート電極を形成する方法である。
本発明の半導体記憶装置の製造方法は、浮遊ゲート電極
及び制御ゲート電極を備えた、情報を記録するための複
数のセルトランジスタと、前記セルトランジスタを制御
／選択するためのセレクトトランジスタとを有する、電
気的に情報の書込み／消去が可能な半導体記憶装置の製
造方法であって、前記セルトランジスタの前記制御ゲー
トを形成する前に、該セルトランジスタと同一の工程で
製造された前記セレクトトランジスタのチャネル領域直
上の基板表面を露出させ、該露出された基板表面に前記
セレクトトランジスタのゲート絶縁膜を形成し、前記セ
ルトランジスタの前記制御ゲート電極を形成すると共
に、該ゲート絶縁膜上に前記セレクトトランジスタのゲ
ート電極を形成する方法である。
【００２７】このとき、前記セルトランジスタのソース
領域及びドレイン領域となる第１の拡散層と、前記セレ
クトトランジスタのソース領域及びドレイン領域となる
第２の拡散層とを同時に形成してもよい。
領域及びドレイン領域となる第１の拡散層と、前記セレ
クトトランジスタのソース領域及びドレイン領域となる
第２の拡散層とを同時に形成してもよい。
【００２８】また、論理演算回路からなる周辺回路部の
トランジスタのゲート絶縁膜を前記セレクトトランジス
タのゲート絶縁膜と同時に形成し、前記周辺回路部のト
ランジスタのゲート電極を前記セレクトトランジスタの
ゲート電極と同時に形成してもよく、前記セレクトトラ
ンジスタのゲート絶縁膜の膜厚を、前記周辺回路部のう
ちの高耐圧が要求されるトランジスタのゲート絶縁膜と
等しくしてもよい。
トランジスタのゲート絶縁膜を前記セレクトトランジス
タのゲート絶縁膜と同時に形成し、前記周辺回路部のト
ランジスタのゲート電極を前記セレクトトランジスタの
ゲート電極と同時に形成してもよく、前記セレクトトラ
ンジスタのゲート絶縁膜の膜厚を、前記周辺回路部のう
ちの高耐圧が要求されるトランジスタのゲート絶縁膜と
等しくしてもよい。
【００２９】一方、本発明の半導体記憶装置は、浮遊ゲ
ート電極及び制御ゲート電極を備えた、情報を記録する
ための複数のセルトランジスタと、前記セルトランジス
タを制御／選択するためのセレクトトランジスタとを有
する、電気的に情報の書込み／消去が可能な半導体記憶
装置であって、前記セレクトトランジスタのゲート電極
に１層のポリシリコン膜を有し、該セレクトトランジス
タのゲート電極と、前記セルトランジスタの前記制御ゲ
ート電極が同時に形成されたものである。
ート電極及び制御ゲート電極を備えた、情報を記録する
ための複数のセルトランジスタと、前記セルトランジス
タを制御／選択するためのセレクトトランジスタとを有
する、電気的に情報の書込み／消去が可能な半導体記憶
装置であって、前記セレクトトランジスタのゲート電極
に１層のポリシリコン膜を有し、該セレクトトランジス
タのゲート電極と、前記セルトランジスタの前記制御ゲ
ート電極が同時に形成されたものである。
【００３０】このとき、前記セルトランジスタのソース
領域及びドレイン領域となる第１の拡散層と、前記セレ
クトトランジスタのソース領域及びドレイン領域となる
第２の拡散層とが同時に形成されたものであってもよ
い。
領域及びドレイン領域となる第１の拡散層と、前記セレ
クトトランジスタのソース領域及びドレイン領域となる
第２の拡散層とが同時に形成されたものであってもよ
い。
【００３１】また、論理演算回路からなる周辺回路部の
トランジスタのゲート絶縁膜が前記セレクトトランジス
タのゲート絶縁膜と同時に形成され、前記周辺回路部の
トランジスタのゲート電極が前記セレクトトランジスタ
のゲート電極と同時に形成されたものであってもよく、
前記セレクトトランジスタのゲート絶縁膜の膜厚が、前
記周辺回路部のうちの高耐圧が要求されるトランジスタ
のゲート絶縁膜と等しいものであってもよい。
トランジスタのゲート絶縁膜が前記セレクトトランジス
タのゲート絶縁膜と同時に形成され、前記周辺回路部の
トランジスタのゲート電極が前記セレクトトランジスタ
のゲート電極と同時に形成されたものであってもよく、
前記セレクトトランジスタのゲート絶縁膜の膜厚が、前
記周辺回路部のうちの高耐圧が要求されるトランジスタ
のゲート絶縁膜と等しいものであってもよい。
【００３２】上記のような半導体記憶装置の製造方法及
び半導体記憶装置では、セレクトトランジスタのゲート
電極のポリシリコン膜が１層になるため、従来のように
２つのポリシリコン膜を短絡する工程やセルトランジス
タの浮遊ゲート電極に相当するポリシリコン膜の抵抗を
小さくするための不純物注入工程が不要になる。
び半導体記憶装置では、セレクトトランジスタのゲート
電極のポリシリコン膜が１層になるため、従来のように
２つのポリシリコン膜を短絡する工程やセルトランジス
タの浮遊ゲート電極に相当するポリシリコン膜の抵抗を
小さくするための不純物注入工程が不要になる。
【００３３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００３４】本実施形態の半導体記憶装置の製造方法
は、従来と同様にセレクトトランジスタとセルトランジ
スタを同時に形成する。また、セルトランジスタの制御
ゲートを形成する前に、セレクトトランジスタのチャネ
ル領域直上に在るポリシリコン膜や酸化膜を、一旦、全
て取り去って基板表面を露出させ、その後、あらため
て、セレクトトランジスタのゲート絶縁膜を形成し、そ
の上にゲート電極をセルトランジスタの制御ゲート電極
と同時に形成する方法である。なお、本実施形態の製造
方法を適用するフラッシュＥＥＰＲＯＭの回路構成及び
平面構造は従来と同様であるため、その説明は省略す
る。
は、従来と同様にセレクトトランジスタとセルトランジ
スタを同時に形成する。また、セルトランジスタの制御
ゲートを形成する前に、セレクトトランジスタのチャネ
ル領域直上に在るポリシリコン膜や酸化膜を、一旦、全
て取り去って基板表面を露出させ、その後、あらため
て、セレクトトランジスタのゲート絶縁膜を形成し、そ
の上にゲート電極をセルトランジスタの制御ゲート電極
と同時に形成する方法である。なお、本実施形態の製造
方法を適用するフラッシュＥＥＰＲＯＭの回路構成及び
平面構造は従来と同様であるため、その説明は省略す
る。
【００３５】まず、本発明の半導体装置の製造方法につ
いて図１〜図８を参照して説明する。図１〜図８は、本
発明の半導体装置の製造方法のうち、セルトランジスタ
及びセレクトトランジスタの製造手順を示す断面図であ
る。
いて図１〜図８を参照して説明する。図１〜図８は、本
発明の半導体装置の製造方法のうち、セルトランジスタ
及びセレクトトランジスタの製造手順を示す断面図であ
る。
【００３６】まず、ｐ型半導体から成る基板１上にシリ
コン窒化膜を形成し、所定の形状にパターニングしてそ
の開口部を選択酸化し、素子を分離するための非活性領
域であるフィールド酸化膜６を形成する。なお、素子分
離領域は、シャロー・トレンチ・アイソレーション（Ｓ
ＴＩ）であってもよい。
コン窒化膜を形成し、所定の形状にパターニングしてそ
の開口部を選択酸化し、素子を分離するための非活性領
域であるフィールド酸化膜６を形成する。なお、素子分
離領域は、シャロー・トレンチ・アイソレーション（Ｓ
ＴＩ）であってもよい。
【００３７】続いて、熱酸化法により基板１の表面にシ
リコン酸化膜（ＳｉＯ2）を成膜する。ここで、セレク
トトランジスタ部に形成されたシリコン酸化膜２ａは、
後工程で除去される。また、セルトランジスタ部に形成
されたシリコン酸化膜はトンネリング酸化膜２ｂとな
る。
リコン酸化膜（ＳｉＯ2）を成膜する。ここで、セレク
トトランジスタ部に形成されたシリコン酸化膜２ａは、
後工程で除去される。また、セルトランジスタ部に形成
されたシリコン酸化膜はトンネリング酸化膜２ｂとな
る。
【００３８】次に、シリコン酸化膜２ａ及びトンネリン
グ酸化膜２ｂ上にセルトランジスタの浮遊ゲート電極と
なる第１のＮ型ポリシリコン膜３をそれぞれ成膜し、そ
の上にパッド酸化膜４をＣＶＤ法によって成膜し、さら
にその上に第２のＮ型ポリシリコン膜５を成膜する。な
お、第２のＮ型ポリシリコン膜５は後工程のイオン注入
時にマスクとして使用するものであるため、アモルファ
スシリコンまたはシリコン窒化膜を代わりに成膜しても
よい。
グ酸化膜２ｂ上にセルトランジスタの浮遊ゲート電極と
なる第１のＮ型ポリシリコン膜３をそれぞれ成膜し、そ
の上にパッド酸化膜４をＣＶＤ法によって成膜し、さら
にその上に第２のＮ型ポリシリコン膜５を成膜する。な
お、第２のＮ型ポリシリコン膜５は後工程のイオン注入
時にマスクとして使用するものであるため、アモルファ
スシリコンまたはシリコン窒化膜を代わりに成膜しても
よい。
【００３９】続いて、第１のＮ型ポリシリコン膜３、パ
ッド酸化膜４、及び第２のＮ型ポリシリコン膜５をそれ
ぞれ所定の形状にパターニングする。このとき形成した
第１のＮ型ポリシリコン膜３の幅がセルトランジスタと
セレクトトランジスタのチャネル幅をそれぞれ決定する
（図１）。
ッド酸化膜４、及び第２のＮ型ポリシリコン膜５をそれ
ぞれ所定の形状にパターニングする。このとき形成した
第１のＮ型ポリシリコン膜３の幅がセルトランジスタと
セレクトトランジスタのチャネル幅をそれぞれ決定する
（図１）。
【００４０】次に、第２のＮ型ポリシリコン膜５をマス
クとして用い、例えば、砒素（Ａｓ）などの不純物を基
板１にイオン注入し、熱拡散させてセルトランジスタと
セレクトトランジスタのソース領域７及びドレイン領域
８をそれぞれ形成する（図２）。このとき、第１のＮ型
ポリシリコン膜３、パッド酸化膜４、及び第２のＮ型ポ
リシリコン膜５の側面に絶縁膜によってサイドウォール
を形成し、Ｎ型拡散層から成るソース領域７及びドレイ
ン領域８をＬＤＤ（Lightly Doped Drain）構造にして
もよい。
クとして用い、例えば、砒素（Ａｓ）などの不純物を基
板１にイオン注入し、熱拡散させてセルトランジスタと
セレクトトランジスタのソース領域７及びドレイン領域
８をそれぞれ形成する（図２）。このとき、第１のＮ型
ポリシリコン膜３、パッド酸化膜４、及び第２のＮ型ポ
リシリコン膜５の側面に絶縁膜によってサイドウォール
を形成し、Ｎ型拡散層から成るソース領域７及びドレイ
ン領域８をＬＤＤ（Lightly Doped Drain）構造にして
もよい。
【００４１】次に、第１のＮ型ポリシリコン膜３、パッ
ド酸化膜４、及び第２のＮ型ポリシリコン膜５の側面を
埋めるようにしてプラズマＣＶＤ法によりシリコン酸化
膜からなる拡散層上酸化膜９を基板表面に成膜する。な
お、本工程の前にセルトランジスタの第１のＮ型ポリシ
リコン膜３、パッド酸化膜４、及び第２のＮ型ポリシリ
コン膜５の側面は信頼性の高い熱酸化膜などで覆ってお
く。また、サイドウォールを形成する場合はその前に同
様の熱酸化膜で覆っておく。これは、セルトランジスタ
の浮遊ゲート電極である第１のＮ型ポリシリコン膜３か
ら拡散層上酸化膜９に電荷が漏れ出し、情報の保持性能
が低下することを防止するための処理である。続いて、
ＣＭＰとエッチバック法により拡散層上酸化膜９の上面
を平坦化し、第２のＮ型ポリシリコン膜５を現出させる
（図３）。このとき、拡散層上酸化膜９の埋め込まれ方
によってはＣＭＰを行わずにエッチバックだけを行って
もよい。
ド酸化膜４、及び第２のＮ型ポリシリコン膜５の側面を
埋めるようにしてプラズマＣＶＤ法によりシリコン酸化
膜からなる拡散層上酸化膜９を基板表面に成膜する。な
お、本工程の前にセルトランジスタの第１のＮ型ポリシ
リコン膜３、パッド酸化膜４、及び第２のＮ型ポリシリ
コン膜５の側面は信頼性の高い熱酸化膜などで覆ってお
く。また、サイドウォールを形成する場合はその前に同
様の熱酸化膜で覆っておく。これは、セルトランジスタ
の浮遊ゲート電極である第１のＮ型ポリシリコン膜３か
ら拡散層上酸化膜９に電荷が漏れ出し、情報の保持性能
が低下することを防止するための処理である。続いて、
ＣＭＰとエッチバック法により拡散層上酸化膜９の上面
を平坦化し、第２のＮ型ポリシリコン膜５を現出させる
（図３）。このとき、拡散層上酸化膜９の埋め込まれ方
によってはＣＭＰを行わずにエッチバックだけを行って
もよい。
【００４２】次に、第２のＮ型ポリシリコン膜５及びパ
ッド酸化膜４をそれぞれエッチング除去し、第１のＮ型
ポリシリコン膜３の表面を露出させる（図４）。なお、
この工程の前に第１のＮ型ポリシリコン膜３の側面にあ
る拡散層上酸化膜９の高さを調整するためのエッチング
工程を行ってもよい。
ッド酸化膜４をそれぞれエッチング除去し、第１のＮ型
ポリシリコン膜３の表面を露出させる（図４）。なお、
この工程の前に第１のＮ型ポリシリコン膜３の側面にあ
る拡散層上酸化膜９の高さを調整するためのエッチング
工程を行ってもよい。
【００４３】次に、第１のＮ型ポリシリコン膜３上にセ
ルトランジスタの浮遊ゲート電極の上部となる第３のＮ
型ポリシリコン膜１０を成膜し、浮遊ゲート電極と後工
程で形成する制御ゲート電極間の容量を大きくするため
にセルトランジスタ部の第３のＮ型ポリシリコン膜１０
をウィング状にパターニングする。さらに、第３のＮ型
ポリシリコン膜１０上にＯＮＯ膜１１をＣＶＤ法で成膜
する（図５）。
ルトランジスタの浮遊ゲート電極の上部となる第３のＮ
型ポリシリコン膜１０を成膜し、浮遊ゲート電極と後工
程で形成する制御ゲート電極間の容量を大きくするため
にセルトランジスタ部の第３のＮ型ポリシリコン膜１０
をウィング状にパターニングする。さらに、第３のＮ型
ポリシリコン膜１０上にＯＮＯ膜１１をＣＶＤ法で成膜
する（図５）。
【００４４】続いて、セレクトトランジスタ部のＯＮＯ
膜１１、第３のＮ型ポリシリコン膜１０、第１のＮ型ポ
リシリコン膜３、及びシリコン酸化膜２をそれぞれエッ
チング除去し、基板１の表面を露出させる（図６）。
膜１１、第３のＮ型ポリシリコン膜１０、第１のＮ型ポ
リシリコン膜３、及びシリコン酸化膜２をそれぞれエッ
チング除去し、基板１の表面を露出させる（図６）。
【００４５】次に、セレクトトランジスタ部の基板１の
表面を熱酸化させてゲート絶縁膜１４を形成し（図
７）、セレクタトランジスタのゲート電極、及びセルト
ランジスタの制御ゲート電極となる第４のＮ型ポリシリ
コン膜１２を、ゲート絶縁膜１４及びＯＮＯ膜１１上に
それぞれ成膜し、その上に金属シリサイド膜（例えば、
ＷＳｉ）１３を成膜する。
表面を熱酸化させてゲート絶縁膜１４を形成し（図
７）、セレクタトランジスタのゲート電極、及びセルト
ランジスタの制御ゲート電極となる第４のＮ型ポリシリ
コン膜１２を、ゲート絶縁膜１４及びＯＮＯ膜１１上に
それぞれ成膜し、その上に金属シリサイド膜（例えば、
ＷＳｉ）１３を成膜する。
【００４６】続いて、セレクトトランジスタ部及び周辺
回路部をそれぞれフォトレジストで覆い、セルトランジ
スタのコントロールゲート、ＯＮＯ膜１１、フローティ
ングゲートを同時にパターニングする。最後に、セルト
ランジスタ部をフォトレジストで覆い、セレクトトラン
ジスタ及び周辺回路のトランジスタのゲート電極（第４
のＮ型ポリシリコン膜１２、金属シリサイド膜１３）を
パターニングする（図８）。なお、金属シリサイド膜１
３は、必ずしも設ける必要はなく、第４のＮ型ポリシリ
コン膜１２だけを成膜してもよい。
回路部をそれぞれフォトレジストで覆い、セルトランジ
スタのコントロールゲート、ＯＮＯ膜１１、フローティ
ングゲートを同時にパターニングする。最後に、セルト
ランジスタ部をフォトレジストで覆い、セレクトトラン
ジスタ及び周辺回路のトランジスタのゲート電極（第４
のＮ型ポリシリコン膜１２、金属シリサイド膜１３）を
パターニングする（図８）。なお、金属シリサイド膜１
３は、必ずしも設ける必要はなく、第４のＮ型ポリシリ
コン膜１２だけを成膜してもよい。
【００４７】したがって、本実施形態の半導体装置の製
造方法によれば、セレクトトランジスタのソース領域及
びドレイン領域であるＮ型拡散層とセルトランジスタの
ソース領域及びドレイン領域であるＮ型拡散層を同時に
形成しているため、セレクトトランジスタとセルトラン
ジスタの接続部が切断したり、不純物が二重に注入され
ることがない。また、セレクトトランジスタのゲート電
極は、従来のように二層構造のＮ型ポリシリコン膜を有
していないため、２つのＮ型ポリシリコン膜を短絡させ
るための工程や、セルトランジスタの浮遊ゲート電極に
相当する第１のＮ型ポリシリコン膜の抵抗を小さくする
ための不純物注入工程をなくすことができる。
造方法によれば、セレクトトランジスタのソース領域及
びドレイン領域であるＮ型拡散層とセルトランジスタの
ソース領域及びドレイン領域であるＮ型拡散層を同時に
形成しているため、セレクトトランジスタとセルトラン
ジスタの接続部が切断したり、不純物が二重に注入され
ることがない。また、セレクトトランジスタのゲート電
極は、従来のように二層構造のＮ型ポリシリコン膜を有
していないため、２つのＮ型ポリシリコン膜を短絡させ
るための工程や、セルトランジスタの浮遊ゲート電極に
相当する第１のＮ型ポリシリコン膜の抵抗を小さくする
ための不純物注入工程をなくすことができる。
【００４８】よって、セレクトトランジスタのゲート絶
縁膜の厚膜化や、セレクトトランジスタのゲート電極に
用いるポリシリコン膜の不純物濃度の高濃度化を、少な
い製造工程で実現できる。
縁膜の厚膜化や、セレクトトランジスタのゲート電極に
用いるポリシリコン膜の不純物濃度の高濃度化を、少な
い製造工程で実現できる。
【００４９】ところで、上述したセルトランジスタ及び
セレクトトランジスタと同時に周辺回路部のトランジス
タを製造する場合、周辺回路部のトランジスタの製造工
程は以下のようになる。
セレクトトランジスタと同時に周辺回路部のトランジス
タを製造する場合、周辺回路部のトランジスタの製造工
程は以下のようになる。
【００５０】図９〜図１４は、本発明の半導体装置の製
造方法のうち、周辺回路部のトランジスタの製造手順を
示す断面図である。
造方法のうち、周辺回路部のトランジスタの製造手順を
示す断面図である。
【００５１】まず、図１に示したセルトランジスタ及び
セレクトトランジスタの製造工程と同時に、ｐ型半導体
から成る基板１上にシリコン窒化膜を形成し、所定の形
状にパターニングしてその開口部を選択酸化し、素子を
分離するための非活性領域であるフィールド酸化膜６を
形成する。
セレクトトランジスタの製造工程と同時に、ｐ型半導体
から成る基板１上にシリコン窒化膜を形成し、所定の形
状にパターニングしてその開口部を選択酸化し、素子を
分離するための非活性領域であるフィールド酸化膜６を
形成する。
【００５２】続いて、熱酸化法により基板１上にシリコ
ン酸化膜（ＳｉＯ2）２ａ、及び第１のＮ型ポリシリコ
ン膜３を成膜し、その上にパッド酸化膜４をＣＶＤ法に
よって堆積し、さらにその上に第２のＮ型ポリシリコン
膜５を成膜する（図９）。
ン酸化膜（ＳｉＯ2）２ａ、及び第１のＮ型ポリシリコ
ン膜３を成膜し、その上にパッド酸化膜４をＣＶＤ法に
よって堆積し、さらにその上に第２のＮ型ポリシリコン
膜５を成膜する（図９）。
【００５３】次に、図４に示した拡散層上酸化膜９の平
坦化工程と同時に、第２のＮ型ポリシリコン膜５及びパ
ッド酸化膜４をそれぞれエッチング除去し、第１のＮ型
ポリシリコン膜３の表面を露出させる（図１０）。
坦化工程と同時に、第２のＮ型ポリシリコン膜５及びパ
ッド酸化膜４をそれぞれエッチング除去し、第１のＮ型
ポリシリコン膜３の表面を露出させる（図１０）。
【００５４】続いて、図５に示した工程と同時に、第１
のＮ型ポリシリコン膜３上に第３のＮ型ポリシリコン膜
１０を堆積し、その上にＯＮＯ（Oxide Nitride Oxid
e）膜１１をＣＶＤ法により成膜する（図１１）。
のＮ型ポリシリコン膜３上に第３のＮ型ポリシリコン膜
１０を堆積し、その上にＯＮＯ（Oxide Nitride Oxid
e）膜１１をＣＶＤ法により成膜する（図１１）。
【００５５】次に、図６に示した工程と同時に、ＯＮＯ
膜１１、第３のＮ型ポリシリコン膜１０、第１のＮ型ポ
リシリコン膜３、及びシリコン酸化膜２をそれぞれエッ
チング除去し、基板１の表面を露出させる（図１２）。
膜１１、第３のＮ型ポリシリコン膜１０、第１のＮ型ポ
リシリコン膜３、及びシリコン酸化膜２をそれぞれエッ
チング除去し、基板１の表面を露出させる（図１２）。
【００５６】続いて、図７に示した工程と同時に、基板
１の表面を熱酸化させ、周辺回路部のトランジスタのゲ
ート絶縁膜を形成する。このとき、周辺回路部のトラン
ジスタのうちの高耐圧が要求される高耐圧トランジスタ
については、以下のようなマルチ酸化を行うことで厚膜
化する。外部から供給される電源電圧Ｖｃｃで動作する
Ｖｃｃ駆動トランジスタについてはゲート絶縁膜１５を
厚膜化する必要はない。まず、所望の膜厚よりも薄く酸
化膜が形成されるように基板１の表面を熱酸化する。こ
のときの膜厚は、後でさらにＶｃｃ駆動トランジスタの
ゲート絶縁膜１５を形成する際に増加する分を差し引い
た厚さにする。次に、フォトレジストを高耐圧トランジ
スタ部に形成してＶｃｃ駆動トランジスタ部の酸化膜を
エッチング除去する。続いて、フォトレジストを除去
し、Ｖｃｃ駆動トランジスタの酸化膜が所望の膜厚にな
るように熱酸化を行い、Ｖｃｃ駆動トランジスタのゲー
ト絶縁膜１５と高耐圧トランジスタのゲート絶縁膜１６
をそれぞれ所望の膜厚で成膜する（図１３）。なお、セ
レクトトランジスタのゲート絶縁膜１２は、高耐圧トラ
ンジスタと同様に本工程によって厚膜化する。
１の表面を熱酸化させ、周辺回路部のトランジスタのゲ
ート絶縁膜を形成する。このとき、周辺回路部のトラン
ジスタのうちの高耐圧が要求される高耐圧トランジスタ
については、以下のようなマルチ酸化を行うことで厚膜
化する。外部から供給される電源電圧Ｖｃｃで動作する
Ｖｃｃ駆動トランジスタについてはゲート絶縁膜１５を
厚膜化する必要はない。まず、所望の膜厚よりも薄く酸
化膜が形成されるように基板１の表面を熱酸化する。こ
のときの膜厚は、後でさらにＶｃｃ駆動トランジスタの
ゲート絶縁膜１５を形成する際に増加する分を差し引い
た厚さにする。次に、フォトレジストを高耐圧トランジ
スタ部に形成してＶｃｃ駆動トランジスタ部の酸化膜を
エッチング除去する。続いて、フォトレジストを除去
し、Ｖｃｃ駆動トランジスタの酸化膜が所望の膜厚にな
るように熱酸化を行い、Ｖｃｃ駆動トランジスタのゲー
ト絶縁膜１５と高耐圧トランジスタのゲート絶縁膜１６
をそれぞれ所望の膜厚で成膜する（図１３）。なお、セ
レクトトランジスタのゲート絶縁膜１２は、高耐圧トラ
ンジスタと同様に本工程によって厚膜化する。
【００５７】次に、周辺回路部のトランジスタのゲート
電極となる第４のＮ型ポリシリコン膜１２及び金属シリ
サイド膜１３をゲート絶縁膜１５、１６上にそれぞれ成
膜して、それぞれパターニングする。最後に、それらを
マスクに砒素（Ａｓ）等の不純物を基板１にイオン注入
して熱拡散させ、周辺回路部のトランジスタのソース領
域１７及びドレイン領域１８をそれぞれ形成する（図１
４）。
電極となる第４のＮ型ポリシリコン膜１２及び金属シリ
サイド膜１３をゲート絶縁膜１５、１６上にそれぞれ成
膜して、それぞれパターニングする。最後に、それらを
マスクに砒素（Ａｓ）等の不純物を基板１にイオン注入
して熱拡散させ、周辺回路部のトランジスタのソース領
域１７及びドレイン領域１８をそれぞれ形成する（図１
４）。
【００５８】このように、周辺回路部のトランジスタの
ゲート絶縁膜及びゲート電極を形成する工程を、図１〜
図８に示したセルトランジスタ及びセレクトトランジス
タの製造工程と同時に行うことができるため、フラッシ
ュＥＥＰＲＯＭ全体の製造工程をより削減することがで
きる。
ゲート絶縁膜及びゲート電極を形成する工程を、図１〜
図８に示したセルトランジスタ及びセレクトトランジス
タの製造工程と同時に行うことができるため、フラッシ
ュＥＥＰＲＯＭ全体の製造工程をより削減することがで
きる。
【００５９】なお、本実施形態では、半導体記憶装置が
有するＮチャネルトランジスタを例にしてその製造方法
を説明しているが、不純物を変えることによりＰチャネ
ルトランジスタに適用できることは言うまでもない。
有するＮチャネルトランジスタを例にしてその製造方法
を説明しているが、不純物を変えることによりＰチャネ
ルトランジスタに適用できることは言うまでもない。
【００６０】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００６１】セレクトトランジスタのゲート電極のポリ
シリコン膜が１層になるため、従来のように２つのポリ
シリコン膜を短絡する工程やセルトランジスタの浮遊ゲ
ート電極に相当するポリシリコン膜の抵抗を小さくする
ための不純物注入工程が不要になる。したがって、セレ
クトトランジスタのゲート絶縁膜の厚膜化や、セレクト
トランジスタのゲート電極に用いるポリシリコン膜の不
純物濃度の高濃度化を、少ない製造工程数で実現でき
る。
シリコン膜が１層になるため、従来のように２つのポリ
シリコン膜を短絡する工程やセルトランジスタの浮遊ゲ
ート電極に相当するポリシリコン膜の抵抗を小さくする
ための不純物注入工程が不要になる。したがって、セレ
クトトランジスタのゲート絶縁膜の厚膜化や、セレクト
トランジスタのゲート電極に用いるポリシリコン膜の不
純物濃度の高濃度化を、少ない製造工程数で実現でき
る。
【００６２】また、セルトランジスタのソース領域及び
ドレイン領域となる第１の拡散層と、セレクトトランジ
スタのソース領域及びドレイン領域となる第２の拡散層
とを同時に形成することで、セレクトトランジスタとセ
ルトランジスタの接続部が切断したり、二重に不純物が
注入されることがない。
ドレイン領域となる第１の拡散層と、セレクトトランジ
スタのソース領域及びドレイン領域となる第２の拡散層
とを同時に形成することで、セレクトトランジスタとセ
ルトランジスタの接続部が切断したり、二重に不純物が
注入されることがない。
【００６３】さらに、周辺回路部のトランジスタのゲー
ト絶縁膜をセレクトトランジスタのゲート絶縁膜と同時
に形成し、周辺回路部のトランジスタのゲート電極をセ
レクトトランジスタのゲート電極と同時に形成すること
で、半導体記憶装置全体の製造工程をより低減すること
ができる。
ト絶縁膜をセレクトトランジスタのゲート絶縁膜と同時
に形成し、周辺回路部のトランジスタのゲート電極をセ
レクトトランジスタのゲート電極と同時に形成すること
で、半導体記憶装置全体の製造工程をより低減すること
ができる。
【図１】本発明の半導体装置の製造方法のうち、セルト
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
【図２】本発明の半導体装置の製造方法のうち、セルト
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
【図３】本発明の半導体装置の製造方法のうち、セルト
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
【図４】本発明の半導体装置の製造方法のうち、セルト
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
【図５】本発明の半導体装置の製造方法のうち、セルト
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
【図６】本発明の半導体装置の製造方法のうち、セルト
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
【図７】本発明の半導体装置の製造方法のうち、セルト
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
【図８】本発明の半導体装置の製造方法のうち、セルト
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
ランジスタ及びセレクトトランジスタの製造手順を示す
断面図である。
【図９】本発明の半導体装置の製造方法のうち、周辺回
路部のトランジスタの製造手順を示す断面図である。
路部のトランジスタの製造手順を示す断面図である。
【図１０】本発明の半導体装置の製造方法のうち、周辺
回路部のトランジスタの製造手順を示す断面図である。
回路部のトランジスタの製造手順を示す断面図である。
【図１１】本発明の半導体装置の製造方法のうち、周辺
回路部のトランジスタの製造手順を示す断面図である。
回路部のトランジスタの製造手順を示す断面図である。
【図１２】本発明の半導体装置の製造方法のうち、周辺
回路部のトランジスタの製造手順を示す断面図である。
回路部のトランジスタの製造手順を示す断面図である。
【図１３】本発明の半導体装置の製造方法のうち、周辺
回路部のトランジスタの製造手順を示す断面図である。
回路部のトランジスタの製造手順を示す断面図である。
【図１４】本発明の半導体装置の製造方法のうち、周辺
回路部のトランジスタの製造手順を示す断面図である。
回路部のトランジスタの製造手順を示す断面図である。
【図１５】フラッシュＥＥＰＲＯＭのメモリセル部の一
構成例を示す回路図である。
構成例を示す回路図である。
【図１６】図１５に示したフラッシュＥＥＰＲＯＭの構
造を示す平面図である。
造を示す平面図である。
【図１７】図１５及び図１６に示した半導体装置の従来
の製造方法の手順を示す断面図である。
の製造方法の手順を示す断面図である。
【図１８】図１５及び図１６に示した半導体装置の従来
の製造方法の手順を示す断面図である。
の製造方法の手順を示す断面図である。
【図１９】図１５及び図１６に示した半導体装置の従来
の製造方法の手順を示す断面図である。
の製造方法の手順を示す断面図である。
【図２０】図１５及び図１６に示した半導体装置の従来
の製造方法の手順を示す断面図である。
の製造方法の手順を示す断面図である。
【図２１】図１５及び図１６に示した半導体装置の従来
の製造方法の手順を示す断面図である。
の製造方法の手順を示す断面図である。
【図２２】図１５及び図１６に示した半導体装置の従来
の製造方法の手順を示す断面図である。
の製造方法の手順を示す断面図である。
【図２３】図１５及び図１６に示した半導体装置の従来
の製造方法の手順を示す断面図である。
の製造方法の手順を示す断面図である。
【図２４】図１５及び図１６に示した半導体装置の従来
の製造方法の手順を示す断面図である。
の製造方法の手順を示す断面図である。
【図２５】図１５及び図１６に示した半導体装置のセル
トランジスタ及びセレクトトランジスタを同時に製造し
ない場合の接続部の様子を示す模式図である。
トランジスタ及びセレクトトランジスタを同時に製造し
ない場合の接続部の様子を示す模式図である。
１ 基板 ２ａ シリコン酸化膜 ２ｂ トンネリング酸化膜 ３ 第１のＮ型ポリシリコン膜 ４ パッド酸化膜 ５ 第２のＮ型ポリシリコン膜 ６ フィールド酸化膜 ７、１７ ソース領域 ８、１８ ドレイン領域 ９ 拡散層上酸化膜 １０ 第３のポリシリコン膜 １１ ＯＮＯ膜 １２ 第４のＮ型ポリシリコン膜 １３ 金属シリサイド膜 １４、１５、１６ ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA01 AB02 AC01 AD12 AD18 AG01 5F083 EP23 EP32 EP40 EP42 EP48 EP63 ER22 GA28 JA04 JA35 JA39 PR39 PR40 PR43 PR44 5F101 BA01 BB02 BC01 BD02 BD09 BH01
Claims (8)
- 【請求項１】 浮遊ゲート電極及び制御ゲート電極を備
えた、情報を記録するための複数のセルトランジスタ
と、 前記セルトランジスタを制御／選択するためのセレクト
トランジスタとを有する、電気的に情報の書込み／消去
が可能な半導体記憶装置の製造方法であって、 前記セルトランジスタの前記制御ゲートを形成する前
に、該セルトランジスタと同一の工程で製造された前記
セレクトトランジスタのチャネル領域直上の基板表面を
露出させ、 該露出された基板表面に前記セレクトトランジスタのゲ
ート絶縁膜を形成し、 前記セルトランジスタの前記制御ゲート電極を形成する
と共に、該ゲート絶縁膜上に前記セレクトトランジスタ
のゲート電極を形成する半導体記憶装置の製造方法。 - 【請求項２】 前記セルトランジスタのソース領域及び
ドレイン領域となる第１の拡散層と、前記セレクトトラ
ンジスタのソース領域及びドレイン領域となる第２の拡
散層とを同時に形成する請求項１記載の半導体記憶装置
の製造方法。 - 【請求項３】 論理演算回路からなる周辺回路部のトラ
ンジスタのゲート絶縁膜を前記セレクトトランジスタの
ゲート絶縁膜と同時に形成し、 前記周辺回路部のトランジスタのゲート電極を前記セレ
クトトランジスタのゲート電極と同時に形成する請求項
１または２記載の半導体記憶装置の製造方法。 - 【請求項４】 前記セレクトトランジスタのゲート絶縁
膜の膜厚を、 前記周辺回路部のうちの高耐圧が要求されるトランジス
タのゲート絶縁膜と等しくする請求項３記載の半導体記
憶装置の製造方法。 - 【請求項５】 浮遊ゲート電極及び制御ゲート電極を備
えた、情報を記録するための複数のセルトランジスタ
と、 前記セルトランジスタを制御／選択するためのセレクト
トランジスタとを有する、電気的に情報の書込み／消去
が可能な半導体記憶装置であって、 前記セレクトトランジスタのゲート電極に１層のポリシ
リコン膜を有し、 該セレクトトランジスタのゲート電極と、前記セルトラ
ンジスタの前記制御ゲート電極が同時に形成された半導
体記憶装置。 - 【請求項６】 前記セルトランジスタのソース領域及び
ドレイン領域となる第１の拡散層と、前記セレクトトラ
ンジスタのソース領域及びドレイン領域となる第２の拡
散層とが同時に形成された請求項５記載の半導体記憶装
置。 - 【請求項７】 論理演算回路からなる周辺回路部のトラ
ンジスタのゲート絶縁膜が前記セレクトトランジスタの
ゲート絶縁膜と同時に形成され、 前記周辺回路部のトランジスタのゲート電極が前記セレ
クトトランジスタのゲート電極と同時に形成された請求
項５または６記載の半導体記憶装置。 - 【請求項８】 前記セレクトトランジスタのゲート絶縁
膜の膜厚が、 前記周辺回路部のうちの高耐圧が要求されるトランジス
タのゲート絶縁膜と等しい請求項７記載の半導体記憶装
置。
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|---|---|---|---|
| JP29588599A JP3563310B2 (ja) | 1999-10-18 | 1999-10-18 | 半導体記憶装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29588599A JP3563310B2 (ja) | 1999-10-18 | 1999-10-18 | 半導体記憶装置の製造方法 |
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|---|---|
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| JP29588599A Expired - Fee Related JP3563310B2 (ja) | 1999-10-18 | 1999-10-18 | 半導体記憶装置の製造方法 |
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| JPH10326881A (ja) | 1997-03-27 | 1998-12-08 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
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- 1999-10-18 JP JP29588599A patent/JP3563310B2/ja not_active Expired - Fee Related
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- 2000-10-16 US US09/688,203 patent/US6790718B1/en not_active Expired - Fee Related
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