JP3203201B2 - トライアック - Google Patents
トライアックInfo
- Publication number
- JP3203201B2 JP3203201B2 JP07910297A JP7910297A JP3203201B2 JP 3203201 B2 JP3203201 B2 JP 3203201B2 JP 07910297 A JP07910297 A JP 07910297A JP 7910297 A JP7910297 A JP 7910297A JP 3203201 B2 JP3203201 B2 JP 3203201B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- type semiconductor
- electrode
- triac
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はトライアック特に分
離拡散型トライアックに関するものである。
離拡散型トライアックに関するものである。
【０００２】
【従来の技術】分離拡散型トライアックは，裏面に接合
がないため，組立てが容易であり，一般に使用されてい
る。この種のトライアックは図４に示すように，Ｎ型半
導体層Ｎ１の両表面から選択的に深く拡散して分離拡散
Ｐ型半導体層を形成し，この後Ｎ型半導体層Ｎ１の両面
にＰ型半導体層Ｐ１，Ｐ２が設けられ，このＰ型半導体
層Ｐ２の表面内部にＮ型半導体層Ｎ２，Ｎ４が選択的に
形成され，またＰ型半導体層Ｐ１の表面内部にもＮ型半
導体層Ｎ３が形成されている。この後Ｐ型半導体層Ｐ２
の表面から，Ｐ型半導体層Ｐ２とＮ型半導体層Ｎ１との
接合Ｊ１に達するまでエッチングにより溝１１を形成
し，その後ガラス１２を塗布し接合Ｊ１と，Ｎ型半導体
層Ｎ１とＰ型半導体層Ｐ１との接合Ｊ２をガラスパシベ
ーションにより保護している。そして，Ｐ型半導体層Ｐ
２とＮ型半導体層Ｎ２に跨って電極Ｔ１が，Ｐ型半導体
層Ｐ１とＮ型半導体層Ｎ３に跨って電極Ｔ２が，Ｐ型半
導体層Ｐ２とＮ型半導体層Ｎ４に跨ってゲート電極Ｇが
形成されている。なお，上記のように形成されたトライ
アックは，分離拡散Ｐ型半導体層Ｐ３のＡ−Ａ’，Ｂ−
Ｂ’でダイシングされ，１チップのトライアックが形成
される。
がないため，組立てが容易であり，一般に使用されてい
る。この種のトライアックは図４に示すように，Ｎ型半
導体層Ｎ１の両表面から選択的に深く拡散して分離拡散
Ｐ型半導体層を形成し，この後Ｎ型半導体層Ｎ１の両面
にＰ型半導体層Ｐ１，Ｐ２が設けられ，このＰ型半導体
層Ｐ２の表面内部にＮ型半導体層Ｎ２，Ｎ４が選択的に
形成され，またＰ型半導体層Ｐ１の表面内部にもＮ型半
導体層Ｎ３が形成されている。この後Ｐ型半導体層Ｐ２
の表面から，Ｐ型半導体層Ｐ２とＮ型半導体層Ｎ１との
接合Ｊ１に達するまでエッチングにより溝１１を形成
し，その後ガラス１２を塗布し接合Ｊ１と，Ｎ型半導体
層Ｎ１とＰ型半導体層Ｐ１との接合Ｊ２をガラスパシベ
ーションにより保護している。そして，Ｐ型半導体層Ｐ
２とＮ型半導体層Ｎ２に跨って電極Ｔ１が，Ｐ型半導体
層Ｐ１とＮ型半導体層Ｎ３に跨って電極Ｔ２が，Ｐ型半
導体層Ｐ２とＮ型半導体層Ｎ４に跨ってゲート電極Ｇが
形成されている。なお，上記のように形成されたトライ
アックは，分離拡散Ｐ型半導体層Ｐ３のＡ−Ａ’，Ｂ−
Ｂ’でダイシングされ，１チップのトライアックが形成
される。
【０００３】トライアックは一般に，商用交流電力の制
御を目的とする半導体素子で，サイリスタに比べて制御
が容易であるという長所を有している。今，電極Ｔ１に
対して電極Ｔ２が正電位で，ゲート電極が正電位のトリ
ガモード１の場合，Ｐ型半導体層Ｐ１，Ｎ型半導体層Ｎ
１，Ｐ型半導体層Ｐ２，Ｎ型半導体層Ｎ２で形成される
領域１のサイリスタが通常の逆阻止サイリスタと同様に
ターンオンする。
御を目的とする半導体素子で，サイリスタに比べて制御
が容易であるという長所を有している。今，電極Ｔ１に
対して電極Ｔ２が正電位で，ゲート電極が正電位のトリ
ガモード１の場合，Ｐ型半導体層Ｐ１，Ｎ型半導体層Ｎ
１，Ｐ型半導体層Ｐ２，Ｎ型半導体層Ｎ２で形成される
領域１のサイリスタが通常の逆阻止サイリスタと同様に
ターンオンする。
【０００４】一方，電極Ｔ１に対し電極Ｔ２が負電位に
なるように電圧を印加すると接合Ｊ２に空乏層が発生す
る。そして，電極Ｔ１に対しゲート電極が負電位のゲー
トモード３の場合，ゲート信号によってＰ型半導体層Ｐ
２とＮ型半導体層Ｎ４の接合Ｊ５が順バイアスされ，電
子がＮ型半導体層Ｎ４からＰ型半導体層Ｐ２に注入さ
れ，この電子が接合Ｊ１に向かって拡散し，Ｎ型半導体
層Ｎ１に入って過剰キャリアとして蓄積される。このた
め，Ｎ型半導体層Ｎ１の電位がＰ型半導体層Ｐ２より低
下し，接合Ｊ１の順バイアスが強まりＰ型半導体層Ｐ２
からＮ型半導体層Ｎ１への正孔の注入が促進される。こ
の正孔がＮ型半導体層Ｎ１を拡散し，接合Ｊ２の空乏層
に吸収され，Ｐ型半導体層Ｐ１の過剰キャリアとして蓄
積される。そして，Ｐ型半導体層Ｐ１の電位が高まり，
Ｐ型半導体層Ｐ１とＮ型半導体層Ｎ３の接合Ｊ４が順バ
イヤスが強くなり，Ｎ型半導体層Ｎ３から電子がＰ型半
導体層Ｐ１に注入される。その結果，Ｐ型半導体層Ｐ
２，Ｎ型半導体層Ｎ１，Ｐ型半導体層Ｐ１，Ｎ型半導体
層Ｎ３で形成される領域２のサイリスタがターンオンす
る。
なるように電圧を印加すると接合Ｊ２に空乏層が発生す
る。そして，電極Ｔ１に対しゲート電極が負電位のゲー
トモード３の場合，ゲート信号によってＰ型半導体層Ｐ
２とＮ型半導体層Ｎ４の接合Ｊ５が順バイアスされ，電
子がＮ型半導体層Ｎ４からＰ型半導体層Ｐ２に注入さ
れ，この電子が接合Ｊ１に向かって拡散し，Ｎ型半導体
層Ｎ１に入って過剰キャリアとして蓄積される。このた
め，Ｎ型半導体層Ｎ１の電位がＰ型半導体層Ｐ２より低
下し，接合Ｊ１の順バイアスが強まりＰ型半導体層Ｐ２
からＮ型半導体層Ｎ１への正孔の注入が促進される。こ
の正孔がＮ型半導体層Ｎ１を拡散し，接合Ｊ２の空乏層
に吸収され，Ｐ型半導体層Ｐ１の過剰キャリアとして蓄
積される。そして，Ｐ型半導体層Ｐ１の電位が高まり，
Ｐ型半導体層Ｐ１とＮ型半導体層Ｎ３の接合Ｊ４が順バ
イヤスが強くなり，Ｎ型半導体層Ｎ３から電子がＰ型半
導体層Ｐ１に注入される。その結果，Ｐ型半導体層Ｐ
２，Ｎ型半導体層Ｎ１，Ｐ型半導体層Ｐ１，Ｎ型半導体
層Ｎ３で形成される領域２のサイリスタがターンオンす
る。
【０００５】
【発明が解決しようとする課題】ところで，ゲートモー
ド３の場合，接合Ｊ４が順バイアスされる際に正孔の一
部がＰ型半導体層Ｐ１から直接電極Ｔ２に流れ込み無効
電流となる。この後，Ｊ４が順バイアスされ，トライア
ックは通常のオン状態となる。この結果，ゲートモード
３のトライアックの順電流は図５の破線ロに示すように
順方向電圧が小さいときに大きくなるとともに，この部
分のゲート電流はゲートモード１に比べて大電流が必要
となる。
ド３の場合，接合Ｊ４が順バイアスされる際に正孔の一
部がＰ型半導体層Ｐ１から直接電極Ｔ２に流れ込み無効
電流となる。この後，Ｊ４が順バイアスされ，トライア
ックは通常のオン状態となる。この結果，ゲートモード
３のトライアックの順電流は図５の破線ロに示すように
順方向電圧が小さいときに大きくなるとともに，この部
分のゲート電流はゲートモード１に比べて大電流が必要
となる。
【０００６】
【０００７】
【０００８】
【課題を解決するための手段】この発明は，第１の導電
型の第１の半導体層と，この第１の半導体層の両主表面
からその内部に選択的に深く拡散して形成された分離拡
散された半導体層と，上記分離拡散された第１の半導体
層の両主表面上にそれぞれ形成された第２の導体型の第
２及び第３の半導体層と，第２の半導体層の表面からそ
の内部に選択的に形成された第１の導電型の第４の半導
体層と，第４の半導体層の非形成位置に対応する第３の
半導体層の位置の表面からその内部に形成された第１の
導電型の第５の半導体層と，第４の半導体層の形成位置
に対応する第３の半導体層の位置に形成された第１の導
電型の第６の半導体層と，第６の半導体層の表面と，第
３の半導体層の表面とを接続している金属層とを具備す
るトライアックにおいて，第４の半導体層側の分離拡散
された半導体層の表面からその内部に形成された第１の
導電型の第７の半導体層を備えたものである。
型の第１の半導体層と，この第１の半導体層の両主表面
からその内部に選択的に深く拡散して形成された分離拡
散された半導体層と，上記分離拡散された第１の半導体
層の両主表面上にそれぞれ形成された第２の導体型の第
２及び第３の半導体層と，第２の半導体層の表面からそ
の内部に選択的に形成された第１の導電型の第４の半導
体層と，第４の半導体層の非形成位置に対応する第３の
半導体層の位置の表面からその内部に形成された第１の
導電型の第５の半導体層と，第４の半導体層の形成位置
に対応する第３の半導体層の位置に形成された第１の導
電型の第６の半導体層と，第６の半導体層の表面と，第
３の半導体層の表面とを接続している金属層とを具備す
るトライアックにおいて，第４の半導体層側の分離拡散
された半導体層の表面からその内部に形成された第１の
導電型の第７の半導体層を備えたものである。
【０００９】ゲートモード３の場合，第２の半導体層か
ら第７の半導体層にも正孔が流れようとするが，横方向
の広がり抵抗によって第７の半導体層に流れ込む正孔は
少なく，分離拡散された半導体層と第７の半導体層との
接合に生じる空乏層は保たれ，第７の半導体層を通じて
流れる無効電流はない。この結果第４の半導体層を通ら
ず直接電極に流れる無効電流は従来のものより小さくな
り，トライアックのターンオンに要するゲート電流は小
さくなる。
ら第７の半導体層にも正孔が流れようとするが，横方向
の広がり抵抗によって第７の半導体層に流れ込む正孔は
少なく，分離拡散された半導体層と第７の半導体層との
接合に生じる空乏層は保たれ，第７の半導体層を通じて
流れる無効電流はない。この結果第４の半導体層を通ら
ず直接電極に流れる無効電流は従来のものより小さくな
り，トライアックのターンオンに要するゲート電流は小
さくなる。
【００１０】
【００１１】
【００１２】
【発明の実施の形態】以下この発明を図１ないし図３を
用いて説明する。まず，Ｎ型半導体層Ｎ１を用意し，こ
のＮ型半導体層１の両主表面側からボロン（Ｂ）などの
Ｐ型不純物を選択的に深く拡散して分離拡散のＰ型半導
体層Ｐ３を形成する。分離拡散されたＮ型半導体層Ｎ１
の両主表面側からガリウム（Ｇａ），ボロン（Ｂ）など
のＰ型不純物を拡散してＰ型半導体層Ｐ１，Ｐ２を形成
し，次いでこのＰ型半導体層Ｐ１及びＰ２の表面にリン
（Ｐ）等のＮ型不純物を両側から選択拡散してＮ型半導
体層Ｎ３及びＮ２，Ｎ４を形成する。次に分離拡散用Ｐ
型不純物Ｐ３の内側近傍の主表面からエッチングして，
Ｐ型半導体層Ｐ２とＮ型半導体層Ｎ１の接合Ｊ１までパ
シベーション用溝１１を形成し，この溝１１にガラスを
焼成してガラス層１２を形成して，ＮＰＮＰＮ構成の半
導体素子を得る。
用いて説明する。まず，Ｎ型半導体層Ｎ１を用意し，こ
のＮ型半導体層１の両主表面側からボロン（Ｂ）などの
Ｐ型不純物を選択的に深く拡散して分離拡散のＰ型半導
体層Ｐ３を形成する。分離拡散されたＮ型半導体層Ｎ１
の両主表面側からガリウム（Ｇａ），ボロン（Ｂ）など
のＰ型不純物を拡散してＰ型半導体層Ｐ１，Ｐ２を形成
し，次いでこのＰ型半導体層Ｐ１及びＰ２の表面にリン
（Ｐ）等のＮ型不純物を両側から選択拡散してＮ型半導
体層Ｎ３及びＮ２，Ｎ４を形成する。次に分離拡散用Ｐ
型不純物Ｐ３の内側近傍の主表面からエッチングして，
Ｐ型半導体層Ｐ２とＮ型半導体層Ｎ１の接合Ｊ１までパ
シベーション用溝１１を形成し，この溝１１にガラスを
焼成してガラス層１２を形成して，ＮＰＮＰＮ構成の半
導体素子を得る。
【００１３】そして，図１ではＰ型半導体層Ｐ１側の分
離拡散用Ｐ型半導体層Ｐ３の主表面に酸化膜１３を形成
する。次いでＰ型半導体層Ｐ２とＮ型半導体層Ｎ２に跨
って電極Ｔ１を，Ｐ型半導体層Ｐ１とＮ型半導体層Ｎ３
に跨って電極Ｔ２を，Ｐ型半導体層Ｐ２とＮ型半導体層
Ｎ４に跨ってゲート電極Ｇをそれぞれ形成されている。
なお，上記のように形成されたトライアックは分離拡散
用Ｐ型半導体層Ｐ３のＡ−Ａ’，Ｂ−Ｂ’でダイシング
されて１チップのトライアックが形成される。
離拡散用Ｐ型半導体層Ｐ３の主表面に酸化膜１３を形成
する。次いでＰ型半導体層Ｐ２とＮ型半導体層Ｎ２に跨
って電極Ｔ１を，Ｐ型半導体層Ｐ１とＮ型半導体層Ｎ３
に跨って電極Ｔ２を，Ｐ型半導体層Ｐ２とＮ型半導体層
Ｎ４に跨ってゲート電極Ｇをそれぞれ形成されている。
なお，上記のように形成されたトライアックは分離拡散
用Ｐ型半導体層Ｐ３のＡ−Ａ’，Ｂ−Ｂ’でダイシング
されて１チップのトライアックが形成される。
【００１４】今，電極Ｔ１に対し電極Ｔ２が負電位にな
るように電圧を印加すると，Ｎ型半導体層Ｎ１とＰ型半
導体層Ｐ１との接合Ｊ２に空乏層が発生する。そして，
電極Ｔ１に対しゲート電極Ｇが負電位のゲートモード３
の場合，ゲート信号によってＰ型半導体層Ｐ２とＮ型半
導体層Ｎ４の接合Ｊ５が順バイアスされ，電子がＮ型半
導体層Ｎ４からＰ型半導体層Ｐ２に注入され，この電子
が接合Ｊ１に向かって拡散し，Ｎ型半導体層Ｎ１に入っ
て過剰キャリアとして蓄積される。このため，Ｎ型半導
体層Ｎ１の電位がＰ型半導体層Ｐ２より低下し，接合Ｊ
１の順バイアスが強まり，Ｐ型半導体層Ｐ２からＮ型半
導体層Ｎ１への正孔の注入が促進される。この正孔がＮ
型半導体層Ｎ１を拡散し，接合Ｊ２の空乏層に吸収さ
れ，Ｐ型半導体層Ｐ１の過剰キャリアとして蓄積され
る。そして，Ｐ型半導体層Ｐ１の電位が高まり，Ｐ型半
導体層Ｐ１とＮ型半導体層Ｎ３との接合Ｊ４の順バイア
スが強くなっていく。
るように電圧を印加すると，Ｎ型半導体層Ｎ１とＰ型半
導体層Ｐ１との接合Ｊ２に空乏層が発生する。そして，
電極Ｔ１に対しゲート電極Ｇが負電位のゲートモード３
の場合，ゲート信号によってＰ型半導体層Ｐ２とＮ型半
導体層Ｎ４の接合Ｊ５が順バイアスされ，電子がＮ型半
導体層Ｎ４からＰ型半導体層Ｐ２に注入され，この電子
が接合Ｊ１に向かって拡散し，Ｎ型半導体層Ｎ１に入っ
て過剰キャリアとして蓄積される。このため，Ｎ型半導
体層Ｎ１の電位がＰ型半導体層Ｐ２より低下し，接合Ｊ
１の順バイアスが強まり，Ｐ型半導体層Ｐ２からＮ型半
導体層Ｎ１への正孔の注入が促進される。この正孔がＮ
型半導体層Ｎ１を拡散し，接合Ｊ２の空乏層に吸収さ
れ，Ｐ型半導体層Ｐ１の過剰キャリアとして蓄積され
る。そして，Ｐ型半導体層Ｐ１の電位が高まり，Ｐ型半
導体層Ｐ１とＮ型半導体層Ｎ３との接合Ｊ４の順バイア
スが強くなっていく。
【００１５】この時，Ｐ型半導体層Ｐ１から直接電極Ｔ
２に流れ込んでいた正孔は，酸化膜１３により一部が遮
断され，Ｎ型半導体層Ｎ３と酸化膜１３の間の部分Ｗか
ら電極Ｔ２に流れ込むことになる。この結果，Ｐ型半導
体層Ｐ１からＮ型半導体層Ｎ３を通らず直接電極Ｔ２に
流れる無効電流は図５の実線イに示すように従来のもの
より（破線ロ）小さくなる。
２に流れ込んでいた正孔は，酸化膜１３により一部が遮
断され，Ｎ型半導体層Ｎ３と酸化膜１３の間の部分Ｗか
ら電極Ｔ２に流れ込むことになる。この結果，Ｐ型半導
体層Ｐ１からＮ型半導体層Ｎ３を通らず直接電極Ｔ２に
流れる無効電流は図５の実線イに示すように従来のもの
より（破線ロ）小さくなる。
【００１６】また，接合Ｊ４の順バイアスが強くなる
と，Ｎ型半導体層Ｎ３から電子がＰ型半導体層Ｐ１に注
入され，Ｐ型半導体層Ｐ２，Ｎ型半導体層Ｎ１，Ｐ型半
導体層Ｐ１，Ｎ型半導体層Ｎ３で形成される領域２のサ
イリスタがターンオンする。
と，Ｎ型半導体層Ｎ３から電子がＰ型半導体層Ｐ１に注
入され，Ｐ型半導体層Ｐ２，Ｎ型半導体層Ｎ１，Ｐ型半
導体層Ｐ１，Ｎ型半導体層Ｎ３で形成される領域２のサ
イリスタがターンオンする。
【００１７】従って酸化膜１３によりＰ型半導体層Ｐ１
から直接電極Ｐ２に流れる無効電流が減少し，この無効
電流の減少によってゲートモード３におけるトライアッ
クのターンオンに要するゲート電流を小さくすることが
できる。
から直接電極Ｐ２に流れる無効電流が減少し，この無効
電流の減少によってゲートモード３におけるトライアッ
クのターンオンに要するゲート電流を小さくすることが
できる。
【００１８】次に本発明を，概略断面図を示す図２を用
いて説明する。図２において図１と異なる点は，酸化膜
１３に代えてＰ型半導体層Ｐ１側の分離拡散用Ｐ型半導
体層Ｐ３の内部に選択的に拡散してＮ型半導体層Ｎ５を
形成したものである。この実施の形態のものは，ゲート
モード３の場合，Ｐ型半導体層Ｐ１からＮ型半導体層Ｎ
５へも正孔の注入が行われようとするが，横方向の広が
り抵抗によってＮ型半導体Ｎ５への流れ込む正孔は少な
く，Ｐ型半導体層Ｐ１とＮ型半導体層Ｎ５との接合Ｊ６
の空乏層は保たれ，Ｎ型半導体層Ｎ５を通じて流れ込む
無効電流はない。
いて説明する。図２において図１と異なる点は，酸化膜
１３に代えてＰ型半導体層Ｐ１側の分離拡散用Ｐ型半導
体層Ｐ３の内部に選択的に拡散してＮ型半導体層Ｎ５を
形成したものである。この実施の形態のものは，ゲート
モード３の場合，Ｐ型半導体層Ｐ１からＮ型半導体層Ｎ
５へも正孔の注入が行われようとするが，横方向の広が
り抵抗によってＮ型半導体Ｎ５への流れ込む正孔は少な
く，Ｐ型半導体層Ｐ１とＮ型半導体層Ｎ５との接合Ｊ６
の空乏層は保たれ，Ｎ型半導体層Ｎ５を通じて流れ込む
無効電流はない。
【００１９】従ってＰ型半導体層Ｐ１から直接電極Ｐ２
に流れる無効電流は抑制され，ゲートモード３における
トライアックのターンオンに要するゲート電流を小さく
することができる。
に流れる無効電流は抑制され，ゲートモード３における
トライアックのターンオンに要するゲート電流を小さく
することができる。
【００２０】また，図３に示す概略断面図では，図１と
異なる点は，酸化膜に代えてＰ型半導体層Ｐ１側の分離
拡散用Ｐ型半導体層Ｐ３の内部に溝１４を設け，さら
に，電極Ｔ２には溝１４に入らないように形成したもの
である。なお，電極Ｔ２を形成する場合，溝１４に酸化
膜を形成させて行うので，この溝の酸化膜を除かずにお
くのがよい。この実施の形態のものはゲートモード３の
場合，溝１４に電極Ｔ２が形成されていないので溝１４
を介して無効電流が流れることはない。
異なる点は，酸化膜に代えてＰ型半導体層Ｐ１側の分離
拡散用Ｐ型半導体層Ｐ３の内部に溝１４を設け，さら
に，電極Ｔ２には溝１４に入らないように形成したもの
である。なお，電極Ｔ２を形成する場合，溝１４に酸化
膜を形成させて行うので，この溝の酸化膜を除かずにお
くのがよい。この実施の形態のものはゲートモード３の
場合，溝１４に電極Ｔ２が形成されていないので溝１４
を介して無効電流が流れることはない。
【００２１】従って，Ｐ型半導体層Ｐ１から直接電極Ｐ
２に流れる電流は抑制され，ゲートモード３におけるト
ライアックのターンオンに要するゲート電流を小さくす
ることができる。
２に流れる電流は抑制され，ゲートモード３におけるト
ライアックのターンオンに要するゲート電流を小さくす
ることができる。
【００２２】なお，上記実施の形態で酸化膜１３とＮ型
半導体層Ｎ３との間Ｗ，Ｎ型半導体層Ｎ５とＮ型半導体
層Ｎ３との間Ｗ，溝１４とＮ型半導体層Ｎ３との間Ｗの
距離を小さくすることが望ましく，光学的な精度により
２０〜５０μに選ばれる。
半導体層Ｎ３との間Ｗ，Ｎ型半導体層Ｎ５とＮ型半導体
層Ｎ３との間Ｗ，溝１４とＮ型半導体層Ｎ３との間Ｗの
距離を小さくすることが望ましく，光学的な精度により
２０〜５０μに選ばれる。
【００２３】
【００２４】
【発明の効果】この発明によれば，ゲートモード３場
合，Ｎ型半導体層Ｎ５とＰ型半導体層Ｐ１との接合Ｊ６
に発生する空乏層が保たれ，Ｐ型半導体層Ｐ１から電極
Ｔ２に流れ込む無効電流を従来のものより小さくでき，
トライアックのターンオンに要するゲート電流を小さく
することができる。
合，Ｎ型半導体層Ｎ５とＰ型半導体層Ｐ１との接合Ｊ６
に発生する空乏層が保たれ，Ｐ型半導体層Ｐ１から電極
Ｔ２に流れ込む無効電流を従来のものより小さくでき，
トライアックのターンオンに要するゲート電流を小さく
することができる。
【００２５】
【図１】本発明の概念を示す概略断面図である。
【図２】本発明のトライアックの実施形態を示す概略断
面図である。
面図である。
【図３】本発明の概念を示す概略断面図である。
【図４】従来のトライアックの概略断面図である。
【図５】トライアックの電圧−電流特性図である。
Ｎ１ Ｎ型半導体層（第１の半導体層） Ｎ２ Ｎ型半導体層（第５の半導体層） Ｎ３ Ｎ型半導体層（第４の半導体層） Ｎ４ Ｎ型半導体層（第６の半導体層） Ｎ５ Ｎ型半導体層（第７の半導体層） Ｐ１ Ｐ型半導体層（第２の半導体層） Ｐ２ Ｐ型半導体層（第３の半導体層） Ｐ３ Ｐ型半導体層（分離拡散されたＰ型半導体層） Ｔ１，Ｔ２ 電極 Ｇ ゲート電極 Ｊ１，Ｊ２，Ｊ３，Ｊ４，Ｊ５，Ｊ６ 接合 １１ （パシベーション用）溝 １２ ガラス層 １３ 酸化膜 １４ 溝
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−291306（ＪＰ，Ａ) 特開 昭57−45278（ＪＰ，Ａ) 特開 平２−298075（ＪＰ，Ａ) 特開 平６−268209（ＪＰ，Ａ) 実開 平４−40552（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/747
Claims (1)
- 【請求項１】 第１の導電型の第１の半導体層と，この
第１の半導体層の両主表面からその内部に選択的に深く
拡散して形成され分離拡散された半導体層と，上記分離
拡散された第１の半導体層の両主表面上にそれぞれ形成
された第２の導体型の第２及び第３の半導体層と，第２
の半導体層の表面からその内部に選択的に形成された第
１の導電型の第４の半導体層と，第４の半導体層の非形
成位置に対応する第３の半導体層の位置の表面からその
内部に形成された第１の導電型の第５の半導体層と，第
４の半導体層の形成位置に対応する第３の半導体層の位
置に形成された第１の導電型の第６の半導体層と，第６
の半導体層の表面と，第３の半導体層の表面とを接続し
ている金属層とを具備するトライアックにおいて，第４
の半導体層側の分離拡散された半導体層の表面からその
内部に形成された第１の導電型の第７の半導体層を備え
たことを特徴とするトライアック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07910297A JP3203201B2 (ja) | 1997-03-12 | 1997-03-12 | トライアック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07910297A JP3203201B2 (ja) | 1997-03-12 | 1997-03-12 | トライアック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256530A JPH10256530A (ja) | 1998-09-25 |
| JP3203201B2 true JP3203201B2 (ja) | 2001-08-27 |
Family
ID=13680530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07910297A Expired - Fee Related JP3203201B2 (ja) | 1997-03-12 | 1997-03-12 | トライアック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203201B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010245377A (ja) * | 2009-04-08 | 2010-10-28 | Sanken Electric Co Ltd | サイリスタ |
-
1997
- 1997-03-12 JP JP07910297A patent/JP3203201B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010245377A (ja) * | 2009-04-08 | 2010-10-28 | Sanken Electric Co Ltd | サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10256530A (ja) | 1998-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3313431B2 (ja) | モノリシック単方向保護ダイオード | |
| JPH04233232A (ja) | 半導体装置 | |
| JPH01205564A (ja) | 光半導体装置およびその製造方法 | |
| JPS62115765A (ja) | 半導体装置 | |
| US6674147B2 (en) | Semiconductor device having a bipolar transistor structure | |
| JP2970774B2 (ja) | 半導体デバイス | |
| US4380021A (en) | Semiconductor integrated circuit | |
| JP3203201B2 (ja) | トライアック | |
| JPH0465552B2 (ja) | ||
| US5497011A (en) | Semiconductor memory device and a method of using the same | |
| JP3141347B2 (ja) | トランジスタ型磁気センサ | |
| JPH0291975A (ja) | 半導体装置 | |
| JP3128885B2 (ja) | 半導体装置 | |
| JP2650180B2 (ja) | ２方向性２端子サイリスタ | |
| JP2576173B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPH04242980A (ja) | 受光素子 | |
| JP3206149B2 (ja) | 絶縁ゲートバイポーラトランジスタ | |
| EP1130648A1 (en) | Method and device for limiting the substrate potential in junction isolated integrated circuits | |
| JPS62165978A (ja) | 保護ダイオ−ド | |
| JP2940377B2 (ja) | ２方向性２端子サイリスタ | |
| JPH09181336A (ja) | 半導体装置 | |
| JPH02154464A (ja) | ショットキーバリアダイオード | |
| JPH04350974A (ja) | 半導体装置 | |
| JP3234470B2 (ja) | ラテラル型スイッチング素子 | |
| JPS60126858A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |