JPS60126858A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60126858A JPS60126858A JP58234275A JP23427583A JPS60126858A JP S60126858 A JPS60126858 A JP S60126858A JP 58234275 A JP58234275 A JP 58234275A JP 23427583 A JP23427583 A JP 23427583A JP S60126858 A JPS60126858 A JP S60126858A
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- JP
- Japan
- Prior art keywords
- type
- diffusion layer
- base
- layer
- type diffusion
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に集積注入論理素子（以下ＩＩ
Ｌと略称する）の高速化技術に関する。
Ｌと略称する）の高速化技術に関する。
バイポーラ形ＩＣにおいて、相補形のトランジスタ一対
でゲート回路を構成するＩＩＬは第１図に示すように通
常ｎ４″型シリコン基板１の上にエピタキシャル成長さ
せたｎ型シリコ２層２の表面にインジェクタ（注入部）
と呼ばれる第１のｐ型拡散層３を形成し、これと対向す
る第２のＰ型拡散層４をインバース（逆）向きｎｐｎト
ランジスタのベースとし、ベース表面にコレクタとして
ｎ１型拡散層５を形成し、ｎ１型埋込層１側をエミッタ
とする。このインジェクタ３の端子（Ｉ ｎ ｊ）は第
２図に等価回路で示“すように横形ｐｎｐトランジタス
タＱＡのエミッタに対応し、同時にインバースｎＰｎト
ランジスタＱＢのベース電流Ｉを供給し交替にオン・オ
フ動作させるものである。
でゲート回路を構成するＩＩＬは第１図に示すように通
常ｎ４″型シリコン基板１の上にエピタキシャル成長さ
せたｎ型シリコ２層２の表面にインジェクタ（注入部）
と呼ばれる第１のｐ型拡散層３を形成し、これと対向す
る第２のＰ型拡散層４をインバース（逆）向きｎｐｎト
ランジスタのベースとし、ベース表面にコレクタとして
ｎ１型拡散層５を形成し、ｎ１型埋込層１側をエミッタ
とする。このインジェクタ３の端子（Ｉ ｎ ｊ）は第
２図に等価回路で示“すように横形ｐｎｐトランジタス
タＱＡのエミッタに対応し、同時にインバースｎＰｎト
ランジスタＱＢのベース電流Ｉを供給し交替にオン・オ
フ動作させるものである。
本発明者がかかるＩＩＬについて種々検討したところ、
インバースｎｐｎトランジスタＱＢがオンするときに、
ベースに正孔が蓄積し、いわゆる飽和状態に達するとこ
の正孔を他へ抜き去らない限り次の動作に入ることがで
きず、したがってスイッチング速度が遅れるという問題
があることがあきらかとなった。本発明者はこれに着目
し、ショットキバリアダイオード（以下ＳＢＤと略称す
る）を使ってこれを解決することを考えた。
インバースｎｐｎトランジスタＱＢがオンするときに、
ベースに正孔が蓄積し、いわゆる飽和状態に達するとこ
の正孔を他へ抜き去らない限り次の動作に入ることがで
きず、したがってスイッチング速度が遅れるという問題
があることがあきらかとなった。本発明者はこれに着目
し、ショットキバリアダイオード（以下ＳＢＤと略称す
る）を使ってこれを解決することを考えた。
本発明の目的とするところは飽和形ＩＩＬにＳＢＤを組
み合せることによって高速化し、ＩＣ等の高速化・高集
積化を図ることにある。
み合せることによって高速化し、ＩＣ等の高速化・高集
積化を図ることにある。
本願ににおいて開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ＩＩＬにおいて、インバースｎｐｎ ’トラ
ンジスタのＰ型ベースと高濃度ｎ＋＋コレクタとの間に
低濃度ｎ型層を介在させ、この低濃度ｎ型層とベースと
を電極部で短絡させることによりベース・コレクタ間に
ショットキバリア・ダイオードをつくり、１〜ランジス
タが飽和する前に少数キャリアをクランプしてスイッチ
ング速度を向上させるものである。
ンジスタのＰ型ベースと高濃度ｎ＋＋コレクタとの間に
低濃度ｎ型層を介在させ、この低濃度ｎ型層とベースと
を電極部で短絡させることによりベース・コレクタ間に
ショットキバリア・ダイオードをつくり、１〜ランジス
タが飽和する前に少数キャリアをクランプしてスイッチ
ング速度を向上させるものである。
第３図は本発明の一実施例を示すものであって、ＩＩＬ
の要部断面図である。
の要部断面図である。
１はｎ１型シリコン基板、２はｎ−型シリコン層、３は
ｐｎｐトランジスタＱＡのインジェクタとなるＰ型拡散
層、４はインバースｎｐｎトランジスタＱＢのベースと
なるｐ型拡散層、５は同じ＜ＱＢのコレクタとなるｎ′
″型拡散拡散層はベース（Ｐ型拡散層）とコレクタ（ｎ
＋型型数散層との間に介在させた低濃度のｎ−型層であ
る。７は表面酸化膜（ＳｘＯｚ膜）、８はアルミニウム
電極で、インジェクタ（Ｉｎｊ）、ｎｐｎトランジスタ
のベース（Ｂ）、コレクタ（Ｃ）にそれぞれ低抵抗接続
する。
ｐｎｐトランジスタＱＡのインジェクタとなるＰ型拡散
層、４はインバースｎｐｎトランジスタＱＢのベースと
なるｐ型拡散層、５は同じ＜ＱＢのコレクタとなるｎ′
″型拡散拡散層はベース（Ｐ型拡散層）とコレクタ（ｎ
＋型型数散層との間に介在させた低濃度のｎ−型層であ
る。７は表面酸化膜（ＳｘＯｚ膜）、８はアルミニウム
電極で、インジェクタ（Ｉｎｊ）、ｎｐｎトランジスタ
のベース（Ｂ）、コレクタ（Ｃ）にそれぞれ低抵抗接続
する。
このうちベース（Ｂ）電極は低濃度ｎ−型層６上に延在
しショットキバリア・ダイオード９を形成している。
しショットキバリア・ダイオード９を形成している。
このような本発明によるＩＩＬは第４図に示すごとき等
価回路を有し、インジェクタ（Ｉｎｊ）より注入された
正孔（Ｈ）は横型ｐｎｐトランジスタのコレクタ、すな
わちｎｐｎトランジスタのベース領域（４）に到達し、
その際にベース入力がフローティングになっていればｎ
ｐｎトランジスタをオンさせることになる。
価回路を有し、インジェクタ（Ｉｎｊ）より注入された
正孔（Ｈ）は横型ｐｎｐトランジスタのコレクタ、すな
わちｎｐｎトランジスタのベース領域（４）に到達し、
その際にベース入力がフローティングになっていればｎ
ｐｎトランジスタをオンさせることになる。
しかし、正孔（少数キャリア）がベース領域に蓄積する
ことによってオンする飽和形のｎｐｎトランジスタでは
次の動作オフに切り換るためにベース領域に蓄積された
電荷を全て引き抜かなければスイッチング動作が遅れる
ことは前記したとおりである。すなわち、ベース・コレ
クタ間に５ＢＤ（ショットキ・ダイオード）を入れない
これまでのＩＩＬの場合、第２図を参照し、横形ｐｎｐ
トランジスタＱＡのインジェクタ（Ｉｎｊ）より注入さ
れた少数キャリアである正孔がインバースｎｐｎトラン
ジスタＱ−Ｂのベースに過剰に供給されると、回路構成
上トランジスタＱＢが深い飽和状態になって、トランジ
スタＱＢをオンからオフに切り換える場合に余剰の少数
キャリアを引き抜かないとトランジスタＱＢはカットオ
フしない。
ことによってオンする飽和形のｎｐｎトランジスタでは
次の動作オフに切り換るためにベース領域に蓄積された
電荷を全て引き抜かなければスイッチング動作が遅れる
ことは前記したとおりである。すなわち、ベース・コレ
クタ間に５ＢＤ（ショットキ・ダイオード）を入れない
これまでのＩＩＬの場合、第２図を参照し、横形ｐｎｐ
トランジスタＱＡのインジェクタ（Ｉｎｊ）より注入さ
れた少数キャリアである正孔がインバースｎｐｎトラン
ジスタＱ−Ｂのベースに過剰に供給されると、回路構成
上トランジスタＱＢが深い飽和状態になって、トランジ
スタＱＢをオンからオフに切り換える場合に余剰の少数
キャリアを引き抜かないとトランジスタＱＢはカットオ
フしない。
なぜならば蓄積時間が大きいてスイッチ速度はおそくな
るからである。
るからである。
これに対して、トランジスタＱＢのベース・コレクタ間
にＳＢＤを入れる本発明の場合、下記、の理由でスイッ
チ速度が大きくなる。
にＳＢＤを入れる本発明の場合、下記、の理由でスイッ
チ速度が大きくなる。
すなわち、インバーストランジスタＱＢをオフさせる際
にベースに蓄積された余剰の少数キャリアをＳＢＤの通
路を通してコレクタ電流ＩＣとして引き抜くことができ
る。又、ベース電流ＩＢがＳＢＤでバイパスされ、ベー
スに過剰にキャリアが蓄積されることなくごく浅い飽和
状態に保たれるため、直ちにカットオフできスイッチ速
度が上がる。
にベースに蓄積された余剰の少数キャリアをＳＢＤの通
路を通してコレクタ電流ＩＣとして引き抜くことができ
る。又、ベース電流ＩＢがＳＢＤでバイパスされ、ベー
スに過剰にキャリアが蓄積されることなくごく浅い飽和
状態に保たれるため、直ちにカットオフできスイッチ速
度が上がる。
以上実施例で述べたように本発明によれば、インバース
トランジスタのベース・コレクタ間をＳＢＤでクランプ
する構成をしたことで、飽和形ロジック回路ＩＩＬを飽
和させることなく高速度化を可能ならしめる。
トランジスタのベース・コレクタ間をＳＢＤでクランプ
する構成をしたことで、飽和形ロジック回路ＩＩＬを飽
和させることなく高速度化を可能ならしめる。
（，２）、ＩＩＬにＳＢＤを付加することにより、その
特色である高集積化とともに高速化が実現でき、ＩＩＬ
の利用範囲が拡張されるという効果が得られる。
特色である高集積化とともに高速化が実現でき、ＩＩＬ
の利用範囲が拡張されるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第５図、第
゛６図はＰ型半導体基板上にＩ 、Ｉ Ｌを形成した本
発明の具体的な一実施例を示すものであって、第５図は
ＩＩＬにおける拡散層の配置を示す平面図、第６図は第
５図におけるＡ−Ａ’切断断面図である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第５図、第
゛６図はＰ型半導体基板上にＩ 、Ｉ Ｌを形成した本
発明の具体的な一実施例を示すものであって、第５図は
ＩＩＬにおける拡散層の配置を示す平面図、第６図は第
５図におけるＡ−Ａ’切断断面図である。
１０、はＰ型シリコン基板（サブストレート）でこの上
にｎ１型埋込増−１を介してｎ−型シリコン層２をエピ
タキシャル成長し、このｎ−型シリコン層表面にＩＩＬ
や図示されない種々のトランジスタが形成されて回路を
つくる。３はインジェクタ（横形ｐｎｐトランジスタの
エミッタ）となるｐ型拡散層、４はインバー゛スｎｐｎ
トランジスタのベースとなるｐ型拡散層で、第５図に示
すようにその中央部分が平面でくりぬかれ、ｎ−型シリ
コン層の一部２ａが裏面に昇る形態となる。
にｎ１型埋込増−１を介してｎ−型シリコン層２をエピ
タキシャル成長し、このｎ−型シリコン層表面にＩＩＬ
や図示されない種々のトランジスタが形成されて回路を
つくる。３はインジェクタ（横形ｐｎｐトランジスタの
エミッタ）となるｐ型拡散層、４はインバー゛スｎｐｎ
トランジスタのベースとなるｐ型拡散層で、第５図に示
すようにその中央部分が平面でくりぬかれ、ｎ−型シリ
コン層の一部２ａが裏面に昇る形態となる。
１１はこの残ったｎ−型シリコン層の一部２ａの底部に
形成されたベースとなるｐ−型埋込層で、このＰ型埋込
層はｎ−型シリコン層２の上面からのボロンイオン打込
みにより形成されるか、又は、ｎ１型埋込層１の表面の
一部にあらかじめボロンをデポンジットし、この上にエ
ピタキシャル成長させたｎ−型シリコン層２に対し「わ
き上り」拡散させたもので、ベースとなるｐ型拡散層４
の底部に接続するように形成される。
形成されたベースとなるｐ−型埋込層で、このＰ型埋込
層はｎ−型シリコン層２の上面からのボロンイオン打込
みにより形成されるか、又は、ｎ１型埋込層１の表面の
一部にあらかじめボロンをデポンジットし、この上にエ
ピタキシャル成長させたｎ−型シリコン層２に対し「わ
き上り」拡散させたもので、ベースとなるｐ型拡散層４
の底部に接続するように形成される。
５はインバースｎｐｎトランジスタのコレクタとなるｎ
１型拡散層である。ベースとなるｐ型拡散層４に低抵抗
接触するアルミニウムのベース電極Ｂの一部はｐ型層４
で囲まれたｎ−型シリコン層２ａに延在するように形成
されるが、このｎ−型シリコン層２ａが低濃度であるこ
とにより、このアルミニウム電極と界面にショットキー
バリアをつくりベースとコレクタとの間にＳＢＤが介挿
されるこにとになる。
１型拡散層である。ベースとなるｐ型拡散層４に低抵抗
接触するアルミニウムのベース電極Ｂの一部はｐ型層４
で囲まれたｎ−型シリコン層２ａに延在するように形成
されるが、このｎ−型シリコン層２ａが低濃度であるこ
とにより、このアルミニウム電極と界面にショットキー
バリアをつくりベースとコレクタとの間にＳＢＤが介挿
されるこにとになる。
同図において１２は素子を他領域から分離するためのｐ
型アイソレーション層で、ｎ−型シリコン層２の表面に
掘った溝１４とｐ−型基板１０との間に形成される。１
３はｎ＋型エミッタ取出し部で、ｎ−型シリコン層の表
面に掘られた溝とｎ′″型埋込層１との間をｎ′″型拡
散により接続したもので、その表面にアルミニウムのエ
ミッタ電極Ｅが設けられる。
型アイソレーション層で、ｎ−型シリコン層２の表面に
掘った溝１４とｐ−型基板１０との間に形成される。１
３はｎ＋型エミッタ取出し部で、ｎ−型シリコン層の表
面に掘られた溝とｎ′″型埋込層１との間をｎ′″型拡
散により接続したもので、その表面にアルミニウムのエ
ミッタ電極Ｅが設けられる。
このようなＩＩＬは他の素子とともにＩＣの一部として
共通のシリコン基体上に積層形成することができ、高集
化が可能であるとともにＩＩＬにＳＢＤが結合すること
で高速化が実現できる。
共通のシリコン基体上に積層形成することができ、高集
化が可能であるとともにＩＩＬにＳＢＤが結合すること
で高速化が実現できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置技術に適
用した場合につい説明したが、それに限定されるもので
はない。
をその背景となった利用分野である半導体装置技術に適
用した場合につい説明したが、それに限定されるもので
はない。
本発明は飽和形ＩＩＬを有するＩ ’Ｉ Ｌ、特に高速
高集積を必要とするＩＣ，ＬＳＩに適用して有効である
。
高集積を必要とするＩＣ，ＬＳＩに適用して有効である
。
第１図はＩＩＬの一例を示す断面図、
第２図は第１図に等価な回路図である。
第３図は本発明の一実施例を示すものであって、ＩＬＬ
の断面図。 第４図は第３図に等価の回路図である。 第５図は本発明を具体化した一実施例を示す平面図、 第６図は第５図におけるＡ−Ａ’断面図である。 １・・・ｎ４″型埋込層、２・・・ｎ型シリコン層（エ
ピタキシャル層）、３・・・インジェクタＰ型拡散層、
４・・・インバースｎｐｎトランジスタのベースＰ型拡
散層、５・・・インバータ・ｎｐｎトランジスタのコレ
クタｎ４″型拡散層、６・・・低濃度ｎ型層、７・・・
表面酸化膜、８・・・アルミニウム電極、９・・・ショ
ットキ・バリア、１０・・・ｐ−型シリコン基板、１１
・・・ｐ型埋込層、１２・・・アイソレーションｐ型１
．１３・・・ｎ１型エミッタ取出し部、１４山溝。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
の断面図。 第４図は第３図に等価の回路図である。 第５図は本発明を具体化した一実施例を示す平面図、 第６図は第５図におけるＡ−Ａ’断面図である。 １・・・ｎ４″型埋込層、２・・・ｎ型シリコン層（エ
ピタキシャル層）、３・・・インジェクタＰ型拡散層、
４・・・インバースｎｐｎトランジスタのベースＰ型拡
散層、５・・・インバータ・ｎｐｎトランジスタのコレ
クタｎ４″型拡散層、６・・・低濃度ｎ型層、７・・・
表面酸化膜、８・・・アルミニウム電極、９・・・ショ
ットキ・バリア、１０・・・ｐ−型シリコン基板、１１
・・・ｐ型埋込層、１２・・・アイソレーションｐ型１
．１３・・・ｎ１型エミッタ取出し部、１４山溝。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 ■、一つの半導体基体主面に注入部と逆トランジスタと
を集積した集積注入論理素子であった、上記逆トランジ
スタのベースと′コレラ５間にショットキバリア・ダイ
オードが介挿されて成ることを特徴とする半導体装置。 ２、上記ショットキバリア・ダイオードは上記逆トラン
ジスタにおけるベースとなる第１導電型拡散層とコレク
タとなる。高濃度第２導電型拡散層との間に低濃度第２
導電型拡散層を介在させ、第１導電型拡散層と低濃度第
２導電型拡散層とをアルミニウム電極により短絡させた
ものである特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234275A JPS60126858A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234275A JPS60126858A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126858A true JPS60126858A (ja) | 1985-07-06 |
Family
ID=16968411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58234275A Pending JPS60126858A (ja) | 1983-12-14 | 1983-12-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204641A (ja) * | 1987-02-19 | 1988-08-24 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1983
- 1983-12-14 JP JP58234275A patent/JPS60126858A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204641A (ja) * | 1987-02-19 | 1988-08-24 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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