JP3209972B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3209972B2
JP3209972B2 JP00811699A JP811699A JP3209972B2 JP 3209972 B2 JP3209972 B2 JP 3209972B2 JP 00811699 A JP00811699 A JP 00811699A JP 811699 A JP811699 A JP 811699A JP 3209972 B2 JP3209972 B2 JP 3209972B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係わり、特にＭＯＳトランジスタを含む半導体集積
回路においてアクティブ時には低電源電圧での動作が可
能であり、かつ、スタンバイ時にはリーク電流に起因す
る消費電力を少なくすることを実現する半導体集積回路
装置に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化あるいは高性能
化が進むにつれ、その消費電力をいかに低減するかが重
要な課題となってきている。特に、ＣＭＯＳ型ＬＳＩで
は、消費電力が電源電圧の２乗に正比例するため電源電
圧を下げることは低消費電力化に最も有効な方法である
といえる。しかし、電源電圧を下げるということはＭＯ
Ｓトランジスタの動作速度を低下させてしまう。これを
避けるために、アクティブ時のしきい値電圧を低下させ
る必要があるが、しきい値電圧の低下はスタンバイ時に
おけるＭＯＳトランジスタのリーク電流増加につなが
る。このような課題を解消するＬＳＩとして提案されて
いるのが、ＭＴＣＭＯＳ（Multithreshold -Voltage CM
OS）である。ＭＴＣＭＯＳについては、例えば、論文：
「1-V PowerSuply High-Speed Digital Circuit Techno
logy with Mulutithreshold-VoltageCMOS（IEEE JOURNA
L OF SOLID-STATE CIRCUIT. VOL. 30. NO. 8, AUGUST 1
995）」等に紹介されている。
【０００３】このようなＭＴＣＭＯＳは一般的に、仮想
電源線と仮想グランド線間に接続され、低しきい値電圧
を有するＭＯＳトランジスタからなる論理回路と、スタ
ンバイ時におけるＭＯＳトランジスタのリーク電流を低
減するために電源線と仮想電源線間およびグランド線と
仮想グランド線間に接続される高しきい値電圧を有する
スタンバイ電力制御用ＭＯＳトランジスタとから構成さ
れる。さらにＭＴＣＭＯＳは、電源線とグランド線間に
直接接続されるラッチ回路を有している。このラッチ回
路は、電源線およびグランド線に直接接続される高しき
い値電圧を持つＭＯＳトランジスタを備えているため、
スタンバイ時に仮想電源線および仮想グランド線がフロ
ーティング状態になっても論理回路内の記憶データの破
壊を防止することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＭＴＣＭＯＳは、インバータ回路、マスタ回路やスレー
ブ回路で構成したフリップフロップ回路等のラッチ回路
および論理回路単位でレイアウト設計を行うスタンダー
トセル方式を採用している。このようなスタンダードセ
ル方式によるレイアウト設計は、各回路単位で設計を行
うため製作期間が長くかかるという課題を有している。
【０００５】他に、従来のＭＴＣＭＯＳは、スタンバイ
時におけるリーク電流を低減するために用いるスタンバ
イ電力制御用ＭＯＳトランジスタのしきい値電圧を十分
に高く設定している。これによりアクティブ時には、仮
想電源線あるいは仮想グランド線に対して十分な電流供
給が行われず電圧値が不安定となる。その結果、従来の
ＭＴＣＭＯＳは、高速な論理動作を実現することができ
ないという不都合を生じていた。
【０００６】
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体集積回路装置は、第１の電源電位
レベルが供給される第１の電源線と、第２の電源電位レ
ベルが供給される第２の電源線と、第１の仮想電源線
と、第２の仮想電源線と、第１、第２の電源線間に接続
されるラッチ回路と、第１、第２の仮想電源線間に接続
される論理回路と、第１の電源線と第２の仮想電源線間
に接続される第１のキャパシタと、第２の電源線と第１
の仮想電源線間に接続される第２のキャパシタとから構
成したものである。
【０００８】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すレイアウト図で
ある。図３は、本発明の半導体集積回路装置の一構成例
を示す回路図である。図１に示す半導体集積回路装置
（以下、ＭＴＣＭＯＳという）１０は、低しきい値電圧
を有するＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタからなるユニットセル２と、高しきい値電圧を有す
るＰＭＯＳトランジスタおよびＮＭＯＳトランジスタか
らなるユニットセル３と、ユニットセル２、３がアレイ
状に敷き詰められたユニットセルアレイ１と、ユニット
セルアレイ１周辺に配置されパワースイッチ４および入
出力回路とから構成されている。パワースイッチ４は、
スタンバイ時におけるリーク電流を遮断するためのＭＯ
Ｓトランジスタであり、高しきい値電圧を有するＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタから構成さ
れている。
【０００９】電源線１１とグランド線１２間に直接接続
されるラッチ回路１９は、ユニットセル３内の高しきい
値電圧を有するＭＯＳトランジスタを用いて構成され
る。ラッチ回路１９は、電源線１１とグランド線１２間
にラッチパスを形成することによりスタンバイ時におけ
るデータ破壊を防止する。一方、仮想電源線１３と仮想
グランド線１４間にせ接続される各種論理回路２０は、
ユニットセル２内の低しきい値電圧を有するＭＯＳトラ
ンジスタを用いて構成される。この結果、論理回路２０
は、アクティブ時における低い電源電圧（１Ｖ程度）で
の動作が可能となる。
【００１０】ユニットセルアレイ１におけるユニットセ
ル２とユニットセル３の比率は、配線領域に使用される
セル数を考慮しながら、製作したいアプリケーションＬ
ＳＩにおけるラッチ回路および論理回路の必要数に応じ
て適宜選択される。
【００１１】本実施形態では、ＭＴＣＭＯＳ１０のレイ
アウトをゲートアレイ方式によって実現することができ
るため、従来のスタンダードセル方式に比べて製作期間
の短縮を図ることができる。
【００１２】図２は、本発明の第１の実施形態の他の例
を示すレイアウト図である。図１の例との違いは、高し
きい値電圧を有するＭＯＳトランジスタからなるパワー
スイッチの一部６をユニットセルアレイ１内に配置した
ことにある。図２に示すようなユニットセルアレイ１を
用いて構成されるＭＴＣＭＯＳ１０では、仮想電源線１
３および仮想グランド線１４の抵抗成分が小さくなる。
さらに、論理回路２０のスイッチング時における仮想電
源線１３および仮想グランド線１４の電圧値の変動が小
さくなる。この結果、論理回路２０における遅延時間の
増加を抑制することが可能になる。
【００１３】図４は、本発明の第１の実施形態および他
の例の動作を説明するための波形図である。図４の波形
図は、縦軸に電圧値（Ｖ）を、横軸に時間（Ｔ）を示し
ている。図１に示すユニットセルアレイ１を用いて構成
されるＭＴＣＭＯＳ１０の各出力波形は点線で、図２に
示すユニットセルアレイ１を用いて構成されるＭＴＣＭ
ＯＳ１０の各出力波形は実線でそれぞれ表されている。
具体的には、仮想電源線の出力波形３１、３４、仮想グ
ランド線の出力波形３２、３５、論理回路の出力波形３
３、３６である。実線で示される仮想電源線および仮想
グランド線の各出力波形３１、３２と、点線で示される
仮想電源線および仮想グランド線の各出力波形３４、３
５とを比較してみると電圧値の変動が減少している（電
圧値が安定している）。また、実線で示される論理回路
の出力波形３３と点線で示される論理回路の出力波形３
６とを比較してみると論理回路の出力が急峻になってお
り、論理回路２０における遅延時間を低減していること
が解る。
【００１４】本実施形態の他の例では、高しきい値電圧
を有するＭＯＳトランジスタからなるパワースイッチの
一部６をユニットセルアレイ１内に配置したことによ
り、このようなユニットセルアレイを用いて構成される
ＭＴＣＭＯＳ内の論理回路のスイッチング時において、
仮想電源線および仮想グランド線の電圧値の変動を抑制
することができるとともに、遅延時間を低減することが
できる。
【００１５】第２の実施形態 第２の実施形態は、図３の半導体集積回路装置に示され
たキャパシタ２１、２２のパターンレイアウトに関する
ものである。図５は、本発明の第２の実施形態を示すレ
イアウト図である。ユニットセル５１は、ＭＴＣＭＯＳ
の配線処理時にＭＴＣＭＯＳ回路構成に使用されなかっ
たユニットセルである。ユニットセル５１は、基体５２
上に形成されたＮウエル５９、Ｐ型拡散層５６、５７、
５８とゲート電極５４、５５からなる２つのＰＭＯＳト
ランジスタ５３と、基体５２上に形成されたＰウエル６
９、Ｎ型拡散層６６、６７、６８とゲート電極６４、６
５からなる２つのＮＭＯＳトランジスタ６３とから構成
されている。ＰＭＯＳトランジスタ５３のゲート電極５
４は、コンタクト６２によって仮想グランド線７１と接
続されている。ＮＭＯＳトランジスタ６３のゲート電極
６５は、コンタクト７２によって仮想電源線６１と接続
されている。なお、Ｎウエル５９は電源電位レベルに、
Ｐウエル６９はグランド電位レベルにそれぞれ固定され
ている。
【００１６】ＰＭＯＳトランジスタ５３のゲート電極５
４が仮想グランド線７１と接続されたため、ゲート電極
５４とＮウエル５９との間に形成されるＭＯＳキャパシ
タ構造のゲート容量がデカップリング容量（キャパシタ
２１に相当）として動作するため、仮想グランド線の電
圧値が安定する。同様に、ＮＭＯＳトランジスタ６３の
ゲート電極６５が仮想電源線６１と接続されたため、ゲ
ート電極６５とＰウエル６９との間に形成されるゲート
容量がデカップリング容量（キャパシタ２２に相当）と
して動作するため、仮想電源線の電圧値が安定する。こ
のようなキャパシタ２１、２２を備えたことにより、Ｍ
ＴＣＭＯＳ内の論理回路のスイッチング時において、仮
想電源線および仮想グランド線の電圧値の変動を抑制す
ることができるとともに、遅延時間を低減することがで
きる。
【００１７】次に、第２の実施形態の他の例を説明す
る。図６は、本発明の第２の実施形態の他の例を示すレ
イアウト図である。なお、図５と同一の構成箇所には、
同一符号を付与しており、重複する説明は省略する。ユ
ニットセル５１は、ＭＴＣＭＯＳの配線処理時にＭＴＣ
ＭＯＳ回路構成に使用されなかったユニットセルであ
る。ユニットセル５１は、ＰＭＯＳトランジスタ５３と
ＮＭＯＳトランジスタ６３とから構成されている。ＰＭ
ＯＳトランジスタ５３のＰ型拡散層５６は、コンタクト
６２によって仮想グランド線７１と接続されている。Ｎ
ＭＯＳトランジスタ６３のＮ型拡散層６８は、コンタク
ト７２によって仮想電源線６１と接続されている。な
お、Ｎウエル５９は電源電位レベルに、Ｐウエル６９は
グランド電位レベルにそれぞれ固定されている。
【００１８】ＰＭＯＳトランジスタ５３のＰ型拡散層５
６が仮想グランド線７１と接続されたため、Ｐ型拡散層
５６とグランド電位に接続されるＮウエル５９との間に
形成されるＰＮ接合容量がデカップリング容量（キャパ
シタ２１に相当）として動作するため、仮想グランド線
の電圧値が安定する。同様に、ＮＭＯＳトランジスタ６
３のＮ型拡散層６８が仮想電源線６１と接続されたた
め、Ｎ型拡散層６８と電源電位に接続されるＰウエル６
９との間に形成されるＰＮ接合容量がデカップリング容
量（キャパシタ２２に相当）として動作するため、仮想
電源線の電圧値が安定する。このようなキャパシタ２
１、２２を備えたことにより、ＭＴＣＭＯＳ内の論理回
路のスイッチング時において、仮想電源線および仮想グ
ランド線の電圧値の変動を抑制することができるととも
に、遅延時間を低減することができる。
【００１９】第３の実施形態 第３の実施形態は、第２の実施形態と同様、図３の半導
体集積回路装置に示されたキャパシタ２１、２２のパタ
ーンレイアウトに関するものである。図７は、本発明の
第３の実施形態を示すレイアウト図である。ユニットセ
ル８１は、ＭＴＣＭＯＳの配線処理時にＭＴＣＭＯＳ回
路構成に使用されなかったユニットセルである。ユニッ
トセル８１は、基体８２上に形成されたＮウエル８９、
Ｐ型拡散層８６、８７、８８とゲート電極８４、８５か
らなる２つのＰＭＯＳトランジスタ８３と、基体８２上
に形成されたＰウエル１０１、Ｎ型拡散層９８、９９、
１００とゲート電極９６、９７からなる２つのＮＭＯＳ
トランジスタ９５とから構成されている。ＰＭＯＳトラ
ンジスタ８３のゲート電極８４とＰ型拡散層８６は、コ
ンタクト９２、９３によって仮想グランド線１０３と接
続されている。ＮＭＯＳトランジスタ９５のゲート電極
９７とＮ型拡散層１００は、コンタクト１０４、１０５
によって仮想電源線９１と接続されている。なお、Ｎウ
エル８９は電源電位レベルに、Ｐウエル１０１はグラン
ド電位レベルにそれぞれ固定されている。
【００２０】ＰＭＯＳトランジスタ８３のゲート電極８
４とＰ型拡散層８６が仮想グランド線１０３と接続され
たため、ゲート電極８４とＮウエル８９との間に形成さ
れるＭＯＳキャパシタ構造のゲート容量とＰ型拡散層８
６とグランド電位に接続されるＮウエル１０３との間に
形成されるＰＮ接合容量がデカップリング容量（キャパ
シタ２１に相当）として動作するため、仮想グランド線
の電圧値が安定する。同様に、ＮＭＯＳトランジスタ９
５のゲート電極９７とＮ型拡散層１００が仮想電源線９
１と接続されたため、ゲート電極９７とＰウエル１０１
との間に形成されるゲート容量とＮ型拡散層１００と電
源電位に接続されるＰウエル１０１との間に形成される
ＰＮ接合容量がデカップリング容量（キャパシタ２２に
相当）として動作するため、仮想電源線の電圧値が安定
する。このようなキャパシタ２１、２２を備えたことに
より、ＭＴＣＭＯＳ内の論理回路のスイッチング時にお
いて、仮想電源線および仮想グランド線の電圧値の変動
を抑制することができるとともに、遅延時間を低減する
ことができる。
【００２１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＭＴＣＭＯＳのレイアウトをゲートアレイ方式に
よって実現することができるため、従来のスタンダード
セル方式に比べて製作期間の短縮を図ることができる。
さらに本発明によれば、仮想電源線および仮想グランド
線キャパシタを備えたことにより、ＭＴＣＭＯＳ内の論
理回路のスイッチング時において、仮想電源線および仮
想グランド線の電圧値の変動を抑制することができると
ともに、遅延時間を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すレイアウト図で
ある。
【図２】本発明の第１の実施形態の他の例を示すレイア
ウト図である。
【図３】本発明の半導体集積回路装置の一構成例を示す
回路図である。
【図４】本発明の第１の実施形態および他の例の動作を
説明するための波形図である。
【図５】本発明の第２の実施形態を示すレイアウト図で
ある。
【図６】本発明の第２の実施形態の他の例を示すレイア
ウト図である。
【図７】本発明の第３の実施形態を示すレイアウト図で
ある。
【符号の説明】
１ ユニットセルアレ
イ ２、３、５１、８１ ユニットセル １０ 半導体集積回路装
置（ＭＴＣＭＯＳ） １３、６１、９１ 仮想電源線 １４、７１、１０３ 仮想グランド線 ２１、２２ キャパシタ

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の電源電位レベルが供給される第１
    の電源線と、 第２の電源電位レベルが供給される第２の電源線と、 第１の仮想電源線と、 第２の仮想電源線と、 前記第１、第２の電源線間に接続されるラッチ回路と、 前記第１、第２の仮想電源線間に接続される論理回路
    と、 第１導電型領域に形成されるとともに、第１の電極が前
    記第２の仮想電源線に接続され、制御電極および第２の
    電極が前記第１の電源線に接続される第１のトランジス
    タと、 第２導電型領域に形成されるとともに、第１の電極が前
    記第１の仮想電源線に接続され、制御電極および第２の
    電極が前記第２の電源線に接続される第２のトランジス
    タとから構成される半導体集積回路装置。
  2. 【請求項２】 第１の電源電位レベルが供給される第１
    の電源線と、 第２の電源電位レベルが供給される第２の電源線と、 第１の仮想電源線と、 第２の仮想電源線と、 前記第１、第２の電源線間に接続されるラッチ回路と、 前記第１、第２の仮想電源線間に接続される論理回路
    と、 第１導電型領域に形成されるとともに、制御電極および
    第１の電極が前記第２の仮想電源線に接続され、第２の
    電極が前記第１の電源線に接続される第１のトランジス
    タと、 第２導電型領域に形成されるとともに、制御電極および
    第１の電極が前記第１の仮想電源線に接続され、第２の
    電極が前記第２の電源線に接続される第２のトランジス
    タとから構成される半導体集積回路装置。
  3. 【請求項３】 第１の電源電位レベルが供給される第１
    の電源線と、 第２の電源電位レベルが供給される第２の電源線と、 第１の仮想電源線と、 第２の仮想電源線と、 前記第１、第２の電源線間に接続されるラッチ回路と、 前記第１、第２の仮想電源線間に接続される論理回路
    と、 前記第１の電源線と前記第２の仮想電源線間に接続され
    る第１のキャパシタと、 前記第２の電源線と前記第１の仮想電源線間に接続され
    る第２のキャパシタとから構成されることを特徴とする
    半導体集積回路装置。
  4. 【請求項４】 前記ラッチ回路、前記論理回路および前
    記第１、第２のキャパシタは、アレイ状に敷き詰められ
    たユニットセル内のＭＯＳトランジスタを結線して構成
    されることを特徴とする請求項３記載の半導体集積回路
    装置。
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