JP3230224B2 - 半導体ダイオード - Google Patents
半導体ダイオードInfo
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- JP3230224B2 JP3230224B2 JP29164792A JP29164792A JP3230224B2 JP 3230224 B2 JP3230224 B2 JP 3230224B2 JP 29164792 A JP29164792 A JP 29164792A JP 29164792 A JP29164792 A JP 29164792A JP 3230224 B2 JP3230224 B2 JP 3230224B2
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- Japan
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- plane
- type silicon
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Description
【０００１】
【産業上の利用分野】本発明は、振動子を利用した振動
形トランスデューサを製造する場合に、半導体導体製造
プロセスにおいて同時に作り込まれる半導体ダイオード
に関するものである。
形トランスデューサを製造する場合に、半導体導体製造
プロセスにおいて同時に作り込まれる半導体ダイオード
に関するものである。
【０００２】
【従来の技術】図８は、従来より一般に使用されている
従来例の要部構成説明図で、例えば、本願出願人の出願
した、特開昭６４−４０８２号、発明の名称「振動形ト
ランスデューサの製造方法」、昭和６２年６月２５日出
願の振動形トランスデューサを半導体導体製造プロセス
を使用して製造すると共に、その半導体導体製造プロセ
スを利用して同時に製造される半導体ダイオードであ
る。この半導体ダイオードは、例えば、振動形トランス
デューサの温度補償センサとして使用される。
従来例の要部構成説明図で、例えば、本願出願人の出願
した、特開昭６４−４０８２号、発明の名称「振動形ト
ランスデューサの製造方法」、昭和６２年６月２５日出
願の振動形トランスデューサを半導体導体製造プロセス
を使用して製造すると共に、その半導体導体製造プロセ
スを利用して同時に製造される半導体ダイオードであ
る。この半導体ダイオードは、例えば、振動形トランス
デューサの温度補償センサとして使用される。
【０００３】図において、１は、ｎ形シリコンの（１０
０）面にカツトされた基板である。２は、基板１に凹部
が異方性エッチングにより形成され、凹部と基板１の表
面に選択エピタキシャル成長により形成されＰ形シリコ
ンよりなる第１エピタキシャル成長層である。
０）面にカツトされた基板である。２は、基板１に凹部
が異方性エッチングにより形成され、凹部と基板１の表
面に選択エピタキシャル成長により形成されＰ形シリコ
ンよりなる第１エピタキシャル成長層である。
【０００４】３は、第１エピタキシャル成長層２の表面
の周縁部分と基板１の表面にエピタキシャル成長により
形成されたｎ形シリコンよりなる第２エピタキシャル成
長層である。４は、第１エピタキシャル成長層２の表面
に設けられた第１電極である。５は、第２エピタキシャ
ル成長層３の表面に形成された第２電極である。
の周縁部分と基板１の表面にエピタキシャル成長により
形成されたｎ形シリコンよりなる第２エピタキシャル成
長層である。４は、第１エピタキシャル成長層２の表面
に設けられた第１電極である。５は、第２エピタキシャ
ル成長層３の表面に形成された第２電極である。
【０００５】以上の構成において、第１電極４と第２電
極５の間に半導体ダイオードが構成される。
極５の間に半導体ダイオードが構成される。
【０００６】
【発明が解決しようとする課題】しかしながら、この様
な装置においては、第１エピタキシャル成長層２に結晶
性の極めて悪い（１１１）面Ａが生じる。このため、こ
の部分のＰＮ接合は、リーク電流が大になり、この結
果、半導体ダイオードとしての特性が不十分となる。本
発明は、これらの問題点を解決するものである。
な装置においては、第１エピタキシャル成長層２に結晶
性の極めて悪い（１１１）面Ａが生じる。このため、こ
の部分のＰＮ接合は、リーク電流が大になり、この結
果、半導体ダイオードとしての特性が不十分となる。本
発明は、これらの問題点を解決するものである。
【０００７】本発明の目的は、リーク電流の少ない、特
性の良好な半導体ダイオードを提供するにある。
性の良好な半導体ダイオードを提供するにある。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明は、ｎ形シリコンの（１００）面にカツトさ
れた基板に凹部が異方性エッチングにより形成され該凹
部と前記基板の表面に選択エピタキシャル成長により形
成され表面に（１００）面を有するＰ形シリコンよりな
る第１エピタキシャル成長層と、前記（１００）面の中
央部分にエピタキシャル成長により形成されたｎ形シリ
コンよりなる第２エピタキシャル成長層と、前記第２エ
ピタキシャル成長層の周囲を除く前記第１エピタキシャ
ル成長層の表面周縁部と前記基板の表面にエピタキシャ
ル成長により形成されたｎ形シリコンよりなる第３エピ
タキシャル成長層と、前記第１エピタキシャル成長層の
表面に設けられた第１電極と、前記第２エピタキシャル
成長層の中央部分の表面に形成された第２電極とを具備
してなる半導体ダイオードを構成したものである。
に、本発明は、ｎ形シリコンの（１００）面にカツトさ
れた基板に凹部が異方性エッチングにより形成され該凹
部と前記基板の表面に選択エピタキシャル成長により形
成され表面に（１００）面を有するＰ形シリコンよりな
る第１エピタキシャル成長層と、前記（１００）面の中
央部分にエピタキシャル成長により形成されたｎ形シリ
コンよりなる第２エピタキシャル成長層と、前記第２エ
ピタキシャル成長層の周囲を除く前記第１エピタキシャ
ル成長層の表面周縁部と前記基板の表面にエピタキシャ
ル成長により形成されたｎ形シリコンよりなる第３エピ
タキシャル成長層と、前記第１エピタキシャル成長層の
表面に設けられた第１電極と、前記第２エピタキシャル
成長層の中央部分の表面に形成された第２電極とを具備
してなる半導体ダイオードを構成したものである。
【０００９】
【作用】以上の構成において、本発明の半導体ダイオー
ドは、以下の如くして作る。ｎ型シリコン（１００）面
にカットされた基板に、シリコン酸化物あるいはシリコ
ン窒化物の膜を形成する。
ドは、以下の如くして作る。ｎ型シリコン（１００）面
にカットされた基板に、シリコン酸化物あるいはシリコ
ン窒化物の膜を形成する。
【００１０】膜の所要の箇所をホトリソグラフィにより
除去する。エッチングを行い、基板に所要箇所をエッチ
ングして、膜をアンダ―カットして、凹部を形成する。
第１エピタキシャル層を選択エピタキシャル成長させ
る。第１エピタキシャル層と基板の表面全面にｎ形エピ
タキシャル成長層を形成する。
除去する。エッチングを行い、基板に所要箇所をエッチ
ングして、膜をアンダ―カットして、凹部を形成する。
第１エピタキシャル層を選択エピタキシャル成長させ
る。第１エピタキシャル層と基板の表面全面にｎ形エピ
タキシャル成長層を形成する。
【００１１】ｎ形エピタキシャル成長層をパターニング
し、エッチングして、第２，第３エピタキシャル成長層
を形成する。第１エピタキシャル成長層の表面に第１電
極を形成する。第２エピタキシャル成長層の中央部分の
表面に第２電極を形成する。以下、実施例に基づき詳細
に説明する。
し、エッチングして、第２，第３エピタキシャル成長層
を形成する。第１エピタキシャル成長層の表面に第１電
極を形成する。第２エピタキシャル成長層の中央部分の
表面に第２電極を形成する。以下、実施例に基づき詳細
に説明する。
【００１２】
【実施例】図１は、本発明の一実施例の要部構成説明図
である。図において、１２は、ｎ形シリコンの（１０
０）面にカツトされた基板１１に凹部１２１が異方性エ
ッチングにより形成され、凹部１２１と基板１１の表面
に選択エピタキシャル成長により形成され表面に（１０
０）面１２２を有するＰ形シリコンよりなる第１エピタ
キシャル成長層である。
である。図において、１２は、ｎ形シリコンの（１０
０）面にカツトされた基板１１に凹部１２１が異方性エ
ッチングにより形成され、凹部１２１と基板１１の表面
に選択エピタキシャル成長により形成され表面に（１０
０）面１２２を有するＰ形シリコンよりなる第１エピタ
キシャル成長層である。
【００１３】１３は、（１００）面１２２の中央部分に
エピタキシャル成長により形成されたｎ形シリコンより
なる第２エピタキシャル成長層である。１４は、第２エ
ピタキシャル成長層１３の周囲を除く第１エピタキシャ
ル成長層１２の表面周縁部と基板１１の表面にエピタキ
シャル成長により形成されたｎ形シリコンよりなる第３
エピタキシャル成長層である。
エピタキシャル成長により形成されたｎ形シリコンより
なる第２エピタキシャル成長層である。１４は、第２エ
ピタキシャル成長層１３の周囲を除く第１エピタキシャ
ル成長層１２の表面周縁部と基板１１の表面にエピタキ
シャル成長により形成されたｎ形シリコンよりなる第３
エピタキシャル成長層である。
【００１４】１５は、第１エピタキシャル成長層１２の
表面に設けられた第１電極である。１６は、第２エピタ
キシャル成長層１３の中央部分の表面に形成された第２
電極である。
表面に設けられた第１電極である。１６は、第２エピタ
キシャル成長層１３の中央部分の表面に形成された第２
電極である。
【００１５】以上の構成において、本発明の半導体ダイ
オードは、以下の如くして作る。 （１）図２に示すごとく、ｎ型シリコン（１００）面に
カットされた基板１１に、シリコン酸化物あるいはシリ
コン窒化物の膜１０１を形成する。 （２）図３に示すごとく、膜１０１の所要の箇所１０２
をホトリソグラフィにより除去する。
オードは、以下の如くして作る。 （１）図２に示すごとく、ｎ型シリコン（１００）面に
カットされた基板１１に、シリコン酸化物あるいはシリ
コン窒化物の膜１０１を形成する。 （２）図３に示すごとく、膜１０１の所要の箇所１０２
をホトリソグラフィにより除去する。
【００１６】（３）図４に示すごとく、エッチングを行
い、基板１１に所要箇所１０２をエッチングして、膜１
０１をアンダ―カットして、凹部１０３を形成する。 （４）図５に示すごとく、第１エピタキシャル層１０４
を選択エピタキシャル成長させる。 （５）図６に示すごとく、第１エピタキシャル層１０４
と基板１１の表面全面にｎ形エピタキシャル成長層１０
５を形成する。
い、基板１１に所要箇所１０２をエッチングして、膜１
０１をアンダ―カットして、凹部１０３を形成する。 （４）図５に示すごとく、第１エピタキシャル層１０４
を選択エピタキシャル成長させる。 （５）図６に示すごとく、第１エピタキシャル層１０４
と基板１１の表面全面にｎ形エピタキシャル成長層１０
５を形成する。
【００１７】（６）図７に示すごとく、ｎ形エピタキシ
ャル成長層１０５をパターニングし、エッチングして、
第２，第３エピタキシャル成長層１０６，１０７を形成
する。 （７）図７に示すごとく、第１エピタキシャル成長層１
０４の表面に第１電極１０８を形成する。第２エピタキ
シャル成長層１０６の中央部分の表面に第２電極１０９
を形成する。
ャル成長層１０５をパターニングし、エッチングして、
第２，第３エピタキシャル成長層１０６，１０７を形成
する。 （７）図７に示すごとく、第１エピタキシャル成長層１
０４の表面に第１電極１０８を形成する。第２エピタキ
シャル成長層１０６の中央部分の表面に第２電極１０９
を形成する。
【００１８】この結果、第１エピタキシャル成長層１２
の（１００）面の中央部分に、エピタキシャル成長によ
り形成されたｎ形シリコンよりなる第２エピタキシャル
成長層１３が配置されたので、第１エピタキシャル成長
層１２の（１００）面にＰＮ接合部が構成され、結晶性
が悪い（１１１）面が、ＰＮ接合面として使用されない
ため、リーク電流が少なく、特性が良好な半導体ダイオ
ードが得られる。
の（１００）面の中央部分に、エピタキシャル成長によ
り形成されたｎ形シリコンよりなる第２エピタキシャル
成長層１３が配置されたので、第１エピタキシャル成長
層１２の（１００）面にＰＮ接合部が構成され、結晶性
が悪い（１１１）面が、ＰＮ接合面として使用されない
ため、リーク電流が少なく、特性が良好な半導体ダイオ
ードが得られる。
【００１９】
【発明の効果】以上説明したように、本発明は、ｎ形シ
リコンの（１００）面にカツトされた基板に凹部が異方
性エッチングにより形成され該凹部と前記基板の表面に
選択エピタキシャル成長により形成され表面に（１０
０）面を有するＰ形シリコンよりなる第１エピタキシャ
ル成長層と、前記（１００）面の中央部分にエピタキシ
ャル成長により形成されたｎ形シリコンよりなる第２エ
ピタキシャル成長層と、前記第２エピタキシャル成長層
の周囲を除く前記第１エピタキシャル成長層の表面周縁
部と前記基板の表面にエピタキシャル成長により形成さ
れたｎ形シリコンよりなる第３エピタキシャル成長層
と、前記第１エピタキシャル成長層の表面に設けられた
第１電極と、前記第２エピタキシャル成長層の中央部分
の表面に形成された第２電極とを具備してなる半導体ダ
イオードを構成した。
リコンの（１００）面にカツトされた基板に凹部が異方
性エッチングにより形成され該凹部と前記基板の表面に
選択エピタキシャル成長により形成され表面に（１０
０）面を有するＰ形シリコンよりなる第１エピタキシャ
ル成長層と、前記（１００）面の中央部分にエピタキシ
ャル成長により形成されたｎ形シリコンよりなる第２エ
ピタキシャル成長層と、前記第２エピタキシャル成長層
の周囲を除く前記第１エピタキシャル成長層の表面周縁
部と前記基板の表面にエピタキシャル成長により形成さ
れたｎ形シリコンよりなる第３エピタキシャル成長層
と、前記第１エピタキシャル成長層の表面に設けられた
第１電極と、前記第２エピタキシャル成長層の中央部分
の表面に形成された第２電極とを具備してなる半導体ダ
イオードを構成した。
【００２０】この結果、第１エピタキシャル成長層の
（１００）面の中央部分に、エピタキシャル成長により
形成されたｎ形シリコンよりなる第２エピタキシャル成
長層が配置されたので、第１エピタキシャル成長層の
（１００）面にＰＮ接合部が構成され、結晶性が悪い
（１１１）面が、ＰＮ接合面として使用されないため、
リーク電流が少なく、特性が良好な半導体ダイオードが
得られる。
（１００）面の中央部分に、エピタキシャル成長により
形成されたｎ形シリコンよりなる第２エピタキシャル成
長層が配置されたので、第１エピタキシャル成長層の
（１００）面にＰＮ接合部が構成され、結晶性が悪い
（１１１）面が、ＰＮ接合面として使用されないため、
リーク電流が少なく、特性が良好な半導体ダイオードが
得られる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成説明図である。
【図２】本発明の一実施例の膜形成工程説明図である。
【図３】本発明の一実施例の所要個所形成工程説明図で
ある。
ある。
【図４】本発明の一実施例の凹部形成工程説明図であ
る。
る。
【図５】本発明の一実施例のエピタキシャル成長層形成
工程説明図である。
工程説明図である。
【図６】本発明の一実施例のｎ形エピタキシャル成長層
形成工程説明図である。
形成工程説明図である。
【図７】本発明の一実施例のエッチング工程説明図であ
る。
る。
【図８】従来より一般に使用されている従来例の構成説
明図である。
明図である。
１１…基板 １２…第１エピタキシャル成長層 １３…第２エピタキシャル成長層 １４…第３エピタキシャル成長層 １５…第１電極 １６…第２電極 １２１…凹部 １２２…（１００）面 １０１…膜 １０２…所要箇所 １０３…凹部 １０４…第１エピタキシャル成長層 １０５…ｎ形エピタキシャル成長層 １０６…第２エピタキシャル成長層 １０７…第３エピタキシャル成長層 １０８…第１電極 １０９…第２電極
Claims (1)
- 【請求項１】ｎ形シリコンの（１００）面にカツトされ
た基板に凹部が異方性エッチングにより形成され該凹部
と前記基板の表面に選択エピタキシャル成長により形成
され表面に（１００）面を有するＰ形シリコンよりなる
第１エピタキシャル成長層と、 前記（１００）面の中央部分にエピタキシャル成長によ
り形成されたｎ形シリコンよりなる第２エピタキシャル
成長層と、 前記第２エピタキシャル成長層の周囲を除く前記第１エ
ピタキシャル成長層の表面周縁部と前記基板の表面にエ
ピタキシャル成長により形成されたｎ形シリコンよりな
る第３エピタキシャル成長層と、 前記第１エピタキシャル成長層の表面に設けられた第１
電極と、 前記第２エピタキシャル成長層の中央部分の表面に形成
された第２電極とを具備してなる半導体ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29164792A JP3230224B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29164792A JP3230224B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140413A JPH06140413A (ja) | 1994-05-20 |
| JP3230224B2 true JP3230224B2 (ja) | 2001-11-19 |
Family
ID=17771659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29164792A Expired - Fee Related JP3230224B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体ダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230224B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456526B1 (ko) * | 2001-05-22 | 2004-11-09 | 삼성전자주식회사 | 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법 |
-
1992
- 1992-10-29 JP JP29164792A patent/JP3230224B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140413A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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