JP3237601B2 - メモリｌｓｉ検査装置及びメモリｌｓｉ検査方法 - Google Patents
メモリｌｓｉ検査装置及びメモリｌｓｉ検査方法Info
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- JP3237601B2 JP3237601B2 JP05113498A JP5113498A JP3237601B2 JP 3237601 B2 JP3237601 B2 JP 3237601B2 JP 05113498 A JP05113498 A JP 05113498A JP 5113498 A JP5113498 A JP 5113498A JP 3237601 B2 JP3237601 B2 JP 3237601B2
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電気的なアドレス
と実物観測を一体化したメモリＬＳＩ検査装置に関す
る。
と実物観測を一体化したメモリＬＳＩ検査装置に関す
る。
【０００２】
【従来の技術】従来、メモリＬＳＩを検査する装置とし
て、電気的なアドレスを検査する場合にはメモリテスタ
が使用されていた。この装置では、メモリＬＳＩに電気
信号を入力して電気的に不良のアドレスを検査すること
ができる。また、メモリテスタ上で物理アドレスによる
電気的検査を行う機能として、アドレススクランブルが
あった。
て、電気的なアドレスを検査する場合にはメモリテスタ
が使用されていた。この装置では、メモリＬＳＩに電気
信号を入力して電気的に不良のアドレスを検査すること
ができる。また、メモリテスタ上で物理アドレスによる
電気的検査を行う機能として、アドレススクランブルが
あった。
【０００３】また、外観を観測する装置としては、光学
顕微鏡、ＳＥＭ又はＦＩＢ等があり、パターン欠陥又は
パーティクルの観測を行うことができる。
顕微鏡、ＳＥＭ又はＦＩＢ等があり、パターン欠陥又は
パーティクルの観測を行うことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来技術には、以下に示す問題点がある。先ず、電気的
に不良のアドレスに対してその外観を観測することが困
難である。つまり、電気的に不良の物理アドレスがわか
っても、それが実際のチップ上のどの場所にあるかは設
計に依存しているので設計のマスク図面等を詳細に調べ
なくてはならない。また、人間の手によって実際に観測
する場合でも、顕微鏡などでメモリセルの個数をアドレ
スの個数分だけ数えながら外観を検査する箇所を探す必
要があった。同様に、外観が異常である箇所に対応する
電気的なアドレスを特定することが困難であった。
従来技術には、以下に示す問題点がある。先ず、電気的
に不良のアドレスに対してその外観を観測することが困
難である。つまり、電気的に不良の物理アドレスがわか
っても、それが実際のチップ上のどの場所にあるかは設
計に依存しているので設計のマスク図面等を詳細に調べ
なくてはならない。また、人間の手によって実際に観測
する場合でも、顕微鏡などでメモリセルの個数をアドレ
スの個数分だけ数えながら外観を検査する箇所を探す必
要があった。同様に、外観が異常である箇所に対応する
電気的なアドレスを特定することが困難であった。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、電気的な不良アドレスと外観の欠陥箇所を
対応させて一括して検査することができるＬＳＩ検査装
置を提供することを目的とする。
のであって、電気的な不良アドレスと外観の欠陥箇所を
対応させて一括して検査することができるＬＳＩ検査装
置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るメモリＬＳ
Ｉ検査装置は、メモリＬＳＩ上の選択するメモリセル
を、アドレスピンによって決定されるセル論理アドレス
と、メモリセルの実際のチップ上の配列順で表されるセ
ル物理アドレスと、場所を示す寸法の座標と、により表
現し、電気的なアドレスと実物観測を一体化して検査す
るメモリＬＳＩ検査装置において、セル論理アドレス記
憶部と、セル物理アドレス記憶部と、前記セル論理アド
レスから前記セル物理アドレスへの変換又は前記セル物
理アドレスから前記セル論理アドレスへの変換を行うア
ドレス変換部と、セルブロックエッジ座標入力部と、セ
ルブロックエッジ座標記憶部と、観測箇所を座標として
記憶する観測座標記憶部と、前記観測座標記憶部におけ
る座標の箇所を観測する観測部と、物理アドレスサイズ
記憶部と、前記セルブロックエッジ座標とセルブロック
の物理アドレスサイズから、セルブロック中を物理アド
レスサイズで等分した大きさのセルユニットを物理アド
レス個数分カウントした箇所の座標を演算し、これを前
記観測座標記憶部に記憶させると共に、前記観測座標記
憶部の観測座標から対応するセル物理アドレスを算出し
て前記セル物理アドレス記憶部に記憶させる演算部と、
チップ中のコントラストをスキャンして、コントラスト
の急激な変化点の座標を複数抽出し、前記座標の間隔の
周期性の破れを検出してセルブロックエッジ座標を自動
的に求める手段と、を有することを特徴とする。また、
本発明に係る他のメモリＬＳＩ検査装置は、メモリＬＳ
Ｉ上の選択するメモリセルを、アドレスピンによって決
定されるセル論理アドレスと、メモリセルの実際のチッ
プ上の配列順で表されるセル物理アドレスと、場所を示
す寸法の座標と、により表現し、電気的なアドレスと実
物観測を一体化して検査するメモリＬＳＩ検査装置にお
いて、セル論理アドレス記憶部と、セル物理アドレス記
憶部と、前記セル論理アドレスから前記セル物理アドレ
スへの変換又は前記セル物理アドレスから前記セル論理
アドレスへの変換を行うアドレス変換部と、セルブロッ
クエッジ座標入力部と、セルブロックエッジ座標記憶部
と、観測箇所を座標として記憶する観測座標記憶部と、
前記観測座標記憶部における座標の箇所を観測する観測
部と、物理アドレスサイズ記憶部と、前記セルブロック
エッジ座標とセルブロックの物理アドレスサイズから、
セルブロック中を物理アドレスサイズで等分した大きさ
のセルユニットを物理アドレス個数分カウントした箇所
の座標を演算し、これを前記観測座標記憶部に記憶させ
ると共に、前記観測座標記憶部の観測座標から対応する
セル物理アドレスを算出して前記セル物理アドレス記憶
部に記憶させる演算部と、電気的不良アドレスの一覧
と、外観の欠陥箇所の一覧とを生成して、相互の対応箇
所を抽出する手段と、を有することを特徴とする。本発
明に係るメモリＬＳＩ検査方法は、メモリＬＳＩ上の選
択するメモリセルを、アドレスピンによって決定される
セル論理アドレスと、メモリセルの実際のチップ上の配
列順で表されるセル物理アドレスと、場所を示す寸法の
座標と、により表現し、電気的なアドレスと実物観測を
一体化して検査するメモリＬＳＩ検査方法において、セ
ル論理アドレスからセル物理アドレスへの変換又は前記
セル物理アドレスから前記セル論理アドレスへの変換を
アドレス変換部で行う工程と、セルブロックエッジ座標
とセルブロックの物理アドレスサイズから、セルブロッ
ク中を物理アドレスサイズで等分した大きさのセルユニ
ットを物理アドレス個数分カウントした箇所の座標を演
算し、これを観測座標記憶部に記憶させると共に、前記
観測座標記憶部の観測座標から対応するセル物理アドレ
スを算出してセル物理アドレス記憶部に記憶させる工程
と、チップ中のコントラストをスキャンして、コントラ
ストの急激な変化点の座標を複数抽出し、前記座標の間
隔の周期性の破れを検出してセルブロックエッジ座標を
自動的に求める工程と、を有することを特徴とする。本
発明に係る他のメモリＬＳＩ検査方法は、メモリＬＳＩ
上の選択するメモリセルを、アドレスピンによって決定
されるセル論理アドレスと、メモリセルの実際のチップ
上の配列順で表されるセル物理アドレスと、場所を示す
寸法の座標と、により表現し、電気的なアドレスと実物
観測を一体化して検査するメモリＬＳＩ検査方法におい
て、セル論理アドレスからセル物理アドレスへの変換又
は前記セル物理アドレスから前記セル論理アドレスへの
変換をアドレス変換部で行う工程と、セルブロックエッ
ジ座標とセルブロックの物理アドレスサイズから、セル
ブロック中を物理アドレスサイズで等分した大きさのセ
ルユニットを物理アドレス個数分カウントした箇所の座
標を演算し、これを観測座標記憶部に記憶させると共
に、前記観測座標記憶部の観測座標から対応するセル物
理アドレスを算出してセル物理アドレス記憶部に記憶さ
せる工程と、電気的不良アドレスの一覧と、外観の欠陥
箇所の一覧とを生成して、相互の対応箇所を抽出する工
程と、を有することを特徴とする。
Ｉ検査装置は、メモリＬＳＩ上の選択するメモリセル
を、アドレスピンによって決定されるセル論理アドレス
と、メモリセルの実際のチップ上の配列順で表されるセ
ル物理アドレスと、場所を示す寸法の座標と、により表
現し、電気的なアドレスと実物観測を一体化して検査す
るメモリＬＳＩ検査装置において、セル論理アドレス記
憶部と、セル物理アドレス記憶部と、前記セル論理アド
レスから前記セル物理アドレスへの変換又は前記セル物
理アドレスから前記セル論理アドレスへの変換を行うア
ドレス変換部と、セルブロックエッジ座標入力部と、セ
ルブロックエッジ座標記憶部と、観測箇所を座標として
記憶する観測座標記憶部と、前記観測座標記憶部におけ
る座標の箇所を観測する観測部と、物理アドレスサイズ
記憶部と、前記セルブロックエッジ座標とセルブロック
の物理アドレスサイズから、セルブロック中を物理アド
レスサイズで等分した大きさのセルユニットを物理アド
レス個数分カウントした箇所の座標を演算し、これを前
記観測座標記憶部に記憶させると共に、前記観測座標記
憶部の観測座標から対応するセル物理アドレスを算出し
て前記セル物理アドレス記憶部に記憶させる演算部と、
チップ中のコントラストをスキャンして、コントラスト
の急激な変化点の座標を複数抽出し、前記座標の間隔の
周期性の破れを検出してセルブロックエッジ座標を自動
的に求める手段と、を有することを特徴とする。また、
本発明に係る他のメモリＬＳＩ検査装置は、メモリＬＳ
Ｉ上の選択するメモリセルを、アドレスピンによって決
定されるセル論理アドレスと、メモリセルの実際のチッ
プ上の配列順で表されるセル物理アドレスと、場所を示
す寸法の座標と、により表現し、電気的なアドレスと実
物観測を一体化して検査するメモリＬＳＩ検査装置にお
いて、セル論理アドレス記憶部と、セル物理アドレス記
憶部と、前記セル論理アドレスから前記セル物理アドレ
スへの変換又は前記セル物理アドレスから前記セル論理
アドレスへの変換を行うアドレス変換部と、セルブロッ
クエッジ座標入力部と、セルブロックエッジ座標記憶部
と、観測箇所を座標として記憶する観測座標記憶部と、
前記観測座標記憶部における座標の箇所を観測する観測
部と、物理アドレスサイズ記憶部と、前記セルブロック
エッジ座標とセルブロックの物理アドレスサイズから、
セルブロック中を物理アドレスサイズで等分した大きさ
のセルユニットを物理アドレス個数分カウントした箇所
の座標を演算し、これを前記観測座標記憶部に記憶させ
ると共に、前記観測座標記憶部の観測座標から対応する
セル物理アドレスを算出して前記セル物理アドレス記憶
部に記憶させる演算部と、電気的不良アドレスの一覧
と、外観の欠陥箇所の一覧とを生成して、相互の対応箇
所を抽出する手段と、を有することを特徴とする。本発
明に係るメモリＬＳＩ検査方法は、メモリＬＳＩ上の選
択するメモリセルを、アドレスピンによって決定される
セル論理アドレスと、メモリセルの実際のチップ上の配
列順で表されるセル物理アドレスと、場所を示す寸法の
座標と、により表現し、電気的なアドレスと実物観測を
一体化して検査するメモリＬＳＩ検査方法において、セ
ル論理アドレスからセル物理アドレスへの変換又は前記
セル物理アドレスから前記セル論理アドレスへの変換を
アドレス変換部で行う工程と、セルブロックエッジ座標
とセルブロックの物理アドレスサイズから、セルブロッ
ク中を物理アドレスサイズで等分した大きさのセルユニ
ットを物理アドレス個数分カウントした箇所の座標を演
算し、これを観測座標記憶部に記憶させると共に、前記
観測座標記憶部の観測座標から対応するセル物理アドレ
スを算出してセル物理アドレス記憶部に記憶させる工程
と、チップ中のコントラストをスキャンして、コントラ
ストの急激な変化点の座標を複数抽出し、前記座標の間
隔の周期性の破れを検出してセルブロックエッジ座標を
自動的に求める工程と、を有することを特徴とする。本
発明に係る他のメモリＬＳＩ検査方法は、メモリＬＳＩ
上の選択するメモリセルを、アドレスピンによって決定
されるセル論理アドレスと、メモリセルの実際のチップ
上の配列順で表されるセル物理アドレスと、場所を示す
寸法の座標と、により表現し、電気的なアドレスと実物
観測を一体化して検査するメモリＬＳＩ検査方法におい
て、セル論理アドレスからセル物理アドレスへの変換又
は前記セル物理アドレスから前記セル論理アドレスへの
変換をアドレス変換部で行う工程と、セルブロックエッ
ジ座標とセルブロックの物理アドレスサイズから、セル
ブロック中を物理アドレスサイズで等分した大きさのセ
ルユニットを物理アドレス個数分カウントした箇所の座
標を演算し、これを観測座標記憶部に記憶させると共
に、前記観測座標記憶部の観測座標から対応するセル物
理アドレスを算出してセル物理アドレス記憶部に記憶さ
せる工程と、電気的不良アドレスの一覧と、外観の欠陥
箇所の一覧とを生成して、相互の対応箇所を抽出する工
程と、を有することを特徴とする。
【０００７】このメモリＬＳＩ検査装置は、ＬＳＩ製造
工程中の複数の工程での外観欠陥箇所の一覧と、電気的
不良アドレスの一覧とから、各工程での外観欠陥と電気
的不良の対応率を算出する手段を有することが好まし
く、複数の電気的不良アドレスのうち、連続するアドレ
スを大きさを有する１つの電気的不良として、外観の欠
陥箇所と対応させる手段を有することが好ましい。
工程中の複数の工程での外観欠陥箇所の一覧と、電気的
不良アドレスの一覧とから、各工程での外観欠陥と電気
的不良の対応率を算出する手段を有することが好まし
く、複数の電気的不良アドレスのうち、連続するアドレ
スを大きさを有する１つの電気的不良として、外観の欠
陥箇所と対応させる手段を有することが好ましい。
【０００８】本発明では、セルブロックエッジ座標とセ
ル物理アドレスと物理アドレスサイズを用いて、セルブ
ロック中を物理アドレスサイズで等分した大きさのセル
ユニットを物理アドレス個数分カウントした箇所の座標
を観測座標としている。このため、メモリセルの寸法及
び形状などの詳細な設計データを必要とせずに、簡単に
メモリセルの座標の算出が可能となる。
ル物理アドレスと物理アドレスサイズを用いて、セルブ
ロック中を物理アドレスサイズで等分した大きさのセル
ユニットを物理アドレス個数分カウントした箇所の座標
を観測座標としている。このため、メモリセルの寸法及
び形状などの詳細な設計データを必要とせずに、簡単に
メモリセルの座標の算出が可能となる。
【０００９】
【発明の実施の形態】次に、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本実施例
のＬＳＩ検査システムの構成を示すブロック図である。
本実施例のＬＳＩ検査システムは、共通システム１と製
品データベース２とから構成される。製品データベース
２には、物理アドレスと論理アドレスとの間のアドレス
変換ルール１４、物理アドレスサイズ１３及びセルブロ
ックエッジ座標１２が格納されている。また、共通シス
テム１においては、電気的不良のアドレスがアドレス入
力部３から入力され、論理アドレス記憶部４又は物理ア
ドレス記憶部５に記憶される。これらの記憶部４，５は
ハードディスク又はメモリ等で構成することができ、一
時的な記憶でも良い。入力部３としてはキーボード入
力、メモリテスタからのネットワークによる入力又は不
良アドレスデータベースからのデータ入力等により構成
することができる。
付の図面を参照して具体的に説明する。図１は本実施例
のＬＳＩ検査システムの構成を示すブロック図である。
本実施例のＬＳＩ検査システムは、共通システム１と製
品データベース２とから構成される。製品データベース
２には、物理アドレスと論理アドレスとの間のアドレス
変換ルール１４、物理アドレスサイズ１３及びセルブロ
ックエッジ座標１２が格納されている。また、共通シス
テム１においては、電気的不良のアドレスがアドレス入
力部３から入力され、論理アドレス記憶部４又は物理ア
ドレス記憶部５に記憶される。これらの記憶部４，５は
ハードディスク又はメモリ等で構成することができ、一
時的な記憶でも良い。入力部３としてはキーボード入
力、メモリテスタからのネットワークによる入力又は不
良アドレスデータベースからのデータ入力等により構成
することができる。
【００１０】アドレス表示部６はアドレス入力部３から
入力された電気的不良のアドレス、記憶部４，５に記憶
された論理アドレス及び物理アドレスを表示するもので
あり、ＣＲＴディスプレイ又はプリンタ等により構成す
ることができる。論理アドレスから物理アドレスへの変
換及び物理アドレスから論理アドレスへの変換はアドレ
ス変換部７により行う。物理アドレスから観測座標への
変換及び観測座標から物理アドレスへの変換は演算部８
によって行う。
入力された電気的不良のアドレス、記憶部４，５に記憶
された論理アドレス及び物理アドレスを表示するもので
あり、ＣＲＴディスプレイ又はプリンタ等により構成す
ることができる。論理アドレスから物理アドレスへの変
換及び物理アドレスから論理アドレスへの変換はアドレ
ス変換部７により行う。物理アドレスから観測座標への
変換及び観測座標から物理アドレスへの変換は演算部８
によって行う。
【００１１】演算部８において算出された観測座標は観
測座標記憶部９に一時的に記憶され、観測部１０は記憶
部９に記憶された観測座標の場所を観測する。記憶部９
から指定された座標を観測する観測部１０の具体的な構
成としては、観測するＬＳＩをＸ−Ｙステージにのせ
て、観測座標の箇所をステージでコントロールして観測
するものがある。観測部１０における観測手段として
は、光学的な顕微鏡又は電子顕微鏡等がある。観測部１
０によりパターン欠陥を検出された座標は、観測座標記
憶部９に記憶され、更に演算部８にて物理アドレスに変
換される。
測座標記憶部９に一時的に記憶され、観測部１０は記憶
部９に記憶された観測座標の場所を観測する。記憶部９
から指定された座標を観測する観測部１０の具体的な構
成としては、観測するＬＳＩをＸ−Ｙステージにのせ
て、観測座標の箇所をステージでコントロールして観測
するものがある。観測部１０における観測手段として
は、光学的な顕微鏡又は電子顕微鏡等がある。観測部１
０によりパターン欠陥を検出された座標は、観測座標記
憶部９に記憶され、更に演算部８にて物理アドレスに変
換される。
【００１２】次に、アドレス変換部７におけるアドレス
の変換を図２を参照して説明する。図２（ａ）に例を示
すように、論理アドレス（ＬＸ，ＬＹ，ＩＯ）は、論理
Ｘアドレス（ＬＸ）と論理Ｙアドレス（ＬＹ）とＩＯか
らなり、実際のメモリセルの配列の順に定義する物理ア
ドレス（ＰＸ，ＰＹ）は、物理Ｘアドレス（ＰＸ）と物
理Ｙアドレス（ＰＹ）からなり、各座標値を２進数で表
した場合の各桁の０または１の値として、例えばＬＸの
１桁目をＬＸ０としＬＸの２桁目をＬＸ１などのように
表すと、論理アドレスから物理アドレスへの変換ルール
は図２（ｂ）に示すようになる。
の変換を図２を参照して説明する。図２（ａ）に例を示
すように、論理アドレス（ＬＸ，ＬＹ，ＩＯ）は、論理
Ｘアドレス（ＬＸ）と論理Ｙアドレス（ＬＹ）とＩＯか
らなり、実際のメモリセルの配列の順に定義する物理ア
ドレス（ＰＸ，ＰＹ）は、物理Ｘアドレス（ＰＸ）と物
理Ｙアドレス（ＰＹ）からなり、各座標値を２進数で表
した場合の各桁の０または１の値として、例えばＬＸの
１桁目をＬＸ０としＬＸの２桁目をＬＸ１などのように
表すと、論理アドレスから物理アドレスへの変換ルール
は図２（ｂ）に示すようになる。
【００１３】次に、図３を参照して、メモリＬＳＩチッ
プのレイアウトからセルブロックエッジ座標を算出する
方法について説明する。図３はチップ中のセルブロック
配置とセルブロックエッジ座標を説明する図である。
プのレイアウトからセルブロックエッジ座標を算出する
方法について説明する。図３はチップ中のセルブロック
配置とセルブロックエッジ座標を説明する図である。
【００１４】この例では、チップ内に４つのセルブロッ
クＣ１，Ｃ２，Ｃ３，Ｃ４がある場合を示している。先
ず、各セルブロックＣ１，Ｃ２，Ｃ３，Ｃ４のエッジを
検出する。検出方法としては、Ｘ−Ｙステージの上にチ
ップを置いて、顕微鏡で観察しながら、エッジの箇所の
ステージ座標から求める方法、顕微鏡写真から座標を求
める方法、及び後述するように自動的にエッジを検出す
る方法等がある。
クＣ１，Ｃ２，Ｃ３，Ｃ４がある場合を示している。先
ず、各セルブロックＣ１，Ｃ２，Ｃ３，Ｃ４のエッジを
検出する。検出方法としては、Ｘ−Ｙステージの上にチ
ップを置いて、顕微鏡で観察しながら、エッジの箇所の
ステージ座標から求める方法、顕微鏡写真から座標を求
める方法、及び後述するように自動的にエッジを検出す
る方法等がある。
【００１５】検出したエッジをチップの原点からの距離
の座標として求める。即ち、セルブロックＣ１に対し
て、ＢＸ１１、ＢＸ１２、ＢＹ１１、ＢＹ１２のように
求める。セルブロックＣ２〜Ｃ４については、ブロック
の大きさがセルブロックＣ１と同一であれば、夫々Ｘ方
向とＹ方向に一個づつの座標値を求めるだけでブロック
エッジを特定できる。即ち、セルブロックＣ２〜Ｃ４に
ついては、ＢＸ２１，ＢＸ３１，ＢＸ４１，ＢＹ２１，
ＢＹ３１，ＢＹ４１のように座標値を求める。複数のチ
ップが存在するウエハーに対しても、１つのチップのみ
についてチップ原点からのセルブロックエッジ座標を検
出していれば、チップのリピートサイズにより全てのチ
ップのセルブロックエッジ座標を求めることができる。
このようにして求めたセルブロックエッジの座標は、入
力部１１を介して共通システム１に入力される。また、
一度セルブロックエッジ座標を求めた後は、これを製品
データベース２に、ＬＳＩ製品固有のデータとして、即
ちセルブロックエッジ座標１２として保存しておけば、
次からはエッジを検出する必要は無い。
の座標として求める。即ち、セルブロックＣ１に対し
て、ＢＸ１１、ＢＸ１２、ＢＹ１１、ＢＹ１２のように
求める。セルブロックＣ２〜Ｃ４については、ブロック
の大きさがセルブロックＣ１と同一であれば、夫々Ｘ方
向とＹ方向に一個づつの座標値を求めるだけでブロック
エッジを特定できる。即ち、セルブロックＣ２〜Ｃ４に
ついては、ＢＸ２１，ＢＸ３１，ＢＸ４１，ＢＹ２１，
ＢＹ３１，ＢＹ４１のように座標値を求める。複数のチ
ップが存在するウエハーに対しても、１つのチップのみ
についてチップ原点からのセルブロックエッジ座標を検
出していれば、チップのリピートサイズにより全てのチ
ップのセルブロックエッジ座標を求めることができる。
このようにして求めたセルブロックエッジの座標は、入
力部１１を介して共通システム１に入力される。また、
一度セルブロックエッジ座標を求めた後は、これを製品
データベース２に、ＬＳＩ製品固有のデータとして、即
ちセルブロックエッジ座標１２として保存しておけば、
次からはエッジを検出する必要は無い。
【００１６】次に、演算部８において、物理アドレスか
ら観測座標を算出する方法について説明する。図４
（ａ）は実際のメモリセルのレイアウトの一例を示す。
このようなメモリセルのレイアウトからセルブロックの
エッジを定義するには、Ｘ方向にＢＸ１とＢＸ２で示し
た箇所をエッジとする。特に左側のエッジをＢＸ１とし
ているのはメモリセルの繰り返し周期を考慮しているた
めである。しかし、ＢＸ０を左側のエッジとしても、メ
モリセルの個数が多数あれば影響はほとんど無い。この
ようにして検出したセルブロックエッジ座標と物理アド
レスサイズとからセル物理アドレスに対する観測座標を
求める。
ら観測座標を算出する方法について説明する。図４
（ａ）は実際のメモリセルのレイアウトの一例を示す。
このようなメモリセルのレイアウトからセルブロックの
エッジを定義するには、Ｘ方向にＢＸ１とＢＸ２で示し
た箇所をエッジとする。特に左側のエッジをＢＸ１とし
ているのはメモリセルの繰り返し周期を考慮しているた
めである。しかし、ＢＸ０を左側のエッジとしても、メ
モリセルの個数が多数あれば影響はほとんど無い。この
ようにして検出したセルブロックエッジ座標と物理アド
レスサイズとからセル物理アドレスに対する観測座標を
求める。
【００１７】図４（ｂ）はセルブロック内のメモリセル
を矩形に近似した場合のメモリセルのレイアウトを示
す。このように矩形で近似することにより、メモリセル
の詳細な設計情報を必要とすることなく、アドレスの座
標を求めることが可能となる。セルブロック内の物理ア
ドレスサイズ（Ｎｘ個×Ｎｙ個）のメモリセルがある場
合、物理アドレス（ＰＸ，ＰＹ）に対する観測座標は下
記数式１により求めることができる。
を矩形に近似した場合のメモリセルのレイアウトを示
す。このように矩形で近似することにより、メモリセル
の詳細な設計情報を必要とすることなく、アドレスの座
標を求めることが可能となる。セルブロック内の物理ア
ドレスサイズ（Ｎｘ個×Ｎｙ個）のメモリセルがある場
合、物理アドレス（ＰＸ，ＰＹ）に対する観測座標は下
記数式１により求めることができる。
【００１８】
【数１】Ｘ座標が、ＢＸ１＋（ＢＸ２−ＢＸ１）×（Ｐ
Ｘ−ＰＸ１）／Ｎｘ Ｙ座標が、ＢＹ１＋（ＢＹ２−ＢＹ１）×（ＰＹ−ＰＹ
１）／Ｎｙ
Ｘ−ＰＸ１）／Ｎｘ Ｙ座標が、ＢＹ１＋（ＢＹ２−ＢＹ１）×（ＰＹ−ＰＹ
１）／Ｎｙ
【００１９】但し、ＰＸ１、ＰＹ１は夫々セルブロック
内の左端及び上端の物理アドレスである。
内の左端及び上端の物理アドレスである。
【００２０】メモリセルは大きさを有しているので、単
一の座標のみではメモリセル全体を表すことはできない
が、セル内の１つの基準座標からセルサイズの範囲をセ
ルとみなすことができる。セルサイズはセルブロックの
両端の座標間隔をセルブロックの物理アドレスサイズで
除した値を使用することができる。
一の座標のみではメモリセル全体を表すことはできない
が、セル内の１つの基準座標からセルサイズの範囲をセ
ルとみなすことができる。セルサイズはセルブロックの
両端の座標間隔をセルブロックの物理アドレスサイズで
除した値を使用することができる。
【００２１】また、セルブロック内の物理アドレスサイ
ズはセルブロック毎に指定しても良いが、チップ全体の
物理アドレスサイズとセルブロックの個数から算出する
こともできる。同様に、セルブロック端の物理アドレス
（ＰＸ１，ＰＹ１）も算出することができる。
ズはセルブロック毎に指定しても良いが、チップ全体の
物理アドレスサイズとセルブロックの個数から算出する
こともできる。同様に、セルブロック端の物理アドレス
（ＰＸ１，ＰＹ１）も算出することができる。
【００２２】次に、上述の如く構成されたＬＳＩの検査
装置の動作について説明する。電気的不良のアドレスを
アドレス入力部３から入力し、これを表示部６に表示さ
せると共に、記憶部４，５に夫々その論理アドレス及び
物理アドレスを記憶させる。記憶部４，５に夫々記憶さ
れた論理アドレス及び物理アドレスは図２（ｂ）に示す
ようなアドレス変換ルール１４に従って相互に変換され
る。物理アドレス記憶部５に記憶された物理アドレス
は、演算部８にて観測座標に変換され、観測座標記憶部
９に記憶される。演算部８はこの変換演算に当たって物
理アドレスサイズ１３と、セルブロックエッジ座標１２
又は入力部１１から入力されたセルブロック座標とを参
照する。観測部１０はこの記憶部９に記憶された観測座
標の場所を観測し、パターン欠陥の有無を検出する。観
測部１０によりパターン欠陥が検出された部位の座標
は、観測座標記憶部９に記憶され、更に、演算部８にて
物理アドレスに変換された後、記憶部５に記憶される。
この外観のパターン欠陥が検出された観測箇所の物理ア
ドレスはアドレス表示部６に表示され、電気的不良のア
ドレス結びつけられて、共に表示される。
装置の動作について説明する。電気的不良のアドレスを
アドレス入力部３から入力し、これを表示部６に表示さ
せると共に、記憶部４，５に夫々その論理アドレス及び
物理アドレスを記憶させる。記憶部４，５に夫々記憶さ
れた論理アドレス及び物理アドレスは図２（ｂ）に示す
ようなアドレス変換ルール１４に従って相互に変換され
る。物理アドレス記憶部５に記憶された物理アドレス
は、演算部８にて観測座標に変換され、観測座標記憶部
９に記憶される。演算部８はこの変換演算に当たって物
理アドレスサイズ１３と、セルブロックエッジ座標１２
又は入力部１１から入力されたセルブロック座標とを参
照する。観測部１０はこの記憶部９に記憶された観測座
標の場所を観測し、パターン欠陥の有無を検出する。観
測部１０によりパターン欠陥が検出された部位の座標
は、観測座標記憶部９に記憶され、更に、演算部８にて
物理アドレスに変換された後、記憶部５に記憶される。
この外観のパターン欠陥が検出された観測箇所の物理ア
ドレスはアドレス表示部６に表示され、電気的不良のア
ドレス結びつけられて、共に表示される。
【００２３】上述のアドレス変換ルール、物理アドレス
サイズ、セルブロックエッジ座標はＬＳＩ製品固有のパ
ラメータであり、検査システムの汎用性の障害となり得
るものであるが、これらの製品のパラメータであるアド
レス変換ルール１４、物理アドレスサイズ１３及びセル
ブロックエッジ座標１２は製品データベース２として保
存しておき、その他の部分を共通システム１とすること
により、異なるＬＳＩ製品の品種に対しても、製品デー
タベースのみを作成することにより、簡単に検査を行う
ことができる。
サイズ、セルブロックエッジ座標はＬＳＩ製品固有のパ
ラメータであり、検査システムの汎用性の障害となり得
るものであるが、これらの製品のパラメータであるアド
レス変換ルール１４、物理アドレスサイズ１３及びセル
ブロックエッジ座標１２は製品データベース２として保
存しておき、その他の部分を共通システム１とすること
により、異なるＬＳＩ製品の品種に対しても、製品デー
タベースのみを作成することにより、簡単に検査を行う
ことができる。
【００２４】なお、セルブロックエッジ座標は自動的に
求めることができる。図５はこのセルブロックのエッジ
を自動的に検出する方法を示す。先ず、チップ中のコン
トラストをスキャンして、コントラストが急激に変化す
る箇所を探す。コントラストが急激に変化する箇所はセ
ルブロック内の配線のエッジの場合とセルブロックエッ
ジの場合とがある。セルブロックエッジのみを抽出する
ためには、それをセルブロック内の配線のエッジから区
別する必要があるが、セルブロック内の配線は周期的に
ならんでいるので、周期性を判断することにより、セル
ブロックエッジとセルブロック内配線とを区別すること
ができる。つまり、対象とするエッジと１つ手前のエッ
ジとの間隔値をセルブロック内の全対象エッジについて
ならべると、これらの間隔値は最小の繰り返し単位が存
在して、その繰り返し単位で繰り返すものとなる。従っ
て、この繰り返しが成立しなくなるエッジの１つ手前の
エッジ、又は繰り返しが成立する最後のエッジをセルブ
ロックのエッジとして求めることができる。
求めることができる。図５はこのセルブロックのエッジ
を自動的に検出する方法を示す。先ず、チップ中のコン
トラストをスキャンして、コントラストが急激に変化す
る箇所を探す。コントラストが急激に変化する箇所はセ
ルブロック内の配線のエッジの場合とセルブロックエッ
ジの場合とがある。セルブロックエッジのみを抽出する
ためには、それをセルブロック内の配線のエッジから区
別する必要があるが、セルブロック内の配線は周期的に
ならんでいるので、周期性を判断することにより、セル
ブロックエッジとセルブロック内配線とを区別すること
ができる。つまり、対象とするエッジと１つ手前のエッ
ジとの間隔値をセルブロック内の全対象エッジについて
ならべると、これらの間隔値は最小の繰り返し単位が存
在して、その繰り返し単位で繰り返すものとなる。従っ
て、この繰り返しが成立しなくなるエッジの１つ手前の
エッジ、又は繰り返しが成立する最後のエッジをセルブ
ロックのエッジとして求めることができる。
【００２５】また、図６に示すように、電気的不良アド
レスの一覧と、外観の欠陥アドレスの一覧とを、図１乃
至４に示した実施例により、同一の座標上に表すことが
可能となり、それらの対応関係を調べることが可能とな
る。電気的不良アドレス１は欠陥１と重なっているが、
電気的不良アドレス２と電気的不良アドレス３はいずれ
の欠陥とも重なっていない。更に、欠陥２はいずれの電
気的不良アドレスとも重なっていない。
レスの一覧と、外観の欠陥アドレスの一覧とを、図１乃
至４に示した実施例により、同一の座標上に表すことが
可能となり、それらの対応関係を調べることが可能とな
る。電気的不良アドレス１は欠陥１と重なっているが、
電気的不良アドレス２と電気的不良アドレス３はいずれ
の欠陥とも重なっていない。更に、欠陥２はいずれの電
気的不良アドレスとも重なっていない。
【００２６】これらの関係を個数で表すと、電気的不良
が３個、外観の欠陥が２個、重なっているものが１個と
なる。これらから、例えば、外観の欠陥に対する電気不
良率が１／２で５０％であることがわかる。この場合、
重なっているか否かを判断するときに、メモリセルの大
きさ、欠陥の大きさ、目ズレ、重ねあわせ精度等の要素
を含めた重なりマージンを設定することが有効である。
が３個、外観の欠陥が２個、重なっているものが１個と
なる。これらから、例えば、外観の欠陥に対する電気不
良率が１／２で５０％であることがわかる。この場合、
重なっているか否かを判断するときに、メモリセルの大
きさ、欠陥の大きさ、目ズレ、重ねあわせ精度等の要素
を含めた重なりマージンを設定することが有効である。
【００２７】更に、図７に示すように、製造工程の各段
階で外観の欠陥を検査し、各段階の外観の欠陥に対して
電気不良率又は対応する電気的不良個数を算出すると、
最も電気的不良を引き起こしやすい製造工程を抽出する
ことが可能となる。
階で外観の欠陥を検査し、各段階の外観の欠陥に対して
電気不良率又は対応する電気的不良個数を算出すると、
最も電気的不良を引き起こしやすい製造工程を抽出する
ことが可能となる。
【００２８】更にまた、図８に示すように、物理的に並
べられた複数の電気的不良アドレスは電気的不良アドレ
ス一覧１に示すように４ビットの不良アドレスが存在す
る。しかし、これらの電気的不良１〜４の不良アドレス
のうち、不良３と不良４は同一の欠陥によってもたらさ
れていると考えられる。従って、この電気的不良アドレ
ス一覧１と観測する欠陥一覧との対応率を計算すると、
対応率は実際よりも低くみえてしまう。
べられた複数の電気的不良アドレスは電気的不良アドレ
ス一覧１に示すように４ビットの不良アドレスが存在す
る。しかし、これらの電気的不良１〜４の不良アドレス
のうち、不良３と不良４は同一の欠陥によってもたらさ
れていると考えられる。従って、この電気的不良アドレ
ス一覧１と観測する欠陥一覧との対応率を計算すると、
対応率は実際よりも低くみえてしまう。
【００２９】これを解決する手段として、連続するアド
レスを大きさを有する１つの電気的不良とみなして電気
的不良アドレス一覧２のような電気的不良の一覧を作成
する。このようにして作成された電気的不良と外観の欠
陥箇所と対応させることにより、より精度の高い対応を
得ることができる。
レスを大きさを有する１つの電気的不良とみなして電気
的不良アドレス一覧２のような電気的不良の一覧を作成
する。このようにして作成された電気的不良と外観の欠
陥箇所と対応させることにより、より精度の高い対応を
得ることができる。
【００３０】
【発明の効果】以上説明したように、本発明により、詳
細な設計情報を必要とせずに電気的な不良のアドレスに
対する外観上の欠陥箇所を抽出することができる。この
ため、検査システムの汎用性を確保しながら、個々のＬ
ＳＩ製品に対しても最小限の操作で検査が可能となる。
細な設計情報を必要とせずに電気的な不良のアドレスに
対する外観上の欠陥箇所を抽出することができる。この
ため、検査システムの汎用性を確保しながら、個々のＬ
ＳＩ製品に対しても最小限の操作で検査が可能となる。
【００３１】なお、請求項３のように、チップ上のコン
トラストをスキャンすることにより、セルブロック座標
を自動的に求めることができる。また、請求項４に記載
のように、電気的な不良アドレスと外観上の欠陥との対
応がとれることにより、電気不良をひきおこす外観欠陥
を抽出することができ、製造歩留まりの向上に寄与す
る。更に、請求項５においては、複数の製造工程の中か
ら電気的に不良となる工程を抽出することが可能とな
り、製造歩留まりを向上させることができる。更にま
た、請求項６においては、電気不良と外観欠陥の対応率
を正確に算出することができる。
トラストをスキャンすることにより、セルブロック座標
を自動的に求めることができる。また、請求項４に記載
のように、電気的な不良アドレスと外観上の欠陥との対
応がとれることにより、電気不良をひきおこす外観欠陥
を抽出することができ、製造歩留まりの向上に寄与す
る。更に、請求項５においては、複数の製造工程の中か
ら電気的に不良となる工程を抽出することが可能とな
り、製造歩留まりを向上させることができる。更にま
た、請求項６においては、電気不良と外観欠陥の対応率
を正確に算出することができる。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の論理アドレスと物理アドレスの変換方
法を示す図である。
法を示す図である。
【図３】チップ中のセルブロック配置とセルブロックエ
ッジ座標とを説明する図である。
ッジ座標とを説明する図である。
【図４】セルブロックエッジとセルとの関係を説明する
図である。
図である。
【図５】セルブロックエッジを自動的に求める方法を示
す図である。
す図である。
【図６】電気不良と外観欠陥を対応させる場合の説明図
である。
である。
【図７】製造工程毎の電気不良と外観欠陥との対応を説
明する図である。
明する図である。
【図８】電気的不良一覧を求める方法を説明する図であ
る。
る。
１：共通システム ２：製品データベース ３：アドレス入力部 ４：論理アドレス記憶部 ５：物理アドレス記憶部 ６：アドレス表示部 ７：アドレス変換部 ８：演算部 ９：観測座標記憶部 １０：観測部 １１：セルブロックエッジ座標入力部 １２：セルブロックエッジ座標 １３：物理アドレスサイズ １４：アドレス変換ルール
フロントページの続き (56)参考文献 特開 平４−225252（ＪＰ，Ａ) 特開 平６−148283（ＪＰ，Ａ) 特開 昭62−169342（ＪＰ，Ａ) 特開 平９−167500（ＪＰ，Ａ) 特開 平１−319866（ＪＰ，Ａ) 特開 平９−319658（ＪＰ，Ａ) 特開 平９−232388（ＪＰ，Ａ) 特開 平10−92883（ＪＰ，Ａ) 特開 平６−275688（ＪＰ，Ａ) 特開 平８−339945（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G01R 31/28 G11C 29/00 655
Claims (7)
- 【請求項１】 メモリＬＳＩ上の選択するメモリセル
を、アドレスピンによって決定されるセル論理アドレス
と、メモリセルの実際のチップ上の配列順で表されるセ
ル物理アドレスと、場所を示す寸法の座標と、により表
現し、電気的なアドレスと実物観測を一体化して検査す
るメモリＬＳＩ検査装置において、 セル論理アドレス記憶部と、 セル物理アドレス記憶部と、 前記セル論理アドレスから前記セル物理アドレスへの変
換又は前記セル物理アドレスから前記セル論理アドレス
への変換を行うアドレス変換部と、 セルブロックエッジ座標入力部と、 セルブロックエッジ座標記憶部と、 観測箇所を座標として記憶する観測座標記憶部と、 前記観測座標記憶部における座標の箇所を観測する観測
部と、 物理アドレスサイズ記憶部と、 前記セルブロックエッジ座標とセルブロックの物理アド
レスサイズから、セルブロック中を物理アドレスサイズ
で等分した大きさのセルユニットを物理アドレス個数分
カウントした箇所の座標を演算し、これを前記観測座標
記憶部に記憶させると共に、前記観測座標記憶部の観測
座標から対応するセル物理アドレスを算出して前記セル
物理アドレス記憶部に記憶させる演算部と、 チップ中のコントラストをスキャンして、コントラスト
の急激な変化点の座標を複数抽出し、前記座標の間隔の
周期性の破れを検出してセルブロックエッジ座標を自動
的に求める手段と、 を有することを特徴とするメモリＬＳＩ検査装置。 - 【請求項２】 メモリＬＳＩ上の選択するメモリセル
を、アドレスピンによって決定されるセル論理アドレス
と、メモリセルの実際のチップ上の配列順で表されるセ
ル物理アドレスと、場所を示す寸法の座標と、により表
現し、電気的なアドレスと実物観測を一体化して検査す
るメモリＬＳＩ検査装置において、 セル論理アドレス記憶部と、 セル物理アドレス記憶部と、 前記セル論理アドレスから前記セル物理アドレスへの変
換又は前記セル物理アドレスから前記セル論理アドレス
への変換を行うアドレス変換部と、 セルブロックエッジ座標入力部と、 セルブロックエッジ座標記憶部と、 観測箇所を座標として記憶する観測座標記憶部と、 前記観測座標記憶部における座標の箇所を観測する観測
部と、 物理アドレスサイズ記憶部と、 前記セルブロックエッジ座標とセルブロックの物理アド
レスサイズから、セルブロック中を物理アドレスサイズ
で等分した大きさのセルユニットを物理アドレス個数分
カウントした箇所の座標を演算し、これを前記観測座標
記憶部に記憶させると共に、前記観測座標記憶部の観測
座標から対応するセル物理アドレスを算出して前記セル
物理アドレス記憶部に記憶させる演算部と、 電気的不良アドレスの一覧と、外観の欠陥箇所の一覧と
を生成して、相互の対応箇所を抽出する手段と、 を有することを特徴とするメモリＬＳＩ検査装置。 - 【請求項３】 メモリＬＳＩ上の選択するメモリセル
を、アドレスピンによって決定されるセル論理アドレス
と、メモリセルの実際のチップ上の配列順で表されるセ
ル物理アドレスと、場所を示す寸法の座標と、により表
現し、電気的なアドレスと実物観測を一体化して検査す
るメモリＬＳＩ検査装置において、 セル論理アドレス記憶部と、 セル物理アドレス記憶部と、 前記セル論理アドレスから前記セル物理アドレスへの変
換又は前記セル物理アドレスから前記セル論理アドレス
への変換を行うアドレス変換部と、 セルブロックエッジ座標入力部と、 セルブロックエッジ座標記憶部と、 観測箇所を座標として記憶する観測座標記憶部と、 前記観測座標記憶部における座標の箇所を観測する観測
部と、 物理アドレスサイズ記憶部と、 前記セルブロックエッジ座標とセルブロックの物理アド
レスサイズから、セルブロック中を物理アドレスサイズ
で等分した大きさのセルユニットを物理アドレス個数分
カウントした箇所の座標を演算し、これを前記観測座標
記憶部に記憶させると共に、前記観測座標記憶部の観測
座標から対応するセル物理アドレスを算出して前記セル
物理アドレス記憶部に記憶させる演算部と、 電気的不良アドレスの一覧と、外観の欠陥箇所の一覧と
を生成して、相互の対応箇所を抽出する手段と、 ＬＳＩ製造工程中の複数の工程での外観欠陥箇所の一覧
と、電気的不良アドレスの一覧とから、各工程での外観
欠陥と電気的不良の対応率を算出する手段と、を有する
ことを特徴とするメモリＬＳＩ検査装置。 - 【請求項４】 メモリＬＳＩ上の選択するメモリセル
を、アドレスピンによって決定されるセル論理アドレス
と、メモリセルの実際のチップ上の配列順で表されるセ
ル物理アドレスと、場所を示す寸法の座標と、により表
現し、電気的なアドレスと実物観測を一体化して検査す
るメモリＬＳＩ検査装置において、 セル論理アドレス記憶部と、 セル物理アドレス記憶部と、 前記セル論理アドレスから前記セル物理アドレスへの変
換又は前記セル物理アドレスから前記セル論理アドレス
への変換を行うアドレス変換部と、 セルブロックエッジ座標入力部と、 セルブロックエッジ座標記憶部と、 観測箇所を座標として記憶する観測座標記憶部と、 前記観測座標記憶部における座標の箇所を観測する観測
部と、 物理アドレスサイズ記憶部と、 前記セルブロックエッジ座標とセルブロックの物理アド
レスサイズから、セルブロック中を物理アドレスサイズ
で等分した大きさのセルユニットを物理アドレス個数分
カウントした箇所の座標を演算し、これを前記観測座標
記憶部に記憶させると共に、前記観測座標記憶部の観測
座標から対応するセル物理アドレスを算出して前記セル
物理アドレス記憶部に記憶させる演算部と、 電気的不良アドレスの一覧と、外観の欠陥箇所の一覧と
を生成して、相互の対応箇所を抽出する手段と、 複数の電気的不良アドレスのうち、連続するアドレスを
大きさを有する１つの電気的不良として、外観の欠陥箇
所と対応させる手段と、 を有することを特徴とするメモリＬＳＩ検査装置。 - 【請求項５】 前記電気的不良アドレスと前記外観の欠
陥とが重なっているか否かを判断するときに、重なりマ
ージンを設定することを特徴とする請求項２乃至４のい
ずれか１項に記載のメモリＬＳＩ検査装置。 - 【請求項６】 メモリＬＳＩ上の選択するメモリセル
を、アドレスピンによって決定されるセル論理アドレス
と、メモリセルの実際のチップ上の配列順で表されるセ
ル物理アドレスと、場所を示す寸法の座標と、により表
現し、電気的なアドレスと実物観測を一体化して検査す
るメモリＬＳＩ検査方法において、 セル論理アドレスからセル物理アドレスへの変換又は前
記セル物理アドレスから前記セル論理アドレスへの変換
をアドレス変換部で行う工程と、 セルブロックエッジ座標とセルブロックの物理アドレス
サイズから、セルブロック中を物理アドレスサイズで等
分した大きさのセルユニットを物理アドレス個数分カウ
ントした箇所の座標を演算し、これを観測座標記憶部に
記憶させると共に、前記観測座標記憶部の観測座標から
対応するセル物理アドレスを算出してセル物理アドレス
記憶部に記憶させる工程と、 チップ中のコントラストをスキャンして、コントラスト
の急激な変化点の座標を複数抽出し、前記座標の間隔の
周期性の破れを検出してセルブロックエッジ座標を自動
的に求める工程と、 を有することを特徴とするメモリＬＳＩ検査方法。 - 【請求項７】 メモリＬＳＩ上の選択するメモリセル
を、アドレスピンによって決定されるセル論理アドレス
と、メモリセルの実際のチップ上の配列順で表されるセ
ル物理アドレスと、場所を示す寸法の座標と、により表
現し、電気的なアドレスと実物観測を一体化して検査す
るメモリＬＳＩ検査方法において、 セル論理アドレスからセル物理アドレスへの変換又は前
記セル物理アドレスから前記セル論理アドレスへの変換
をアドレス変換部で行う工程と、 セルブロックエッジ座標とセルブロックの物理アドレス
サイズから、セルブロック中を物理アドレスサイズで等
分した大きさのセルユニットを物理アドレス個数分カウ
ントした箇所の座標を演算し、これを観測座標記憶部に
記憶させると共に、前記観測座標記憶部の観測座標から
対応するセル物理アドレスを算出してセル物理アドレス
記憶部に記憶させる工程と、 電気的不良アドレスの一覧と、外観の欠陥箇所の一覧と
を生成して、相互の対応箇所を抽出する工程と、 を有することを特徴とするメモリＬＳＩ検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05113498A JP3237601B2 (ja) | 1998-03-03 | 1998-03-03 | メモリｌｓｉ検査装置及びメモリｌｓｉ検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05113498A JP3237601B2 (ja) | 1998-03-03 | 1998-03-03 | メモリｌｓｉ検査装置及びメモリｌｓｉ検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11251389A JPH11251389A (ja) | 1999-09-17 |
| JP3237601B2 true JP3237601B2 (ja) | 2001-12-10 |
Family
ID=12878357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05113498A Expired - Fee Related JP3237601B2 (ja) | 1998-03-03 | 1998-03-03 | メモリｌｓｉ検査装置及びメモリｌｓｉ検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237601B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305223A (ja) | 2001-04-05 | 2002-10-18 | Toshiba Corp | 半導体装置における座標変換システム、及び座標変換プログラム |
| JP5088093B2 (ja) * | 2007-10-31 | 2012-12-05 | 富士通セミコンダクター株式会社 | 不良ビットマップデータの圧縮方法、不良ビットマップ表示方法、及び、不良ビットマップ表示装置 |
-
1998
- 1998-03-03 JP JP05113498A patent/JP3237601B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11251389A (ja) | 1999-09-17 |
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