JP3242265B2 - 液晶駆動装置 - Google Patents
液晶駆動装置Info
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- JP3242265B2 JP3242265B2 JP21242694A JP21242694A JP3242265B2 JP 3242265 B2 JP3242265 B2 JP 3242265B2 JP 21242694 A JP21242694 A JP 21242694A JP 21242694 A JP21242694 A JP 21242694A JP 3242265 B2 JP3242265 B2 JP 3242265B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ内蔵デューティ
液晶駆動装置の階調表現に関するものである。
液晶駆動装置の階調表現に関するものである。
【０００２】
【従来の技術】ＲＡＭ内蔵液晶ドライバにおいて、パル
ス幅変調を行うには公開技報（９３ー２０６２３）に示
されているように次のような方法がある。
ス幅変調を行うには公開技報（９３ー２０６２３）に示
されているように次のような方法がある。
【０００３】図６にＲＡＭ内蔵液晶ドライバで２n階調
のパルス幅変調を実現する例を示す。
のパルス幅変調を実現する例を示す。
【０００４】図の液晶駆動装置は、ｎビットの階調デー
タ（Ｄ１〜Ｄｎ）を書き込めるｎビットのＲＡＭセル２
１、各出力毎ｎビットＲＡＭセルに書き込まれた階調デ
ータを水平同期信号（ＬＰ）によりラッチするｎビット
ラッチ２２、ｎビットラッチ２２へ記憶されたｎビット
データをデコードするｎ→２nデコーダ２３、予め階調
表示用に発生させている２n種類の階調表示用クロック
（ＣＰ１〜ＣＰ２n）から１クロックを選択する２n→１
セレクタ２４、及び、選択された階調表示用クロックに
基づいて、液晶駆動信号（Ｙ１〜Ｙｍ）を出力する液晶
駆動出力回路２５から構成されている。
タ（Ｄ１〜Ｄｎ）を書き込めるｎビットのＲＡＭセル２
１、各出力毎ｎビットＲＡＭセルに書き込まれた階調デ
ータを水平同期信号（ＬＰ）によりラッチするｎビット
ラッチ２２、ｎビットラッチ２２へ記憶されたｎビット
データをデコードするｎ→２nデコーダ２３、予め階調
表示用に発生させている２n種類の階調表示用クロック
（ＣＰ１〜ＣＰ２n）から１クロックを選択する２n→１
セレクタ２４、及び、選択された階調表示用クロックに
基づいて、液晶駆動信号（Ｙ１〜Ｙｍ）を出力する液晶
駆動出力回路２５から構成されている。
【０００５】上記構成の液晶駆動回路は次のように動作
する。
する。
【０００６】外部から入力されたｎビット階調データが
各出力毎に配置されたｎビットＲＡＭセル２１に書き込
まれたとする。各出力毎ｎビットＲＡＭセルに書き込ま
れたデータは、水平同期信号（ＬＰ）に同期して一斉に
ｎビットラッチ２２へ転送される。このｎビットラッチ
２２へ転送されたｎビットデータをｎ→２nデコーダ２
３がデコードし、このデコードされた値に基づき、２n
→１セレクタ２４が、予め階調表示用に発生させている
２n種類の階調表示用クロック（ＣＰ１〜ＣＰ２n）から
１クロックを選択する。最後に、選択された階調表示用
クロックに基づいて、液晶駆動出力回路２５から液晶駆
動信号（Ｙ１〜Ｙｍ）を出力する。
各出力毎に配置されたｎビットＲＡＭセル２１に書き込
まれたとする。各出力毎ｎビットＲＡＭセルに書き込ま
れたデータは、水平同期信号（ＬＰ）に同期して一斉に
ｎビットラッチ２２へ転送される。このｎビットラッチ
２２へ転送されたｎビットデータをｎ→２nデコーダ２
３がデコードし、このデコードされた値に基づき、２n
→１セレクタ２４が、予め階調表示用に発生させている
２n種類の階調表示用クロック（ＣＰ１〜ＣＰ２n）から
１クロックを選択する。最後に、選択された階調表示用
クロックに基づいて、液晶駆動出力回路２５から液晶駆
動信号（Ｙ１〜Ｙｍ）を出力する。
【０００７】図７に２3＝８階調の場合のタイミングチ
ャートを示す。
ャートを示す。
【０００８】各出力毎３ビットＲＡＭセルに次のように
データが書き込まれたとする。液晶駆動出力Ｙ１に対応
する３ビットＲＡＭセルに（Ｄ１，Ｄ２，Ｄ３）＝
（０，０，０）、Ｙ２に対応するＲＡＭセルに（Ｄ１，
Ｄ２，Ｄ３）＝（０，０，１）、Ｙ８に対応するＲＡＭ
セルに（Ｄ１，Ｄ２，Ｄ３）＝（１，１，１）のように
階調データが書き込まれたとする。
データが書き込まれたとする。液晶駆動出力Ｙ１に対応
する３ビットＲＡＭセルに（Ｄ１，Ｄ２，Ｄ３）＝
（０，０，０）、Ｙ２に対応するＲＡＭセルに（Ｄ１，
Ｄ２，Ｄ３）＝（０，０，１）、Ｙ８に対応するＲＡＭ
セルに（Ｄ１，Ｄ２，Ｄ３）＝（１，１，１）のように
階調データが書き込まれたとする。
【０００９】各出力毎３ビットＲＡＭセルに書き込まれ
たデータ（Ｄ１，Ｄ２，Ｄ３）は、水平同期信号（Ｌ
Ｐ）の立ち上がりで３ビットラッチ回路にて転送され、
立ち下がりでラッチされる。この３ビットデータは、３
ビットラッチ回路に転送された時点で３→２3デコーダ
に送られ、デコードされて、あらかじめ発生させている
２3＝８種類の階調表示用クロック（ＣＰ１〜ＣＰ８）
から１クロックのみを２3→１セレクタにより選択す
る。
たデータ（Ｄ１，Ｄ２，Ｄ３）は、水平同期信号（Ｌ
Ｐ）の立ち上がりで３ビットラッチ回路にて転送され、
立ち下がりでラッチされる。この３ビットデータは、３
ビットラッチ回路に転送された時点で３→２3デコーダ
に送られ、デコードされて、あらかじめ発生させている
２3＝８種類の階調表示用クロック（ＣＰ１〜ＣＰ８）
から１クロックのみを２3→１セレクタにより選択す
る。
【００１０】図７のように、Ｙ１に対応する３ビットＲ
ＡＭセルに階調データ（Ｄ１，Ｄ２，Ｄ３）＝（０，
０，０）が書き込まれているので、階調表示用クロック
ＣＰ１，Ｙ５に対応する３ビットＲＡＭセルには（１，
０，１），Ｙ８に対応するＲＡＭセルには（１，１，
１）が書き込まれているので、それぞれ、ＣＰ６，ＣＰ
８のように階調表示用クロックを選択する。
ＡＭセルに階調データ（Ｄ１，Ｄ２，Ｄ３）＝（０，
０，０）が書き込まれているので、階調表示用クロック
ＣＰ１，Ｙ５に対応する３ビットＲＡＭセルには（１，
０，１），Ｙ８に対応するＲＡＭセルには（１，１，
１）が書き込まれているので、それぞれ、ＣＰ６，ＣＰ
８のように階調表示用クロックを選択する。
【００１１】最後に、選択された階調表示用クロックに
基づき、液晶駆動出力回路から液晶駆動信号を図７のよ
うに出力する。
基づき、液晶駆動出力回路から液晶駆動信号を図７のよ
うに出力する。
【００１２】
【発明が解決しようとする課題】従来のＲＡＭ内蔵デュ
ーテイ液晶ドライバにおいてパルス幅変調を行うには、
次のような課題がある。
ーテイ液晶ドライバにおいてパルス幅変調を行うには、
次のような課題がある。
【００１３】多階調を実現しようとすると、ＲＡＭセ
ル、ロジック回路（ラッチ、デコーダ、セレクタ）は増
大し、階調基本クロックのラインも増えるので、チップ
サイズが大きくなってしまう。また、素子数が増加する
ため低消費電力化、パネルセット小型化には不利であ
る。
ル、ロジック回路（ラッチ、デコーダ、セレクタ）は増
大し、階調基本クロックのラインも増えるので、チップ
サイズが大きくなってしまう。また、素子数が増加する
ため低消費電力化、パネルセット小型化には不利であ
る。
【００１４】
【課題を解決するための手段】一画素当たりｎビットの
ＲＡＭセルを持たせ、ｎビットのうち、（ｎ−１）ビッ
トのデータにより、階調をもつ２(n-1)本の階調基本ク
ロックから１クロックを選択し、２(n-1)階調を表現す
る。さらに、残る１ビットのデータにより、セレクトさ
れたクロックのパルス幅を、立上りから所定パルス幅分
論理的に間引くかどうか決定し、２n階調のパルス幅変
調を実現することを特徴とする。
ＲＡＭセルを持たせ、ｎビットのうち、（ｎ−１）ビッ
トのデータにより、階調をもつ２(n-1)本の階調基本ク
ロックから１クロックを選択し、２(n-1)階調を表現す
る。さらに、残る１ビットのデータにより、セレクトさ
れたクロックのパルス幅を、立上りから所定パルス幅分
論理的に間引くかどうか決定し、２n階調のパルス幅変
調を実現することを特徴とする。
【００１５】
【作用】本発明によれば、階調表示用クロック本数が従
来（２n本）の半分（２(n-1)本）に削減することができ
るので、階調表示用クロックの引き回しが大きく減少す
る。
来（２n本）の半分（２(n-1)本）に削減することができ
るので、階調表示用クロックの引き回しが大きく減少す
る。
【００１６】また、本発明のために追加する回路数増加
よりも、ラッチ回路１ビット分、デコーダ回路の１ビッ
ト分及びセレクタ回路２ビット分減少する割合の方がは
るかに大きいので、素子数が減少する。
よりも、ラッチ回路１ビット分、デコーダ回路の１ビッ
ト分及びセレクタ回路２ビット分減少する割合の方がは
るかに大きいので、素子数が減少する。
【００１７】
【実施例】ＲＡＭ内蔵デューティ液晶ドライバにおい
て、本発明を採用した２ｎ階調パルス幅変調を実現する
例を図１に示す。
て、本発明を採用した２ｎ階調パルス幅変調を実現する
例を図１に示す。
【００１８】図の液晶駆動回路は、ｎビットの階調デー
タ（Ｄ１〜Ｄｎ）を書き込めるｎビットのＲＡＭセル
１、各出力毎ｎビットＲＡＭセルに書き込まれた階調デ
ータのうち最下位ビットＤｎを除く《Ｄ１〜Ｄ（ｎ−
１）》を水平同期信号（ＬＰ）によりラッチする（ｎ−
１）ビットラッチ２、（ｎ−１）ビットラッチ２へ記憶
された（ｎ−１）ビットデータをデコードする（ｎ−
１）→２(n-1)デコーダ３、予め階調表示用に発生させ
ている２(n-1)種類の階調表示用クロック《ＣＫ１〜Ｃ
Ｋ２(n-1)》から１クロックを選択する２(n-1)→１セレ
クタ４（ここでの階調表示用クロックは、ＣＫ１のクロ
ックパルス幅を１とすると、ＣＫ２のパルス幅はＣＫ１
の３倍、ＣＫ３はＣＫ１の５倍のように奇数倍にしてお
く）、及び、ｎビットＲＡＭセルに書き込まれた最下位
ビットＤｎのデータをインバートするインバータ回路
５、階調表示用クロックＣＫ１をインバートするインバ
ータ回路６、２(n-1)→１セレクタ４により選択された
階調表示用クロックと階調表示用クロックＣＫ１のイン
バート信号の論理積をとるアンド回路７、ＲＡＭセル最
下位ビットＤｎのデータによりオン，オフするアナログ
スイッチ８、９、そして最終的に液晶駆動信号を出力す
る液晶出力回路１０から構成されている。
タ（Ｄ１〜Ｄｎ）を書き込めるｎビットのＲＡＭセル
１、各出力毎ｎビットＲＡＭセルに書き込まれた階調デ
ータのうち最下位ビットＤｎを除く《Ｄ１〜Ｄ（ｎ−
１）》を水平同期信号（ＬＰ）によりラッチする（ｎ−
１）ビットラッチ２、（ｎ−１）ビットラッチ２へ記憶
された（ｎ−１）ビットデータをデコードする（ｎ−
１）→２(n-1)デコーダ３、予め階調表示用に発生させ
ている２(n-1)種類の階調表示用クロック《ＣＫ１〜Ｃ
Ｋ２(n-1)》から１クロックを選択する２(n-1)→１セレ
クタ４（ここでの階調表示用クロックは、ＣＫ１のクロ
ックパルス幅を１とすると、ＣＫ２のパルス幅はＣＫ１
の３倍、ＣＫ３はＣＫ１の５倍のように奇数倍にしてお
く）、及び、ｎビットＲＡＭセルに書き込まれた最下位
ビットＤｎのデータをインバートするインバータ回路
５、階調表示用クロックＣＫ１をインバートするインバ
ータ回路６、２(n-1)→１セレクタ４により選択された
階調表示用クロックと階調表示用クロックＣＫ１のイン
バート信号の論理積をとるアンド回路７、ＲＡＭセル最
下位ビットＤｎのデータによりオン，オフするアナログ
スイッチ８、９、そして最終的に液晶駆動信号を出力す
る液晶出力回路１０から構成されている。
【００１９】上記構成の液晶駆動回路は次のように動作
する。
する。
【００２０】外部から入力されたｎビット階調データが
各出力毎に配置されたｎビットＲＡＭセル１に書き込ま
れたとする。各出力毎ｎビットＲＡＭセルに書き込まれ
たデータのうち最下位ビットＤｎを除く《Ｄ１〜Ｄ（ｎ
−１）》のデータは、水平同期信号（ＬＰ）に同期して
一斉に（ｎ−１）ビットラツチ２へ転送される。この
（ｎ−１）ビットラツチ２へ転送された（ｎ−１）ビッ
トデータを（ｎ−１）→２(n-1)デコーダ３がデコード
し、このデコードされた値に基づき、２(n-1)→１セレ
クタ４が、予めパルス幅奇数倍（１、３、５・・・）で
階調表示用に発生させている２(n-1)種類の階調表示用
クロック《ＣＫ１〜ＣＫ２(n-1)》から１クロックを選
択する。従って、信号ラインＡには、ｎビットＲＡＭセ
ルに書き込まれた階調データの最下位ビットＤｎを除く
《Ｄ１〜Ｄ（ｎ−１）》の値により、２(n-1)種類の階
調表示用クロックから１クロックが、２(n-1)→１セレ
クタ４より出力される。
各出力毎に配置されたｎビットＲＡＭセル１に書き込ま
れたとする。各出力毎ｎビットＲＡＭセルに書き込まれ
たデータのうち最下位ビットＤｎを除く《Ｄ１〜Ｄ（ｎ
−１）》のデータは、水平同期信号（ＬＰ）に同期して
一斉に（ｎ−１）ビットラツチ２へ転送される。この
（ｎ−１）ビットラツチ２へ転送された（ｎ−１）ビッ
トデータを（ｎ−１）→２(n-1)デコーダ３がデコード
し、このデコードされた値に基づき、２(n-1)→１セレ
クタ４が、予めパルス幅奇数倍（１、３、５・・・）で
階調表示用に発生させている２(n-1)種類の階調表示用
クロック《ＣＫ１〜ＣＫ２(n-1)》から１クロックを選
択する。従って、信号ラインＡには、ｎビットＲＡＭセ
ルに書き込まれた階調データの最下位ビットＤｎを除く
《Ｄ１〜Ｄ（ｎ−１）》の値により、２(n-1)種類の階
調表示用クロックから１クロックが、２(n-1)→１セレ
クタ４より出力される。
【００２１】また、アンド回路７によって、パルス幅１
の階調表示用クロックＣＫ１をインバータ回路６により
反転した信号とＡ信号の論理積がとられ、信号ラインＢ
にはＡ信号の１パルス幅分間引いた信号が出力されるこ
とになる。すなわち、ＲＡＭセル１に書き込まれた《Ｄ
１〜Ｄ（ｎ−１）》の階調データにより、階調表示用ク
ロック《ＣＫ１〜ＣＫ２(n-1)》から１パルス幅分間引
いた２(n-1)種類のパルス幅偶数倍（０、２、４、６・
・）信号のうち１クロックが、アンド回路７より出力さ
れる。
の階調表示用クロックＣＫ１をインバータ回路６により
反転した信号とＡ信号の論理積がとられ、信号ラインＢ
にはＡ信号の１パルス幅分間引いた信号が出力されるこ
とになる。すなわち、ＲＡＭセル１に書き込まれた《Ｄ
１〜Ｄ（ｎ−１）》の階調データにより、階調表示用ク
ロック《ＣＫ１〜ＣＫ２(n-1)》から１パルス幅分間引
いた２(n-1)種類のパルス幅偶数倍（０、２、４、６・
・）信号のうち１クロックが、アンド回路７より出力さ
れる。
【００２２】次に、液晶駆動出力回路１０に入る信号
は、ｎビットＲＡＭセルに書き込まれた階調データの最
下位ビットＤｎのデータにより制御される。Ｄｎのデー
タが“Ｌ”のときは、アナログスイッチ８がオフ、アナ
ログスイッチ９がオンして、Ｂ信号が液晶駆動出力回路
１０に入力される。Ｄｎデータが“Ｈ”のときは、アナ
ログスイッチ８がオン、アナログスイッチ９がオフし
て、Ａ信号が液晶駆動出力回路１０に入力される。
は、ｎビットＲＡＭセルに書き込まれた階調データの最
下位ビットＤｎのデータにより制御される。Ｄｎのデー
タが“Ｌ”のときは、アナログスイッチ８がオフ、アナ
ログスイッチ９がオンして、Ｂ信号が液晶駆動出力回路
１０に入力される。Ｄｎデータが“Ｈ”のときは、アナ
ログスイッチ８がオン、アナログスイッチ９がオフし
て、Ａ信号が液晶駆動出力回路１０に入力される。
【００２３】最後に、液晶駆動出力回路１０に入るＡ信
号またはＢ信号に基づき、液晶駆動出力回路１０から液
晶駆動信号（Ｙ１〜Ｙｍ）が出力される。
号またはＢ信号に基づき、液晶駆動出力回路１０から液
晶駆動信号（Ｙ１〜Ｙｍ）が出力される。
【００２４】図２に２3＝８階調の場合のタイミングチ
ャートを示す。
ャートを示す。
【００２５】各出力毎３ビットＲＡＭセルに次のように
階調データが書き込まれたとする。液晶駆動出力Ｙ１に
対応する３ビットＲＡＭセルに（Ｄ１，Ｄ２，Ｄ３）＝
（０，０，０）、Ｙ２に対応するＲＡＭセルに（Ｄ１，
Ｄ２，Ｄ３）＝（０，０，１）、Ｙ８に対応するＲＡＭ
セルに（Ｄ１，Ｄ２，Ｄ３）＝（１，１，１）のように
階調データが書き込まれたとする。
階調データが書き込まれたとする。液晶駆動出力Ｙ１に
対応する３ビットＲＡＭセルに（Ｄ１，Ｄ２，Ｄ３）＝
（０，０，０）、Ｙ２に対応するＲＡＭセルに（Ｄ１，
Ｄ２，Ｄ３）＝（０，０，１）、Ｙ８に対応するＲＡＭ
セルに（Ｄ１，Ｄ２，Ｄ３）＝（１，１，１）のように
階調データが書き込まれたとする。
【００２６】各出力毎３ビットＲＡＭセルに書き込まれ
たデータのうち（Ｄ１，Ｄ２）は、水平同期信号（Ｌ
Ｐ）の立ち上がりで２ビットラッチ回路に転送され、立
ち下がりでラッチされる。この（Ｄ１，Ｄ２）のデータ
は、２ビットラッチ回路に転送された時点で２→２2デ
コーダに送られ、デコードされて、あらかじめ発生させ
ている２2種類のパルス幅（１、３、５、７）の階調表
示用クロック（ＣＫ１〜ＣＫ４）から１クロックのみを
２2→１セレクタにより選択する。
たデータのうち（Ｄ１，Ｄ２）は、水平同期信号（Ｌ
Ｐ）の立ち上がりで２ビットラッチ回路に転送され、立
ち下がりでラッチされる。この（Ｄ１，Ｄ２）のデータ
は、２ビットラッチ回路に転送された時点で２→２2デ
コーダに送られ、デコードされて、あらかじめ発生させ
ている２2種類のパルス幅（１、３、５、７）の階調表
示用クロック（ＣＫ１〜ＣＫ４）から１クロックのみを
２2→１セレクタにより選択する。
【００２７】また、パルス幅１の階調表示用クロックＣ
Ｋ１の反転信号とＡ信号の論理積をとることによりＲＡ
Ｍセル２ビットにより選択されたＡ信号を１パルス幅分
間引いた階調表示用クロックが作成され、Ｂに出力され
る。すなわち、Ｂ信号には、ＲＡＭセルデータ（Ｄ１，
Ｄ２）により図２のような（ＣＫ’〜ＣＫ４’）の４階
調分に相当する階調表示用クロックのうち１つが出力さ
れる。例えば、（Ｄ１，Ｄ２）＝（１，０）であればＡ
信号はＣＫ３（パルス幅５）、Ｂ信号にはＣＫ１（パル
ス幅１）の反転信号とＣＫ３（パルス幅５）の論理積が
とられ（パルス幅４）のＣＫ３’となる。
Ｋ１の反転信号とＡ信号の論理積をとることによりＲＡ
Ｍセル２ビットにより選択されたＡ信号を１パルス幅分
間引いた階調表示用クロックが作成され、Ｂに出力され
る。すなわち、Ｂ信号には、ＲＡＭセルデータ（Ｄ１，
Ｄ２）により図２のような（ＣＫ’〜ＣＫ４’）の４階
調分に相当する階調表示用クロックのうち１つが出力さ
れる。例えば、（Ｄ１，Ｄ２）＝（１，０）であればＡ
信号はＣＫ３（パルス幅５）、Ｂ信号にはＣＫ１（パル
ス幅１）の反転信号とＣＫ３（パルス幅５）の論理積が
とられ（パルス幅４）のＣＫ３’となる。
【００２８】最後に、３ビットＲＡＭセルの最下位ビッ
ト（Ｄ３）に書き込まれたデータによりＡ、Ｂ信号のど
ちらかが液晶駆動出力回路に入り、図２のような液晶駆
動出力信号が出力される。
ト（Ｄ３）に書き込まれたデータによりＡ、Ｂ信号のど
ちらかが液晶駆動出力回路に入り、図２のような液晶駆
動出力信号が出力される。
【００２９】このように、予め形成する階調表示用クロ
ック本数を削減し、さらに、ラッチ、デコーダ、及びセ
レクタ回路を減らした上で、ＲＡＭのデータの違いによ
り液晶駆動出力回路に入る信号のパルス幅を変化させ階
調制御が行える。すなわち、液晶パネル各ドットに加わ
る液晶駆動電圧の実効値がＲＡＭデータの違いにより変
化するので階調表示が実現できる。
ック本数を削減し、さらに、ラッチ、デコーダ、及びセ
レクタ回路を減らした上で、ＲＡＭのデータの違いによ
り液晶駆動出力回路に入る信号のパルス幅を変化させ階
調制御が行える。すなわち、液晶パネル各ドットに加わ
る液晶駆動電圧の実効値がＲＡＭデータの違いにより変
化するので階調表示が実現できる。
【００３０】この実施回路例は一例であり、アナログス
イッチ８，９をクロックドバッファにしたり、または、
図３、４、５のような回路構成をとっても同様の効果が
得られることは明らかである。
イッチ８，９をクロックドバッファにしたり、または、
図３、４、５のような回路構成をとっても同様の効果が
得られることは明らかである。
【００３１】図３に於いて、１１はインバータ回路、１
２はナンド回路、１３，１４はクロックドインバータ回
路である。また、図４に於いて、１５はインバータ回
路、１６はノア回路、さらに、図５に於いて、１７はイ
ンバータ回路、１８はオア回路、１９，２０はクロック
ドインバータ回路である。
２はナンド回路、１３，１４はクロックドインバータ回
路である。また、図４に於いて、１５はインバータ回
路、１６はノア回路、さらに、図５に於いて、１７はイ
ンバータ回路、１８はオア回路、１９，２０はクロック
ドインバータ回路である。
【００３２】
【発明の効果】従来、ＲＡＭ内蔵液晶ドライバにおいて
２n階調を実現しようとすると、２n本の階調表示用クロ
ックを形成する必要があったが、本発明により、階調表
示用クロック本数が半分の２(n-1)本に削減できる。ま
た、ラッチ、デコーダ、及びセレクタ回路が減少するの
で、チップサイズの増大をおさえることができる。
２n階調を実現しようとすると、２n本の階調表示用クロ
ックを形成する必要があったが、本発明により、階調表
示用クロック本数が半分の２(n-1)本に削減できる。ま
た、ラッチ、デコーダ、及びセレクタ回路が減少するの
で、チップサイズの増大をおさえることができる。
【００３３】また、素子数が従来より減少するので、低
消費電力化およびパネルセット小型化に有効的である。
消費電力化およびパネルセット小型化に有効的である。
【図１】本発明の一実施例の回路構成図である。
【図２】本発明における８階調表示のタイミングチャー
トである。
トである。
【図３】本発明の他の実施例の回路構成図である。
【図４】本発明のさらに他の実施例の回路構成図であ
る。
る。
【図５】本発明のさらに他の実施例の回路構成図であ
る。
る。
【図６】従来の液晶駆動装置の回路構成図である。
【図７】従来例における８階調表示のタイミングチャー
トである。
トである。
１ ｎビットＲＡＭセル ２ （ｎ−１）ビットラッチ ３ （ｎ−１）→２(n-1)デコーダ ４ ２(n-1)→１セレクタ ５，６ インバータ回路 ７ アンド回路 ８，９ アナログスイッチ １０ 液晶駆動出力回路 １１ インバータ回路 １２ ナンド回路 １３，１４ クロックドインバータ回路 １５ インバータ回路 １６ ノア回路 １７ インバータ回路 １８ オア回路 １９，２０ クロックドインバータ回路
Claims (1)
- 【請求項１】 ＲＡＭ内蔵デューティ液晶駆動装置に於
いて、一画素あたりｎビットのＲＡＭセルをもたせ、ｎ
ビットの内、（ｎ−１）ビットのデータをデコードし
て、階調をもつ２(n-1)個の階調基本クロックから１ク
ロックを選択すると共に、残る１ビットのデータによ
り、上記選択クロックのパルス幅を、立上りから所定パ
ルス幅分、論理的に間引くか否かを決定し、２n階調の
パルス幅変調駆動を行うことを特徴とする液晶駆動装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21242694A JP3242265B2 (ja) | 1994-09-06 | 1994-09-06 | 液晶駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21242694A JP3242265B2 (ja) | 1994-09-06 | 1994-09-06 | 液晶駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0876719A JPH0876719A (ja) | 1996-03-22 |
| JP3242265B2 true JP3242265B2 (ja) | 2001-12-25 |
Family
ID=16622402
Family Applications (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4030471B2 (ja) * | 2003-06-06 | 2008-01-09 | 日本テキサス・インスツルメンツ株式会社 | パルス信号生成回路 |
-
1994
- 1994-09-06 JP JP21242694A patent/JP3242265B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0876719A (ja) | 1996-03-22 |
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