JPH05102882A - 冗長系選択回路 - Google Patents
冗長系選択回路Info
- Publication number
- JPH05102882A JPH05102882A JP25922391A JP25922391A JPH05102882A JP H05102882 A JPH05102882 A JP H05102882A JP 25922391 A JP25922391 A JP 25922391A JP 25922391 A JP25922391 A JP 25922391A JP H05102882 A JPH05102882 A JP H05102882A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- holding
- input
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】
【目的】 比較的近距離に設置された伝送機器間の冗長
系選択回路において、信号誤りを発生させずに系切替を
行う機能を、比較的簡単かつ経済的に供給することを目
的とする。 【構成】 ２伝送路の切替を行う２−１選択回路１８に
対する系選択制御信号Ｓを保持回路１５によって保持／
非保持を行い、選択回路１８に入力する。保持回路１５
の保持／非保持の選択は、２伝送路からの入力信号Ａ，
Ｂを比較器４で比較しその結果で行う。即ち、これら両
入力信号Ａ，Ｂが等しければ系選択制御信号Ｓを非保持
とし、そうでなければ系選択制御信号Ｓを保持とするこ
とにより、系選択制御信号Ｓ−１によって選択制御を行
う。また、比較器１４と保持回路１５での動作遅延時間
を相殺するために、２伝送路の入力信号Ａ，Ｂを遅延さ
せて２−１選択回路１８へ入力させる遅延バッファ１
６，１７を備えている。
系選択回路において、信号誤りを発生させずに系切替を
行う機能を、比較的簡単かつ経済的に供給することを目
的とする。 【構成】 ２伝送路の切替を行う２−１選択回路１８に
対する系選択制御信号Ｓを保持回路１５によって保持／
非保持を行い、選択回路１８に入力する。保持回路１５
の保持／非保持の選択は、２伝送路からの入力信号Ａ，
Ｂを比較器４で比較しその結果で行う。即ち、これら両
入力信号Ａ，Ｂが等しければ系選択制御信号Ｓを非保持
とし、そうでなければ系選択制御信号Ｓを保持とするこ
とにより、系選択制御信号Ｓ−１によって選択制御を行
う。また、比較器１４と保持回路１５での動作遅延時間
を相殺するために、２伝送路の入力信号Ａ，Ｂを遅延さ
せて２−１選択回路１８へ入力させる遅延バッファ１
６，１７を備えている。
Description
【０００１】
【産業上の利用分野】本発明は、冗長系選択回路に関
し、特に比較的近距離に設置された伝送機器間において
系切替を行う冗長系選択回路に関する。
し、特に比較的近距離に設置された伝送機器間において
系切替を行う冗長系選択回路に関する。
【０００２】
【従来の技術】従来の伝送装置における冗長系選択回路
は、単に２−１選択回路を使用して伝送路Ａ及び伝送路
Ｂからの入力信号を系選択信号によって単純に切替を行
っていた。
は、単に２−１選択回路を使用して伝送路Ａ及び伝送路
Ｂからの入力信号を系選択信号によって単純に切替を行
っていた。
【０００３】２−１選択回路は通常知られている回路を
用いると切替時にその回路構成上瞬断が発生する。切替
時の瞬断は信号誤りの要因となるため、無瞬断切替が可
能な２−１選択回路（例えば、特開平２−２２４４１
３）が提案されており、従来においてはこのような回路
を使用して切替時の誤りを防ぐ方法もあった。この従来
の冗長系選択回路図を図３に示す。伝送路Ａ，Ｂの入力
信号は端子１，２からそれぞれ伝送路Ａ，Ｂを介して２
−１セレクタ８に入力される一方、端子３から２−１セ
レクタ８の選択端子８ａに入力された系選択制御信号Ｓ
によって伝送路Ａ，Ｂのどちらか一方が選択される。
用いると切替時にその回路構成上瞬断が発生する。切替
時の瞬断は信号誤りの要因となるため、無瞬断切替が可
能な２−１選択回路（例えば、特開平２−２２４４１
３）が提案されており、従来においてはこのような回路
を使用して切替時の誤りを防ぐ方法もあった。この従来
の冗長系選択回路図を図３に示す。伝送路Ａ，Ｂの入力
信号は端子１，２からそれぞれ伝送路Ａ，Ｂを介して２
−１セレクタ８に入力される一方、端子３から２−１セ
レクタ８の選択端子８ａに入力された系選択制御信号Ｓ
によって伝送路Ａ，Ｂのどちらか一方が選択される。
【０００４】この従来の回路において、２−１選択回路
として無瞬断切替が可能な回路を採用した場合のタイム
チャートを図４に示す。この従来例のように、伝送路
Ａ，Ｂの間に（ｔ5 −ｔ3 ）の位相差が発生している
時、系選択信号Ｓによる切替がｔ4 のタイミングでなさ
れた場合、冗長系選択回路の出力Ｙは図４に示す通りと
なる。
として無瞬断切替が可能な回路を採用した場合のタイム
チャートを図４に示す。この従来例のように、伝送路
Ａ，Ｂの間に（ｔ5 −ｔ3 ）の位相差が発生している
時、系選択信号Ｓによる切替がｔ4 のタイミングでなさ
れた場合、冗長系選択回路の出力Ｙは図４に示す通りと
なる。
【０００５】
【発明が解決しようとする課題】しかしながら、この出
力結果は後述するように信号誤りの原因となる。これを
防ぐためエラスティックストア等を用いて位相合わせを
行うこともできるが、このような従来技術の場合、回路
周辺が複雑になりがちであるという欠点を持っている。
力結果は後述するように信号誤りの原因となる。これを
防ぐためエラスティックストア等を用いて位相合わせを
行うこともできるが、このような従来技術の場合、回路
周辺が複雑になりがちであるという欠点を持っている。
【０００６】２−１選択回路で単純に冗長系切替を行う
場合、伝送路Ａと伝送路Ｂの位相差、及び系選択信号Ｓ
による切替のタイミングによっては入力信号列と出力信
号列が異なる可能性があり、切替時の信号誤りを発生さ
せる原因となっていた。すなわち、図４のチイムチャー
トに示すようにｔ4 のタイミングで伝送路Ａから伝送路
Ｂへの切替を行った場合、ｔ3 〜ｔ4 の間は伝送路Ａの
信号（）が出力され、ｔ4 〜ｔ5 の間は伝送路Ｂの信
号（）が出力される。つまり、入力信号列は伝送路
Ａ，Ｂともに「…」となっているのに対して、
出力信号列は「…」となり、信号誤りとな
る。
場合、伝送路Ａと伝送路Ｂの位相差、及び系選択信号Ｓ
による切替のタイミングによっては入力信号列と出力信
号列が異なる可能性があり、切替時の信号誤りを発生さ
せる原因となっていた。すなわち、図４のチイムチャー
トに示すようにｔ4 のタイミングで伝送路Ａから伝送路
Ｂへの切替を行った場合、ｔ3 〜ｔ4 の間は伝送路Ａの
信号（）が出力され、ｔ4 〜ｔ5 の間は伝送路Ｂの信
号（）が出力される。つまり、入力信号列は伝送路
Ａ，Ｂともに「…」となっているのに対して、
出力信号列は「…」となり、信号誤りとな
る。
【０００７】これを防ぐためにエラスティックストアを
用いて位相合わせを行う従来技術では、データ以外に入
力データと同期した書込用クロックと書込用リセットパ
ルス、及び読出用クロックと読出用リセットパルスをエ
ラスティックストアに供給する必要がある。機能的には
２伝送路間の位相差が大きな場合でもエラスティックス
トアの容量範囲内であれば対応できる。
用いて位相合わせを行う従来技術では、データ以外に入
力データと同期した書込用クロックと書込用リセットパ
ルス、及び読出用クロックと読出用リセットパルスをエ
ラスティックストアに供給する必要がある。機能的には
２伝送路間の位相差が大きな場合でもエラスティックス
トアの容量範囲内であれば対応できる。
【０００８】しかしながら、伝送機器が近距離に設置さ
れている場合では、それほど大きな位相差が発生するこ
とは考え難く、実装面においてもコスト面においても高
価になりがちであった。
れている場合では、それほど大きな位相差が発生するこ
とは考え難く、実装面においてもコスト面においても高
価になりがちであった。
【０００９】そこで、本発明の技術的課題は、信号誤り
を発生させずに系切替を行い、簡単な構成低コストの冗
長系選択回路を得ることにある。
を発生させずに系切替を行い、簡単な構成低コストの冗
長系選択回路を得ることにある。
【００１０】
【課題を解決するための手段】本発明によれば、２つの
伝送路を介してそれぞれ伝送される２つの入力信号を受
け、一方の入力信号を選択することを制御する選択制御
信号に応じて一方の入力信号を選択して出力する選択手
段を備えた冗長系選択回路において、前記２つの入力信
号を受け、これら入力信号が同一か否かを比較し、同一
の場合にのみ保持指示信号を出力する比較手段と、該保
持指示信号に応じて前記選択制御信号を保持し、該保持
した信号を前記選択手段へ供給する保持手段とを有する
ことを特徴とする冗長系選択回路が得られる。
伝送路を介してそれぞれ伝送される２つの入力信号を受
け、一方の入力信号を選択することを制御する選択制御
信号に応じて一方の入力信号を選択して出力する選択手
段を備えた冗長系選択回路において、前記２つの入力信
号を受け、これら入力信号が同一か否かを比較し、同一
の場合にのみ保持指示信号を出力する比較手段と、該保
持指示信号に応じて前記選択制御信号を保持し、該保持
した信号を前記選択手段へ供給する保持手段とを有する
ことを特徴とする冗長系選択回路が得られる。
【００１１】
【作用】２つの伝送路からのそれぞれの信号は、比較手
段において比較される。保持手段は、この比較結果によ
って選択制御信号の保持／非保持を行う。
段において比較される。保持手段は、この比較結果によ
って選択制御信号の保持／非保持を行う。
【００１２】
【実施例】次に本発明の一実施例による冗長系選択回路
について図面を参照して説明する。図１は本発明の一実
施例による冗長系選択回路図である。
について図面を参照して説明する。図１は本発明の一実
施例による冗長系選択回路図である。
【００１３】本発明の一実施例による冗長系選択回路
は、２つの伝送路の端子１１，１２を介してそれぞれ伝
送される２つの入力信号Ａ，Ｂを受け、遅延させる遅延
手段として作用する遅延用バッファ１６，１７と、選択
制御信号Ｓに応じて一方の入力信号を選択して出力する
選択手段として作用する２−１セレクタ１８とを備えて
いる。この冗長系選択回路は、更に、２つの入力信号
Ａ，Ｂを受け、これら入力信号Ａ，Ｂが時間ｔの内、あ
る時刻に同一か否かを比較し、同一の場合にのみ保持指
示信号を出力する比較手段として作用する比較器（排他
的ＮＯＲ回路）１４と、この保持指示信号１４−１に応
じて上述した選択制御信号Ｓを保持し、この保持した信
号を選択制御信号Ｓ−１として２−１セレクタ１８の選
択端子１８ａに供給する保持手段として作用するＲＳフ
リップフロップ回路１５ａ、インバータ１５ｂ、及びＮ
ＡＮＤ回路１５ｃから成る保持回路（Ｄフリップフロッ
プ回路）１５とを有する。２つの伝送路の端子１１，１
２には、伝送路Ａ，Ｂの信号が入力され、遅延用バッフ
ァ１６，１７を介して２−１選択回路８に入力される。
遅延用バッファは比較器１４並びに保持回路１５での動
作遅延による影響をなくすためのものであり、２−１選
択回路１８は従来例と同様の働きをするものである。切
替時の信号誤りを防ぐという目的を達成するために２−
１選択回路１８は無瞬断切替可能とする。
は、２つの伝送路の端子１１，１２を介してそれぞれ伝
送される２つの入力信号Ａ，Ｂを受け、遅延させる遅延
手段として作用する遅延用バッファ１６，１７と、選択
制御信号Ｓに応じて一方の入力信号を選択して出力する
選択手段として作用する２−１セレクタ１８とを備えて
いる。この冗長系選択回路は、更に、２つの入力信号
Ａ，Ｂを受け、これら入力信号Ａ，Ｂが時間ｔの内、あ
る時刻に同一か否かを比較し、同一の場合にのみ保持指
示信号を出力する比較手段として作用する比較器（排他
的ＮＯＲ回路）１４と、この保持指示信号１４−１に応
じて上述した選択制御信号Ｓを保持し、この保持した信
号を選択制御信号Ｓ−１として２−１セレクタ１８の選
択端子１８ａに供給する保持手段として作用するＲＳフ
リップフロップ回路１５ａ、インバータ１５ｂ、及びＮ
ＡＮＤ回路１５ｃから成る保持回路（Ｄフリップフロッ
プ回路）１５とを有する。２つの伝送路の端子１１，１
２には、伝送路Ａ，Ｂの信号が入力され、遅延用バッフ
ァ１６，１７を介して２−１選択回路８に入力される。
遅延用バッファは比較器１４並びに保持回路１５での動
作遅延による影響をなくすためのものであり、２−１選
択回路１８は従来例と同様の働きをするものである。切
替時の信号誤りを防ぐという目的を達成するために２−
１選択回路１８は無瞬断切替可能とする。
【００１４】次に、この冗長系選択回路の動作を説明す
る。両伝送路から入力された信号は比較器１４にて比較
される。比較器１４は両入力が等しい時は“１”を出力
し、異なる場合は“０”を出力する。保持回路１５は比
較器１４からの入力が“１”の時には端子１３からの系
選択制御信号Ｓを非保持で出力し、逆に比較器１４から
の入力が“０”の時には出力を保持する。この保持回路
１５の出力を系選択制御信号Ｓ−１として２−１選択回
路１８の選択端子１８ａに入力する構成となっているた
め、伝送路Ａ，Ｂが等しい場合には系切替が可能となる
が、そうでない場合には切替を行わない。
る。両伝送路から入力された信号は比較器１４にて比較
される。比較器１４は両入力が等しい時は“１”を出力
し、異なる場合は“０”を出力する。保持回路１５は比
較器１４からの入力が“１”の時には端子１３からの系
選択制御信号Ｓを非保持で出力し、逆に比較器１４から
の入力が“０”の時には出力を保持する。この保持回路
１５の出力を系選択制御信号Ｓ−１として２−１選択回
路１８の選択端子１８ａに入力する構成となっているた
め、伝送路Ａ，Ｂが等しい場合には系切替が可能となる
が、そうでない場合には切替を行わない。
【００１５】この冗長系選択回路の動作を図２のタイミ
ングチャートで説明する。このタイミングチャートでは
簡単化のため動作遅延を無視しているが、これは動作遅
延を相殺するための遅延バッファ１６，１７が作用して
いるからである。図２において、ｔ1 のタイミングで系
選択制御信号ＳがＬからＨに変化しているが、このタイ
ミングでは伝送路Ａ，Ｂの信号が異なっているため、２
−１選択回路１８に対する系選択制御信号Ｓ−１はＬに
保持され切替は発生しない。その後、ｔ2 のタイミング
で両伝送路の信号が等しくなった時に系選択制御信号Ｓ
−１がＬからＨに変化して前の伝送路Ａを保持していた
のが非保持となり伝送路Ｂに系切替される。このよう
に、系選択制御信号Ｓ−１のＬからＨへの立上りのタイ
ミングで切り替えることにより、出力信号は切替の前後
で値変化しないため、従来例で発生していた信号誤りを
防ぐことができる。
ングチャートで説明する。このタイミングチャートでは
簡単化のため動作遅延を無視しているが、これは動作遅
延を相殺するための遅延バッファ１６，１７が作用して
いるからである。図２において、ｔ1 のタイミングで系
選択制御信号ＳがＬからＨに変化しているが、このタイ
ミングでは伝送路Ａ，Ｂの信号が異なっているため、２
−１選択回路１８に対する系選択制御信号Ｓ−１はＬに
保持され切替は発生しない。その後、ｔ2 のタイミング
で両伝送路の信号が等しくなった時に系選択制御信号Ｓ
−１がＬからＨに変化して前の伝送路Ａを保持していた
のが非保持となり伝送路Ｂに系切替される。このよう
に、系選択制御信号Ｓ−１のＬからＨへの立上りのタイ
ミングで切り替えることにより、出力信号は切替の前後
で値変化しないため、従来例で発生していた信号誤りを
防ぐことができる。
【００１６】
【発明の効果】以上説明したように本発明によれば、２
伝送路間の信号比較を行い、両信号が等しい場合のみ系
選択回路の切替制御が可能であるため、２伝送路間の位
相差が最大でも１クロック幅以内に収まる程度の近距離
に設置された伝送機器間において、切替時に信号誤りの
ない冗長系選択機能を比較的簡単でかつ経済的にできる
という効果を有する。
伝送路間の信号比較を行い、両信号が等しい場合のみ系
選択回路の切替制御が可能であるため、２伝送路間の位
相差が最大でも１クロック幅以内に収まる程度の近距離
に設置された伝送機器間において、切替時に信号誤りの
ない冗長系選択機能を比較的簡単でかつ経済的にできる
という効果を有する。
【図１】本発明の一実施例による冗長系選択回路図であ
る。
る。
【図２】図１の本発明の回路によるタイミングチャート
である。
である。
【図３】従来の冗長系選択回路図である。
【図４】図３の従来の回路によるタイミングチャートで
ある。
ある。
１，１１ 伝送路Ａの入力端子 ２，１２ 伝送路Ｂの入力端子 ３，１３ 系選択制御信号Ｓの入力端子 ８，１８ ２−１選択回路 ９，１９ 出力端子 １４ 比較器（排他的ＮＯＲ回路） １５ 保持回路（Ｄフリップフロップ回路） １６ 遅延用バッファ １７ 遅延用バッファ
Claims (2)
- 【請求項１】 ２つの伝送路を介してそれぞれ伝送され
る２つの入力信号を受け、一方の入力信号を選択するこ
とを制御する選択制御信号に応じて一方の入力信号を選
択して出力する選択手段を備えた冗長系選択回路におい
て、前記２つの入力信号を受け、これら入力信号が同一
か否かを比較し、同一の場合にのみ保持指示信号を出力
する比較手段と、該保持指示信号に応じて前記選択制御
信号を保持し、該保持した信号を前記選択手段へ供給す
る保持手段とを有することを特徴とする冗長系選択回
路。 - 【請求項２】 請求項１に記載の冗長系選択回路におい
て、前記比較手段は、排他的ＮＯＲ回路から成り、前記
保持手段は、Ｄフリップフロップ回路から成ることを特
徴とする冗長系選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25922391A JPH05102882A (ja) | 1991-10-07 | 1991-10-07 | 冗長系選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25922391A JPH05102882A (ja) | 1991-10-07 | 1991-10-07 | 冗長系選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102882A true JPH05102882A (ja) | 1993-04-23 |
Family
ID=17331116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25922391A Pending JPH05102882A (ja) | 1991-10-07 | 1991-10-07 | 冗長系選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518682A (ja) * | 1999-12-23 | 2003-06-10 | ピルツ ゲーエムベーハー アンド コー． | 設備、特に機械設備の安全な断路を行なうための回路配置 |
-
1991
- 1991-10-07 JP JP25922391A patent/JPH05102882A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003518682A (ja) * | 1999-12-23 | 2003-06-10 | ピルツ ゲーエムベーハー アンド コー． | 設備、特に機械設備の安全な断路を行なうための回路配置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6163545A (en) | System and method for data transfer across multiple clock domains | |
| US5321727A (en) | Signal phasing arrangement in a system for doubling the digital channel | |
| JPS61170150A (ja) | 時分割多元接続方式における基準局の従局制御装置 | |
| JP3125348B2 (ja) | パラレルビット同期方式 | |
| JP2603608B2 (ja) | 切替型スペースダイバーシティディジタル無線通信の伝搬時間差補正回路 | |
| JP2536401B2 (ja) | 無瞬断切替方法 | |
| JPH03201840A (ja) | 無瞬断切替回路 | |
| JPH04178047A (ja) | スキュー補償方式 | |
| JP3196891B2 (ja) | フレーム位相同期／ビット位相同期回路 | |
| JP2682438B2 (ja) | クロック冗長系切替時の送信伝送フレーム補正方式 | |
| JP2556169B2 (ja) | クロック切替回路 | |
| JP3246096B2 (ja) | ディジタル機器の自己診断装置 | |
| JP2626476B2 (ja) | フレームアライナ | |
| US3459893A (en) | Multiple trunk digital switching synchronization | |
| JP2765394B2 (ja) | 伝送路無瞬断切替方式 | |
| JP2713009B2 (ja) | 遅延時間差吸収装置 | |
| JPH05136765A (ja) | 受信部切替方式 | |
| JPH08181676A (ja) | フレームアライナ回路 | |
| JPH0528101A (ja) | バス通信方式 | |
| US5299200A (en) | Adaptive interface that automatically adjusts for timing skews caused by signal delays | |
| JPH07106992A (ja) | 受信回路 | |
| JPH08256133A (ja) | エラスティックストアメモリのスリップ制御回路 | |
| JPH0758950B2 (ja) | フレームアライナ回路 | |
| JPS6031336A (ja) | フレ−ム遅延補正回路 | |
| JPH02206933A (ja) | 位相差吸収方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001122 |