JP3275331B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JP3275331B2 JP3275331B2 JP28577991A JP28577991A JP3275331B2 JP 3275331 B2 JP3275331 B2 JP 3275331B2 JP 28577991 A JP28577991 A JP 28577991A JP 28577991 A JP28577991 A JP 28577991A JP 3275331 B2 JP3275331 B2 JP 3275331B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特にＭＯＳトランジスタからなる半導体記憶回路の入力
初段回路に関する。
特にＭＯＳトランジスタからなる半導体記憶回路の入力
初段回路に関する。
【０００２】
【従来の技術】従来ＭＯＳ半導体メモリにおいては、デ
ィジット線充放電時、データ増幅回路動作時、あるいは
出力回路動作時の電源，接地接点の雑音を少しでも小さ
くするため、電源，接地接点への電位の供給を、それぞ
れの回路系に対して、別々の配線系によって行う構成が
ある。たとえば、接地接点に対して、複数のボンディン
グパッドを有し、それぞれディジット線充放電に係る回
路系専用と、データ増幅回路系専用と、出力回路系専用
とし、接地接点の配線系を分離してしまう。これによ
り、それぞれの回路系の接地接点の配線におけるインピ
ーダンスを小さくすることができ、さらにそれぞれの回
路系の動作時の雑音が他の回線系に与える干渉雑音も小
さくすることができる。
ィジット線充放電時、データ増幅回路動作時、あるいは
出力回路動作時の電源，接地接点の雑音を少しでも小さ
くするため、電源，接地接点への電位の供給を、それぞ
れの回路系に対して、別々の配線系によって行う構成が
ある。たとえば、接地接点に対して、複数のボンディン
グパッドを有し、それぞれディジット線充放電に係る回
路系専用と、データ増幅回路系専用と、出力回路系専用
とし、接地接点の配線系を分離してしまう。これによ
り、それぞれの回路系の接地接点の配線におけるインピ
ーダンスを小さくすることができ、さらにそれぞれの回
路系の動作時の雑音が他の回線系に与える干渉雑音も小
さくすることができる。
【０００３】特に接地接点の雑音に対して最も誤動作を
起こし得るのは、入力初段回路で、接地接点の雑音分だ
け入力初段回路の感度を悪化させる。従って、従来入力
初段回路の接地接点に対しては、接地接点のボンディン
グパッドから専用の配線系を使用し、少しでも雑音を小
さく抑えるように構成が使用されている。
起こし得るのは、入力初段回路で、接地接点の雑音分だ
け入力初段回路の感度を悪化させる。従って、従来入力
初段回路の接地接点に対しては、接地接点のボンディン
グパッドから専用の配線系を使用し、少しでも雑音を小
さく抑えるように構成が使用されている。
【０００４】
【発明が解決しようとする課題】入力初段回路の接地接
点に対して、専用の配線を使用する従来の構成では、デ
ィジット線充放電時、あるいはデータ増幅回路動作時等
の内部回路動作による接地電位の雑音に対しては、配線
系が分離されており、雑音も専用のボンディングパッド
からすみやかに外部に放電されるため、効果がある。
点に対して、専用の配線を使用する従来の構成では、デ
ィジット線充放電時、あるいはデータ増幅回路動作時等
の内部回路動作による接地電位の雑音に対しては、配線
系が分離されており、雑音も専用のボンディングパッド
からすみやかに外部に放電されるため、効果がある。
【０００５】しかしながら、出力回路系動作時には外部
負荷の電荷を、出力回路専用の接地接点を介して、ボン
ディングパッドから放電するため、ボンディングパッド
近端での接地電位の雑音が一時的に非常に大きい。一般
に、接地電位に対しては、複数のボンディングパッドを
有する事は可能であるが、複数の接地端子を有する事は
製品の仕様により異なる。一般的には、単一の接地端子
に対して複数のボンディングパッドがボンディングワイ
ヤにより接続される。
負荷の電荷を、出力回路専用の接地接点を介して、ボン
ディングパッドから放電するため、ボンディングパッド
近端での接地電位の雑音が一時的に非常に大きい。一般
に、接地電位に対しては、複数のボンディングパッドを
有する事は可能であるが、複数の接地端子を有する事は
製品の仕様により異なる。一般的には、単一の接地端子
に対して複数のボンディングパッドがボンディングワイ
ヤにより接続される。
【０００６】従って、ボンディングパッド近端での接地
電位の雑音はボンディングワイヤを介して、他のボンデ
ィングパッドにも与えられる。この時、前述した入力初
段回路の接地接点の配線は、接続する回路素子数が非常
に少ないため、配線の有する負荷が小さく、出力回路動
作時の雑音を最も受け易い。
電位の雑音はボンディングワイヤを介して、他のボンデ
ィングパッドにも与えられる。この時、前述した入力初
段回路の接地接点の配線は、接続する回路素子数が非常
に少ないため、配線の有する負荷が小さく、出力回路動
作時の雑音を最も受け易い。
【０００７】逆に、ディジット線充放電に係る回路系の
専用接地接点の配線は、接続する回路素子数が非常に多
く、配線の有する負荷は大きいため、雑音は比較的小さ
い。
専用接地接点の配線は、接続する回路素子数が非常に多
く、配線の有する負荷は大きいため、雑音は比較的小さ
い。
【０００８】このように、入力初段回路専用の接地接点
の配線は、ディジット線充放電時、あるいはデータ増幅
回路動作時等の内部回路動作時の接地電位の雑音に対し
ては効果があるが、出力回路動作時のように接地接点の
ボンディングパッド近端での急激な接地接点の雑音に対
しては効果が小さいという問題点がある。
の配線は、ディジット線充放電時、あるいはデータ増幅
回路動作時等の内部回路動作時の接地電位の雑音に対し
ては効果があるが、出力回路動作時のように接地接点の
ボンディングパッド近端での急激な接地接点の雑音に対
しては効果が小さいという問題点がある。
【０００９】本発明の目的は、前記問題点を解決し、ボ
ンディングパッド近端での雑音も抑制できるようにした
半導体記憶装置を提供することにある。
ンディングパッド近端での雑音も抑制できるようにした
半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶回路
の構成は、入力端子の入力する入力初段回路の接地電位
を、ボンディングパッドより分離した入力初段専用の接
地配線と、別のボンディングパッドあるいはボンディン
グパッド近端で分離したディジット線充放電に係る回路
系専用の接地配線とのどちらからでも与える手段と、前
記ディジット線充放電に係る回路の動作時には前記入力
初段専用の接地配線から与え、前記動作の安定時には前
記ディジット線充放電に係る回線系専用の接地配線から
与えるように切換える切換回路とを有している入力初段
回路を備えたことを特徴とする。
の構成は、入力端子の入力する入力初段回路の接地電位
を、ボンディングパッドより分離した入力初段専用の接
地配線と、別のボンディングパッドあるいはボンディン
グパッド近端で分離したディジット線充放電に係る回路
系専用の接地配線とのどちらからでも与える手段と、前
記ディジット線充放電に係る回路の動作時には前記入力
初段専用の接地配線から与え、前記動作の安定時には前
記ディジット線充放電に係る回線系専用の接地配線から
与えるように切換える切換回路とを有している入力初段
回路を備えたことを特徴とする。
【００１１】
【実施例】図１は本発明の一実施例の半導体記憶回路の
入力初段回路の回路図である。図２は図１の入力初段回
路の接地電位の接続を、入力初段専用の接地配線と、デ
ィジット線充放電に係る回路系専用の接地配線とに切換
えるための信号を発生する回路の回路図である。図３は
図１，図２の各信号のタイミング図である。
入力初段回路の回路図である。図２は図１の入力初段回
路の接地電位の接続を、入力初段専用の接地配線と、デ
ィジット線充放電に係る回路系専用の接地配線とに切換
えるための信号を発生する回路の回路図である。図３は
図１，図２の各信号のタイミング図である。
【００１２】図１において、本実施例の入力初段回路
は、アドレス入力端子Ａｉと、内部アドレス信号出力端
子ａｉと、２個のＮＡＮＤゲート１，２からなるカラム
アドレスラッチ回路Ｂと、Ｐチャネル型ＭＯＳトランジ
スタＱ１〜Ｑ３と、Ｎチャネル型ＭＯＳトランジスタＱ
４〜Ｑ６と、インバータ３とを備えている。
は、アドレス入力端子Ａｉと、内部アドレス信号出力端
子ａｉと、２個のＮＡＮＤゲート１，２からなるカラム
アドレスラッチ回路Ｂと、Ｐチャネル型ＭＯＳトランジ
スタＱ１〜Ｑ３と、Ｎチャネル型ＭＯＳトランジスタＱ
４〜Ｑ６と、インバータ３とを備えている。
【００１３】図２において、信号φＳ，φＬを入力と
し、信号φＩ，φＲ，φ０を得る回路であり、インバー
タ２１，２２，２５，２６，２７，２９と、ＮＡＮＤゲ
ート２３，２４と、ＮＯＲゲート２８とを備えている。
し、信号φＩ，φＲ，φ０を得る回路であり、インバー
タ２１，２２，２５，２６，２７，２９と、ＮＡＮＤゲ
ート２３，２４と、ＮＯＲゲート２８とを備えている。
【００１４】図３において、図１，図２の各部の信号が
示されており、図中の矢印は信号の流れの因果関係を示
している。
示されており、図中の矢印は信号の流れの因果関係を示
している。
【００１５】本実施例は、入力端子の入力する入力初段
回路の接地電位を、接地端子のボンディングパッドより
配線を分離した入力初段回路専用の接地配線と、別の接
地端子のボンディングパッドあるいはボンディングパッ
ドより配線を分離したディジット線充放電に係る回路系
専用の接地配線とのいずれかから与えることを可能と
し、ディジット線充放電に係る回路動作時には入力初段
専用の接地配線から電池電位を与え、ディジット線充放
電安定時の動作期間にはディジット線充放電に係る回路
系専用の接地配線から電池電位を与えることを可能とす
る入力初段回路を有する。
回路の接地電位を、接地端子のボンディングパッドより
配線を分離した入力初段回路専用の接地配線と、別の接
地端子のボンディングパッドあるいはボンディングパッ
ドより配線を分離したディジット線充放電に係る回路系
専用の接地配線とのいずれかから与えることを可能と
し、ディジット線充放電に係る回路動作時には入力初段
専用の接地配線から電池電位を与え、ディジット線充放
電安定時の動作期間にはディジット線充放電に係る回路
系専用の接地配線から電池電位を与えることを可能とす
る入力初段回路を有する。
【００１６】図１，図２，図３において、信号ＲはＲＯ
Ｗアドレスストローブ信号，信号Ｃはカラムアドレスス
トローブ信号，信号Ｄはアウトプットイネーブル信号で
ある。接点信号ＧＩは入力初段回路専用の接地接点信
号、信号ＧＲはディジット線充放電に係る回路系専用の
接地接点信号である。信号φＬはカラムアドレスラッチ
信号で、図１ではその一例として、カラムアドレスバッ
ファ回路を示す。信号φＳは、ＲＯＷアドレスストロー
ブ信号ＲがＬＯＷ（低）レベルとなり、ディジット線充
放電に係る回路が動作し、しかる後充放電が安定状態と
なり、信号ＧＲの雑音が収束した時刻においてＬＯＷレ
ベルとなる信号である。
Ｗアドレスストローブ信号，信号Ｃはカラムアドレスス
トローブ信号，信号Ｄはアウトプットイネーブル信号で
ある。接点信号ＧＩは入力初段回路専用の接地接点信
号、信号ＧＲはディジット線充放電に係る回路系専用の
接地接点信号である。信号φＬはカラムアドレスラッチ
信号で、図１ではその一例として、カラムアドレスバッ
ファ回路を示す。信号φＳは、ＲＯＷアドレスストロー
ブ信号ＲがＬＯＷ（低）レベルとなり、ディジット線充
放電に係る回路が動作し、しかる後充放電が安定状態と
なり、信号ＧＲの雑音が収束した時刻においてＬＯＷレ
ベルとなる信号である。
【００１７】信号φＬはＲＯＷアドレスストローブ信号
ＲがＬＯＷレベルとなってしかるのちＨｉｇｈ（高）レ
ベルとなる。信号φＬのＨｉｇｈレベルを受けて、信号
φＯはＨｉｇｈレベルとなり、信号φＳはＨｉｇｈレベ
ルであるから、信号φＩも同様にＨｉｇｈレベルとな
る。
ＲがＬＯＷレベルとなってしかるのちＨｉｇｈ（高）レ
ベルとなる。信号φＬのＨｉｇｈレベルを受けて、信号
φＯはＨｉｇｈレベルとなり、信号φＳはＨｉｇｈレベ
ルであるから、信号φＩも同様にＨｉｇｈレベルとな
る。
【００１８】従って、図１において、入力初段回路がイ
ネーブルとなり、カラムアドレスを取込む。
ネーブルとなり、カラムアドレスを取込む。
【００１９】この時、信号φＩにより、入力初段回路に
は入力初段専用の接地配線が接続されるが、図３に示す
ように、ディジット線充放電に係る回路の動作による接
地接点の雑音は、低減されている。
は入力初段専用の接地配線が接続されるが、図３に示す
ように、ディジット線充放電に係る回路の動作による接
地接点の雑音は、低減されている。
【００２０】さらに、信号φＳがＬＯＷレベルとなる
と、信号φＩがＬＯＷレベルとなり、信号φＲがＨｉｇ
ｈレベルとなり、入力初段回路にはディジット線充放電
に係る回路系の接地接点が接続される。
と、信号φＩがＬＯＷレベルとなり、信号φＲがＨｉｇ
ｈレベルとなり、入力初段回路にはディジット線充放電
に係る回路系の接地接点が接続される。
【００２１】しかる後、アウトプットイネーブル信号Ｏ
がＬＯＷレベルとなり、出力回路が動作すると、接地端
子のボンディングパッド近端で接地接点の急激な雑音が
生じるが、負荷の小さい信号ＧＩが大きな雑音を得るの
に対して、信号ＧＲは負荷が大きいため、比較的小さな
雑音しか生じない。入力初段回路にはこの時点で信号Ｇ
Ｒが接続されているため、接地接点の雑音による入力初
段回路の外部入力レベルに対する感度悪化は、小さく抑
えることができる。
がＬＯＷレベルとなり、出力回路が動作すると、接地端
子のボンディングパッド近端で接地接点の急激な雑音が
生じるが、負荷の小さい信号ＧＩが大きな雑音を得るの
に対して、信号ＧＲは負荷が大きいため、比較的小さな
雑音しか生じない。入力初段回路にはこの時点で信号Ｇ
Ｒが接続されているため、接地接点の雑音による入力初
段回路の外部入力レベルに対する感度悪化は、小さく抑
えることができる。
【００２２】一般に、アウトプットイネーブル信号Ｏの
ＬＯＷレベルを受けて出力回路が動作するのは、メモリ
セルのデータの増幅が終了した時刻以降に設定する。
ＬＯＷレベルを受けて出力回路が動作するのは、メモリ
セルのデータの増幅が終了した時刻以降に設定する。
【００２３】従って、出力回路の動作による接地接点の
雑音が発生する時刻においては、ディジット線充放電に
係る回路の動作による接地接点の雑音は収束し、信号φ
ＳはＬＯＷレベルになるように設定することは可能であ
る。
雑音が発生する時刻においては、ディジット線充放電に
係る回路の動作による接地接点の雑音は収束し、信号φ
ＳはＬＯＷレベルになるように設定することは可能であ
る。
【００２４】図１の回路では、カラムアドレスストロー
ブ信号ＣがＬＯＷレベルになると、信号φＬがＬＯＷレ
ベルとなり、信号φＩ，φＲは信号φＳのレベルいかん
にかかわらず、ＬＯＷレベルとなり、カラムアドレス入
力をラッチする。
ブ信号ＣがＬＯＷレベルになると、信号φＬがＬＯＷレ
ベルとなり、信号φＩ，φＲは信号φＳのレベルいかん
にかかわらず、ＬＯＷレベルとなり、カラムアドレス入
力をラッチする。
【００２５】
【発明の効果】以上説明したように、本発明は、入力初
段回路に対して接地電位を、入力初段専用の接地配線
と、ディジット線充放電に係る回路系専用の接地配線と
のいずれかから与えることも可能とし、出力回路動作時
にはディジット線充放電に係る回路系専用の接地配線か
ら接地電位を与えることにより、出力回路動作時の接地
電位の雑音を小さくすることを可能としたため、入力初
段回路の外部入力レベルに対する感度悪化を低減するこ
とができるという効果を有する。
段回路に対して接地電位を、入力初段専用の接地配線
と、ディジット線充放電に係る回路系専用の接地配線と
のいずれかから与えることも可能とし、出力回路動作時
にはディジット線充放電に係る回路系専用の接地配線か
ら接地電位を与えることにより、出力回路動作時の接地
電位の雑音を小さくすることを可能としたため、入力初
段回路の外部入力レベルに対する感度悪化を低減するこ
とができるという効果を有する。
【図１】本発明の一実施例の半導体記憶回路の入力初段
回路の回路図である。
回路の回路図である。
【図２】本発明の一実施例の入力初段回路の接地電位の
接続を、入力初段専用の接地配線と、ディジット線充放
電に係る回路専用の接地配線とに切換えるための信号を
発生する回路の回路図である。
接続を、入力初段専用の接地配線と、ディジット線充放
電に係る回路専用の接地配線とに切換えるための信号を
発生する回路の回路図である。
【図３】図１，図２の各信号のタイミング図である。
Ｒ ロウアドレスストローブ信号 Ｃ カラムアドレスストローブ信号 Ｏ アウトプットイネーブル信号 ＧＩ 入力初段専用の接地接点 ＧＲ ディジット線充放電に係る回路専用の接地接点 φＳ 入力初段回路の接地接点切換信号 φＬ カラムアドレスラッチ信号 φＩ，φＲ，φＤ 内部信号 Ａｉ アドレス入力端子 Ｂ カラムアドレスラッチ回路 ａｉ 内部アドレス信号出力端子 Ｑ１，Ｑ２，Ｑ３ ＰチャネルＭＯＳトランジスタ Ｑ４，Ｑ５，Ｑ６ ＮチャネルＭＯＳトランジスタ
Claims (2)
- 【請求項１】 入力端子の入力する入力初段回路の接地
電位を、ボンディングパッドより分離した入力初段専用
の接地配線と、別のボンディングパッドあるいはボンデ
ィングパッド近端で分離したディジット線充放電に係る
回路系専用の接地配線とのどちらからでも与える手段
と、前記ディジット線充放電に係る回路の動作時には前
記入力初段専用の接地配線から与え、前記動作の安定時
には前記ディジット線充放電に係る回線系専用の接地配
線から与えるように切換える切換回路とを有している入
力初段回路を備えたことを特徴とする半導体記憶回路。 - 【請求項２】 入力初段回路が、Ｐ，Ｎチャネル型ＭＯ
Ｓトランジスタからなる請求項１記載の半導体記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28577991A JP3275331B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28577991A JP3275331B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128867A JPH05128867A (ja) | 1993-05-25 |
| JP3275331B2 true JP3275331B2 (ja) | 2002-04-15 |
Family
ID=17695964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28577991A Expired - Fee Related JP3275331B2 (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275331B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6854219B2 (ja) * | 2017-08-22 | 2021-04-07 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1991
- 1991-10-31 JP JP28577991A patent/JP3275331B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05128867A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020108 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |