JPH0828467B2 - 半導体装置 - Google Patents

半導体装置

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JPH0828467B2
JPH0828467B2 JP63288438A JP28843888A JPH0828467B2 JP H0828467 B2 JPH0828467 B2 JP H0828467B2 JP 63288438 A JP63288438 A JP 63288438A JP 28843888 A JP28843888 A JP 28843888A JP H0828467 B2 JPH0828467 B2 JP H0828467B2
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に関するもので、特に半導体メモ
リ形成時のパターン改良に使用されるものである。
（従来の技術） 半導体メモリにおいては、同一パターンを有した多く
の同一繰り返しブロックが用いられている。その一例と
して、ローデコーダ、カラムデコーダ、メモリセルアレ
イを有したコア部があげられる。第５図はその概略的平
面図で、１〜５でメモリセルアレイ、６〜９はワード線
と金属配線の接地部、10はローデコーダ、11はカラムデ
コーダ、WLはワード線、12はポイシリコンよりなるワー
ド線とその上のAl配線とのコンタクト部である。
（発明が解決しようとする課題） 上記のような構成において、繰り返しから非繰り返し
となる部分をパターニングする場合、配線が細ってしま
うなどの問題点が生じている。特にデザインルールの厳
しいコア部においては、このような現象が起こりやすく
セルアレイ１〜５の外周や、ワード線WLのタップ（ワー
ド線のCRによる遅延小さくするため、ポリシリコンのワ
ード線上のAl配線を沿わせて走らせ、これら両配線間で
間隔的にコンタクトをとっている部分）付近で集中して
ビット不良が存在しやすい。また一番端に位置したビッ
ト線のみ、他のビット線に比べて細り、ビット線どうし
の配線容量が異なるため、端のビット線対のセンスマー
ジンが悪化するなどの問題も生じてくる。
第６図、第７図は上記問題点を更に詳しく説明するた
めのもので、211〜213は例えばAl配線、31も同配線、32
はベリードコンタクト（ダイレクトコンタクトともい
う）部である。即ちコア部のデザインルールは、その周
辺回路部に比べてきびしく、例えばデザインルールのき
びしい第６図の間隔l1に合わせてエッチングした場合、
l1に比べl2（l1＜l2）の方が、ドライエッチング用のガ
スがたまりやすく、エッチングレートが異なって、斜線
部分22がオーバーエッチングとなり、配線212,213が細
る。
第７図（ａ）はパターン平面図、同図（ｂ）は同側面
図であるが、コンタクト部32などの段差のきびしい部分
の近くに、Al配線31などがある場合、露光時に光33の散
乱効果などが生じて、斜線部34で示される如き配線細り
が生じる。
本発明の目的は、繰り返しパターン領域から非繰り返
しパターンとなる部分において、製造装置やプロセスを
変えずに、配線の細りやパターン相互の容量のアンバラ
ンス等の従来の問題点を改善することにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、規則的なパターン領域の外周部の不規則に
なるパターン領域に、規則的なパターン領域と同様なパ
ターン配置となるようにダミーのパターン領域を設け
て、前記不規則なパターン領域を前記規則的なパターン
領域と同一条件になるような構成とし、前記ダミーのパ
ターン領域は、電気的に一定の電位に固定されているこ
とを特徴とする半導体装置である。また本発明は、前記
パターン領域は、半導体メモリにおけるローデコーダ、
カラムデコーダ、メモリセルアレイを有するコア部であ
り、該コア部の不規則的なパターン領域となる外周部ま
たは内部に前記ダミーパターン領域を設け、これら規
則、不規則的両パターン領域は互いに同材質よりなるこ
とを特徴としている。
即ち本発明は、ダミーのパターン領域で、不規則なパ
ターン領域と規則的なパターン領域とを同一条件とし
て、従来のような問題点が生じないようにし、また各パ
ターン領域とダミーのパターン領域とを同材質として、
製造装置やプロセスを変えずに済むようにしたものであ
る。
（実施例） 以下図面を参照して本発明の実施例を説明する。第１
図は同実施例のパターン平面図、第２図、第３図（ａ）
は同要部のパターン平面図、第３図（ｂ）は同図（ａ）
の側面図であるが、これらは前記従来例と対応させた場
合の例であるから、対向個所に同一符号を付して説明を
省略し、特徴とする点の説明を行なう。第１図の半導体
メモリのコア部は、ワード線を選択するローデコーダ10
と、ビット線を選択するカラムデコーダ11と、メモリセ
ルアレイ１〜５と、セルアレイの外周に配置されたダミ
ーパターン411〜415及び内部のダミーパターン4110は、
セルアレイとパターンレイアウト（材質を含む）が同一
条件となるようにしてあるが、電気的にアクティブな状
態にないもの（フローティングまたは固定電位）であ
る。また各セルアレイ間には、第５図の場合と同様にワ
ード線遅延を少なくするための、ポリシリコンワード線
と該線上のAl配線の接地部（コンタクト部）６〜９が設
けられている。
このような構成においてパターニングを行なうと、セ
ルアレイの外周と内部にダミーパーンが配置されている
ことにより、実際に動作を行なうセルアレイ１〜５は、
全て同一条件下（上下左右に同一繰り返しパターン411
〜415,4110）にてパターニングできる。例えば第２図に
おいて、ダミーパターン51により、配線211,222間、2
12,51間が同一条件となるので、配線211,222を同じ幅に
形成できる。また第３図において、ベリードコンタクト
32上のダミー配線61上の例えばレジストにより、第７図
（ｂ）の如き光散乱が防止できるため、同図（ａ）の如
き配線31の細りを防止できる。
また第４図において711〜713はベリードコンタクトを
構成するポリシリコン配線で、711は実配線、712,713は
ダミー配線であるが、ベリードコンタクトの実配線711
に隣接してダミーのベリードコンタクト配線712,713を
設けたため、酸化膜72を平坦に形成できる。これは第７
図（ｂ）の段差構造と比較すれば、いかに第４図の構造
が優れているかが分かる。
なお本発明は実施例に限られず種々の応用が可能であ
る。例えば本発明においては、規則、不規則両パターン
領域の材質は、Al等の配線金属、ポリシリコン、ポリサ
イド、ベリードコンタクト部等を用いることができる。
［発明の効果］ 以上説明した如く本発明によれば、ダミーパターンを
設けることにより、従来問題となっているセルアレイ外
周やワード線タップ付近等（規則から不規則に移る個
所）に発生しやすい不良（配線の細りや断線）を防止で
きる。また端のビット線対の配線間容量によるアンバラ
ンスをなくすことができる。また実物とダミーのものを
同一材質としたから、プロセス的にも有利となる。
【図面の簡単な説明】
第１図は本発明の一実施例のパターン平面図、第２図、
第３図（ａ）は同要部のパターン平面図、第３図（ｂ）
は第３図（ａ）の側面図、第４図は本発明の他の実施例
の断面図、第５図ないし第７図（ａ）は従来装置のパタ
ーン平面図、第７図（ｂ）は第７図（ａ）の側面図であ
る。 １〜５……メモリセルアレイ、６〜９……ワード線と金
属配線の接地部、10……ローデコーダ、11……カラムデ
コーダ、12……コンタクト、211〜213,31,711……配
線、32……ベリード（ダイレクト）コンタクト部、411
〜415,51,61,712,713……ダミー配線、72……酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 (72)発明者 清水 満 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭55−36977（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体メモリにおけるローデコーダ、カラ
    ムデコーダ、メモリセルアレイを有するコア部の、前記
    メモリセルアレイの規則的なパターン領域の外周部の不
    規則になるパターン領域に、規則的なパターン領域と同
    様なパターン配置となるようにダミーのパターン領域を
    設けて、前記不規則なパターン領域を前記規則的なパタ
    ーン領域と同一条件になるような構成とし、前記ダミー
    のパターン領域は、電気的に一定の電位に固定されてい
    ることを特徴とする半導体装置。
  2. 【請求項２】ワード線を選択するローデコーダと、 ビット線を選択するカラムデコーダと、 前記ワード線およびビット線が格子状に配され、前記ワ
    ード線方向に設けられた複数のメモリセルアレイと、 前記メモリセルアレイの相互間に設けられ、前記ワード
    線とこのワード線上にワード線遅延の軽減のために絶縁
    膜を介して配された配線との接地部と、 少なくとも、前記接地部と前記メモリセルアレイの規則
    的なパターン領域との間にそれぞれ配置されたダミーパ
    ターンと を具備し、前記ダミーパターンは、電気的に一定の電位
    に固定されていることを特徴とする半導体装置。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0461161A (ja) * 1990-06-22 1992-02-27 Mitsubishi Electric Corp 半導体メモリ装置のメモリパターンレイアウト
WO1992002044A1 (fr) * 1990-07-18 1992-02-06 Seiko Epson Corporation Dispositif a semiconducteur
DE69128819T2 (de) * 1990-08-13 1998-05-14 Nippon Electric Co Halbleiterspeicheranordnung
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
KR0121992B1 (ko) * 1993-03-03 1997-11-12 모리시다 요이치 반도체장치 및 그 제조방법
JPH08306773A (ja) * 1995-04-28 1996-11-22 Sharp Corp 半導体装置
US5635421A (en) * 1995-06-15 1997-06-03 Taiwan Semiconductor Manufacturing Company Method of making a precision capacitor array
US5856241A (en) * 1995-07-26 1999-01-05 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP3311244B2 (ja) * 1996-07-15 2002-08-05 株式会社東芝 基本セルライブラリ及びその形成方法
US5790417A (en) * 1996-09-25 1998-08-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of automatic dummy layout generation
JPH11111938A (ja) 1997-09-30 1999-04-23 Nec Corp 半導体装置
JP3097627B2 (ja) * 1997-11-05 2000-10-10 日本電気株式会社 半導体記憶装置
US6166415A (en) * 1998-11-02 2000-12-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved noise resistivity
DE10051719C2 (de) 2000-10-18 2003-10-02 Infineon Technologies Ag Verfahren zur Herstellung von Schaltkreisstrukturen auf einem Halbleitersubstrat mit Hilfe eines Lithographieprozesses und Anordnung mit funktionalen Schaltkreisstrukturen und Dummy-Schaltkreisstrukturen
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
KR100346841B1 (ko) * 2000-11-23 2002-08-03 삼성전자 주식회사 저항 소자를 구비하는 반도체 집적 회로 및 그의 제조 방법
JP2002373896A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体装置
JP4177568B2 (ja) * 2001-07-10 2008-11-05 株式会社東芝 半導体デバイス
US6750139B2 (en) * 2001-12-12 2004-06-15 Aurora Systems, Inc. Dummy metal pattern method and apparatus
KR20040057789A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 반도체장치
JP4599048B2 (ja) * 2003-10-02 2010-12-15 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク
WO2007013155A1 (ja) 2005-07-27 2007-02-01 Spansion Llc 半導体装置およびその製造方法
JP2007129026A (ja) * 2005-11-02 2007-05-24 Nec Electronics Corp 半導体装置および配線パターン形成方法、マスク配線データ発生方法
JP2010232669A (ja) * 2010-05-25 2010-10-14 Renesas Electronics Corp 半導体装置及び半導体製造方法
US9245603B2 (en) * 2013-10-21 2016-01-26 Macronix International Co., Ltd. Integrated circuit and operating method for the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5279787A (en) * 1975-12-26 1977-07-05 Toshiba Corp Integrated circuit device
JPS5536977A (en) * 1978-09-07 1980-03-14 Fujitsu Ltd Production of semiconductor device
JPS58111183A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd ダイナミツクｒａｍ集積回路装置
JPH0658947B2 (ja) * 1984-02-24 1994-08-03 株式会社日立製作所 半導体メモリ装置の製法
JPH0666442B2 (ja) * 1985-03-08 1994-08-24 三菱電機株式会社 半導体メモリ装置
US4916514A (en) * 1988-05-31 1990-04-10 Unisys Corporation Integrated circuit employing dummy conductors for planarity
JPH021928A (ja) * 1988-06-10 1990-01-08 Toshiba Corp 半導体集積回路

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EP0369427A2 (en) 1990-05-23
US5066997A (en) 1991-11-19
EP0369427A3 (en) 1992-03-25
JPH02133958A (ja) 1990-05-23
KR0149163B1 (ko) 1998-10-01
DE68921421T2 (de) 1995-08-03

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