JP3303761B2 - 昇圧回路 - Google Patents
昇圧回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
等の中に組み込まれる昇圧回路および昇圧回路の制御方
法に関する。
等の中に組み込まれる昇圧回路および昇圧回路の制御方
法に関する。
【０００２】
【従来の技術】半導体メモリ（記憶素子）の一種である
Ｄ−ＲＡＭ（Ｄynamic-Ｒandom Ａccess Ｍemory：随時
読み書き可能記憶装置）は、一般にメモリセルトランジ
スタとしてＮＭＯＳ(Ｎ-channel Ｍetal Ｏxide Ｓemic
onductor）トランジスタ（ＮＭＯＳ電解効果トランジス
タ）が使用されることが多い。
Ｄ−ＲＡＭ（Ｄynamic-Ｒandom Ａccess Ｍemory：随時
読み書き可能記憶装置）は、一般にメモリセルトランジ
スタとしてＮＭＯＳ(Ｎ-channel Ｍetal Ｏxide Ｓemic
onductor）トランジスタ（ＮＭＯＳ電解効果トランジス
タ）が使用されることが多い。
【０００３】このようなＤＲＡＭにおいて論理“１”の
情報をメモリセルに書き込む場合、メモリセルトランジ
スタの閾値損失をなくすために、メモリセルの転送用ト
ランジスタのゲート電極には外部から供給される外部電
源電圧よりも高い電圧を印加する必要がある。
情報をメモリセルに書き込む場合、メモリセルトランジ
スタの閾値損失をなくすために、メモリセルの転送用ト
ランジスタのゲート電極には外部から供給される外部電
源電圧よりも高い電圧を印加する必要がある。
【０００４】そこで、このように外部電源電圧よりも高
い電圧を必要とする半導体装置においては、その内部に
外部電源電圧を昇圧して高い電圧を発生させる高圧発生
回路が設けられている。一般にこのような高圧発生回路
は、静電容量に対してポンピング動作を行い、高電圧を
発生させている。
い電圧を必要とする半導体装置においては、その内部に
外部電源電圧を昇圧して高い電圧を発生させる高圧発生
回路が設けられている。一般にこのような高圧発生回路
は、静電容量に対してポンピング動作を行い、高電圧を
発生させている。
【０００５】
【発明が解決しようとする課題】図４は、従来の昇圧回
路の一例を示す接続図である。また図５は、図４に示す
昇圧回路の各部の波形の変化の様子を示すタイミングチ
ャートである。図４に示す構成では、電圧検知回路４１
が昇圧電圧ＶXDの電圧を検知する。この昇圧電圧ＶXDが
任意のレベルを下回った場合に、検知信号ＯＳUPがアク
ティブ（ハイレベル）となる。
路の一例を示す接続図である。また図５は、図４に示す
昇圧回路の各部の波形の変化の様子を示すタイミングチ
ャートである。図４に示す構成では、電圧検知回路４１
が昇圧電圧ＶXDの電圧を検知する。この昇圧電圧ＶXDが
任意のレベルを下回った場合に、検知信号ＯＳUPがアク
ティブ（ハイレベル）となる。
【０００６】検知信号ＯＳUPがハイレベルになるとＮＭ
ＯＳトランジスタ４４がオンとなり、抵抗分割部４５で
決まった電圧がＰＭＯＳ（Ｐ-channel Ｍetal Ｏxide
Ｓemiconductor）トランジスタ(ＰＭＯＳ電解効果トラ
ンジスタ）４６のゲート電極に印加され、トランスファ
ゲート４７がオンになる。
ＯＳトランジスタ４４がオンとなり、抵抗分割部４５で
決まった電圧がＰＭＯＳ（Ｐ-channel Ｍetal Ｏxide
Ｓemiconductor）トランジスタ(ＰＭＯＳ電解効果トラ
ンジスタ）４６のゲート電極に印加され、トランスファ
ゲート４７がオンになる。
【０００７】この時、接続点５０は接地電圧に、また接
続点５３は電源電圧に固定される。また、リングオシレ
ータ４３を停止させていたＮＭＯＳトランジスタ４８お
よびＰＭＯＳトランジスタ４９はオフとなる。
続点５３は電源電圧に固定される。また、リングオシレ
ータ４３を停止させていたＮＭＯＳトランジスタ４８お
よびＰＭＯＳトランジスタ４９はオフとなる。
【０００８】同時に、ＰＭＯＳトランジスタ４６のドレ
イン電圧および電流制御部５１、５２の電圧で決まる接
続点５０、５３、５４の電圧によって、リングオシレー
タ４３はポンピング昇圧部４２に入カするポンピングク
ロックＶBOSを発生する。
イン電圧および電流制御部５１、５２の電圧で決まる接
続点５０、５３、５４の電圧によって、リングオシレー
タ４３はポンピング昇圧部４２に入カするポンピングク
ロックＶBOSを発生する。
【０００９】即ち、リングオシレータ４３の非動作時に
は、接続点５０および５３は各々接地電圧あるいは電源
電圧に固定されているが、検知信号ＯＳUPがオンになる
と、ＮＭＯＳトランジスタ４８およびＰＭＯＳトランジ
スタ４９がオフとなる。
は、接続点５０および５３は各々接地電圧あるいは電源
電圧に固定されているが、検知信号ＯＳUPがオンになる
と、ＮＭＯＳトランジスタ４８およびＰＭＯＳトランジ
スタ４９がオフとなる。
【００１０】トランスファゲート４７がオンした直後
は、接続点５４および５０の電圧は、その配線容量比に
よって一端接地電圧に近いレベルもまで引き下げられ
る。その後、ＰＭＯＳトランジスタ４６のドレイン電圧
および電流制御部５１、５２のレベルに応じた電圧にな
る過程で、１回目のポンピングクロックＶBOSが出力され
る。
は、接続点５４および５０の電圧は、その配線容量比に
よって一端接地電圧に近いレベルもまで引き下げられ
る。その後、ＰＭＯＳトランジスタ４６のドレイン電圧
および電流制御部５１、５２のレベルに応じた電圧にな
る過程で、１回目のポンピングクロックＶBOSが出力され
る。
【００１１】ポンピングクロックＶBOSの出力は、接続点
５４の電圧が安定した後は、任意の一定周期となる。し
かしながら上述のような構成では、１回目の出力が遅く
なるという間題点があった。
５４の電圧が安定した後は、任意の一定周期となる。し
かしながら上述のような構成では、１回目の出力が遅く
なるという間題点があった。
【００１２】昇圧電圧ＶXDが低下した後、この低下が検
知され、ポンピングにより昇圧されるまでの時間は短い
ほど良いから、特に最初の１回目のポンピングクロック
ＶBOSが遅くなるのは問題である。
知され、ポンピングにより昇圧されるまでの時間は短い
ほど良いから、特に最初の１回目のポンピングクロック
ＶBOSが遅くなるのは問題である。
【００１３】この発明は、このような背景の下になされ
たもので、昇圧電圧の低下が検知されたとき、ポンピン
グクロックが高速に出力される昇圧回路および昇圧回路
の制御方法を提供することを目的としている。
たもので、昇圧電圧の低下が検知されたとき、ポンピン
グクロックが高速に出力される昇圧回路および昇圧回路
の制御方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、入力される
クロックに基づいたポンピング動作により第１のコンデ
ンサに繰り返し電荷を充電して昇圧電圧を発生するポン
ピング手段と、前記昇圧電圧が予め設定される基準値を
下回った場合に検知信号を発生する電圧検知手段と、前
記検知信号の発生とともに所定周期の前記クロックを発
生するクロック発生手段とを具備し、前記クロック発生
手段は、前記検知信号発生直後は前記所定周期より短周
期で前記クロックを発生するとともに、前記クロックの
周期を制御する制御端子を有し、前記制御端子には、前
記検知信号を増幅し且つ抵抗分割により制御された電圧
を絶縁ゲート型電界効果トランジスタのゲート電極で受
けた当該絶縁ゲート型電界効果トランジスタのドレイン
と、前記電圧検知手段の出力端子に１端が接続された第
２のコンデンサの他端とが接続されることを特徴とす
る。また、請求項２に記載の発明にあっては、入力され
るクロックに基づいたポンピング動作により第１のコン
デンサに繰り返し電荷を充電して昇圧電圧を発生するポ
ンピング手段と、前記昇圧電圧が予め設定される基準値
を下回った場合に検知信号を発生する電圧検知手段と、
前記検知信号の発生とともに所定周波数の前記クロック
を発生するクロック発生手段とを具備し、前記クロック
発生手段は、前記検知信号の発生から所定の期間は前記
所定周波数より高い周波数の前記クロックを発生すると
ともに、前記クロックの周波数を制御する制御端子を有
し、前記制御端子には、前記検知信号を増幅し且つ抵抗
分割により制御された電圧を絶縁ゲート型電界効果トラ
ンジスタのゲート電極で受けた当該絶縁ゲート型電界効
果トランジスタのドレインと、前記電圧検知手段の出力
端子に１端が接続された第２のコンデンサの他端とが接
続されるを特徴とする。また、請求項３に記載の発明に
あっては、前記クロック発生手段は、前記制御端子の出
力に基づいて駆動電流が制御される絶縁ゲート型電界効
果トランジスタゲート電極受け型リングオシレータであ
ることを特徴とする。
ために、請求項１に記載の発明にあっては、入力される
クロックに基づいたポンピング動作により第１のコンデ
ンサに繰り返し電荷を充電して昇圧電圧を発生するポン
ピング手段と、前記昇圧電圧が予め設定される基準値を
下回った場合に検知信号を発生する電圧検知手段と、前
記検知信号の発生とともに所定周期の前記クロックを発
生するクロック発生手段とを具備し、前記クロック発生
手段は、前記検知信号発生直後は前記所定周期より短周
期で前記クロックを発生するとともに、前記クロックの
周期を制御する制御端子を有し、前記制御端子には、前
記検知信号を増幅し且つ抵抗分割により制御された電圧
を絶縁ゲート型電界効果トランジスタのゲート電極で受
けた当該絶縁ゲート型電界効果トランジスタのドレイン
と、前記電圧検知手段の出力端子に１端が接続された第
２のコンデンサの他端とが接続されることを特徴とす
る。また、請求項２に記載の発明にあっては、入力され
るクロックに基づいたポンピング動作により第１のコン
デンサに繰り返し電荷を充電して昇圧電圧を発生するポ
ンピング手段と、前記昇圧電圧が予め設定される基準値
を下回った場合に検知信号を発生する電圧検知手段と、
前記検知信号の発生とともに所定周波数の前記クロック
を発生するクロック発生手段とを具備し、前記クロック
発生手段は、前記検知信号の発生から所定の期間は前記
所定周波数より高い周波数の前記クロックを発生すると
ともに、前記クロックの周波数を制御する制御端子を有
し、前記制御端子には、前記検知信号を増幅し且つ抵抗
分割により制御された電圧を絶縁ゲート型電界効果トラ
ンジスタのゲート電極で受けた当該絶縁ゲート型電界効
果トランジスタのドレインと、前記電圧検知手段の出力
端子に１端が接続された第２のコンデンサの他端とが接
続されるを特徴とする。また、請求項３に記載の発明に
あっては、前記クロック発生手段は、前記制御端子の出
力に基づいて駆動電流が制御される絶縁ゲート型電界効
果トランジスタゲート電極受け型リングオシレータであ
ることを特徴とする。
【００１５】
【発明の実施の形態】Ａ．第１の実施の形態 以下に、本発明について説明する。図１は、本発明の第
１の実施の形態にかかる昇圧回路の構成を示す接続図で
ある。また図２は、図１に示す昇圧回路の各部の波形の
変化の様子を示すタイミングチャートである。
１の実施の形態にかかる昇圧回路の構成を示す接続図で
ある。また図２は、図１に示す昇圧回路の各部の波形の
変化の様子を示すタイミングチャートである。
【００１６】図１において、１は電圧検知回路である。
この電圧検知回路１は昇圧電圧ＶXDの電圧を検知し、昇
圧電圧ＶXDが任意のレベルを下回った場合に、検知信号
ＯＳUPをアクティブ（ハイレベル）にする。
この電圧検知回路１は昇圧電圧ＶXDの電圧を検知し、昇
圧電圧ＶXDが任意のレベルを下回った場合に、検知信号
ＯＳUPをアクティブ（ハイレベル）にする。
【００１７】検知信号ＯＳUPがハイレベルになるとＮＭ
ＯＳトランジスタ４がオンとなり、抵抗分割部５で決ま
った電圧がＰＭＯＳトランジスタ６のゲート電極に印加
され、ＰＭＯＳトランジスタ６がオンになる。
ＯＳトランジスタ４がオンとなり、抵抗分割部５で決ま
った電圧がＰＭＯＳトランジスタ６のゲート電極に印加
され、ＰＭＯＳトランジスタ６がオンになる。
【００１８】ＰＭＯＳトランジスタ６がオンになるとト
ランスファゲート７がオンとなり、これによって接続点
１０は接地電圧に、接続点１３は電源電圧に固定され
る。こうして、リングオシレータ３を非動作状態にして
いたＮＭＯＳトランジスタ８およびＰＭＯＳトランジス
タ９はオフになる。
ランスファゲート７がオンとなり、これによって接続点
１０は接地電圧に、接続点１３は電源電圧に固定され
る。こうして、リングオシレータ３を非動作状態にして
いたＮＭＯＳトランジスタ８およびＰＭＯＳトランジス
タ９はオフになる。
【００１９】ＮＭＯＳトランジスタ８およびＰＭＯＳト
ランジスタ９がオフになると同時に、カップリング容量
１５により一時的に接続点１４の電圧が引き上げられ
る。これにより、接続点１４と１０とが接続された時の
容量比による一時的な電圧の低下が防止される。
ランジスタ９がオフになると同時に、カップリング容量
１５により一時的に接続点１４の電圧が引き上げられ
る。これにより、接続点１４と１０とが接続された時の
容量比による一時的な電圧の低下が防止される。
【００２０】接続点１４、１３、１０の電圧は、ＰＭＯ
Ｓトランジスタ６のドレイン電圧および電流制御部１
１、１２の電圧で決まる電圧に達し、これによってリン
グオシレータ３からは、ポンピング昇圧部２に入力され
るポンピングクロックＶBOSの１回目が高速に発生す
る。従って、昇圧電圧ＶXDが低下してから、その昇圧電
圧ＶXDが元の電圧に回復するまでが高速化される。
Ｓトランジスタ６のドレイン電圧および電流制御部１
１、１２の電圧で決まる電圧に達し、これによってリン
グオシレータ３からは、ポンピング昇圧部２に入力され
るポンピングクロックＶBOSの１回目が高速に発生す
る。従って、昇圧電圧ＶXDが低下してから、その昇圧電
圧ＶXDが元の電圧に回復するまでが高速化される。
【００２１】Ｂ．第２の実施の形態 図３は、本発明の第２の実施の形態にかかる昇圧回路の
構成を示す接続図である。図３において、２１は電圧検
知回路である。この電圧検知回路２１は昇圧電圧ＶXDの
電圧を検知し、昇圧電圧ＶXDが任意のレベルを下回った
場合に、検知信号ＯＳUPをアクティブ（ハイレベル）に
する。
構成を示す接続図である。図３において、２１は電圧検
知回路である。この電圧検知回路２１は昇圧電圧ＶXDの
電圧を検知し、昇圧電圧ＶXDが任意のレベルを下回った
場合に、検知信号ＯＳUPをアクティブ（ハイレベル）に
する。
【００２２】検知信号ＯＳUPがハイレベルになるとＮＭ
ＯＳトランジスタ２４がオンとなり、抵抗分割部２５で
決まった電圧がＰＭＯＳトランジスタ２６のゲート電極
に印加され、ＰＭＯＳトランジスタ２６がオンになる。
ＯＳトランジスタ２４がオンとなり、抵抗分割部２５で
決まった電圧がＰＭＯＳトランジスタ２６のゲート電極
に印加され、ＰＭＯＳトランジスタ２６がオンになる。
【００２３】ＰＭＯＳトランジスタ２６がオンになると
トランスファゲート２７がオンとなり、これによって接
続点３０は接地電圧に、接続点３３は電源電圧に固定さ
れる。こうして、リングオシレータ２３を非動作状態に
していたＮＭＯＳトランジスタ２８およびＰＭＯＳトラ
ンジスタ２９はオフになる。
トランスファゲート２７がオンとなり、これによって接
続点３０は接地電圧に、接続点３３は電源電圧に固定さ
れる。こうして、リングオシレータ２３を非動作状態に
していたＮＭＯＳトランジスタ２８およびＰＭＯＳトラ
ンジスタ２９はオフになる。
【００２４】ＮＭＯＳトランジスタ２８およびＰＭＯＳ
トランジスタ２９がオフになると同時に、コンデンサ３
５により一時的に接続点３４の電圧が引き上げられる。
なおこのコンデンサ３５としては、例えば半導体集積回
路において、導電層を一方の電極とし、この導電層の下
方の半導体領域を他方の電極として構成し、閾値による
電位差の損失をなくしてカップリングの効率を高めてい
る。このような構成により、接続点３４と３０とが接続
された時の容量比による一時的な電圧の低下が防止され
る。
トランジスタ２９がオフになると同時に、コンデンサ３
５により一時的に接続点３４の電圧が引き上げられる。
なおこのコンデンサ３５としては、例えば半導体集積回
路において、導電層を一方の電極とし、この導電層の下
方の半導体領域を他方の電極として構成し、閾値による
電位差の損失をなくしてカップリングの効率を高めてい
る。このような構成により、接続点３４と３０とが接続
された時の容量比による一時的な電圧の低下が防止され
る。
【００２５】接続点３４、３３、３０の電圧は、ＰＭＯ
Ｓトランジスタ２６のドレイン電圧および電流制御部３
１、３２の電圧で決まる電圧に達し、これによってリン
グオシレータ２３からは、ポンピング昇圧部２２に入力
されるポンピングクロックＶBOSの１回目が高速に発生
する。従って、昇圧電圧ＶXDが低下してから、その昇圧
電圧ＶXDが元の電圧に回復するまでが高速化される。
Ｓトランジスタ２６のドレイン電圧および電流制御部３
１、３２の電圧で決まる電圧に達し、これによってリン
グオシレータ２３からは、ポンピング昇圧部２２に入力
されるポンピングクロックＶBOSの１回目が高速に発生
する。従って、昇圧電圧ＶXDが低下してから、その昇圧
電圧ＶXDが元の電圧に回復するまでが高速化される。
【発明の効果】以上説明したように、この発明によれ
ば、入力されるクロックに基づいたポンピング動作によ
り第１のコンデンサに繰り返し電荷を充電して昇圧電圧
を発生するポンピング手段と、昇圧電圧が予め設定され
る基準値を下回ったか場合に検知信号を発生する電圧検
知手段と、検知信号の発生とともに所定周期のクロック
を発生するクロック発生手段とを具備する昇圧回路にお
いて、検知信号発生直後はクロック発生手段が発生する
クロックの周期を所定周期より短く制御する。また、検
知信号の電圧値に比例してクロック発生手段が発生する
クロックの周期が短くなる昇圧回路において、電圧検知
手段の出力端子と制御端子との間を第２のコンデンサに
よって接続するので、昇圧電圧の低下が検知されたと
き、ポンピングクロックが高速に出力される昇圧回路お
よび昇圧回路の制御方法が実現可能であるという効果が
得られる。
ば、入力されるクロックに基づいたポンピング動作によ
り第１のコンデンサに繰り返し電荷を充電して昇圧電圧
を発生するポンピング手段と、昇圧電圧が予め設定され
る基準値を下回ったか場合に検知信号を発生する電圧検
知手段と、検知信号の発生とともに所定周期のクロック
を発生するクロック発生手段とを具備する昇圧回路にお
いて、検知信号発生直後はクロック発生手段が発生する
クロックの周期を所定周期より短く制御する。また、検
知信号の電圧値に比例してクロック発生手段が発生する
クロックの周期が短くなる昇圧回路において、電圧検知
手段の出力端子と制御端子との間を第２のコンデンサに
よって接続するので、昇圧電圧の低下が検知されたと
き、ポンピングクロックが高速に出力される昇圧回路お
よび昇圧回路の制御方法が実現可能であるという効果が
得られる。
【図１】 本発明の第１の実施の形態にかかる昇圧回路
の構成を示す接続図である。
の構成を示す接続図である。
【図２】 図１に示す昇圧回路の各部の波形の変化の様
子を示すタイミングチャートである。
子を示すタイミングチャートである。
【図３】 本発明の第２の実施の形態にかかる昇圧回路
の構成を示す接続図である。
の構成を示す接続図である。
【図４】 従来の昇圧回路の一例を示す接続図である。
【図５】 図４に示す昇圧回路の各部の波形の変化の様
子を示すタイミングチャートである。
子を示すタイミングチャートである。
１、２１、４１ 電圧検知回路 ２、２２、４２ ポンピング昇圧部 ３、２３、４３ リングオシレータ ４、２４、４４ ＮＭＯＳトランジスタ ５、２５、４５ 抵抗分割部 ６、２６、４６ ＰＭＯＳトランジスタ ７、２７、４７ トランスファゲート ８、２８、４８ ＮＭＯＳトランジスタ ９、２９、４９ ＰＭＯＳトランジスタ １０、３０、５０ 接続点 １１、３１、５１ 電流制御部 １２、３２、５２ 電流制御部 １３、３３、５３ 接続点 １４、３４、５４ 接続点 １５ カップリング容量 ３５ コンデンサ ＯＳUP 検知信号 ＶXD 昇圧電圧
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/07 G11C 11/413 H01L 21/822
Claims (3)
- 【請求項１】 入力されるクロックに基づいたポンピン
グ動作により第１のコンデンサに繰り返し電荷を充電し
て昇圧電圧を発生するポンピング手段と、前記昇圧電圧
が予め設定される基準値を下回った場合に検知信号を発
生する電圧検知手段と、前記検知信号の発生とともに所
定周期の前記クロックを発生するクロック発生手段とを
具備し、 前記クロック発生手段は、前記検知信号発生直後は前記
所定周期より短周期で前記クロックを発生するととも
に、前記クロックの周期を制御する制御端子を有し、前
記制御端子には、前記検知信号を増幅し且つ抵抗分割に
より制御された電圧を絶縁ゲート型電界効果トランジス
タのゲート電極で受けた当該絶縁ゲート型電界効果トラ
ンジスタのドレインと、前記電圧検知手段の出力端子に
１端が接続された第２のコンデンサの他端とが接続され
ることを特徴とする昇圧回路。 - 【請求項２】 入力されるクロックに基づいたポンピン
グ動作により第１のコンデンサに繰り返し電荷を充電し
て昇圧電圧を発生するポンピング手段と、前記昇圧電圧
が予め設定される基準値を下回った場合に検知信号を発
生する電圧検知手段と、前記検知信号の発生とともに所
定周波数の前記クロックを発生するクロック発生手段と
を具備し、 前記クロック発生手段は、前記検知信号の発生から所定
の期間は前記所定周波数より高い周波数の前記クロック
を発生するとともに、前記クロックの周波数を制御する
制御端子を有し、前記制御端子には、前記検知信号を増
幅し且つ抵抗分割により制御された電圧を絶縁ゲート型
電界効果トランジスタのゲート電極で受けた当該絶縁ゲ
ート型電界効果トランジスタのドレインと、前記電圧検
知手段の出力端子に１端が接続された第２のコンデンサ
の他端とが接続されることを特徴とする昇圧回路。 - 【請求項３】 前記クロック発生手段は、前記制御端子
の出力に基づいて駆動電流が制御される絶縁ゲート型電
界効果トランジスタゲート電極受け型リングオシレータ
であることを特徴とする請求項１又は２に記載の昇圧回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01347598A JP3303761B2 (ja) | 1998-01-09 | 1998-01-09 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01347598A JP3303761B2 (ja) | 1998-01-09 | 1998-01-09 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11206109A JPH11206109A (ja) | 1999-07-30 |
| JP3303761B2 true JP3303761B2 (ja) | 2002-07-22 |
Family
ID=11834162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01347598A Expired - Fee Related JP3303761B2 (ja) | 1998-01-09 | 1998-01-09 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303761B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5142504B2 (ja) * | 2005-09-29 | 2013-02-13 | エスケーハイニックス株式会社 | 内部電圧発生回路 |
-
1998
- 1998-01-09 JP JP01347598A patent/JP3303761B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH11206109A (ja) | 1999-07-30 |
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