JP3319767B2 - 半導体デバイスの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、チップの必要面積を大
きく減少させたメモリセルのアレイを含みかつ全てのセ
ルのドレインエリアに個々にコンタクトを形成する必要
をなくした集積半導体デバイスに関する。更に本発明は
このようなメモリデバイスを製造する方法に関する。

【０００２】

【従来技術】ＭＯＳトランジスタ（しばしば浮遊ゲート
トランジスタ）により実質的に形成されたセルを使用す
るモノリチックに集積されたデバイス及びメモリは周知
で現在のデジタル技術において広く使用されている。こ
れらの半導体デバイスは、行（row)及び列(column)のア
レイ中に組織され適切な選択回路により個々にアドレス
される単純なトランジスタ及び／又は浮遊ゲートタイプ
ＥＰＲＯＭセルのいずれかの形態のメモリセルの１又は
２以上のマトリクスの存在により特徴付けられる。

【０００３】ＥＰＲＯＭメモリの場合はしばしば各セル
は浮遊ゲート（又はダブルゲート）ＭＯＳトランジスタ
により実質的に形成される。各列のトランジスタ（セ
ル）の個々のドレインコンタクト用の平行な相互接続ラ
インの存在により特徴付けられかつ平行なゲートライン
に対して直角方向に位置するメモリセルのこれらのアレ
イの従来の構造も同様に周知である。列に沿った隣接す
る１対のトランジスタのソース領域は電気的に共通にな
っており、従来の配置に従って同じ行に沿って位置する
トランジスタ（セル）の共通する１対のソース領域は半
導体シリコン基板を通して共通に電気的に接続されてい
る。これらの既知のデバイスでは、同じ行に位置するセ
ル対のドレイン及びゲートを分離する分離構造は、半導
体中に切設された溝中に形成される場合（例えばＢＯＸ
タイプ分離）でも窒化物マスク分離ゾーンにより意図的
に限定される電界酸化物の厚い層を熱的に成長させて形
成する場合でも、実質的に長方形の幾何形状を有してい
る。一般にドレインコンタクトは、マスキングステップ
及びそれに続く既に形成されたゲートラインを分離する
ための半導体ウエファの表面上に付着した絶縁層（つま
りトランジスタのコントロールゲート構造）をエッチン
グすることを通して形成される。徐々に小さくなってい
ることを特徴としている写真食刻限定の観点から、これ
らのデバイスの従来の構造の上述のトポグラフィックな
配置は次の欠点を有している。

【０００４】分離マスク（マスク活性エリアマスク） マスタマスク上で完全に長方形であるが、ウエファ上に
形成されるとその幾何的形状は不可避的に丸いコーナー
を有する。これは本質的にイメージシステムの光学的回
折限界に依存する。投影された幾何的形状のレジスト層
の潜像はコーナーの丸みを示しこの丸みは次のディベロ
ピングプロセスを経て更に顕著になる。高解像光学装置
（例えばＮ．Ａ．＞0.45）及び高コントラストマスキン
グプロセスを使用すると、現象は制限されるが存続す
る。現在のところ得られる最良の結果は湾曲の半径が約
１ミクロンの４分の１のコーナーである。電界酸化物を
熱的に成長させるとこの値は増加する。長方形の幾何形
状のコーナーの丸みはゲートラインの配置の多大な重要
性とデバイスのチャンネルの幅のディメンジョン的変化
を決定する。

【０００５】コンタクトマスク 写真食刻の問題は、既存層に関する配列と真のコンタク
トエリアの結果的な減少を伴う幾何形状のコーナーの丸
み（ここではより顕著である）に関する既知の問題であ
る。更にエッチングされたコンタクトホールの断面積の
付随的な減少はこれらの微少空間を金属で十分に「充
填」する顕著な技術的困難性を暗示する。本出願人によ
り平成２年12月22日に出願された特願平2-413301号に
は、メモリセルの高度なコンパクト性を達成しながら上
述の技術的問題を実質的に解決したメモリデバイスが記
載されている。これは、長方形の幾何形状を暗示する不
連続なストリップに代えて連続的な分離ストリップを形
成することにより、そしてソースエリア中の半導体基板
の真上のソースエリアで交差する分離ストリップの上で
自己整列的に形成される金属相互接続ラインによりソー
ス領域に共通接続を達成することにより、得られた。一
般的な外形は、個々のドレインコンタクトが自己整列的
に２個の隣接する分離ストリップ間のそれぞれのドレイ
ンエリアに形成され、かつゲートラインに平行にかつそ
れらの間に延びるソース接続ラインを有するデバイスの
外形であった。これにより同じ列のユニットセルに属す
るドレインエリアを接続するための従来法によるドレイ
ン相互接続ラインが形成された。換言するとこの解決法
でも、単一セルのそれぞれのドレインエリア上に形成さ
れた個々のドレインコンタクトを接続するためのドレイ
ン接続ラインはゲートライン上を延び、かつ製造プロセ
スの最後又はそれに近いフェーズで形成された。微少な
特徴が写真食刻法により限定されなければならないより
以上にコンパクトなデバイスの要請に対して、厳格なマ
スク整列の誤差から許容されるマスキングステップの重
要性を更に減少させ、あるいはより一般的には更に高く
なった集積限界用に設計されたデバイスの場合にも高信
頼性と生産性を確保する究極の目的を有する製造プロセ
スを簡略化する必要性がある。

【０００６】

【発明の概要】本発明の対象は、個々のドレインコンタ
クトの存在が実質的に排除されかつ既知の製造プロセス
の場合の操作より重要性の少ない操作により比較的高い
コンパクト性（つまり製造コストだけでなく生産される
デバイスのプロセスの生産性及び信頼性に正の反映を有
する製造プロセスの顕著な簡略化）で製造できるメモリ
セルのアレイを含んで成る集積デバイスである。前述の
特許出願の対象であるデバイスと同じように本発明のデ
バイスでも、分離構造は、行及び列に組織されたセルの
アレイの列の全長に中断されずに延びる平行な分離スト
リップにより形成される。前記特許出願で述べたように
この事実は、活性セルエリアがプロセスの同じ最小限定
距離つまりいわゆるゲートライン「最小ストリップの
幅」により限定されるため、チャージされていない光学
的レゾルーションを有する写真食刻限定用装置を利用し
ながら顕著に増加したコンパクト性の達成を許容する。
前記特願平2-413301号に含まれる対応する説明は本明細
書にも含まれる。

【０００７】対照的に本発明のデバイスでは、ゲートラ
イン（ＷＯＲＤ ＬＩＮＥ）とドレインライン（ＢＩＴ
ＬＩＮＥ）の相対位置が、従来技術のデバイスの大多
数の場合と同様に前述の先行特許出願の対象であるデバ
イス中でそれぞれ占められたものに対して実質的に逆に
なっている。特に前記特許出願で開示された構造とは反
対に、ゲート相互接続ライン（つまりコントロールゲー
トラインあるいはＷＯＲＤ ＬＩＮＥ）がソース及びド
レイン相互接続ラインの延びる方向に対して直角方向に
延び、これによりセルのアレイの「列」の延びの方向の
分離ストリップに平行に配置している。従来技術のデバ
イスの大多数とは対照的に、本発明の対象であるデバイ
スではゲート相互接続ラインは半導体ウエファ上に連続
して形成される対応する層の重なりのオーダーを実際に
反転させることによりドレイン相互接続ライン上を延び
る。ゲートラインのこのような「重なり」は、ドレイン
エリアの上方にありドレインエリアに接触しかつ分離ス
トリップとのクロスオーバーゾーン中の分離ストリップ
に空間的に重なった半導体基板の表面に直接形成された
ドレイン接続ラインによりアレイの同じ行に沿って配置
されるセルに属するドレイン接合の共通接続の実現を許
容する。これによりその形成及び信頼性が主要な技術的
問題を提示する各セルで個々のドレインコンタクトを形
成する必要性が実質的に解消される。

【０００８】従って単一セルのドレイン領域間の電気的
相互接続が、連続的な金属ラインを実質的に自己整列的
手法で形成することにより実行され、これにより小さい
コンタクトエリアを清浄化することに関する問題に加え
て、既知の技術により得られるものより遙に大きい真の
ドレインコンタクトエリアを確保し従って従来技術に対
して確立されるオームコンタクトのより大きな信頼性と
品質を確保するだけでなく、上述の写真食刻限定の困難
性を大部分解消する。顕著に平面化した構造上にゲート
コンタクトの形成を許容することに関してだけでなく、
それを限定した後にコンタクトエリアの所謂伝統的なＭ
ＥＴＡＬマスクによるイオンインプランテーションを繰
り返す必要性を除去するという付加的な利点が達成され
る。この最後の本発明のデバイスの特徴は、製造プロセ
スの最後のいくつかのフェーズのうちの１フェーズ間及
び比較的重要でない条件下で都合良く使用できる所謂Ｇ
ＡＴＥ ＣＯＮＴＡＣＴＳマスクによりセルの「モザイ
ク」中にＭＯＳトランジスタを形成しあるいはしないこ
とによりプログラム（個別化）されることのできるＲＯ
Ｍタイプデバイスの生成にも特に適したデバイスを作成
することに寄与する。

【０００９】本発明の異なった態様及び利点は添付図面
を参照して行う引き続く説明によりさらに明らかになる
であろう。図１から図11は第１の実施例による本発明製
造プロセスの主要なステップを例示することによりデバ
イスの構造を概略的に示すものであり図12及び図13は本
発明の他の実施例を概略的に示すものである。

【００１０】

【好ましい態様の説明】図１から図11を参照すると、半
導体基板１上に分離構造２が中断されていない平行なス
トリップとして限定されかつ形成され、これはセルのア
レイの列の全高に亘って延びている。該分離構造２は、
所謂ＬＯＣＵＳ技術（フィリップス社）、ＰＬＡＮＯＸ
技術（エッセヂエッセ−トムソン社）等の窒化シリコン
でマスキングを行う周知の技術の１種に従って前もって
イオンインプラントが行われた半導体１の表面のマスク
されていない部分上に熱的に成長した電界酸化物層によ
り構成されることができる。その代わりに前記分離スト
リップは「嵌め込まれた」ものでもよく、つまり第１に
半導体基板の表面に溝を形成しイオンインプラントの後
にこの溝を酸化シリコンのような絶縁物質の付着により
充填し（ＢＯＸタイプ分離）、これによりウエファの表
面の完全な平面性を都合良く確保してもよい。図から判
るように分離ストリップ２の写真食刻限定は、これらの
デバイスの従来の既知構造でそうであったようなイメー
ジ転送プロセス間の実質的に長方形の幾何形状の丸みに
より誘発される不都合が実質的に存在しない。回折の問
題が長方形又は２方向限定特性の場合より遙に小さいた
め、平行なストリップの写真食刻限定は光学的に遙に易
しくなる。

【００１１】既知の任意の技術を利用し更に続けて共通
の操作により分離構造２を形成した後、全体が３で示さ
れたゲート構造を形成する。本発明の一例である該ゲー
ト構造は、該構造が更にマスキング及びエッチングによ
るプロセス中で更に限定されるため、部分的な犠牲構造
である。図２から判るように、ユニットメモリセルのア
レイ用ゲート構造はこの段階では平行な離間したストリ
ップであり、該ストリップは半導体ウエファのフロント
に前もって形成された分離ストリップ２に直角に交差し
ている。図３のＡ−Ａ断面から判るように、ＥＰＲＯＭ
タイプセルの特定の場合には、個々のゲート構造は２個
の隣接する分離ストリップ２間の活性エリア上に前もっ
て形成された通常酸化シリコン５であるゲート絶縁層に
より下に位置する半導体１から電気的に絶縁された一般
に多結晶シリコン（ポリＩ）である第１の導電層４を含
んで成り、該第１の導電層４はその上面に多結晶シリコ
ン（ポリＩＩ）の第２の導電層７が付着されパターン化
されてセルのコントロールゲート電極を構成し、前記第
１の導電層４と第２の導電層７は絶縁層つまりマルチ層
６により完全に絶縁され、前記導電層４はデバイスのＥ
ＰＲＯＭセルの浮遊ゲートを構成している。複合ゲート
構造３の側面は後述する通り、半導体のドレイン及びソ
ースエリアの引き続くイオンインプランテーションの行
うための横方向のスペーサを形成するためそして個々の
セルのドレイン及びソース領域の電気的相互接続ライン
を自己整列条件で形成するためのテーパー状の断面プロ
フィールを有する絶縁層８で被覆されている。これらの
テーパー状の絶縁スペーサ８の形成も周知であり、従っ
て詳細には説明しない。

【００１２】ＥＰＲＯＭメモリの場合の平行の中断しな
いストリップ２の形態の分離構造の形成を完了した後の
製造プロセスは次のステップを含んでいる。 ａ）半導体１を熱的に酸化して活性エリア上にゲート酸
化物層５を形成する。 ｂ）化学蒸着により多結晶シリコン層４（ポリＩ）を付
着させかつそれをドープする。 ｃ）付着した多結晶シリコンの表面の熱的酸化により又
は蒸着により、多結晶シリコン４（ポリＩ）のパターン
化された層により構成される浮遊ゲートを分離するため
の絶縁層あるいはマルチ層６を形成する。 ｄ）多結晶シリコン（ポリＩＩ）の第２の層７を化学蒸
着により形成し、この層を通してコントロールゲートが
最終的にパターン化される。必要に応じてメモリマトリ
クスのゲート構造スタックを形成する全ての層の付着ス
テップを実際上完了させるために窒化シリコンの層を形
成する。 ｅ）ゲート構造の平行なラインのマスキング及びエッチ
ングによるパターン化を行う。 ｆ）ゲート構造のラインの側面に絶縁物質の側壁スペー
サ８を形成し、共通の操作によりソース及びドレインエ
リアをインプラントする。

【００１３】この一連の製造プロセスの終期には構造は
図２及び３に示す通りであり、特に図３にはＥＰＲＯＭ
セルのゲート構造が示されている。勿論簡単なＭＯＳト
ランジスタにより形成されるセルの場合はゲート構造は
単一の導電層のみを含む（つまりゲート構造は実質的に
ポリＩ層のみで形成される）。この時点から製造プロセ
スは本発明の２種の異なった態様に従って進行する。図
４から１１に概略的に示された第１の態様によると、プ
ロセスは次のステップを通して進行する。 ｇ）図４に示すように単一の電気導電性マトリクス層９
つまり導電マルチ層をコンフォーマルに付着させ、続い
て平面化物質１０（例えば酸化シリコンガラス、ＳＯ
Ｇ）又は平面化に役立つ物質（例えば熱的に再流動する
酸化物の混合物）を付着する。 ｈ）図５に示すように前もって付着された下に位置する
マトリクス導電層９のピークの先端が露出するまで前記
層１０のマスクレス「ブランケット」エッチングを行
う。 ｉ）図６に示すように、導電性物質のエッチングフロン
トが絶縁スペーサ８の側面に降下するまで前記平面化物
質１０の残りをエッチングのマスクとして使用しなが
ら、先行するエッチングステップの間に露出したマトリ
クス層９の導電性物質の選択的エッチングを行う。

【００１４】この最後のステップではソース及びドレイ
ンの相互接続ラインがそれぞれセルのソース及びドレイ
ン領域の上方で基板上に直接一緒になって形成され、こ
れらのラインは該接続ラインに対して直角方向に延びる
分離ストリップと交差する個所で該分離ストリップと幾
何的に交差する。これはドレイン領域上だけでなくソー
ス領域でもコンタクトエリアが可能な限り大きくなるた
め明らかである。更にゲート構造を分離するために通常
形成される分離絶縁層のエッチングにより意図的に「露
出」されなかった半導体基板のエリア上に電気的コンタ
クトが確立されるという事実は、エッチングに起因する
結晶欠陥及び／又は汚染種のインプランテーション及び
／又は分離絶縁層を通してコンタクトホールを形成する
ために使用される一般的な反応性イオンエッチングプロ
セスの間に通常形成される酸化物及び／又は重合性残留
物からのコンタクトエリアの洗浄を不完全に又は部分的
にしか行えないという問題点を回避する。勿論最も顕著
な利点は、その配列が重要であることが多いパターン化
用マスクを使用することなくドレイン及びソース接続金
属ラインを実現できるという事実である。実際に金属ソ
ース及びドレイン接続ライン９は、この段階では依然と
して中断されていない平行なストリップの形態である既
存の部分的に犠牲的であるゲート構造に対して実質的に
自己整列的に形成される。

【００１５】この時点で製造プロセスは更に次のステッ
プを通して進行する。 ｊ）導電ライン９上に依然として存在する帯状に残した
平面化材料１０を除去し、レジスト層を加え、そのパタ
ーンが点線のプロフィールＭで図７に概略的に示された
ＧＡＴＥＳＥＰＡＲＡＴＩＯＮＭＡＳＫを限定する。容
易に判るようにこのマスクは平行なストリップにより形
成されたパターンを有し実質的に重要な特性は有しな
い。マスクの開口を通して前記部分犠牲ゲート構造のマ
スクされていない部分つまり下に位置する分離ストリッ
プと交差する部分のストリップ３をエッチングし、これ
により図７及び８に示すように単一セルの最終的なゲー
ト構造を限定する形成された部分犠牲ゲート構造のスト
リップの連続性を中断する。 ｋ）中間分離層として絶縁物質層１１を付着する。 ｌ）図９に示すように専用ＧＡＴＥＣＯＮＴＡＣＴマス
クにより限定し、ＥＰＲＯＭセルのパターン化されたコ
ントロールゲートの導電層の表面又は通常のＭＯＳトラ
ンジスタの場合には単一のゲート導電層の表面が露出す
るまで、中間分離の絶縁層１１をエッチングする。

【００１６】このＧＡＴＥＣＯＮＴＡＣＴマスクは従来
の構造のドレインコンタクトを「開口する」ために一般
に使用されるマスクより重要性が遙に少ないことが認め
られる。実際にコンタクト用として露出する表面はウエ
ファのフロント上で比較的高くそして一定のレベルにあ
り、このフロントは中間絶縁層１１が付着された後に比
較的平滑になり、必要であれば更に平面化を容易に行う
ことができる。次いで製造プロセスは次のステップを通
して進行する。 ｍ）導電層（ドープされた多結晶シリコン、アルミニウ
ム、アルミニウム合金等）を付着させ、専用マスクによ
りゲート接続ライン１２をパターン化する。これらのラ
インは互いに平行で下に位置するソース及びドレイン接
続ラインに対して直角で、図１０及び１１に示す通り２
個の下に位置する隣接分離ストリップに平行にかつ部分
的に投影されるよう延びている。本発明の他の態様によ
ると、ゲート構造３のパターン化された部分犠牲ストリ
ップの上に導電性物質（例えばタングステン）層をコン
フォーマルな手法でではなく導電性物質の付着層がウエ
ファのフロントの表面を平面化するように付着すること
によりソース及びドレイン接続ラインを形成することが
図12に示すように可能である。これは、表面のピークの
先端上よりむしろ空隙部でより厚く成長することにより
表面の前記空隙を容易に充填するよう付着する特定の金
属性物質の傾向を有利に適用できる技術を利用すること
により得られる。

【００１７】次いでこのような平面導電層９′を図13に
概略的に示すように導電性物質９′のエッチングフロン
トがゲート構造の下に位置するストリップ３の側面に存
在する絶縁スペーサ８の側面に降下するまで、高度に異
方的な条件下で例えばＲＩＥエッチングプロセスにより
エッチングし、これにより簡単な手法でゲート構造の既
存のストリップ３に自己整列したドレイン及びゲートの
金属性接続ラインを形成する。図３にＥＰＲＯＭセルの
典型的な複合スタックゲート構造が詳細に示され、引き
続く図面ではゲート構造が全体をより一般的に符号３で
示し意図的に固有のマルチ層構造を示していないがこれ
は当業者に容易に理解できるからである。本発明は、標
準的なＭＯＳトランジスタ及び類似構造により形成され
るユニットセルの場合つまり単一のゲート電極を有する
場合だけでなくＥＰＲＯＭタイプユニットセルの場合の
両者に同様に適用可能である。所謂ＲＯＭメモリは電気
的手段のみでは消去（プログラムも）できないユニット
セルのこのようなタイプで一般に形成される。２進符号
の状態「１」及び「０」間の識別は次の方法のいずれか
により型通りに行うことができる。

【００１８】ａ）トランジスタのアレイ（マトリクス）
の特別の位置のトランジスタ構造を作り出す（又は出さ
ない）ことによる。 ｂ）チャンネルインプランテーションによりアレイの特
定のトランジスタのスイッチオンしきい値を区別するこ
とによる。 ｃ）アレイの特定のトランジスタを接続する（又は接続
しない）ことによる。この後者の技術はしばしば好まし
く、それはこれが製造プロセスの終了時に近いステップ
間で都合良くデバイスの「個別化（customize)」を許容
し先行する製造ステップの大部分の標準化を許容するか
らである。既知の技術によるとこの個別化は各ドレイン
を２個の選択できるチャンネルに接続することにより生
ずることがある。このような構造の利点は100 ％の冗長
性により与えられ、一方欠点はシリコンの比較的大きい
エリアを必要とすることである。写真食刻の困難性はＥ
ＰＲＯＭタイプセルを製造する際に遭遇するものと実際
的に同じである。

【００１９】対照的に本発明は、ゲートコンタクトマス
クにより製造の終期に近いステップ間のメモリアレイの
各トランジスタの「プログラム」された接続の実行を許
容し、前述の通りこの事実は遙に重要なＤＲＡＩＮ Ｃ
ＯＮＴＡＣＴマスクを同じ目的で使用する従来技術に対
して整列及びパターン化の重要性を大きく減少させる。
都合の良いことに各トランジスタあるいはメモリセルは
２個の選択できるチャンネルを通してアドレスされるこ
とができ、これにより従来技術の場合と同様に100 ％の
冗長性を得ることができ、従来技術に従って製造された
アレイに対して本発明のアレイは極度のコンパクト性を
有するという利点がある。より一般的にいうとあるいは
特にＥＰＲＯＭメモリアレイの場合には、ある冗長性を
含みあるいは含まない異なった解読回路を使用すること
ができる。換言すると、複数の単一メモリセルが個々に
アドレスされる場合は周知の技術によるとソースライン
間の識別のためにメモリマトリクスが適切な解読回路を
装着しなければならない。対照的に周知の技術により一
層伝統的な全てのソースラインが電気的に共通接続され
た解読回路を利用すると、各メモリ「セル」は実際には
２個のハーフセルにより形成されるものと考えなければ
ならず、つまり互いに関連して作動し従って100 ％の冗
長性を決定するメモリアレイのトランジスタ又はユニッ
トセル対により形成されるものと考えなければならな
い。

【図面の簡単な説明】

【図１】本発明の第１の実施例のデバイスを製造する際
の該デバイスの第１の構造を概略的に示す図。

【図２】同じく第２の構造を概略的に示す図。

【図３】同じく第３の構造を概略的に示す図。

【図４】同じく第４の構造を概略的に示す図。

【図５】同じく第５の構造を概略的に示す図。

【図６】同じく第６の構造を概略的に示す図。

【図７】同じく第７の構造を概略的に示す図。

【図８】同じく第８の構造を概略的に示す図。

【図９】同じく第９の構造を概略的に示す図。

【図１０】同じく第10の構造を概略的に示す図。

【図１１】同じく第11の構造を概略的に示す図。

【図１２】本発明の第２の実施例のデバイスを製造する
際の該デバイスの第１の構造を概略的に示す図。

【図１３】同じく第２の構造を概略的に示す図。

【符号の説明】

１・・・半導体基板 ２・・・分離構造 ３・・・ゲー
ト構造 ４・・・導電層 ５・・・絶縁層 ６・・・絶
縁層 ７・・・導電層 ８・・・スペーサ ９・・・導
電性マトリクス層 10・・・平面化物質層 11・・・絶
縁物質層 12・・・接続ライン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ソース、ゲート及びドレイン相互接続ラ
   イン及びメモリセルからなるアレイの列の全長に亘って
   中断されずに延びかつ１つのメモリセルを同じ行に配置
   されている隣接するメモリセルから分離する平行な分離
   ストリップを含んで成る分離構造を有しており、各々が
   半導体基板のソース領域とドレイン領域との間のチャン
   ネル領域の上方に形成されたゲート構造を有しており且
   つ行及び列に配列されているメモリセルからなるアレイ
   を含んで成る半導体デバイスの製造方法において、 均一に離間し互いに平行で前記アレイの列の全長に亘っ
   て延びる中断されていない分離ストリップの形態で分離
   構造を前記アレイの行のメモリセルの間に形成し、 前記分離ストリップに直角に延在しており離間した平行
   なストリップの形態で部分犠牲ゲート構造を形成し、か
   つ前記部分犠牲ゲート構造ストリップの側面に沿って絶
   縁側壁スペーサを形成し、 前記基板及び前記部分犠牲ゲート構造ストリップ上に金
   属層をコンフォーマルに付着させ、 平面化物質層を付着させ、 前記コンフォーマルに付着させた金属層の上面が露出す
   るまでマスクなしに前記平面化物質層の異方的エッチン
   グを行い、これにより前記部分犠牲ゲート構造の２個の
   ストリップ間の前記金属層の谷の底部上に前記平面化物
   質を帯状に残し、 前記金属層のエッチングフロントが少なくとも前記部分
   犠牲ゲート構造ストリップの側面に沿って形成された前
   記絶縁側壁スペーサに到達するまで、前記谷の底部上の
   前記帯状に残した平面化物質をマスクとして利用して前
   記金属層の露出部分のエッチングを行い、 前記帯状に残した平面化物質を除去し、 前記分離ストリップ上の前記部分犠牲ゲート構造ストリ
   ップの重なりゾーンと一致する開口を有するゲート分離
   マスクを形成し、 最終的なゲート構造を形成するために前記部分犠牲ゲー
   ト構造ストリップの露出部分をエッチングし、続いて前
   記ゲート分離マスクを除去し、 絶縁物質の中間分離層を付着し、 ゲート−コンタクトマスクにより個々のゲートコンタク
   トを形成するために、前記最終的なゲート構造の上表面
   が露出するまで前記ゲート−コンタクトマスクの開口を
   通して前記中間分離層のエッチングを行い、次いで前記
   ゲート−コンタクトマスクを除去し、 前記最終的なゲート構造と電気的に接続されたゲート−
   コンタクト金属層を付着し、前記ゲート−コンタクト金
   属層をパターン化して前記分離ストリップに平行で前記
   ドレイン及びソース相互接続ラインと直角な前記ゲート
   相互接続ラインを形成し、前記アレイの夫々の列を構成
   する前記ゲート構造を接続する、 上記各ステップを有していることを特徴とする半導体デ
   イバスの製造方法。
2. 【請求項２】 ソース、ゲート及びドレイン相互接続ラ
   イン及びメモリセルからなるアレイの列の全長に亘って
   中断されずに延びかつ１つのメモリセルを同じ行に配置
   されている隣接するメモリセルから分離する平行な分離
   ストリップを含んで成る分離構造を有しており、各々が
   半導体基板のソース領域とドレイン領域との間のチャン
   ネル領域の上方に形成されたゲート構造を有しており且
   つ行及び列に配列されているメモリセルからなるアレイ
   を含んで成る半導体デバイスの製造方法において、 均一に離間し互いに平行で前記アレイの列の全長に亘っ
   て延びる中断されていない分離ストリップの形態で分離
   構造を前記アレイの行のメモリセルの間に形成し、 前記分離ストリップに直角に延在しており離間した平行
   なストリップの形態で部分犠牲ゲート構造を形成し、か
   つ前記部分犠牲ゲート構造ストリップの側面に沿って絶
   縁側壁スペーサを形成し、 前記基板及び前記部分犠牲ゲート構造ストリップ上に平
   面化金属層を付着し、 前記平面化金属層のエッチングフロントが少なくとも前
   記部分犠牲ゲート構造ストリップの側面に沿って形成さ
   れた前記絶縁側壁スペーサに到達するまでマスクなしに
   前記平面化金属層の異方的エッチングを行い、 前記分離ストリップ上の前記部分犠牲ゲート構造ストリ
   ップの重なりゾーンと一致する開口を有するゲート分離
   マスクを形成し、 最終的なゲート構造を形成するために前記部分犠牲ゲー
   ト構造ストリップの露出部分をエッチングし、続いて前
   記ゲート分離マスクを除去し、 絶縁物質の中間分離層を付着し、 ゲート−コンタクトマスクにより個々のゲートコンタク
   トを形成するために、前記最終的なゲート構造の上表面
   が露出するまで前記ゲート−コンタクトマスクの開口を
   通して前記中間分離層のエッチングを行い、次いで前記
   ゲート−コンタクトマスクを除去し、 前記最終的なゲート構造と電気的に接続されたゲート−
   コンタクト金属層を付着し、前記ゲート−コンタクト金
   属層をパターン化して前記分離ストリップに平行で前記
   ドレイン及びソース相互接続ラインと直角な前記ゲート
   相互接続ラインを形成し、前記アレイの夫々の列を構成
   する前記ゲート構造を接続する、 上記各ステップを有していることを特徴とする半導体デ
   バイスの製造方法。