JP3321868B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ(Static Rand
om Access Memory) などに用いられるセンスアンプ回路
に係り、特にデータ線に伝播された信号を増幅して出力
するグローバルセンスアンプ回路に関するものである。
om Access Memory) などに用いられるセンスアンプ回路
に係り、特にデータ線に伝播された信号を増幅して出力
するグローバルセンスアンプ回路に関するものである。
【０００２】
【従来の技術】半導体記憶装置、たとえばＳＲＡＭなど
では、近年の微細加工技術の進歩に伴い大容量化が進め
られ、実用に供されている。大容量化が進むと、一つの
ビット線に接続されるメモリセルの数が増大し、信号増
幅用のセンスアンプ回路の感度が劣化してしまう。そこ
で、最近のＳＲＡＭなどでは、一般に、メモリアレイを
分割して複数のサブアレイを構成し、各サブアレイ単位
で行デコーダおよびローカルセンスアンプ回路が設けら
れている。そして、各ローカルセンスアンプ回路を共通
のデータ線に接続し、ローカルセンスアンプ回路を介し
データ線に伝播された信号を、いわゆるグローバルセン
スアンプ回路で増幅して出力バッファに出力するように
構成される。
では、近年の微細加工技術の進歩に伴い大容量化が進め
られ、実用に供されている。大容量化が進むと、一つの
ビット線に接続されるメモリセルの数が増大し、信号増
幅用のセンスアンプ回路の感度が劣化してしまう。そこ
で、最近のＳＲＡＭなどでは、一般に、メモリアレイを
分割して複数のサブアレイを構成し、各サブアレイ単位
で行デコーダおよびローカルセンスアンプ回路が設けら
れている。そして、各ローカルセンスアンプ回路を共通
のデータ線に接続し、ローカルセンスアンプ回路を介し
データ線に伝播された信号を、いわゆるグローバルセン
スアンプ回路で増幅して出力バッファに出力するように
構成される。
【０００３】このようなＳＲＡＭに用いられるグローバ
ルセンスアンプ回路は、大容量化とともにデータ線が長
くなりその容量がますます大きくなることにより発生す
る問題、すなわち、データ線の信号スイングを大きくす
ると、イコライズなどのための充放電に時間を要し、高
速化が困難であるという問題を解消するため、データ線
の信号スイングを抑圧するという機能を備えている（た
とえば、ISSCC 92/FRIDAY,FEBRUARY 21,1992/CONTINENT
AL BALLROOM 参照) 。
ルセンスアンプ回路は、大容量化とともにデータ線が長
くなりその容量がますます大きくなることにより発生す
る問題、すなわち、データ線の信号スイングを大きくす
ると、イコライズなどのための充放電に時間を要し、高
速化が困難であるという問題を解消するため、データ線
の信号スイングを抑圧するという機能を備えている（た
とえば、ISSCC 92/FRIDAY,FEBRUARY 21,1992/CONTINENT
AL BALLROOM 参照) 。
【０００４】図２は、従来のグローバルセンスアンプ回
路およびその周辺回路を示す構成図である。図２におい
て、ＶCCは電源電圧、ＤＢはデータ線、ＤＢ はデータ
線ＤＢとは極性が反転した反データ線、ＢＬはビット
線、ＢＬ は反ビット線、１はグローバルセンスアンプ
回路、２は各サブアレイ毎に設けられるローカルセンス
アンプ回路、３はデータ出力バッファ、ＮＴａ，ＮＴｂ
は信号電流調整用ｎチャネルＭＯＳトランジスタをそれ
ぞれ示している。
路およびその周辺回路を示す構成図である。図２におい
て、ＶCCは電源電圧、ＤＢはデータ線、ＤＢ はデータ
線ＤＢとは極性が反転した反データ線、ＢＬはビット
線、ＢＬ は反ビット線、１はグローバルセンスアンプ
回路、２は各サブアレイ毎に設けられるローカルセンス
アンプ回路、３はデータ出力バッファ、ＮＴａ，ＮＴｂ
は信号電流調整用ｎチャネルＭＯＳトランジスタをそれ
ぞれ示している。
【０００５】グローバルセンスアンプ回路１は、ｐチャ
ネルＭＯＳ(Metal Oxide Semiconductor) トランジスタ
ＰＴ１〜ＰＴ６およびｎチャネルＭＯＳトランジスタＮ
Ｔ１〜ＮＴ４により構成されている。ｐチャネルＭＯＳ
トランジスタＰＴ１〜ＰＴ６のソースは電源電圧ＶCCに
接続されており、ｎチャネルＭＯＳトランジスタＮＴ１
〜ＮＴ４のソースは接地されている。ｐチャネルＭＯＳ
トランジスタＰＴ１はドレインとゲートとが接続され、
これらの接続中点がデータ線ＤＢの一端に接続されて、
第１の入力端子ＮＤIN1 が構成されている。ｐチャネル
ＭＯＳトランジスタＰＴ６もドレインとゲートとが接続
され、これらの接続中点が反データ線ＤＢ の一端に接
続されて、第２の入力端子ＮＤIN2が構成されている。
ネルＭＯＳ(Metal Oxide Semiconductor) トランジスタ
ＰＴ１〜ＰＴ６およびｎチャネルＭＯＳトランジスタＮ
Ｔ１〜ＮＴ４により構成されている。ｐチャネルＭＯＳ
トランジスタＰＴ１〜ＰＴ６のソースは電源電圧ＶCCに
接続されており、ｎチャネルＭＯＳトランジスタＮＴ１
〜ＮＴ４のソースは接地されている。ｐチャネルＭＯＳ
トランジスタＰＴ１はドレインとゲートとが接続され、
これらの接続中点がデータ線ＤＢの一端に接続されて、
第１の入力端子ＮＤIN1 が構成されている。ｐチャネル
ＭＯＳトランジスタＰＴ６もドレインとゲートとが接続
され、これらの接続中点が反データ線ＤＢ の一端に接
続されて、第２の入力端子ＮＤIN2が構成されている。
【０００６】また、ｐチャネルＭＯＳトランジスタＰＴ
１のドレインとゲートとの接続中点はｐチャネルＭＯＳ
トランジスタＰＴ２およびＰＴ３のゲートに接続され、
ｐチャネルＭＯＳトランジスタＰＴ６のドレインとゲー
トとの接続中点はｐチャネルＭＯＳトランジスタＰＴ４
およびＰＴ５のゲートに接続されており、データ出力バ
ッファ３をドライブするため、ＰＴ１→ＰＴ２，ＰＴ３
およびＰＴ６→ＰＴ４，ＰＴ５でデータ線ＤＢおよび反
データ線ＤＢ に流れる信号電流ＩS ，ＩS'をｍ倍に電
流増幅するように構成される。したがって、ｐチャネル
ＭＯＳトランジスタＰＴ１のチャネル幅ＷP1とｐチャネ
ルＭＯＳトランジスタＰＴ２，ＰＴ３のチャネル幅
ＷP2，ＷP3との比、並びにｐチャネルＭＯＳトランジス
タＰＴ６のチャネル幅ＷP6とｐチャネルＭＯＳトランジ
スタＰＴ４，ＰＴ５のチャネル幅ＷP4，ＷP5との比はそ
れぞれ１：ｍに設定されている。
１のドレインとゲートとの接続中点はｐチャネルＭＯＳ
トランジスタＰＴ２およびＰＴ３のゲートに接続され、
ｐチャネルＭＯＳトランジスタＰＴ６のドレインとゲー
トとの接続中点はｐチャネルＭＯＳトランジスタＰＴ４
およびＰＴ５のゲートに接続されており、データ出力バ
ッファ３をドライブするため、ＰＴ１→ＰＴ２，ＰＴ３
およびＰＴ６→ＰＴ４，ＰＴ５でデータ線ＤＢおよび反
データ線ＤＢ に流れる信号電流ＩS ，ＩS'をｍ倍に電
流増幅するように構成される。したがって、ｐチャネル
ＭＯＳトランジスタＰＴ１のチャネル幅ＷP1とｐチャネ
ルＭＯＳトランジスタＰＴ２，ＰＴ３のチャネル幅
ＷP2，ＷP3との比、並びにｐチャネルＭＯＳトランジス
タＰＴ６のチャネル幅ＷP6とｐチャネルＭＯＳトランジ
スタＰＴ４，ＰＴ５のチャネル幅ＷP4，ＷP5との比はそ
れぞれ１：ｍに設定されている。
【０００７】図３の構成においては、たとえば図示しな
いメモリセルから読み出されたデータは、ビット線ＢＬ
および反ビット線ＢＬ に出力され、行デコーダにより
選択されてローカルセンスアンプ回路２に入力される。
ローカルセンスアンプ回路２では、入力データのレベル
に応じて信号電流調整用ｎチャネルＭＯＳトランジスタ
ＮＴａおよびＮＴｂへのゲート電圧の供給レベル制御が
行われる。具体的には、ｎチャネルＭＯＳトランジスタ
ＮＴａおよびＮＴｂのゲート電圧は、入力データレベル
に応じて相補的な値をとるように制御され、それら供給
ゲート電圧値によりデータ線ＤＢおよび反データ線ＤＢ
に流れる信号電流ＩS およびＩS'の大きささが決定さ
れる。
いメモリセルから読み出されたデータは、ビット線ＢＬ
および反ビット線ＢＬ に出力され、行デコーダにより
選択されてローカルセンスアンプ回路２に入力される。
ローカルセンスアンプ回路２では、入力データのレベル
に応じて信号電流調整用ｎチャネルＭＯＳトランジスタ
ＮＴａおよびＮＴｂへのゲート電圧の供給レベル制御が
行われる。具体的には、ｎチャネルＭＯＳトランジスタ
ＮＴａおよびＮＴｂのゲート電圧は、入力データレベル
に応じて相補的な値をとるように制御され、それら供給
ゲート電圧値によりデータ線ＤＢおよび反データ線ＤＢ
に流れる信号電流ＩS およびＩS'の大きささが決定さ
れる。
【０００８】信号電流Ｉs およびＩS'が流れると、グロ
ーバルセンスアンプ回路１の第１の入力端子ＮＤIN1 に
接続されたｐチャネルＭＯＳトランジスタＰＴ１〜ＰＴ
３および第２の入力端子ＮＤIN2 に接続されたｐチャネ
ルＭＯＳトランジスタＰＴ４〜ＰＴ６のゲートレベルが
低くなるため、ｐチャネルＭＯＳトランジスタＰＴ１〜
ＰＴ６はオン状態となる。これにより、ｐチャネルＭＯ
ＳトランジスタＰＴ２，ＰＴ４およびｎチャネルＭＯＳ
トランジスタＮＴ１，ＮＴ２からなるカレントミラー回
路ＭＲ１により構成される差動アンプで増幅された信号
が、第１の出力端子ＮＤOUT1から信号ＳＯとしてデータ
出力バッファ３に出力される。また、ｐチャネルＭＯＳ
トランジスタＰＴ３，ＰＴ５およびｎチャネルＭＯＳト
ランジスタＮＴ３，ＮＴ４からなるカレントミラー回路
ＭＲ２により構成される差動アンプで増幅された信号
が、第２の出力端子ＮＤOUT2から信号ＳＯ としてデー
タ出力バッファ３に出力される。これに伴い、データ出
力バッファ３から所定のデータ出力ＤOUT が得られる。
ーバルセンスアンプ回路１の第１の入力端子ＮＤIN1 に
接続されたｐチャネルＭＯＳトランジスタＰＴ１〜ＰＴ
３および第２の入力端子ＮＤIN2 に接続されたｐチャネ
ルＭＯＳトランジスタＰＴ４〜ＰＴ６のゲートレベルが
低くなるため、ｐチャネルＭＯＳトランジスタＰＴ１〜
ＰＴ６はオン状態となる。これにより、ｐチャネルＭＯ
ＳトランジスタＰＴ２，ＰＴ４およびｎチャネルＭＯＳ
トランジスタＮＴ１，ＮＴ２からなるカレントミラー回
路ＭＲ１により構成される差動アンプで増幅された信号
が、第１の出力端子ＮＤOUT1から信号ＳＯとしてデータ
出力バッファ３に出力される。また、ｐチャネルＭＯＳ
トランジスタＰＴ３，ＰＴ５およびｎチャネルＭＯＳト
ランジスタＮＴ３，ＮＴ４からなるカレントミラー回路
ＭＲ２により構成される差動アンプで増幅された信号
が、第２の出力端子ＮＤOUT2から信号ＳＯ としてデー
タ出力バッファ３に出力される。これに伴い、データ出
力バッファ３から所定のデータ出力ＤOUT が得られる。
【０００９】また、この回路は、以下のようにしてデー
タ線ＤＢおよび反データ線ＤＢ の信号スイングを抑圧
している。データ線ＤＢおよび反データ線ＤＢ に信号
電流ＩS ，ＩS'が流れると、第１の入力端子ＮＤIN1 の
ノード電圧ＶIN1 および第２の出力端子ＮＤIN2 のノー
ド電圧ＶIN2 は、下記式に示すような値となる。 ＶIN1 ＝ＶCC−｜Ｖthp ｜ −｛ＩS ／（μp ・ε0 ・εs /2）・（ＷP1／ＬP1）｝1/2 …（１） ＶIN1 ＝ＶCC−｜Ｖthp ｜ −｛ＩS'／（μp ・ε0 ・εs /2）・（ＷP6／ＬP6）｝1/2 …（２） ここで、Ｖthp はｐチャネルＭＯＳトランジスタのしき
い値電圧、μp はｐチャネルＭＯＳトランジスタのホー
ル移動度、ε0 は真空誘電率、εs はシリコンゲート酸
化膜の比誘電率、ＬP1，ＬP6はｐチャネルＭＯＳトラン
ジスタＰＴ１，ＰＴ６のチャネル長、ＷP1，ＷP6はｐチ
ャネルＭＯＳトランジスタＰＴ１，ＰＴ６のチャネル幅
をそれぞれ表している。
タ線ＤＢおよび反データ線ＤＢ の信号スイングを抑圧
している。データ線ＤＢおよび反データ線ＤＢ に信号
電流ＩS ，ＩS'が流れると、第１の入力端子ＮＤIN1 の
ノード電圧ＶIN1 および第２の出力端子ＮＤIN2 のノー
ド電圧ＶIN2 は、下記式に示すような値となる。 ＶIN1 ＝ＶCC−｜Ｖthp ｜ −｛ＩS ／（μp ・ε0 ・εs /2）・（ＷP1／ＬP1）｝1/2 …（１） ＶIN1 ＝ＶCC−｜Ｖthp ｜ −｛ＩS'／（μp ・ε0 ・εs /2）・（ＷP6／ＬP6）｝1/2 …（２） ここで、Ｖthp はｐチャネルＭＯＳトランジスタのしき
い値電圧、μp はｐチャネルＭＯＳトランジスタのホー
ル移動度、ε0 は真空誘電率、εs はシリコンゲート酸
化膜の比誘電率、ＬP1，ＬP6はｐチャネルＭＯＳトラン
ジスタＰＴ１，ＰＴ６のチャネル長、ＷP1，ＷP6はｐチ
ャネルＭＯＳトランジスタＰＴ１，ＰＴ６のチャネル幅
をそれぞれ表している。
【００１０】上記（１）および（２）式からわかるよう
に、図２のグローバルセンスアンプ回路１は、ｐチャネ
ルＭＯＳトランジスタＰＴ１およびＰＴ６のチャネル長
ＬP1，ＬP6に対するチャネル幅ＷP1，ＷP6の割合（ＷP1
／ＬP1）および（ＷP6／ＬP6）を大きくして、データ線
ＤＢおよび反データ線ＤＢ の信号スイングを抑圧して
いる。
に、図２のグローバルセンスアンプ回路１は、ｐチャネ
ルＭＯＳトランジスタＰＴ１およびＰＴ６のチャネル長
ＬP1，ＬP6に対するチャネル幅ＷP1，ＷP6の割合（ＷP1
／ＬP1）および（ＷP6／ＬP6）を大きくして、データ線
ＤＢおよび反データ線ＤＢ の信号スイングを抑圧して
いる。
【００１１】
【発明が解決しようとする課題】ところで、上述した構
成においては、たとえばデータ線ＤＢからグローバルセ
ンスアンプ回路１を見た場合の入力容量ＣINは、次の関
係を満足する。 ＣIN∝（１＋ｍ） …（３） ここで、ｍは電流増幅率を表している。
成においては、たとえばデータ線ＤＢからグローバルセ
ンスアンプ回路１を見た場合の入力容量ＣINは、次の関
係を満足する。 ＣIN∝（１＋ｍ） …（３） ここで、ｍは電流増幅率を表している。
【００１２】グローバルセンスアンプ回路１の出力によ
りデータ出力バッファ３を高速でドライブし、ＳＲＡＭ
などの高速化を図るためには、電流増幅率ｍを大きくす
ることが考えれる。しかしながら、上述した従来のグロ
ーバルセンスアンプ回路１では、上記（３）式からわか
るように、電流増幅率を上げれば上げる程、データ線Ｄ
Ｂの寄生容量ＣINが大きくなる。データ線ＤＢの寄生容
量ＣINが大きくなると、データ線ＤＢのチャージおよび
ディスチャンージする信号電流ｉs は小さいため、スピ
ードダウンを余儀なくされるという問題があった。
りデータ出力バッファ３を高速でドライブし、ＳＲＡＭ
などの高速化を図るためには、電流増幅率ｍを大きくす
ることが考えれる。しかしながら、上述した従来のグロ
ーバルセンスアンプ回路１では、上記（３）式からわか
るように、電流増幅率を上げれば上げる程、データ線Ｄ
Ｂの寄生容量ＣINが大きくなる。データ線ＤＢの寄生容
量ＣINが大きくなると、データ線ＤＢのチャージおよび
ディスチャンージする信号電流ｉs は小さいため、スピ
ードダウンを余儀なくされるという問題があった。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データ線の寄生容量を増大させ
ることなく、大電流でデータ出力系をドライブでき、ひ
いては半導体記憶装置の高速化を図ることができるセン
スアンプ回路を提供することにある。
のであり、その目的は、データ線の寄生容量を増大させ
ることなく、大電流でデータ出力系をドライブでき、ひ
いては半導体記憶装置の高速化を図ることができるセン
スアンプ回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力端子が負荷用半導体トランジスタに
接続され、この入力端子からデータ線に引き込まれる信
号電流の大きさに応じてデータ線を伝播する信号を増幅
するセンスアンプ回路であって、ゲートが上記入力端子
に接続された入力容量設定用半導体トランジスタと、ソ
ースが電圧源に接続され、ドレインが上記入力容量設定
用半導体トランジスタのソースに接続され、ゲートがド
レインおよび上記負荷用半導体トランジスタのゲートに
接続された増幅用半導体トランジスタとを有する。
め、本発明は、入力端子が負荷用半導体トランジスタに
接続され、この入力端子からデータ線に引き込まれる信
号電流の大きさに応じてデータ線を伝播する信号を増幅
するセンスアンプ回路であって、ゲートが上記入力端子
に接続された入力容量設定用半導体トランジスタと、ソ
ースが電圧源に接続され、ドレインが上記入力容量設定
用半導体トランジスタのソースに接続され、ゲートがド
レインおよび上記負荷用半導体トランジスタのゲートに
接続された増幅用半導体トランジスタとを有する。
【００１５】本発明では、上記増幅用半導体トランジス
タのチャネル幅の上記負荷用半導体トランジスタのチャ
ネル幅に対する割合をｍ、上記入力容量設定用半導体ト
ランジスタのチャネル幅の上記負荷用半導体トランジス
タのチャネル幅に対する割合をｎとしたとき、ｍがｎよ
り大きく設定されている。
タのチャネル幅の上記負荷用半導体トランジスタのチャ
ネル幅に対する割合をｍ、上記入力容量設定用半導体ト
ランジスタのチャネル幅の上記負荷用半導体トランジス
タのチャネル幅に対する割合をｎとしたとき、ｍがｎよ
り大きく設定されている。
【００１６】本発明は、第１および第２の入力端子が第
１および第２の負荷用半導体トランジスタにそれぞれ接
続されるとともに、信号レベルを互いに相補的なレベル
に保持する第１および第２のデータ線にそれぞれ接続さ
れ、第１および第２のデータ線に引き込まれる信号電流
の大きさに応じて第１および第２のデータ線を伝播する
信号を増幅するセンスアンプ回路であって、ゲートが上
記第１の入力端子に接続された第１の入力容量設定用半
導体トランジスタと、ソースが電圧源に接続され、ドレ
インが上記第１の入力容量設定用半導体トランジスタの
ソースに接続され、ゲートがドレインおよび上記第１の
負荷用半導体トランジスタのゲートに接続された第１の
増幅用半導体トランジスタと、ゲートが上記第２の入力
端子に接続された第２の入力容量設定用半導体トランジ
スタと、ソースが電圧源に接続され、ドレインが上記第
２の入力容量設定用半導体トランジスタのソースに接続
され、ゲートがドレインおよび上記第２の負荷用半導体
トランジスタのゲートに接続された第２の増幅用半導体
トランジスタとを有する。
１および第２の負荷用半導体トランジスタにそれぞれ接
続されるとともに、信号レベルを互いに相補的なレベル
に保持する第１および第２のデータ線にそれぞれ接続さ
れ、第１および第２のデータ線に引き込まれる信号電流
の大きさに応じて第１および第２のデータ線を伝播する
信号を増幅するセンスアンプ回路であって、ゲートが上
記第１の入力端子に接続された第１の入力容量設定用半
導体トランジスタと、ソースが電圧源に接続され、ドレ
インが上記第１の入力容量設定用半導体トランジスタの
ソースに接続され、ゲートがドレインおよび上記第１の
負荷用半導体トランジスタのゲートに接続された第１の
増幅用半導体トランジスタと、ゲートが上記第２の入力
端子に接続された第２の入力容量設定用半導体トランジ
スタと、ソースが電圧源に接続され、ドレインが上記第
２の入力容量設定用半導体トランジスタのソースに接続
され、ゲートがドレインおよび上記第２の負荷用半導体
トランジスタのゲートに接続された第２の増幅用半導体
トランジスタとを有する。
【００１７】
【作用】本発明によれば、カレントミラー回路におい
て、入力端子からデータ線に引き込まれ信号電流の大き
さに応じてデータ線を伝播する信号の増幅が行われる。
また、データ線に引き込まれ信号電流が、カレントミラ
ー回路から入力端子に帰還される。
て、入力端子からデータ線に引き込まれ信号電流の大き
さに応じてデータ線を伝播する信号の増幅が行われる。
また、データ線に引き込まれ信号電流が、カレントミラ
ー回路から入力端子に帰還される。
【００１８】また、本発明によれば、たとえば金属絶縁
膜半導体トランジスタがｐチャネルである場合には、以
下に示すような作用が行われる。すなわち、データ線に
信号電流が流れると、入力容量設定用金属絶縁膜半導体
トランジスタのゲートレベルが降下し、入力容量設定用
金属絶縁膜半導体トランジスタと増幅用金属絶縁膜半導
体トランジスタとの接続点側に所定の電圧が発生する。
この電圧は、増幅用金属絶縁膜半導体トランジスタおよ
び負荷用金属絶縁膜半導体トランジスタのゲートに印加
される。これにより、増幅用金属絶縁膜半導体トランジ
スタおよび負荷用金属絶縁膜半導体トランジスタ、さら
には入力容量設定用金属絶縁膜半導体トランジスタに電
流が流れるようになり、やがてこの状態が安定する。こ
のとき、信号電流が、入力容量設定用金属絶縁膜半導体
トランジスタ、増幅用金属絶縁膜半導体トランジスタお
よび負荷用金属絶縁膜半導体トランジスタからなるカレ
ントミラー回路の入力端子に負帰還されるように動作す
る。
膜半導体トランジスタがｐチャネルである場合には、以
下に示すような作用が行われる。すなわち、データ線に
信号電流が流れると、入力容量設定用金属絶縁膜半導体
トランジスタのゲートレベルが降下し、入力容量設定用
金属絶縁膜半導体トランジスタと増幅用金属絶縁膜半導
体トランジスタとの接続点側に所定の電圧が発生する。
この電圧は、増幅用金属絶縁膜半導体トランジスタおよ
び負荷用金属絶縁膜半導体トランジスタのゲートに印加
される。これにより、増幅用金属絶縁膜半導体トランジ
スタおよび負荷用金属絶縁膜半導体トランジスタ、さら
には入力容量設定用金属絶縁膜半導体トランジスタに電
流が流れるようになり、やがてこの状態が安定する。こ
のとき、信号電流が、入力容量設定用金属絶縁膜半導体
トランジスタ、増幅用金属絶縁膜半導体トランジスタお
よび負荷用金属絶縁膜半導体トランジスタからなるカレ
ントミラー回路の入力端子に負帰還されるように動作す
る。
【００１９】この場合、電流増幅率をｍとすると、負荷
用金属絶縁膜半導体トランジスタと入力容量設定用金属
絶縁膜半導体トランジスタおよび増幅用金属絶縁膜半導
体トランジスタのチャネル幅が１：ｍ：ｎに設定され
る。すなわち、電流増幅率と入力容量とを別々に設定で
きることから、入力容量設定用金属絶縁膜半導体トラン
ジスタのチャネル幅が小さく設定され、これに対して増
幅用絶縁膜半導体トランジスタのチャネル幅が大き設定
される。これにより、データ線の寄生容量を大きくする
ことなく、大きな電流増幅率を実現できる。
用金属絶縁膜半導体トランジスタと入力容量設定用金属
絶縁膜半導体トランジスタおよび増幅用金属絶縁膜半導
体トランジスタのチャネル幅が１：ｍ：ｎに設定され
る。すなわち、電流増幅率と入力容量とを別々に設定で
きることから、入力容量設定用金属絶縁膜半導体トラン
ジスタのチャネル幅が小さく設定され、これに対して増
幅用絶縁膜半導体トランジスタのチャネル幅が大き設定
される。これにより、データ線の寄生容量を大きくする
ことなく、大きな電流増幅率を実現できる。
【００２０】また、第１の入力端子および第２の入力端
子を有する、いわゆるデュアルポートの場合にも、各端
子側で、上記したと同様の作用がそれぞれ行われる。
子を有する、いわゆるデュアルポートの場合にも、各端
子側で、上記したと同様の作用がそれぞれ行われる。
【００２１】
【実施例】図１は、本発明に係るグローバルセンスアン
プ回路の一実施例を示す構成図であって、従来例を示す
図２と同一構成部分は同一符号をもって表す。すなわ
ち、ＶCCは電源電圧、ＤＢはデータ線、ＤＢ はデータ
線ＤＢとは極性が反転した反データ線、ＢＬはビット
線、ＢＬ は反ビット線、１ａはグローバルセンスアン
プ回路、２は各サブアレイ毎に設けられるローカルセン
スアンプ回路、３はデータ出力バッファ、ＮＴａ，ＮＴ
ｂは信号電流調整用ｎチャネルＭＯＳトランジスタをそ
れぞれ示している。
プ回路の一実施例を示す構成図であって、従来例を示す
図２と同一構成部分は同一符号をもって表す。すなわ
ち、ＶCCは電源電圧、ＤＢはデータ線、ＤＢ はデータ
線ＤＢとは極性が反転した反データ線、ＢＬはビット
線、ＢＬ は反ビット線、１ａはグローバルセンスアン
プ回路、２は各サブアレイ毎に設けられるローカルセン
スアンプ回路、３はデータ出力バッファ、ＮＴａ，ＮＴ
ｂは信号電流調整用ｎチャネルＭＯＳトランジスタをそ
れぞれ示している。
【００２２】グローバルセンスアンプ回路１ａは、ｐチ
ャネルＭＯＳトランジスタＰＴ１〜ＰＴ１０、カレント
ミラーＭＲ１，ＭＲ２用ｎチャネルＭＯＳトランジスタ
ＮＴ１〜ＮＴ４により構成されている。これら素子のう
ち、ｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ６
が負荷用トランジスタとして機能し、ｐチャネルＭＯＳ
トランジスタＰＴ２〜ＰＴ５が増幅用トランジスタとし
て機能し、ｐチャネルＭＯＳトランジスタＰＴ７〜ＰＴ
１０が入力容量設定用トランジスタとして機能する。
ャネルＭＯＳトランジスタＰＴ１〜ＰＴ１０、カレント
ミラーＭＲ１，ＭＲ２用ｎチャネルＭＯＳトランジスタ
ＮＴ１〜ＮＴ４により構成されている。これら素子のう
ち、ｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ６
が負荷用トランジスタとして機能し、ｐチャネルＭＯＳ
トランジスタＰＴ２〜ＰＴ５が増幅用トランジスタとし
て機能し、ｐチャネルＭＯＳトランジスタＰＴ７〜ＰＴ
１０が入力容量設定用トランジスタとして機能する。
【００２３】これらの各素子は以下のように接続されて
いる。すなわち、ｐチャネルＭＯＳトランジスタＰＴ１
〜ＰＴ６のソースは電源電圧ＶCCに接続されており、ｎ
チャネルＭＯＳトランジスタＮＴ１〜ＮＴ４のソースは
接地されている。ｐチャネルＭＯＳトランジスタＰＴ１
のドレインはデータ線ＤＢの一端と接続され、これらの
接続中点よりセンスアンプの第１の入力端子ＮＤIN1 が
構成されている。
いる。すなわち、ｐチャネルＭＯＳトランジスタＰＴ１
〜ＰＴ６のソースは電源電圧ＶCCに接続されており、ｎ
チャネルＭＯＳトランジスタＮＴ１〜ＮＴ４のソースは
接地されている。ｐチャネルＭＯＳトランジスタＰＴ１
のドレインはデータ線ＤＢの一端と接続され、これらの
接続中点よりセンスアンプの第１の入力端子ＮＤIN1 が
構成されている。
【００２４】ｐチャネルＭＯＳトランジスタＰＴ２のゲ
ートはｐチャネルＭＯＳトランジスタＰＴ１のゲートお
よび自身のドレインに接続され、このゲートとドレイン
との接続中点はｐチャネルＭＯＳトランジスタＰＴ７の
ソースに接続されている。ｐチャネルＭＯＳトランジス
タＰＴ７のゲートは第１の入力端子ＮＤIN1 に接続さ
れ、ドレインはｎチャネルＭＯＳトランジスタＮＴ１の
ドレインおよびゲートに接続され、このドレインとゲー
トとの接続中点はｎチャネルＭＯＳトランジスタＮＴ２
のゲートに接続されている。これらのｎチャネルＭＯＳ
トランジスタＮＴ１およびＮＴ２によりカレントミラー
回路ＭＲ１が構成され、ｐチャネルＭＯＳトランジスタ
ＰＴ１，ＰＴ２，ＰＴ７によりカレントミラー回路ＭＲ
３が構成されている。
ートはｐチャネルＭＯＳトランジスタＰＴ１のゲートお
よび自身のドレインに接続され、このゲートとドレイン
との接続中点はｐチャネルＭＯＳトランジスタＰＴ７の
ソースに接続されている。ｐチャネルＭＯＳトランジス
タＰＴ７のゲートは第１の入力端子ＮＤIN1 に接続さ
れ、ドレインはｎチャネルＭＯＳトランジスタＮＴ１の
ドレインおよびゲートに接続され、このドレインとゲー
トとの接続中点はｎチャネルＭＯＳトランジスタＮＴ２
のゲートに接続されている。これらのｎチャネルＭＯＳ
トランジスタＮＴ１およびＮＴ２によりカレントミラー
回路ＭＲ１が構成され、ｐチャネルＭＯＳトランジスタ
ＰＴ１，ＰＴ２，ＰＴ７によりカレントミラー回路ＭＲ
３が構成されている。
【００２５】ｐチャネルＭＯＳトランジスタＰＴ３のゲ
ートはｐチャネルＭＯＳトランジスタＰＴ２のゲート
（ｐチャネルＭＯＳトランジスタＰＴ１のゲート）およ
び自身のドレインに接続され、このゲートとドレインと
の接続中点はｐチャネルＭＯＳトランジスタＰＴ８のソ
ースに接続されている。ｐチャネルＭＯＳトランジスタ
ＰＴ８のゲートはｐチャネルＭＯＳトランジスタＰＴ７
のゲート（第１の入力端子ＮＤIN1 ）に接続され、ドレ
インはｎチャネルＭＯＳトランジスタＮＴ３のドレイン
に接続され、これらの接続中点により第２の出力端子Ｎ
ＤOUT2が構成されている。この第２の出力端子ＮＤOUT2
はデータ出力バッファ３への出力ラインと接続され、信
号ＳＯ が出力される。また、ｐチャネルＭＯＳトラン
ジスタＰＴ１，ＰＴ３，ＰＴ８によりカレントミラー回
路ＭＲ４が構成されている。
ートはｐチャネルＭＯＳトランジスタＰＴ２のゲート
（ｐチャネルＭＯＳトランジスタＰＴ１のゲート）およ
び自身のドレインに接続され、このゲートとドレインと
の接続中点はｐチャネルＭＯＳトランジスタＰＴ８のソ
ースに接続されている。ｐチャネルＭＯＳトランジスタ
ＰＴ８のゲートはｐチャネルＭＯＳトランジスタＰＴ７
のゲート（第１の入力端子ＮＤIN1 ）に接続され、ドレ
インはｎチャネルＭＯＳトランジスタＮＴ３のドレイン
に接続され、これらの接続中点により第２の出力端子Ｎ
ＤOUT2が構成されている。この第２の出力端子ＮＤOUT2
はデータ出力バッファ３への出力ラインと接続され、信
号ＳＯ が出力される。また、ｐチャネルＭＯＳトラン
ジスタＰＴ１，ＰＴ３，ＰＴ８によりカレントミラー回
路ＭＲ４が構成されている。
【００２６】ｐチャネルＭＯＳトランジスタＰＴ６のド
レインは反データ線ＤＢ の一端と接続され、これらの
接続中点よりセンスアンプの第２の入力端子ＮＤIN2 が
構成されている。ｐチャネルＭＯＳトランジスタＰＴ５
のゲートはｐチャネルＭＯＳトランジスタＰＴ６のゲー
トおよび自身のドレインに接続され、このゲートとドレ
インの接続中点はｐチャネルＭＯＳトランジスタＰＴ１
０のソースに接続されている。ｐチャネルＭＯＳトラン
ジスタＰＴ１０のゲートは第２の入力端子ＮＤIN2 に接
続され、ドレインはｎチャネルＭＯＳトランジスタＮＴ
４のドレインおよびゲートに接続され、このドレインと
ゲートとの接続中点はｎチャネルＭＯＳトランジスタＮ
Ｔ３のゲートに接続されている。これらのｎチャネルＭ
ＯＳトランジスタＮＴ３およびＮＴ４によりカレントミ
ラー回路ＭＲ２が構成され、ｐチャネルＭＯＳトランジ
スタＰＴ６，ＰＴ５，ＰＴ１０によりカレントミラー回
路ＭＲ５が構成されている。
レインは反データ線ＤＢ の一端と接続され、これらの
接続中点よりセンスアンプの第２の入力端子ＮＤIN2 が
構成されている。ｐチャネルＭＯＳトランジスタＰＴ５
のゲートはｐチャネルＭＯＳトランジスタＰＴ６のゲー
トおよび自身のドレインに接続され、このゲートとドレ
インの接続中点はｐチャネルＭＯＳトランジスタＰＴ１
０のソースに接続されている。ｐチャネルＭＯＳトラン
ジスタＰＴ１０のゲートは第２の入力端子ＮＤIN2 に接
続され、ドレインはｎチャネルＭＯＳトランジスタＮＴ
４のドレインおよびゲートに接続され、このドレインと
ゲートとの接続中点はｎチャネルＭＯＳトランジスタＮ
Ｔ３のゲートに接続されている。これらのｎチャネルＭ
ＯＳトランジスタＮＴ３およびＮＴ４によりカレントミ
ラー回路ＭＲ２が構成され、ｐチャネルＭＯＳトランジ
スタＰＴ６，ＰＴ５，ＰＴ１０によりカレントミラー回
路ＭＲ５が構成されている。
【００２７】ｐチャネルＭＯＳトランジスタＰＴ４のゲ
ートはｐチャネルＭＯＳトランジスタＰＴ５のゲート
（ｐチャネルＭＯＳトランジスタＰＴ６のゲート）およ
び自身のドレインに接続され、このゲートとドレインと
の接続中点はｐチャネルＭＯＳトランジスタＰＴ９のソ
ースに接続されている。ｐチャネルＭＯＳトランジスタ
ＰＴ９のゲートはｐチャネルＭＯＳトランジスタＰＴ１
０のゲート（第２の入力端子ＮＤIN2 ）に接続され、ド
レインはｎチャネルＭＯＳトランジスタＮＴ２のドレイ
ンに接続され、これらの接続中点により第１の出力端子
ＮＤOUT1が構成されている。この第１の出力端子ＮＤ
OUT1はデータ出力バッファ３への出力ラインと接続さ
れ、信号ＳＯが出力される。また、ｐチャネルＭＯＳト
ランジスタＰＴ６，ＰＴ４，ＰＴ９によりカレントミラ
ー回路ＭＲ６が構成されている。
ートはｐチャネルＭＯＳトランジスタＰＴ５のゲート
（ｐチャネルＭＯＳトランジスタＰＴ６のゲート）およ
び自身のドレインに接続され、このゲートとドレインと
の接続中点はｐチャネルＭＯＳトランジスタＰＴ９のソ
ースに接続されている。ｐチャネルＭＯＳトランジスタ
ＰＴ９のゲートはｐチャネルＭＯＳトランジスタＰＴ１
０のゲート（第２の入力端子ＮＤIN2 ）に接続され、ド
レインはｎチャネルＭＯＳトランジスタＮＴ２のドレイ
ンに接続され、これらの接続中点により第１の出力端子
ＮＤOUT1が構成されている。この第１の出力端子ＮＤ
OUT1はデータ出力バッファ３への出力ラインと接続さ
れ、信号ＳＯが出力される。また、ｐチャネルＭＯＳト
ランジスタＰＴ６，ＰＴ４，ＰＴ９によりカレントミラ
ー回路ＭＲ６が構成されている。
【００２８】次に、上記した構成を有するグローバルセ
ンスアンプ回路１ａの電流増幅率および入力容量につい
て考察する。このグローバルセンスアンプ回路１ａは、
電流増幅率がｍに設定され、負荷用のｐチャネルＭＯＳ
トランジスタＰＴ１およびＰＴ６のチャネル幅ＷP1，Ｗ
P6と増幅用のｐチャネルＭＯＳトランジスタＰＴ２，Ｐ
Ｔ３およびＰＴ４，ＰＴ５のチャネル幅ＷP2，ＷP3およ
びＷP4，ＷP5と入力容量設定用のｐチャネルＭＯＳトラ
ンジスタＰＴ７，ＰＴ８およびＰＴ９，ＰＴ１０のチャ
ネル幅ＷP7，ＷP8およびＷP9，ＷP10 の比は次のように
設定されている。 ＷP1：ＷP2，ＷP3：ＷP7，ＷP8 ＝ＷP6：ＷP5，ＷP4：ＷP10 ，ＷP9 ＝ １： ｍ ： ｎ …（４） なお、このとき、各トランジスタのチャネル長Ｌは、全
て同一に設定されている。
ンスアンプ回路１ａの電流増幅率および入力容量につい
て考察する。このグローバルセンスアンプ回路１ａは、
電流増幅率がｍに設定され、負荷用のｐチャネルＭＯＳ
トランジスタＰＴ１およびＰＴ６のチャネル幅ＷP1，Ｗ
P6と増幅用のｐチャネルＭＯＳトランジスタＰＴ２，Ｐ
Ｔ３およびＰＴ４，ＰＴ５のチャネル幅ＷP2，ＷP3およ
びＷP4，ＷP5と入力容量設定用のｐチャネルＭＯＳトラ
ンジスタＰＴ７，ＰＴ８およびＰＴ９，ＰＴ１０のチャ
ネル幅ＷP7，ＷP8およびＷP9，ＷP10 の比は次のように
設定されている。 ＷP1：ＷP2，ＷP3：ＷP7，ＷP8 ＝ＷP6：ＷP5，ＷP4：ＷP10 ，ＷP9 ＝ １： ｍ ： ｎ …（４） なお、このとき、各トランジスタのチャネル長Ｌは、全
て同一に設定されている。
【００２９】すなわち、電流増幅率は、増幅用のｐチャ
ネルＭＯＳトランジスタＰＴ２，ＰＴ３およびＰＴ４，
ＰＴ５のチャネル幅ＷP2，ＷP3およびＷP4，ＷP5の、負
荷用のｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ
６のチャネル幅ＷP1，ＷP6に対する割合ｍで決定される
ことから、入力容量設定用のｐチャネルＭＯＳトランジ
スタＰＴ７，ＰＴ８およびＰＴ９，ＰＴ１０のチャネル
幅ＷP7，ＷP8およびＷP9，ＷP10 の、負荷用のｐチャネ
ルＭＯＳトランジスタＰＴ１およびＰＴ６のチャネル幅
ＷP1，ＷP6に対する割合ｎは電流増幅率ｍとは別個に任
意に決定できる。したがって、ｎはたとえば「１」であ
ってもよい。
ネルＭＯＳトランジスタＰＴ２，ＰＴ３およびＰＴ４，
ＰＴ５のチャネル幅ＷP2，ＷP3およびＷP4，ＷP5の、負
荷用のｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ
６のチャネル幅ＷP1，ＷP6に対する割合ｍで決定される
ことから、入力容量設定用のｐチャネルＭＯＳトランジ
スタＰＴ７，ＰＴ８およびＰＴ９，ＰＴ１０のチャネル
幅ＷP7，ＷP8およびＷP9，ＷP10 の、負荷用のｐチャネ
ルＭＯＳトランジスタＰＴ１およびＰＴ６のチャネル幅
ＷP1，ＷP6に対する割合ｎは電流増幅率ｍとは別個に任
意に決定できる。したがって、ｎはたとえば「１」であ
ってもよい。
【００３０】この場合、たとえばデータ線ＤＢからセン
スアンプ回路１ａを見た入力容量は、次の関係を満足す
る。 ＣIN∝２ｎ …（５） この（５）式からもわかるように、ｎを小さくすると
（たとえば「１」）、データ線ＤＢの寄生容量の増加を
小さく抑えることができる。したがって、上述したよう
に、ｍはｎと独立に決定できることから、ｍを所望の値
に大きく設定し、ｎを１程度に選定すれば、寄生容量を
増大させることなく、データ出力バッファ３を高速にド
ライブできる。なお、ｐチャネルＭＯＳトランジスタＰ
Ｔ１〜ＰＴ３のゲート容量が、ｍを大きくすると、それ
に伴い増大するが、このノードはｍに比例した大きな出
力電流でチャージ／ディスチャージを行うので、スピー
ドダウンは小さい。以上は、データ線ＤＢ側を例に説明
したが、反データ線ＤＢ 側も上記と同様である。
スアンプ回路１ａを見た入力容量は、次の関係を満足す
る。 ＣIN∝２ｎ …（５） この（５）式からもわかるように、ｎを小さくすると
（たとえば「１」）、データ線ＤＢの寄生容量の増加を
小さく抑えることができる。したがって、上述したよう
に、ｍはｎと独立に決定できることから、ｍを所望の値
に大きく設定し、ｎを１程度に選定すれば、寄生容量を
増大させることなく、データ出力バッファ３を高速にド
ライブできる。なお、ｐチャネルＭＯＳトランジスタＰ
Ｔ１〜ＰＴ３のゲート容量が、ｍを大きくすると、それ
に伴い増大するが、このノードはｍに比例した大きな出
力電流でチャージ／ディスチャージを行うので、スピー
ドダウンは小さい。以上は、データ線ＤＢ側を例に説明
したが、反データ線ＤＢ 側も上記と同様である。
【００３１】次に、図１の構成による動作を説明する。
たとえば図示しないメモリセルから読み出されたデータ
は、ビット線ＢＬおよび反ビット線ＢＬ に出力され、
行デコーダにより選択されてローカルセンスアンプ回路
２に入力される。ローカルセンスアンプ回路２では、入
力データのレベルに応じて信号電流調整用ｎチャネルＭ
ＯＳトランジスタＮＴａおよびＮＴｂへのゲート電圧の
供給レベル制御が行われる。具体的には、ｎチャネルＭ
ＯＳトランジスタＮＴａおよびＮＴｂのゲート電圧は、
入力データレベルに応じて相補的な値をとるように制御
され、それら供給ゲート電圧値によりデータ線ＤＢおよ
び反データ線ＤＢ に流れる信号電流ＩS およびＩS'の
大きささが決定される。
たとえば図示しないメモリセルから読み出されたデータ
は、ビット線ＢＬおよび反ビット線ＢＬ に出力され、
行デコーダにより選択されてローカルセンスアンプ回路
２に入力される。ローカルセンスアンプ回路２では、入
力データのレベルに応じて信号電流調整用ｎチャネルＭ
ＯＳトランジスタＮＴａおよびＮＴｂへのゲート電圧の
供給レベル制御が行われる。具体的には、ｎチャネルＭ
ＯＳトランジスタＮＴａおよびＮＴｂのゲート電圧は、
入力データレベルに応じて相補的な値をとるように制御
され、それら供給ゲート電圧値によりデータ線ＤＢおよ
び反データ線ＤＢ に流れる信号電流ＩS およびＩS'の
大きささが決定される。
【００３２】信号電流Ｉs およびＩS'が流れると、グロ
ーバルセンスアンプ回路１ａの第１の入力端子ＮＤIN1
に接続されたｐチャネルＭＯＳトランジスタＰＴ７，Ｐ
Ｔ８および第２の入力端子ＮＤIN2 に接続されたｐチャ
ネルＭＯＳトランジスタＰＴ１０，ＰＴ９のゲートレベ
ルが低くなるため、ｐチャネルＭＯＳトランジスタＰＴ
２，ＰＴ３のドレイン側およびｐチャネルＭＯＳトラン
ジスタＰＴ５，ＰＴ４のドレイン側に所定の電圧が発生
する。
ーバルセンスアンプ回路１ａの第１の入力端子ＮＤIN1
に接続されたｐチャネルＭＯＳトランジスタＰＴ７，Ｐ
Ｔ８および第２の入力端子ＮＤIN2 に接続されたｐチャ
ネルＭＯＳトランジスタＰＴ１０，ＰＴ９のゲートレベ
ルが低くなるため、ｐチャネルＭＯＳトランジスタＰＴ
２，ＰＴ３のドレイン側およびｐチャネルＭＯＳトラン
ジスタＰＴ５，ＰＴ４のドレイン側に所定の電圧が発生
する。
【００３３】発生した電圧は、ｐチャネルＭＯＳトラン
ジスタＰＴ１〜ＰＴ３およびｐチャネルＭＯＳトランジ
スタＰＴ４〜ＰＴ６のゲートにそれぞれ印加される。こ
れにより、ｐチャネルＭＯＳトランジスタＰＴ１〜ＰＴ
３のゲートおよびｐチャネルＭＯＳトランジスタＰＴ４
〜ＰＴ６、さらには入力容量設定用のｐチャネルＭＯＳ
トランジスタＰＴ７，ＰＴ８およびＰＴ１０，ＰＴ９に
所定の電流が流れるようになり、やがてこの状態が安定
する。
ジスタＰＴ１〜ＰＴ３およびｐチャネルＭＯＳトランジ
スタＰＴ４〜ＰＴ６のゲートにそれぞれ印加される。こ
れにより、ｐチャネルＭＯＳトランジスタＰＴ１〜ＰＴ
３のゲートおよびｐチャネルＭＯＳトランジスタＰＴ４
〜ＰＴ６、さらには入力容量設定用のｐチャネルＭＯＳ
トランジスタＰＴ７，ＰＴ８およびＰＴ１０，ＰＴ９に
所定の電流が流れるようになり、やがてこの状態が安定
する。
【００３４】これにより、増幅用のｐチャネルＭＯＳト
ランジスタＰＴ２，ＰＴ３およびＰＴ４，ＰＴ５でｍ倍
に増幅された電流ｍＩS およびｍＩS'が入力容量設定用
のｐチャネルＭＯＳトランジスタＰＴ７，ＰＴ８のドレ
イン側およびＰＴ１０，ＰＴ９のドレイン側にそれぞれ
現れる。
ランジスタＰＴ２，ＰＴ３およびＰＴ４，ＰＴ５でｍ倍
に増幅された電流ｍＩS およびｍＩS'が入力容量設定用
のｐチャネルＭＯＳトランジスタＰＴ７，ＰＴ８のドレ
イン側およびＰＴ１０，ＰＴ９のドレイン側にそれぞれ
現れる。
【００３５】これに伴い、ｐチャネルＭＯＳトランジス
タＰＴ２，ＰＴ４およびｎチャネルＭＯＳトランジスタ
ＮＴ１，ＮＴ２からなるカレントミラー回路ＭＲ１によ
り構成される差動アンプで増幅された信号が、第１の出
力端子ＮＤOUT1から信号ＳＯとしてデータ出力バッファ
３に出力される。また、ｐチャネルＭＯＳトランジスタ
ＰＴ３，ＰＴ５およびｎチャネルＭＯＳトランジスタＮ
Ｔ３，ＮＴ４からなるカレントミラー回路ＭＲ２により
構成される差動アンプで増幅された信号が、第２の出力
端子ＮＤOUT2から信号ＳＯ としてデータ出力バッファ
３に出力される。これに伴い、データ出力バッファ３か
ら所定のデータ出力ＤOUT が得られる。
タＰＴ２，ＰＴ４およびｎチャネルＭＯＳトランジスタ
ＮＴ１，ＮＴ２からなるカレントミラー回路ＭＲ１によ
り構成される差動アンプで増幅された信号が、第１の出
力端子ＮＤOUT1から信号ＳＯとしてデータ出力バッファ
３に出力される。また、ｐチャネルＭＯＳトランジスタ
ＰＴ３，ＰＴ５およびｎチャネルＭＯＳトランジスタＮ
Ｔ３，ＮＴ４からなるカレントミラー回路ＭＲ２により
構成される差動アンプで増幅された信号が、第２の出力
端子ＮＤOUT2から信号ＳＯ としてデータ出力バッファ
３に出力される。これに伴い、データ出力バッファ３か
ら所定のデータ出力ＤOUT が得られる。
【００３６】この場合、上述したように、データ線ＤＢ
および反データ線ＤＢ からセンスアンプ回路１ａを見
た入力容量ＣINは、入力容量設定用のｐチャネルＭＯＳ
トランジスタＰＴ７，ＰＴ８およびＰＴ９，ＰＴ１０の
チャネル幅ＷP7，ＷP8およびＷP9，ＷP10 の、負荷用の
ｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ６のチ
ャネル幅ＷP1，ＷP6に対する割合ｎを小さく（たとえば
「１」）設定することによりデータ線ＤＢおよび反デー
タ線ＤＢ の寄生容量の増加を小さく抑え、かつ、電流
増幅率ｍはｎと独立に所望の値に大きく設定されている
ことから、寄生容量が増大することなく、データ出力バ
ッファ３が高速にドライブされる。
および反データ線ＤＢ からセンスアンプ回路１ａを見
た入力容量ＣINは、入力容量設定用のｐチャネルＭＯＳ
トランジスタＰＴ７，ＰＴ８およびＰＴ９，ＰＴ１０の
チャネル幅ＷP7，ＷP8およびＷP9，ＷP10 の、負荷用の
ｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ６のチ
ャネル幅ＷP1，ＷP6に対する割合ｎを小さく（たとえば
「１」）設定することによりデータ線ＤＢおよび反デー
タ線ＤＢ の寄生容量の増加を小さく抑え、かつ、電流
増幅率ｍはｎと独立に所望の値に大きく設定されている
ことから、寄生容量が増大することなく、データ出力バ
ッファ３が高速にドライブされる。
【００３７】以上説明したように、本実施例によれば、
グローバルセンスアンプ回路１ａの入力段にゲートが第
１の入力端子ＮＤIN1 および第２の入力端子ＮＤIN2 に
接続された入力容量設定用チャネルＭＯＳトランジスタ
ＰＴ７，ＰＴ８およびＰＴ９，ＰＴ１０と、電源電圧Ｖ
CCとｐチャネルＭＯＳトランジスタＰＴ７，ＰＴ８およ
びＰＴ９，ＰＴ１０との間に縦続接続され、ゲートがｐ
チャネルＭＯＳトランジスタＰＴ７，ＰＴ８およびＰＴ
９，ＰＴ１０のソースおよび負荷用ｐチャネルＭＯＳト
ランジスタＰＴ１およびＰＴ６のゲートに接続された増
幅用ｐチャネルＭＯＳトランジスタＰＴ２，ＰＴ３およ
びＰＴ４，ＰＴ５を設けたので、センスアンプ回路の電
流増幅率と入力容量を独立して任意に設定できる。した
がって、電流増幅率を所望の値に大きく設定でき、か
つ、データ線ＤＢおよび反データ線ＤＢ の寄生容量の
増加を小さく抑えることができ、寄生容量を増大させる
ことなく、データ出力バッファ３を高速にドライブでき
る利点がある。
グローバルセンスアンプ回路１ａの入力段にゲートが第
１の入力端子ＮＤIN1 および第２の入力端子ＮＤIN2 に
接続された入力容量設定用チャネルＭＯＳトランジスタ
ＰＴ７，ＰＴ８およびＰＴ９，ＰＴ１０と、電源電圧Ｖ
CCとｐチャネルＭＯＳトランジスタＰＴ７，ＰＴ８およ
びＰＴ９，ＰＴ１０との間に縦続接続され、ゲートがｐ
チャネルＭＯＳトランジスタＰＴ７，ＰＴ８およびＰＴ
９，ＰＴ１０のソースおよび負荷用ｐチャネルＭＯＳト
ランジスタＰＴ１およびＰＴ６のゲートに接続された増
幅用ｐチャネルＭＯＳトランジスタＰＴ２，ＰＴ３およ
びＰＴ４，ＰＴ５を設けたので、センスアンプ回路の電
流増幅率と入力容量を独立して任意に設定できる。した
がって、電流増幅率を所望の値に大きく設定でき、か
つ、データ線ＤＢおよび反データ線ＤＢ の寄生容量の
増加を小さく抑えることができ、寄生容量を増大させる
ことなく、データ出力バッファ３を高速にドライブでき
る利点がある。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
データ線の寄生容量を増大させることなく、大電流でデ
ータ出力系をドライブでき、ひいてはＳＲＡＭなどの半
導体記憶装置の高速化を図ることができる。
データ線の寄生容量を増大させることなく、大電流でデ
ータ出力系をドライブでき、ひいてはＳＲＡＭなどの半
導体記憶装置の高速化を図ることができる。
【図１】本発明に係るグローバルセンスアンプ回路の一
実施例を示す構成図である。
実施例を示す構成図である。
【図２】従来のグローバルセンスアンプ回路およびその
周辺回路を示す構成図である。
周辺回路を示す構成図である。
ＶCC…電源電圧 ＤＢ…データ線 ＤＢ …反データ線 ＢＬ…ビット線 ＢＬ …反ビット線 １ａ…グローバルセンスアンプ回路 ＰＴ１〜ＰＴ１０…ｐチャネルＭＯＳトランジスタ ＮＴ１〜ＮＴ４…ｎチャネルＭＯＳトランジスタ ＮＤIN1 …第１の入力端子 ＮＤIN2 …第２の入力端子 ２…ローカルセンスアンプ回路 ３…データ出力バッファ ＮＴａおよびＮＴｂ…信号電流調整用ｎチャネルＭＯＳ
トランジスタ
トランジスタ
Claims (3)
- 【請求項１】 入力端子が負荷用半導体トランジスタに
接続され、この入力端子からデータ線に引き込まれる信
号電流の大きさに応じてデータ線を伝播する信号を増幅
するセンスアンプ回路であって、 ゲートが上記入力端子に接続された入力容量設定用半導
体トランジスタと、 ソースが電圧源に接続され、ドレインが上記入力容量設
定用半導体トランジスタのソースに接続され、ゲートが
ドレインおよび上記負荷用半導体トランジスタのゲート
に接続された増幅用半導体トランジスタとを有すること
を特徴とするセンスアンプ回路。 - 【請求項２】 上記増幅用半導体トランジスタのチャネ
ル幅の上記負荷用半導体トランジスタのチャネル幅に対
する割合をｍ、上記入力容量設定用半導体トランジスタ
のチャネル幅の上記負荷用半導体トランジスタのチャネ
ル幅に対する割合をｎとしたとき、ｍがｎより大きく設
定されている請求項１記載のセンスアンプ回路。 - 【請求項３】 第１および第２の入力端子が第１および
第２の負荷用半導体トランジスタにそれぞれ接続される
とともに、信号レベルを互いに相補的なレベルに保持す
る第１および第２のデータ線にそれぞれ接続され、第１
および第２のデータ線に引き込まれる信号電流の大きさ
に応じて第１および第２のデータ線を伝播する信号を増
幅するセンスアンプ回路であって、 ゲートが上記第１の入力端子に接続された第１の入力容
量設定用半導体トランジスタと、 ソースが電圧源に接続され、ドレインが上記第１の入力
容量設定用半導体トランジスタのソースに接続され、ゲ
ートがドレインおよび上記第１の負荷用半導体トランジ
スタのゲートに接続された第１の増幅用半導体トランジ
スタと、 ゲートが上記第２の入力端子に接続された第２の入力容
量設定用半導体トランジスタと、 ソースが電圧源に接続され、ドレインが上記第２の入力
容量設定用半導体トランジスタのソースに接続され、ゲ
ートがドレインおよび上記第２の負荷用半導体トランジ
スタのゲートに接続された第２の増幅用半導体トランジ
スタとを有することを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35912492A JP3321868B2 (ja) | 1992-12-25 | 1992-12-25 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35912492A JP3321868B2 (ja) | 1992-12-25 | 1992-12-25 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195986A JPH06195986A (ja) | 1994-07-15 |
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1992
- 1992-12-25 JP JP35912492A patent/JP3321868B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH06195986A (ja) | 1994-07-15 |
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