JP3473506B2 - パイプライン処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令追い越しバッ
ファを備えており、複数の演算器がレジスタファイルへ
のライトポートを当該演算器間で共有しており、差し替
えパス（データ差し替えパス）が存在するパイプライン
処理装置に関する。

【０００２】

【従来の技術】パイプライン処理装置を実現するプロセ
ッサには、複数の演算器がレジスタファイルへのライト
ポートを当該演算器間で共有している場合がある。この
ような場合には、従来であれば、同時に発行可能な演算
命令数よりも多数の演算器が搭載されていることになっ
ていた。

【０００３】図７は、本発明が適用されるプロセッサ
（パイプライン処理装置）の構成の一例の概略を示すブ
ロック図である。

【０００４】図７に示すパイプライン処理装置におい
て、レジスタファイルからのオペランド読み出しは同時
に最大４個分である。うち２個のオペランドはメモリア
クセス系の命令で使用されるアドレス加算器に供給さ
れ、他の２個のオペランドは算術演算や論理演算を実行
する演算器に供給される。

【０００５】図７に示すパイプライン処理装置における
データパス構造では、２個の演算器はレジスタファイル
からのリードポートおよびレジスタファイルへのライト
ポートを当該演算器間で共有している。このような共有
が行われるのは、全ての演算器に同時にデータを供給で
きるだけのリードポートや全ての演算器からのデータを
同時にライトバックできるだけのライトポートを備える
ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）ハ
ードマクロは面積や遅延の面で現実的には使用が困難で
あるからである。このため、このようなパイプライン処
理装置では、演算器を２個備えているものの、同時に発
行可能な演算命令は１個に限定される。

【０００６】ここで、図７のような構成のパイプライン
処理装置（プロセッサ）における、図１１に示す命令列
の実行過程を説明する（図１２のタイムチャートも参照
する）。

【０００７】図１２で、時刻Ｔ０以前に、図１１の全て
の命令が図７中の命令追い越しバッファ内に登録されて
いるものとする。

【０００８】時刻Ｔ０において第１の命令のＬＯＡＤ命
令が発行され、時刻Ｔ１において第６の命令のＳＵＢ命
令が発行され、時刻Ｔ２において第２の命令のＡＤＤ命
令が発行されるものとする。さらに、その後、時刻Ｔ３
において第１の命令の演算結果を参照する第３の命令の
ＯＲ命令が発行され、時刻Ｔ４において第２の命令の演
算結果を参照する第４の命令のＡＤＤ命令が発行され、
時刻Ｔ５において第４の命令の演算結果を参照する第５
の命令のＡＤＤ命令が発行されるものとする。

【０００９】ところで、時刻Ｔ３においては、第３の命
令のＯＲ命令と第４の命令のＡＤＤ命令とはいずれもオ
ペランドの依存関係が解消していて発行可能な状態であ
る。また、第３の命令のＯＲ命令と第４の命令のＡＤＤ
命令とでは使用する演算器の種類が異なる。さらに、第
４の命令のＡＤＤ命令は後続の第６の命令のＳＵＢ命令
によって演算結果のＳ０７が上書きされることが判明し
ているので、第４の命令の演算結果を参照する第５の命
令のＡＤＤ命令に演算器周辺の差し替えパスを使用して
オペランドを供給しつつ発行することを保証できれば、
必ずしも第４の命令の演算結果をレジスタファイルに書
き戻す必要はない。加えて、第３の命令と第４の命令と
は時刻Ｔ３ではそれぞれ片方のオペランドが差し替えパ
スで供給されるので、レジスタファイルのリードポート
が余っていることになる。

【００１０】このように、時刻Ｔ３においては、第３の
命令のＯＲ命令と第４の命令のＡＮＤ命令とを同時に発
行しても、演算器リソースの競合は発生しない。それに
もかかわらず、従来技術によると、実際には、時刻Ｔ３
においては第３の命令しか発行されていない。

【００１１】

【発明が解決しようとする課題】上述した従来のパイプ
ライン処理装置では、パイプライン処理の一定の時刻に
おいて複数の演算命令を同時に発行しても演算器リソー
スの競合が発生しないにもかかわらず、実際には１個の
演算命令しか発行されていないので、投入された演算器
リソースに見合うだけの性能を引き出していないことに
なるという問題点があった。例えば、上述の図１２中の
時刻Ｔ３においては、第３の命令（ＯＲ命令）と第４の
命令（ＡＮＤ命令）とを同時に発行することが可能であ
るにもかかわらず、そのような発行は行われていなかっ
た。

【００１２】本発明の目的は、上述の点に鑑み、命令発
行の効率を高めることができ、投資された演算器ハード
ウェア資源（リソース）の性能をより多く引き出すこと
を可能とし、プロセッサ（パイプライン処理装置を実現
するプロセッサ）の実効性能の向上を達成できるパイプ
ライン処理装置を提供することにある。

【００１３】

【課題を解決するための手段】本発明のパイプライン処
理装置は、複数の演算器がレジスタファイルへのライト
ポートを当該演算器間で共有しており差し替えパスが存
在するパイプライン処理装置において、複数のエントリ
からなり、各入力オペランドに対する差し替えフラグ，
レディフラグ，および後続参照エントリ情報とエントリ
バリッドフラグ，ディスティネーションフィールド，お
よびＬフラグとを各エントリに保持する命令追い越しバ
ッファと、Ｄステージデータ保持回路内の命令に関する
各種の情報を前記命令追い越しバッファ内のエントリに
登録し、当該エントリの命令とオペランドの依存関係を
有する命令が登録されている前記命令追い越しバッファ
内のエントリにその依存関係を示す情報を登録するエン
トリ登録手段と、前記エントリ登録手段による命令の登
録時に前記命令追い越しバッファ内の当該命令の登録エ
ントリ中のＬフラグをセットし、当該命令と同一のレジ
スタに演算結果を書き込む先行命令の登録エントリ中の
Ｌフラグをリセットするレイテストセット手段と、前記
命令追い越しバッファ内の命令が発行された場合に当該
発行命令と依存関係にある命令に対する前記命令追い越
しバッファ内のエントリ中のオペランドレディフラグを
セットするオペランドレディセット手段と、前記命令追
い越しバッファに登録されている「入力オペランドがレ
ディになっている命令群」からの発行命令の候補の選
択，前記命令追い越しバッファに登録されている「後続
命令により演算結果が上書きされることが判明している
命令群」からの発行命令の候補の選択，およびリソース
の競合のチェックに基づいて発行命令を選択し、当該選
択の際に、リソースの競合が生じない範囲で複数命令の
同時発行を行い、「後続命令により演算結果が上書きさ
れることが判明している命令群」の中から選択された命
令を実際に発行した場合に当該命令の演算結果を参照す
る後続命令を強制的に遅滞なく（次のサイクルの時刻
に）発行する発行命令選択手段とを有する。

【００１４】ここで、上述の本発明のパイプライン処理
装置内の発行命令選択手段は、前記命令追い越しバッフ
ァ内の各エントリ中の設定情報（各入力オペランドに対
するオペランドレディフラグ等）の参照に基づき、入力
オペランドがレディになっている命令群の中から発行命
令の候補となる命令を選択する第１の命令選択手段と、
前記命令追い越しバッファ内の各エントリ中の設定情報
（Ｌフラグ等）の参照に基づき、後続命令により演算結
果が上書きされることが判明している命令群の中から発
行命令の候補となる命令を選択する第２の命令選択手段
と、前記第１の命令選択手段により選択された命令と前
記第２の命令選択手段により選択された命令とのリソー
ス競合チェックを行い、リソースの競合が発生しない場
合には当該両命令を同時に発行し、リソースの競合が発
生する場合には前記第１の命令選択手段よって選択され
た命令のみを発行し、前記第２の命令発行選択手段によ
り選択された命令を実際に発行した場合には当該命令の
演算結果を参照する後続命令を遅滞なく強制的に発行す
る発行命令調停手段とを備えている。

【００１５】さらに、上述の本発明のパイプライン処理
装置内の発行命令選択手段中の発行命令調停手段は、前
記命令追い越しバッファ内の各エントリ中の各入力オペ
ランドに対する後続参照エントリ情報の対応するビット
毎の論理和を生成することにより、当該各エントリに登
録されている命令の演算結果を参照する命令が登録され
ているエントリを示す信号を生成する当該各エントリに
対するＯＲゲートと、前記第２の命令選択手段によって
選択された命令が登録されているエントリに対する前記
ＯＲゲートの出力信号を選択するセレクタと、前記セレ
クタにより選択された「エントリを示す信号」に基づく
情報を格納するエントリ情報レジスタ（図２中のレジス
タＢ）と、前記第２の命令選択手段により選択された命
令が実際に発行されたことを点灯状態で示す命令発行情
報レジスタ（図２中のレジスタＡ）と、前記第１の命令
選択手段，前記第２の命令選択手段，前記エントリ情報
レジスタ，および前記命令発行情報レジスタからの情報
に基づいて発行命令の選択を行う発行命令調停回路とを
有する構成にすることができる。

【００１６】

【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。

【００１７】図１は、本発明の一実施の形態に係るパイ
プライン処理装置の構成を示すブロック図である。本発
明の要点は、パイプライン処理装置の中でも命令追い越
しバッファに関する制御内容にある。したがって図１に
は、主として、命令追い越しバッファ（命令追い越しバ
ッファ１０）に関連する構成要素を記載している。な
お、このパイプライン処理装置の全体構成は、図７に示
している。

【００１８】図１を参照すると、本実施の形態に係るパ
イプライン処理装置は、複数（ｎ個。ｎは２以上の正整
数）のエントリを備える命令追い越しバッファ１０と、
エントリ登録手段２０と、発行命令選択手段３０と、Ｄ
ステージデータ保持回路４０と、オペランドレディセッ
ト手段５０と、レイテスト（Ｌａｔｅｓｔ）セット手段
６０と、Ｉステージデータ保持回路７０とを含んで構成
されている。なお、図１には示されていないが、エント
リ登録手段２０，発行命令選択手段３０，オペランドレ
ディセット手段５０，およびレイテストセット手段６０
は、命令追い越しバッファ１０内の構成要素を含んでい
る場合がある。また、当該各手段間で同じ構成要素が共
有される場合もある。

【００１９】図２は、発行命令選択手段３０の詳細な構
成（周辺の構成を含む）および動作を説明するための図
である。

【００２０】発行命令選択手段３０は、ＡＮＤゲート３
０１，３０２，３０４，３０５，および３０６と、エク
スクルーシブＯＲゲート３０３と、組合せ論理回路３０
７と、ＯＲゲート３０８と、命令選択手段Ａ３０９と、
命令選択手段Ｂ３１０と、セレクタ３１１と、発行命令
調停回路３１２と、レジスタＡ３１３と、レジスタＢ３
１４とを含んで構成されている。ここで、上記の３０１
〜３０８の符号で示される構成要素は、命令追い越しバ
ッファ１０内の各エントリに対応して存在する。また、
各エントリ内のＯＲゲート３０８，セレクタ３１１，発
行命令調停回路３１２，レジスタＡ３１３，およびレジ
スタＢ３１４を含んで、発行命令調停手段が構成されて
いる。

【００２１】図３は、レイテストセット手段６０の詳細
な構成および動作を説明するための図である。

【００２２】レイテストセット手段６０は、コンパレー
タ６０１と、ＡＮＤゲート６０２とを含んで構成されて
いる。ここで、上記の構成要素は、命令追い越しバッフ
ァ１０内の各エントリに対応して存在する。なお、エン
トリ登録手段２０の構成要素である新規エントリ管理部
２０１およびデコーダ２０２も、レイテストセット手段
６０の構成要素に該当する。

【００２３】図４は、オペランドレディセット手段５０
の詳細な構成および動作を説明するための図である。

【００２４】オペランドレディセット手段５０は、命令
追い越しバッファ１０内の各エントリのＹオペランド後
続参照エントリ情報１０５を選択対象とするセレクタ５
０１と、当該各エントリのＺオペランド後続参照エント
リ情報１０６を選択対象とするセレクタ５０２とを含ん
で構成されている。

【００２５】図５は、エントリ登録手段２０の詳細な構
成および動作を説明するための図である。

【００２６】エントリ登録手段２０は、新規エントリ管
理部２０１と、デコーダ２０２と、命令追い越しバッフ
ァ１０内の各エントリに対応して存在するコンパレータ
２０３およびＡＮＤゲート群（ＡＮＤゲート２１３，２
１４，および２１８等）とを含んで構成されている。な
お、図５にはＹオペランドに関する構成要素のみを示し
たが、Ｚオペランドに関しても同様な構成要素（Ｚオペ
ランド用のコンパレータ等）が存在していることはいう
までもない。

【００２７】図６は、命令追い越しバッファ１０内の各
エントリの構成要素を詳細に示す図である。

【００２８】命令追い越しバッファ１０は、各エントリ
に、当該エントリが有効であることを点灯状態で示すエ
ントリバリッドフラグ（図６においては「Ｖフラグ」で
示す）１０１と、ディスティネーションフィールド（図
６においては「ＤＥＳＴＩＮＡＴＩＯＮ」で示す）１０
２と、Ｙオペランドレディフラグ（図６においては「Ｙ
−ｒｄｙ」で示す）１０３と、Ｚオペランドレディフラ
グ（図６においては「Ｚ−ｒｄｙ」で示す）１０４と、
当該エントリに登録された命令の結果をＹオペランド
（第１の入力オペランド）として参照する後続命令が登
録されているエントリ（命令追い越しバッファ１０内の
エントリ）を示す情報であるＹオペランド後続参照エン
トリ情報（図６においては「Ｙ−ｏｐ後続参照エントリ
情報」で示す）１０５と、当該エントリに登録された命
令の結果をＺオペランド（第２の入力オペランド）とし
て参照する後続命令が登録されているエントリ（命令追
い越しバッファ１０内のエントリ）を示す情報であるＺ
オペランド後続参照エントリ情報（図６においては「Ｚ
−ｏｐ後続参照エントリ情報」で示す）１０６と、Ｌ
（Ｌａｔｅｓｔ）フラグ１３０と、Ｙオペランド差し替
えフラグ（図６においては「Ｙ−差替」で示す）１３１
と、Ｚオペランド差し替えフラグ（図６においては「Ｚ
−差替」で示す）１３２とを保持している。

【００２９】ここで、Ｙオペランド差し替えフラグ１３
１およびＺオペランド差し替えフラグ１３２は、それぞ
れＹオペランドレディフラグ１０３およびＺオペランド
レディフラグ１０４のセット信号を１サイクル間のみ保
持する。ある命令に対応するエントリ中のＹオペランド
差し替えフラグ１３１またはＺオペランド差し替えフラ
グ１３２が点灯しているタイミングで当該命令の発行が
選択された場合には、当該命令の入力オペランドはレジ
スタファイルからの読み出しデータとして供給されるの
ではなく差し替えパスを利用して供給される（供給され
るデータは先行命令の演算結果である）ことを意味して
いる。

【００３０】図７は、先に述べたように、本実施の形態
に係るパイプライン処理装置の全体構成を示すブロック
図である。ただし、図１に示すエントリ登録手段２０，
発行命令選択手段３０，オペランドレディセット手段５
０，レイテストセット手段６０，および本パイプライン
処理装置を統合的に管理するパイプライン管理ブロック
については、図全体が繁雑となるので図７には記載して
いない。また、本発明のパイプライン処理装置における
データパス構造は図７に示すものに限定されず、例えば
以下のａおよびｂに示すようなデータパス構造も考えら
れる。 ａ．レジスタファイルが複数のライトポートを持ち、第
１のライトポートが第１の演算器と第２の演算器とで共
用（共有）され、第２のライトポートが第３の演算器と
第４の演算器とで共用され、以下、他の各ライトポート
が他の演算器群で共用されるというデータパス構造 ｂ．レジスタファイルが複数のライトポートを持ち、第
１のライトポートが第１の演算器と第２の演算器とで共
用され、第２のライトポートが第２の演算器と第３の演
算器とで共用され、以下、他の各ライトポートが演算器
群で共用されるというデータパス構造

【００３１】ここで、図７に示すパイプライン処理装置
（すなわち、図１に示す本実施の形態に係るパイプライ
ン処理装置）の全体像について簡単な説明を行う。

【００３２】命令バッファから読み出された命令は、い
ったんＤステージデータ保持回路４０に保持され、その
後命令追い越しバッファ１０に登録される。

【００３３】命令追い越しバッファ１０に登録された命
令は、実行条件の整ったものから、その実行が開始され
る。このとき、実行条件の整っていない命令は、後続命
令に追い越されることもある。

【００３４】また、命令追い越しバッファ１０からの命
令の削除は、該当する命令の実行が開始されたときに行
われる。

【００３５】実行が開始された命令は、Ｉステージデー
タ保持回路７０に送られ、さらにＩステージデータ保持
回路７０によって示されるレジスタファイルのエントリ
の内容が読み出されて、その読み出しに基づいてＸステ
ージデ ータ保持回路に送られる。

【００３６】Ｘステージの命令は演算命令であれば演算
器（図７中の演算器ＦＩＸまたは演算器ＬＯＧ）に投入
され、ロード命令等のメモリアクセス系の命令であれば
アドレス加算器に投入される。ここで、図７中の「演算
器ＦＩＸ」は固定小数点（Ｆｉｘｅｄ Ｐｏｉｎｔ）演
算用の算術演算器を意味しており、「演算器ＬＯＧ」は
論理演算用の演算器を意味している。なお、本発明のパ
イプライン処理装置における演算器群の内容が図７に示
すものに限定されないことはいうまでもない（例えば、
通常のプロセッサでは、算術演算用の演算器は固定小数
点加算系／浮動小数点加算系／乗算系／除算系等に分割
して実装される）。

【００３７】さらに、Ｘステージの命令がロード命令等
のメモリアクセス系の命令であればキャッシュメモリの
読み出しデータがレジスタファイルに書き込まれ、演算
命令であれば演算器の演算結果がレジスタファイルに書
き込まれる。

【００３８】本実施の形態に係るパイプライン処理装置
では、キャッシュメモリの読み出しデータや演算器の演
算結果はレジスタファイルに書き込まれるだけではな
く、Ｘステージデータ保持回路やアドレス加算器や演算
器の入力に直接投入される。この直接投入のためのパス
として、差し替えパス（データ差し替えパス）が備えら
れている。この差し替えパスにより、本パイプライン処
理装置は、先行命令の演算結果を参照する後続命令への
データの受け渡しに要するサイクル数を短縮し、性能向
上を図っている。

【００３９】例えば、後に言及する図９の命令列では、
ＡＤＤ命令の演算結果Ｓ７を後続のＳＵＢ命令がＹオペ
ランドとして参照している。演算器ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）を１サイクル（Ｔ）とする
と、ＳＵＢ命令はＡＤＤ命令の１サイクル後れで発行す
ることができる。先行ＡＤＤ命令がＷステージに到達す
るとき、後続ＳＵＢ命令はＸステージ上に存在する。Ｗ
ステージ上の先行ＡＤＤ命令の結果を演算器に直接投入
することで、後続ＳＵＢ命令は先行ＡＤＤ命令の演算結
果がレジスタファイルに書き込まれるのを待たずに実行
を開始することができる。

【００４０】なお、図７においては、上記の「差し替え
パス」は、以下のａ〜ｃのパスが該当する。 ａ．演算器ＦＩＸおよび演算器ＬＯＧの出力側のデータ
保持回路から演算器ＦＩＸおよび演算器ＬＯＧの入力側
のセレクタに至るパス ｂ．演算器ＦＩＸおよび演算器ＬＯＧの出力側のデータ
保持回路から２入力セレクタを経由してＸステージデー
タ保持回路に至るパス ｃ．キャッシュメモリの出力側のデータ保持回路からＸ
ステージデータ保持回路に至るパス

【００４１】図８は、本実施の形態に係るパイプライン
処理装置で取り扱われる命令のフォーマットを示す図で
ある。

【００４２】この命令は、命令コードを示すＯＰフィー
ルドと、Ｘオペランド（演算結果の格納先のオペラン
ド）を示すＸフィールドと、Ｙオペランド（演算の第１
の入力オペランド）を示すＹフィールドと、Ｚオペラン
ド（演算の第２の入力オペランド）を示すＺフィールド
とからなる。

【００４３】図９および図１０は、本実施の形態に係る
パイプライン処理装置の具体的な動作を説明するための
図である。すなわち、図９は命令列の具体例を示す図で
あり、図１０は図９の命令列に対応するタイムチャート
を示す図である。

【００４４】次に、上述のように構成された本実施の形
態に係るパイプライン処理装置の動作（命令追い越しバ
ッファ１０の制御に関する動作を中心とした動作）につ
いて詳細に説明する。なお、命令追い越しバッファ１０
内のエントリに「命令に関する各種の情報を登録する」
ことを、単に「命令を登録する」と表現する場合があ
る。

【００４５】以下では、適宜、図９に示す命令列を例に
とり、本実施の形態に係るパイプライン処理装置の具体
的な動作を説明する。

【００４６】図９の命令列において、命令２（ＳＵＢ命
令）のＹオペランドは命令１（ＡＤＤ命令）の演算結果
を参照している。命令１は命令追い越しバッファ１０の
エントリ＃３に登録され、命令２は命令追い越しバッフ
ァ１０のエントリ＃８に登録されるものとする。また、
命令１のＡＤＤおよび命令２のＳＵＢは、ともに、その
演算ＴＡＴが１サイクル（Ｔ）であるものとする。

【００４７】（１） 命令追い越しバッファ１０への命
令登録時の動作 第１に、命令追い越しバッファ１０への命令登録時の動
作について、図３，図５，図６，図９，および図１０を
参照して説明する。

【００４８】（１−１） 命令登録時の全般的な動作 エントリ登録手段２０は、Ｄステージデータ保持回路４
０内の命令（図８に示すフォーマットの命令）に関する
各種情報を命令追い越しバッファ１０内の所定のエント
リに登録する（Ｌフラグ１３０のセットについてはレイ
テストセット手段６０により行われる）。

【００４９】また、この登録時に、エントリ登録手段２
０は、先に他のエントリに登録されている命令との間の
オペランドに関する依存関係を示すために、当該他のエ
ントリ中のＹオペランド後続参照エントリ情報１０５お
よびＺオペランド後続参照エントリ情報１０６に当該依
存関係を示す情報を設定する。なお、この動作について
は、後述の（１−２）で詳述する。

【００５０】さらに、この登録時に、レイテストセット
手段６０は、登録対象の命令のエントリ中のＬフラグ１
３０のセットと、必要な場合には先に他のエントリに登
録されている命令に関するＬフラグ１３０のリセットと
を行う。なお、このリセット動作については、後述の
（１−３）で詳述する。

【００５１】例えば、図９および図１０に示す命令に関
しては、以下のように命令追い越しバッファ１０への登
録が行われる。

【００５２】命令１（ＡＤＤ命令）は、図１０中の時刻
Ｔ０でフェッチ（ｆｅｔｃｈ）され、時刻Ｔ１でＤステ
ージを通過して、時刻Ｔ２で命令追い越しバッファ１０
のエントリ＃３に登録されるものとする。なお、図１０
のタイムチャート中の「Ｒ３」という表記は、命令１が
命令追い越しバッファ１０のエントリ＃３に登録されて
いることを示している。

【００５３】上記のような命令１の登録時には、新規登
録エントリ管理部２０１は、デコーダ２０２を介して、
エントリ＃３への命令１の登録を指示する。この指示に
基づき、命令追い越しバッファ１０内のエントリ＃３に
対して、Ｄステージデータ保持回路４０のＸオペランド
データがディスティネーションフィールド１０２に登録
されるとともに、エントリバリッドフラグ１０１がセッ
トされる。なお、以上の処理が、エントリ登録手段２０
の処理に該当する。

【００５４】また、上記の新規登録エントリ管理部２０
１の指示に基づいて、エントリ＃３のＬフラグ１３０が
セットされる。この処理は、レイテストセット手段６０
の処理に該当する。ここで、あるエントリのＬフラグ１
３０が「点灯（セット）状態」であるということは、
「当該エントリに登録された命令が当該エントリ中のデ
ィスティネーションフィールド１０２で示されるレジス
タファイルのエントリを更新する最新（最後）の命令で
あること」を示すものである。すなわち、命令１に対す
る上記のようなＬフラグ１３０のセットによって、時刻
Ｔ２においては、命令１と同一のレジスタ（命令１の演
算結果が格納されるレジスタファイル中のエントリ）を
更新する命令追い越しバッファ１０内の命令群の中で、
命令１が命令シーケンスの上で最後に当該レジスタを更
新する命令であることが示されることになる。

【００５５】命令２（ＳＵＢ命令）は、命令１（ＡＤＤ
命令）よりも１サイクル遅れて、時刻Ｔ１でフェッチさ
れ、時刻Ｔ２でＤステージに到達し、時刻Ｔ３で命令追
い越しバッファ１０のエントリ＃８に登録されるものと
する。なお、図１０のタイムチャート中の「Ｒ８」とい
う表記は、命令２が命令追い越しバッファ１０のエント
リ＃８に登録されていることを示している。

【００５６】上記のような命令２の登録時には、時刻Ｔ
２において、新規登録エントリ管理部２０１は、デコー
ダ２０２を介して、命令追い越しバッファ１０内のエン
トリ＃８への命令２の登録を指示する。この指示に基づ
き、Ｄステージデータ保持回路４０のＸオペランドデー
タがエントリ＃８のディスティネーションフィールド１
０２に登録されるとともに、エントリ＃８のエントリバ
リッドフラグ１０１がセットされる。なお、以上の処理
が、エントリ登録手段２０の処理に該当する。

【００５７】さらに、エントリ登録手段２０の処理（後
述する（１−２）の処理）により、命令１と命令２との
オペランドの依存関係を示すために、エントリ＃３内の
Ｙオペランド後続参照エントリ情報１０５中のエントリ
＃８に対応するビットがセットされる。

【００５８】また、上記の新規登録エントリ管理部２０
１の指示に基づいて、エントリ＃８のＬフラグ１３０が
セットされる。この処理は、レイテストセット手段６０
の処理に該当する。

【００５９】

【００６０】（１−２） 命令間の依存関係を示す情報
の設定のためのエントリ登録手段２０による動作 ここで、図５を参照して、命令２の登録時における命令
１と命令２との間のオペランドの依存関係を示す情報
（ここでは、命令２に対するＹオペランド後続参照エン
トリ情報１０５）の設定に関する動作について説明す
る。

【００６１】命令追い越しバッファ１０内の各エントリ
に対応する各コンパレータ２０３（エントリ登録手段２
０の構成要素の１つ）は、Ｄステージデータ保持回路４
０の命令中のＹオペランドデータと、当該各エントリの
ディスティネーションフィールド１０２の内容とを比較
し、両者が同一であればＴＲＵＥを出力する。

【００６２】図１０中の時刻Ｔ２においては、エントリ
＃３のディスティネーションフィールド１０２にＳ７が
登録されているので、このディスティネーションフィー
ルド１０２の内容（Ｓ７）とＤステージデータ保持回路
４０のＹオペランドデータのＳ７との比較で、エントリ
＃３のコンパレータ２０３の出力がＴＲＵＥになる。

【００６３】また、時刻Ｔ２においては、命令２の登録
エントリとして、新規登録エントリ管理部２１によりエ
ントリ＃８が指示されており、エントリ＃８のディステ
ィネーションフィールド１０２の入力信号がＴＲＵＥに
なっている。

【００６４】エントリ＃３のＡＮＤゲート２１８は、エ
ントリ＃３のコンパレータ２０３の出力信号と、エント
リ＃８中のディスティネーションフィールド１０２の入
力信号とを入力しており、これら両信号の論理積である
ＴＲＵＥを出力信号として出力する。

【００６５】時刻Ｔ３において、命令２のエントリ＃８
への登録と同時に、上記のエントリ＃３のＡＮＤゲート
２１８の出力により、エントリ＃３内のＹオペランド後
続参照エントリ情報１０５のエントリ＃８に対応するビ
ットがセットされる。

【００６６】以上により、命令２の命令追い越しバッフ
ァ１０への登録と同時に、命令１と命令２との間の依存
関係が検出され、検出された両者の依存関係が命令１の
エントリ（エントリ＃３）中のＹオペランド後続参照エ
ントリ情報１０５に登録されることになる。

【００６７】（１−３） レイテストセット手段６０に
よるＬフラグ１３０のリセット動作 次に、図３を参照して、命令登録時におけるレイテスト
セット手段６０によるＬフラグ１３０のリセットに関す
る動作について説明する。

【００６８】あるエントリ中のＬフラグ１３０は、前述
のように、「当該エントリに登録された命令が当該エン
トリ中のディスティネーションフィールド１０２で示さ
れるレジスタファイルのエントリを更新する最新（最
後）の命令であること」を「点灯（セット）状態」で示
すフラグである。

【００６９】新規にデコードされて命令追い越しバッフ
ァ１０に登録される命令がある場合に、すでに命令追い
越しバッファ１０に登録されている先行命令のエントリ
中のディスティネーションフィールド１０２の内容と後
続命令のＸフィールドの内容とが一致するとき、当該先
行命令の演算結果を登録するレジスタファイルのエント
リは後続命令によって上書きされることを意味する。こ
のようなときには、当該先行命令のエントリのＬフラグ
１３０をリセットしておき、後述する発行命令の選択の
際に、当該上書きの態様を認識することができるように
しておく。

【００７０】以上のようなＬフラグ１３０のリセットを
実現するために、レイテストセット手段６０は、Ｄステ
ージデータ保持回路４０の命令中のＸオペランドデータ
と命令追い越しバッファ１０内の各エントリのディステ
ィネーションフィールド１０２の内容とを、当該各エン
トリに対する各コンパレータ６０１により比較する。そ
して、その比較結果と当該各エントリ中のエントリバリ
ッドフラグ１０１との論理積を当該各エントリのＡＮＤ
ゲート６０２で生成して、当該各ＡＮＤゲート６０２の
出力信号を当該各エントリ中のＬフラグ１３０へのリセ
ット信号（ＡＮＤゲート６０２の出力がＴＲＵＥである
場合にＬフラグ１３０のリセットを指示する信号。図３
中の「Ｒ」参照）とする。

【００７１】

【００７２】（２） 命令発行時の動作 第２に、命令追い越しバッファ１０に登録された命令の
発行時の動作について、図２，図４，図９，および図１
０を参照して説明する。

【００７３】（２−１） オペランドレディセット手段
５０の動作 まず、ある命令の発行時におけるオペランドレディセッ
ト手段５０の動作について説明する。ここでは、命令１
の発行時における命令２のＹオペランドレディフラグ１
０３のセットの際における動作について、図４を参照し
て説明する。

【００７４】図１０中の時刻Ｔ７において、後述するよ
うな発行命令選択手段３０の制御により、命令１が発行
命令として選択されると、図４に示すように発行エント
リ選択信号でエントリ＃３（命令１の登録エントリ）が
指示される。

【００７５】オペランドレディセット手段５０の構成要
素であるセレクタ５０１は、命令追い越しバッファ１０
内の各エントリのＹオペランド後続参照エントリ情報１
０５の内容を入力している。ここで、時刻Ｔ７において
は、セレクタ５０１は、発行エントリ選択信号がエント
リ＃３を示しているので、エントリ＃３のＹオペランド
後続参照エントリ情報１０５を出力として選択する。

【００７６】各エントリ中のＹオペランド後続参照エン
トリ情報１０５の各ビットは、前述のように、自エント
リの登録命令の演算結果を参照する後続命令が登録され
ているエントリに対応している。したがって、セレクタ
５０１は、自己の出力の各ビットを、命令追い越しバッ
ファ１０内の対応する各エントリのＹオペランドレディ
フラグ１０３のセット信号とする。

【００７７】時刻Ｔ７においてセレクタ５０１の出力信
号中の「エントリ＃８に対応するビット」がＴＲＵＥと
なるので、時刻Ｔ８でエントリ＃８のＹオペランドレデ
ィフラグ１０３が点灯（セット）状態になる。これによ
り、後述するように、時刻Ｔ８でエントリ＃８の登録命
令である命令２を発行命令の候補として選択することが
可能となる。

【００７８】（２−２） 発行命令選択手段３０の動作 次に、図２を参照して、発行命令選択手段３０の動作に
ついて説明する。この発行命令選択手段３０の動作が、
本実施の形態、ひいては本発明の中心的な動作に該当す
る。

【００７９】命令選択手段Ａ３０９は、以下のように、
発行命令の候補となる命令を選択する。なお、この選択
は、従来技術による発行命令の選択と同様のものであ
る。

【００８０】命令追い越しバッファ１０内の各エントリ
に対応するＡＮＤゲート３０２は、当該各エントリのエ
ントリバリッドフラグ１０１，Ｙオペランドレディフラ
グ１０３，およびＺオペランドレディフラグ１０４の論
理積を生成し出力する。各エントリのＡＮＤゲート３０
２の出力がＴＲＵＥであることは、当該各エントリに対
する命令の発行条件が整い、当該命令が発行選択の対象
（発行命令の候補）になりうることを示している。

【００８１】命令選択手段Ａ３０９は、上記の各エント
リのＡＮＤゲート３０２の出力を入力し、発行条件の整
った命令の中から１つの命令を発行命令の候補として選
択する。この選択の態様（基準）としては、命令追い越
しバッファ１０への登録順に基づく選択や、命令追い越
しバッファ１０内のエントリ順に基づく選択等が考えら
れる。

【００８２】一方、命令選択手段Ｂ３１０は、以下のよ
うに、発行命令の候補となる命令を選択する。なお、こ
の選択は、本発明に特有のものである。

【００８３】命令選択手段Ｂ３１０によって選択されう
る命令は、当該命令に対するエントリにおいて、次のａ
〜ｅに示す条件を満たすものである。

【００８４】ａ．Ｙオペランドレディフラグ１０３およ
びＺオペランドレディフラグ１０４が両方とも点灯して
いること。この条件は、ＡＮＤゲート３０４によってチ
ェックされる。

【００８５】ｂ．Ｙオペランド差し替えフラグ１３１お
よびＺオペランド差し替えフラグ１３２のいずれか片方
のみが点灯していること。この条件は、エクスクルーシ
ブＯＲゲート３０３によってチェックされる。

【００８６】ｃ．Ｌフラグ１３０が点灯していないこ
と。なお、Ｌフラグ１３０が点灯していないということ
は、後続命令によりレジスタファイルにおいて上書きが
なされることを示している。この条件は、ＡＮＤゲート
３０１によってチェックされる。

【００８７】ｄ．エントリバリッドフラグ１０１が点灯
していること。この条件も、ＡＮＤゲート３０１によっ
てチェックされる。

【００８８】ｅ．Ｙオペランド後続参照エントリ情報１
０５およびＺオペランド後続参照エントリ情報１０６の
うち点灯しているビットが高々１ビットであること。こ
れは、当該エントリの命令の演算結果を参照する命令が
高々１命令しかないことを意味する。この条件は、組合
せ論理回路３０７によってチェックされる。

【００８９】ＡＮＤゲート３０６は、ＡＮＤゲート３０
１の出力，ＡＮＤゲート３０５の出力（エクスクルーシ
ブＯＲゲート３０３の出力とＡＮＤゲート３０４の出力
との論理積），および組合せ論理回路３０７の出力の論
理積を出力する。この出力がＴＲＵＥである信号は、上
記のａ〜ｅの条件を満たすことを意味する信号（当該エ
ントリに登録されている命令の発行条件が整っているこ
とを示す信号）である。

【００９０】命令選択手段Ｂ３１０は、上記のような各
エントリのＡＮＤゲート３０６の出力を入力し、発行条
件の整った命令の中から１つの命令を発行命令の候補と
して選択する。この選択の態様（基準）としては、命令
追い越しバッファ１０への登録順に基づく選択や、命令
追い越しバッファ１０内のエントリ順に基づく選択等が
考えられる。

【００９１】また、各エントリに対応するＯＲゲート３
０８は、当該各エントリ内のＹオペランド後続参照エン
トリ情報１０５およびＺオペランド後続参照エントリ情
報１０６の対応するビット毎の論理和を生成する。すな
わち、当該各エントリの登録命令の演算結果を参照する
命令が登録されているエントリを示す信号を生成する。

【００９２】セレクタ３１１は、全てのエントリのＯＲ
ゲート３０８の出力信号を入力し、命令選択手段Ｂ３１
０によって選択された命令に対するエントリのＯＲゲー
ト３０８の出力信号を選択してレジスタＢ３１４に格納
する。

【００９３】発行命令調停回路３１２は、次のような選
択基準により、命令選択手段Ａ３０９によって選択され
た命令（発行命令の候補）と、命令選択手段Ｂ３１０に
よって選択された命令（発行命令の候補）と、レジスタ
Ａ３１３が点灯している場合におけるレジスタＢ３１４
によって指示されるエントリに登録されている命令との
調停を行い、これらの命令の中から演算器に実際に発行
する命令を決定して当該命令を発行する。なお、レジス
タＡ３１３のセットについては、後述する。

【００９４】レジスタＡ３１３が点灯している（セット
されている）場合には、レジスタＢ３１４によって指示
されるエントリの命令が第１の発行命令として強制的に
発行される。このとき、命令選択手段Ａ３０９によって
選択された命令はキャンセルされる。命令選択手段Ｂ３
１０によって選択された命令は、第１の発行命令とリソ
ースの競合を起こさなければ、第２の発行命令として第
１の発行命令と同時に発行される。このとき、レジスタ
Ａ３１３がセットされる。命令選択手段Ｂ３１０によっ
て選択された命令が第１の発行命令とリソースの競合を
起こす場合には、当該命令（命令選択手段Ｂ３１０によ
って選択された命令）はキャンセルされ発行されない。
このとき、レジスタＡ３１３がリセットされる。

【００９５】一方、レジスタＡ３１３が点灯していない
場合には、命令選択手段Ａ３０９によって選択された命
令が第１の発行命令として発行される。命令選択手段Ｂ
３１０によって選択された命令は、第１の発行命令とリ
ソースの競合を起こさなければ、第２の発行命令として
第１の発行命令と同時に発行される。このとき、レジス
タＡ３１３がセットされる。命令選択手段Ｂ３１０によ
って選択された命令が第１の発行命令とリソースの競合
を起こす場合には、当該命令（命令選択手段Ｂ３１０に
よって選択された命令）はキャンセルされ発行されな
い。このとき、レジスタＡ３１３がリセットされる。

【００９６】上記の動作において分かるように、レジス
タＡ３１３は、命令選択手段Ｂ３１０によって選択され
た命令が実際に発行されたことを「点灯（セット）状
態」で示している。

【００９７】ここで、命令選択手段Ｂ３１０によって選
択された命令については、その登録エントリ中のＬビッ
ト１３０が点灯していない（リセットされている）こと
に基づいて、レジスタファイルへの演算結果のライトバ
ックが行われない。これは、同タイミングで発行された
第１の発行命令の演算結果の書き戻しのためにレジスタ
ファイルのライトポートが使用されるためである。

【００９８】したがって、命令選択手段Ｂ３１０によっ
て選択された命令が第２の発行命令として実際に発行さ
れた場合には、第２の発行命令の演算結果を参照する後
続命令は、第２の発行命令の演算結果が入力オペランド
として差し替えパスを使用して供給されつつ、第２の発
行命令の１サイクル遅れで必ず発行されることになる。
このような発行が行われるのは、第２の発行命令（命令
選択手段Ｂ３１０によって選択された命令）の演算結果
がレジスタファイルに書き込まれないので、このような
発行をしないと二度と後続命令が入力オペランドを得る
ことができなくなってしまうからである。

【００９９】以上により、本実施の形態に係るパイプラ
イン処理装置（当該パイプライン処理装置を実現するプ
ロセッサ）の動作を一通り説明した。ここで、上記の動
作を具体的に確認するために、図１１の命令列に関する
本実施の形態による動作を図１３のタイムチャートを参
照しながら説明する。

【０１００】図１３においては、時刻Ｔ０以前に、図１
１の全ての命令が命令追い越しバッファ１０内に登録さ
れているものとする。

【０１０１】時刻Ｔ０において第１の命令のＬＯＡＤ命
令が発行され、時刻Ｔ１において第６の命令のＳＵＢ命
令が発行され、時刻Ｔ２において第２の命令のＡＤＤ命
令が発行されるものとする。

【０１０２】時刻Ｔ３で第３の命令のＯＲ命令と第４の
命令のＡＤＤ命令とはいずれもオペランドの依存関係が
解消していて発行可能な状態である。また、第３の命令
のＯＲ命令と第４の命令のＡＤＤ命令とでは使用する演
算器の種類が異なる。さらに、第４の命令のＡＤＤ命令
は後続の第６の命令のＳＵＢ命令によって演算結果のＳ
０７が命令シーケンスの上で上書きされることが判明し
ているので、第４の命令の演算結果を参照する第５の命
令のＡＤＤ命令に演算器周辺の差し替えパスを使用して
オペランドを供給しつつ発行することを保証できれば、
必ずしも第４の命令の演算結果をレジスタファイルに書
き戻す必要はない。加えて、第３の命令と第４の命令と
は時刻Ｔ３ではそれぞれ片方のオペランドが差し替えパ
スで供給されるので、レジスタファイルのリードポート
が余っていることになる。

【０１０３】以上の諸点に基づき、発行命令選択手段３
０の制御により、時刻Ｔ３において、第３の命令のＯＲ
命令が第１の発行命令として実際に発行され、同時に第
４の命令のＡＤＤ命令が第２の発行命令として実際に発
行される。さらに、時刻Ｔ４では、時刻Ｔ３における第
２の発行命令である第４の命令（ＡＤＤ命令）のＸオペ
ランドを参照する第５の命令のＡＤＤ命令が強制的に発
行される。

【０１０４】従来技術が適用された場合のタイムチャー
トである図１２と本実施の形態（本発明）を適用した場
合のタイムチャートである図１３とを比較してみれば、
本実施の形態を適用した場合には全処理が１サイクル分
はやく終了することが分かる。すなわち、本実施の形
態、ひいては本発明のパイプライン処理装置の性能向上
を確認することができる。

【０１０５】

【発明の効果】以上説明したように、本発明によると、
発行命令選択手段等を設ける上記のような構成をとるこ
とにより、従来技術によるよりも命令発行の効率を高め
ることができ、投資された演算器ハードウェア資源の性
能をより多く引き出すことが可能となり、パイプライン
処理装置を実現するプロセッサの実効性能の向上を達成
できるという効果が生じる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るパイプライン処理
装置の構成を示すブロック図である。

【図２】図１中の発行命令選択手段の詳細な構成および
動作を説明するための図である。

【図３】図１中のレイテストセット手段の詳細な構成お
よび動作を説明するための図である。

【図４】図１中のオペランドレディセット手段の詳細な
構成および動作を説明するための図である。

【図５】図１中のエントリ登録手段の詳細な構成および
動作を説明するための図である。

【図６】図１中の命令追い越しバッファ内の各エントリ
の構成要素を詳細に示す図である。

【図７】図１に示すパイプライン処理装置および従来の
パイプライン処理装置の一例の全体構成を示すブロック
図である。

【図８】図１に示すパイプライン処理装置で取り扱われ
る命令のフォーマットを示す図である。

【図９】図１に示す本実施の形態に係るパイプライン処
理装置の具体的な動作を説明するための図（命令列の具
体例を示す図）である。

【図１０】図１に示す本実施の形態に係るパイプライン
処理装置の具体的な動作を説明するための図（図９の命
令列に対応するタイムチャートを示す図）である。

【図１１】図１に示す本実施の形態に係るパイプライン
処理装置および従来のパイプライン処理装置の具体的な
動作を説明するための命令列を示す図である。

【図１２】従来のパイプライン処理装置の具体的な動作
を説明するためのタイムチャートを示す図である。

【図１３】図１に示す本実施の形態に係るパイプライン
処理装置の具体的な動作を説明するためのタイムチャー
トを示す図である。

【符号の説明】

１０ 命令追い越しバッファ ２０ エントリ登録手段 ３０ 発行命令選択手段 ４０ Ｄステージデータ保持回路 ５０ オペランドレディセット手段 ６０ レイテストセット手段 ７０ Ｉステージデータ保持回路 １０１ エントリバリッドフラグ（Ｖフラグ） １０２ ディスティネーションフィールド（ＤＥＳＴＩ
ＮＡＴＩＯＮ） １０３ Ｙオペランドレディフラグ（Ｙ−ｒｄｙ） １０４ Ｚオペランドレディフラグ（Ｚ−ｒｄｙ） １０５ Ｙオペランド後続参照エントリ情報（Ｙ−ｏｐ
後続参照エントリ情報） １０６ Ｚオペランド後続参照エントリ情報（Ｚ−ｏｐ
後続参照エントリ情報） １３０ Ｌフラグ １３１ Ｙオペランド差し替えフラグ（Ｙ−差替） １３２ Ｚオペランド差し替えフラグ（Ｚ−差替） ２０１ 新規登録エントリ管理部 ２０２ デコーダ ２０３，６０１ コンパレータ ２１３，２１４，２１８，３０１，３０２，３０４，３
０５，３０６，６０２ＡＮＤゲート ３０３ エクスクルーシブＯＲゲート ３０７ 組合せ論理回路 ３０８ ＯＲゲート ３０９ 命令選択手段Ａ ３１０ 命令選択手段Ｂ ３１１，５０１，５０２ セレクタ ３１２ 発行命令調停回路 ３１３ レジスタＡ ３１４ レジスタＢ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】複数の演算器がレジスタファイルへのライ
   トポートを当該演算器間で共有しており差し替えパスが
   存在するパイプライン処理装置において、 複数のエントリからなり、各入力オペランドに対する差
   し替えフラグ，レディフラグ，および後続参照エントリ
   情報とエントリバリッドフラグ，ディスティネーション
   フィールド，およびＬフラグとを各エントリに保持する
   命令追い越しバッファと、 Ｄステージデータ保持回路内の命令に関する各種の情報
   を前記命令追い越しバッファ内のエントリに登録し、当
   該エントリの命令とオペランドの依存関係を有する命令
   が登録されている前記命令追い越しバッファ内のエント
   リにその依存関係を示す情報を登録するエントリ登録手
   段と、 前記エントリ登録手段による命令の登録時に前記命令追
   い越しバッファ内の当該命令の登録エントリ中のＬフラ
   グをセットし、当該命令と同一のレジスタに演算結果を
   書き込む先行命令の登録エントリ中のＬフラグをリセッ
   トするレイテストセット手段と、 前記命令追い越しバッファ内の命令が発行された場合に
   当該発行命令と依存関係にある命令に対する前記命令追
   い越しバッファ内のエントリ中のオペランドレディフラ
   グをセットするオペランドレディセット手段と、 前記命令追い越しバッファに登録されている「入力オペ
   ランドがレディになっている命令群」からの発行命令の
   候補の選択，前記命令追い越しバッファに登録されてい
   る「後続命令により演算結果が上書きされることが判明
   している命令群」からの発行命令の候補の選択，および
   リソースの競合のチェックに基づいて発行命令を選択
   し、当該選択の際に、リソースの競合が生じない範囲で
   複数命令の同時発行を行い、「後続命令により演算結果
   が上書きされることが判明している命令群」の中から選
   択された命令を実際に発行した場合に当該命令の演算結
   果を参照する後続命令を強制的に遅滞なく発行する発行
   命令選択手段とを有し、 前記発行命令選択手段が、 前記命令追い越しバッファ内の各エントリ中の設定情報
   の参照に基づき、入力オペランドがレディになっている
   命令群の中から発行命令の候補となる命令を選択する第
   １の命令選択手段と、 前記命令追い越しバッファ内の各エントリ中の設定情報
   の参照に基づき、後続命令により演算結果が上書きされ
   ることが判明している命令群の中から発行命令の候補と
   なる命令を選択する第２の命令選択手段と、 前記第１の命令選択手段により選択された命令と前記第
   ２の命令選択手段により選択された命令とのリソース競
   合チェックを行い、リソースの競合が発生しない場合に
   は当該両命令を同時に発行し、リソースの競合が発生す
   る場合には前記第１の命令選択手段よって選択された命
   令のみを発行し、前記第２の命令発行選択手段により選
   択された命令を実際に発行した場合には当該命令の演算
   結果を参照する後続命令を遅滞なく強制的に発行する発
   行命令調停手段とを備えること を特徴とするパイプライ
   ン処理装置。
2. 【請求項２】前記命令追い越しバッファ内の各エントリ
   中の各入力オペランドに対する後続参照エントリ情報の
   対応するビット毎の論理和を生成することにより、当該
   各エントリに登録されている命令の演算結果を参照する
   命令が登録されているエントリを示す信号を生成する当
   該各エントリに対するＯＲゲートと、前記第２の命令選
   択手段によって選択された命令が登録されているエント
   リに対する前記ＯＲゲートの出力信号を選択するセレク
   タと、前記セレクタにより選択された「エントリを示す
   信号」に基づく情報を格納するエントリ情報レジスタ
   と、前記第２の命令選択手段により選択された命令が実
   際に発行されたことを点灯状態で示す命令発行情報レジ
   スタと、前記第１の命令選択手段，前記第２の命令選択
   手段，前記エントリ情報レジスタ，および前記命令発行
   情報レジスタからの情報に基づいて発行命令の選択を行
   う発行命令調停回路とを備える前記発行命令調停手段を
   有することを特徴とする請求項１記載のパイプライン処
   理装置。
3. 【請求項３】ＹオペランドおよびＺオペランドの２つの
   入力オペランドを持つフォーマットの命令が取り扱わ
   れ、各エントリにエントリバリッドフラグ，ディスティ
   ネーションフィールド，Ｌフラグ，Ｙオペランド差し替
   えフラグ，Ｙオペランドレディフラグ，Ｚオペランド差
   し替えフラグ，Ｚオペランドレディフラグ，Ｙオペラン
   ド後続参照エントリ情報，およびＺオペランド後続参照
   エントリ情報を保持する前記命令追い越しバッファを有
   することを特徴とする請求項１または請求項２記載のパ
   イプライン処理装置。
4. 【請求項４】ＹオペランドおよびＺオペランドの２つの
   入力オペランドを持つフォーマットの命令が取り扱わ
   れ、各エントリにエントリバリッドフラグ，ディスティ
   ネーションフィールド，Ｌフラグ，Ｙオペランド差し替
   えフラグ，Ｙオペランドレディフラグ，Ｚオペランド差
   し替えフラグ，Ｚオペランドレディフラグ，Ｙオペラン
   ド後続参照エントリ情報，およびＺオペランド後続参照
   エントリ情報を保持する前記命令追い越しバッファと、
   「ＹオペランドレディフラグおよびＺオペランドレディ
   フラグが両方とも点灯していること」，「Ｙオペランド
   差し替えフラグおよびＺオペランド差し替えフラグのい
   ずれか片方のみが点灯していること」，「Ｌフラグが点
   灯していないこと」，「エントリバリッドフラグが点灯
   していること」，および「Ｙオペランド後続参照エント
   リ情報およびＺオペランド後続参照エントリ情報のうち
   点灯しているビットが高々１ビットであること」の条件
   を満たす前記命令追い越しバッファ内のエントリの命令
   の中から発行命令の候補となる命令を選択する前記第２
   の命令選択手段を備える前記発行命令選択手段とを有す
   ることを特徴とする請求項１または請求項２記載のパイ
   プライン処理装置。
5. 【請求項５】Ｄステージデータ保持回路内のＸオペラン
   ドデータの内容と前記命令追い越しバッファ内の各エン
   トリ中のディスティネーションフィールドの内容とが等
   しいか否かを判定する当該各エントリに対するコンパレ
   ータと、前記命令追い越しバッファ内のあるエントリへ
   の命令登録時に前記命令追い越しバッファ内の各エント
   リに対する前記コンパレータの出力と当該各エントリ中
   のエントリバリッドフラグの内容との論理積をＬフラグ
   のリセット信号として出力する当該各エントリに対する
   ＡＮＤゲートとを含むレイテストセット手段を有するこ
   とを特徴とする請求項１，請求項２，請求項３，または
   請求項４記載のパイプライン処理装置。