JP3473509B2 - スイッチングレギュレータ - Google Patents
スイッチングレギュレータInfo
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Description
【０００１】
【発明の属する技術分野】この発明は、フィードバック
及びフィードフォワード制御回路を備えたスイッチング
レギュレータに関し、特に入力電圧を昇圧して出力する
昇圧型スイッチングレギュレータに関する。
及びフィードフォワード制御回路を備えたスイッチング
レギュレータに関し、特に入力電圧を昇圧して出力する
昇圧型スイッチングレギュレータに関する。
【０００２】
【従来の技術】スイッチングレギュレータには、非昇圧
型と昇圧型が存在する。非昇圧型は入力電圧と略同電圧
を出力するのに対し、昇圧型は入力電圧を昇圧して出力
する点で異なる。以下、これらについて順に説明する。
型と昇圧型が存在する。非昇圧型は入力電圧と略同電圧
を出力するのに対し、昇圧型は入力電圧を昇圧して出力
する点で異なる。以下、これらについて順に説明する。
【０００３】図１３は従来の非昇圧型スイッチングレギ
ュレータを例示する構成図である。図において、１は直
流電源、Ｖｉは電源１からの入力電圧、２はチョッパー
用スイッチ、３はチョッパー用スイッチ２を駆動するス
イッチ駆動部、４はフィルタリング用のチョークコイ
ル、５はフィルタリング用のコンデンサ、６は整流用ダ
イオード、７は定電圧出力用の出力端子、１６は出力端
子７に接続される負荷、Ｖｏは出力端子７の出力電圧、
８は分圧用の抵抗８ａ及び８ｂを備えて入力電圧Ｖｉを
検出する入力電圧検出部、９は分圧用の抵抗９ａ及び９
ｂを備えて出力電圧Ｖｏを検出する出力電圧検出部、１
０は制御部であり、三角波発生回路１１、誤差増幅器１
２、比較器１３及びスイッチ駆動部３を備える。なお、
入力電圧検出部８は入力電圧Ｖｉを分圧した電圧ｖinを
出力し、出力電圧検出部９は出力電圧Ｖｏを分圧した電
圧ｖoutを出力する。また、直流電源１からの入力電圧
Ｖｉにはリップル（即ち、交流成分）が含まれている。
図１４はリップルを含む入力電圧Ｖｉを例示する波形図
であり、図において横軸は時間、縦軸は入力電圧Ｖｉで
ある。
ュレータを例示する構成図である。図において、１は直
流電源、Ｖｉは電源１からの入力電圧、２はチョッパー
用スイッチ、３はチョッパー用スイッチ２を駆動するス
イッチ駆動部、４はフィルタリング用のチョークコイ
ル、５はフィルタリング用のコンデンサ、６は整流用ダ
イオード、７は定電圧出力用の出力端子、１６は出力端
子７に接続される負荷、Ｖｏは出力端子７の出力電圧、
８は分圧用の抵抗８ａ及び８ｂを備えて入力電圧Ｖｉを
検出する入力電圧検出部、９は分圧用の抵抗９ａ及び９
ｂを備えて出力電圧Ｖｏを検出する出力電圧検出部、１
０は制御部であり、三角波発生回路１１、誤差増幅器１
２、比較器１３及びスイッチ駆動部３を備える。なお、
入力電圧検出部８は入力電圧Ｖｉを分圧した電圧ｖinを
出力し、出力電圧検出部９は出力電圧Ｖｏを分圧した電
圧ｖoutを出力する。また、直流電源１からの入力電圧
Ｖｉにはリップル（即ち、交流成分）が含まれている。
図１４はリップルを含む入力電圧Ｖｉを例示する波形図
であり、図において横軸は時間、縦軸は入力電圧Ｖｉで
ある。
【０００４】次に動作について説明する。図１３に示し
た制御部１０は、入力電圧検出部８からの電圧ｖin及び
出力電圧検出部９からの電圧ｖoutに基づいてスイッチ
２を制御する。例えば、出力電圧Ｖｏが過大であると判
断されたときはスイッチ２のオン時間を少なくし、逆に
過小であると判断されたときはオン時間を多くするフィ
ードバック制御を行なう。また、入力電圧Ｖｉが過大で
あると判断されたときはスイッチ２のオン時間を少なく
し、逆に過小であると判断されたときはオン時間を多く
するフィードフォワード制御を行なう。これらのフィー
ドバック及びフィードフォワード制御に加え、チョーク
コイル４、コンデンサ５及びダイオード６による平滑作
用により、入力電圧Ｖｉに含まれるリップルを取り除く
ことができ、安定した直流出力電圧Ｖｏを得ることがで
きる。
た制御部１０は、入力電圧検出部８からの電圧ｖin及び
出力電圧検出部９からの電圧ｖoutに基づいてスイッチ
２を制御する。例えば、出力電圧Ｖｏが過大であると判
断されたときはスイッチ２のオン時間を少なくし、逆に
過小であると判断されたときはオン時間を多くするフィ
ードバック制御を行なう。また、入力電圧Ｖｉが過大で
あると判断されたときはスイッチ２のオン時間を少なく
し、逆に過小であると判断されたときはオン時間を多く
するフィードフォワード制御を行なう。これらのフィー
ドバック及びフィードフォワード制御に加え、チョーク
コイル４、コンデンサ５及びダイオード６による平滑作
用により、入力電圧Ｖｉに含まれるリップルを取り除く
ことができ、安定した直流出力電圧Ｖｏを得ることがで
きる。
【０００５】図１３に示した制御部１０の動作につい
て、さらに詳細に説明する。三角波発生回路１１は入力
電圧検出部８からの電圧ｖinに基づいて三角波ｖ1を生
成し、比較器１３へ出力する。図１５はこの三角波発生
回路の構成図である。図１５において、１４は入力電圧
検出部８からの電圧ｖinを積分する積分器、１５はスイ
ッチ２のチョッピング周期と同一の周波数で積分器１４
をリセットするリセット回路である。一方、図１３に示
した誤差増幅器１２は、出力電圧検出部９からの電圧ｖ
outと基準電圧Ｖｒｅｆとの差を増幅し、電圧ｖ2として
出力する。比較器１３は、これら三角波発生回路１１の
出力ｖ1及び誤差増幅器１２の出力ｖ2を比較して、誤差
増幅器１２の出力ｖ2が三角波発生回路１１の出力ｖ1よ
りも大きい場合にスイッチ駆動部３へ駆動パルスｖ3を
出力する。
て、さらに詳細に説明する。三角波発生回路１１は入力
電圧検出部８からの電圧ｖinに基づいて三角波ｖ1を生
成し、比較器１３へ出力する。図１５はこの三角波発生
回路の構成図である。図１５において、１４は入力電圧
検出部８からの電圧ｖinを積分する積分器、１５はスイ
ッチ２のチョッピング周期と同一の周波数で積分器１４
をリセットするリセット回路である。一方、図１３に示
した誤差増幅器１２は、出力電圧検出部９からの電圧ｖ
outと基準電圧Ｖｒｅｆとの差を増幅し、電圧ｖ2として
出力する。比較器１３は、これら三角波発生回路１１の
出力ｖ1及び誤差増幅器１２の出力ｖ2を比較して、誤差
増幅器１２の出力ｖ2が三角波発生回路１１の出力ｖ1よ
りも大きい場合にスイッチ駆動部３へ駆動パルスｖ3を
出力する。
【０００６】図１６はこの比較器１３の動作を例示する
説明図である。ここでは簡単化のため三角波発生回路１
１に入力される電圧ｖinが二値で変化する場合を示して
いる（図１６（ａ））。三角波発生回路１１に入力され
る電圧ｖinが図１６（ａ）に示すように変化すると、三
角波発生回路１１の出力ｖ1の傾きは図１６（ｂ）に示
すように変化する。比較器１３は当該出力ｖ1と誤差増
幅器１２の出力ｖ2とを比較し（図１６（ｂ））、出力
ｖ2の方が大きい場合にパルスｖ3を出力する（図１６
（ｃ））。即ち、入力電圧Ｖｉ及び出力電圧Ｖｏが大き
くなる（小さくなる）につれて時間幅が短くなる（長く
なる）パルスｖ3を生成する。これにより、入力電圧Ｖ
ｉ及び出力電圧Ｖｏを一定値に制御することが可能であ
り、リップルを減少させることができる。
説明図である。ここでは簡単化のため三角波発生回路１
１に入力される電圧ｖinが二値で変化する場合を示して
いる（図１６（ａ））。三角波発生回路１１に入力され
る電圧ｖinが図１６（ａ）に示すように変化すると、三
角波発生回路１１の出力ｖ1の傾きは図１６（ｂ）に示
すように変化する。比較器１３は当該出力ｖ1と誤差増
幅器１２の出力ｖ2とを比較し（図１６（ｂ））、出力
ｖ2の方が大きい場合にパルスｖ3を出力する（図１６
（ｃ））。即ち、入力電圧Ｖｉ及び出力電圧Ｖｏが大き
くなる（小さくなる）につれて時間幅が短くなる（長く
なる）パルスｖ3を生成する。これにより、入力電圧Ｖ
ｉ及び出力電圧Ｖｏを一定値に制御することが可能であ
り、リップルを減少させることができる。
【０００７】ところで、同様のスイッチングレギュレー
タ方式を用いる回路として昇圧型スイッチングレギュレ
ータがある。図１３に示した非昇圧型レギュレータが入
力電圧と略同電圧を出力するのに対し、昇圧型レギュレ
ータは入力電圧を昇圧して出力する点で異なる。
タ方式を用いる回路として昇圧型スイッチングレギュレ
ータがある。図１３に示した非昇圧型レギュレータが入
力電圧と略同電圧を出力するのに対し、昇圧型レギュレ
ータは入力電圧を昇圧して出力する点で異なる。
【０００８】図１７は従来の昇圧型スイッチングレギュ
レータの基本構成を示す構成図である。図において図１
３と同一又は相当部分には同一符号を付し、その説明は
省略する。図１７において、１７はチョークコイル、１
８はスイッチであり、当該スイッチ１８がオンのとき
は、電源１、チョークコイル１７及びスイッチ１８を通
る閉路が形成される。一方、当該スイッチ１８がオフの
ときは、電源１、チョークコイル１７、ダイオード６及
び負荷１６を通る閉路が形成される。なお、ダイオード
６及びコンデンサ５は電流の整流及び平滑化を行なう。
レータの基本構成を示す構成図である。図において図１
３と同一又は相当部分には同一符号を付し、その説明は
省略する。図１７において、１７はチョークコイル、１
８はスイッチであり、当該スイッチ１８がオンのとき
は、電源１、チョークコイル１７及びスイッチ１８を通
る閉路が形成される。一方、当該スイッチ１８がオフの
ときは、電源１、チョークコイル１７、ダイオード６及
び負荷１６を通る閉路が形成される。なお、ダイオード
６及びコンデンサ５は電流の整流及び平滑化を行なう。
【０００９】次に動作について説明する。スイッチ１８
をオンにすると、チョークコイル１７にエネルギーが蓄
積される。続いてスイッチ１８をオフにすると、チョー
クコイル１７に蓄積されているエネルギーが入力電圧Ｖ
ｉに重畳され、出力端子７から出力される。これによ
り、入力電圧Ｖｉよりも昇圧された出力電圧Ｖｏを出力
することが可能になる。さらに詳しくは、スイッチ１８
のチョッピング（即ち、連続するスイッチのオンオフ動
作）が十分高速であり、チョークコイル１７を流れる電
流が連続的である場合には、チョークコイル１７のイン
ダクタンスをＬ、スイッチ１８のオン時間をＴON、同じ
くオフ時間をＴOFFとして、 Ｖｏ＝（（ＴON＋ＴOFF）
／ＴOFF）・Ｖｉ となる。
をオンにすると、チョークコイル１７にエネルギーが蓄
積される。続いてスイッチ１８をオフにすると、チョー
クコイル１７に蓄積されているエネルギーが入力電圧Ｖ
ｉに重畳され、出力端子７から出力される。これによ
り、入力電圧Ｖｉよりも昇圧された出力電圧Ｖｏを出力
することが可能になる。さらに詳しくは、スイッチ１８
のチョッピング（即ち、連続するスイッチのオンオフ動
作）が十分高速であり、チョークコイル１７を流れる電
流が連続的である場合には、チョークコイル１７のイン
ダクタンスをＬ、スイッチ１８のオン時間をＴON、同じ
くオフ時間をＴOFFとして、 Ｖｏ＝（（ＴON＋ＴOFF）
／ＴOFF）・Ｖｉ となる。
【００１０】以上、従来の昇圧型レギュレータの基本構
成を図１７を用いて説明したが、実際には非昇圧型レギ
ュレータと同様に出力電圧Ｖｏを目標値に安定化させる
ためのフィードバック制御が必要である。また、出力電
圧Ｖｏに含まれるリップルをさらに抑制するために、フ
ィードフォワード制御を行うことが好ましい。
成を図１７を用いて説明したが、実際には非昇圧型レギ
ュレータと同様に出力電圧Ｖｏを目標値に安定化させる
ためのフィードバック制御が必要である。また、出力電
圧Ｖｏに含まれるリップルをさらに抑制するために、フ
ィードフォワード制御を行うことが好ましい。
【００１１】
【発明が解決しようとする課題】ところで、既に述べた
ように、非昇圧型レギュレータに適用されるフィードフ
ォワード及びフィードバック制御回路として、図１３に
示した制御部１０が知られている。
ように、非昇圧型レギュレータに適用されるフィードフ
ォワード及びフィードバック制御回路として、図１３に
示した制御部１０が知られている。
【００１２】しかしながら、図１３に示したような非昇
圧型レギュレータと図１７に示したような昇圧型レギュ
レータとでは回路動作が大きく異なるために、非昇圧型
レギュレータに適用される制御回路をそのまま昇圧型レ
ギュレータに適用したとしても、十分なリップル抑制効
果が得られるとは限らない。
圧型レギュレータと図１７に示したような昇圧型レギュ
レータとでは回路動作が大きく異なるために、非昇圧型
レギュレータに適用される制御回路をそのまま昇圧型レ
ギュレータに適用したとしても、十分なリップル抑制効
果が得られるとは限らない。
【００１３】例えば、図１３の非昇圧型レギュレータに
おいては、スイッチ２がオフの際には電源１からの電力
供給がストップするのに対し、図１７に示した昇圧型レ
ギュレータにおいては、スイッチ１８がオフの際にもチ
ョークコイル１７に対して電力供給が続くなど、その回
路動作は大きく異なる。また、図１７の昇圧型レギュレ
ータにおいては、入出力間の絶縁が出来ないために負荷
変動の影響をうけやすく、出力電圧の安定化が難しい。
特に、軽負荷時においては出力電圧が不安定になりやす
い。
おいては、スイッチ２がオフの際には電源１からの電力
供給がストップするのに対し、図１７に示した昇圧型レ
ギュレータにおいては、スイッチ１８がオフの際にもチ
ョークコイル１７に対して電力供給が続くなど、その回
路動作は大きく異なる。また、図１７の昇圧型レギュレ
ータにおいては、入出力間の絶縁が出来ないために負荷
変動の影響をうけやすく、出力電圧の安定化が難しい。
特に、軽負荷時においては出力電圧が不安定になりやす
い。
【００１４】これらの理由により、昇圧型スイッチング
レギュレータにおいてはフィードフォワード及びフィー
ドバック制御回路が特に高速に動作することが要求され
る。しかしながら、図１３に示した制御部１０において
は誤差増幅器１２（即ち、作動増幅器）など動作が遅い
回路が含まれているために、制御部１０を昇圧型スイッ
チングレギュレータの制御部として用いたとしても、出
力電圧の安定化が不十分であった。
レギュレータにおいてはフィードフォワード及びフィー
ドバック制御回路が特に高速に動作することが要求され
る。しかしながら、図１３に示した制御部１０において
は誤差増幅器１２（即ち、作動増幅器）など動作が遅い
回路が含まれているために、制御部１０を昇圧型スイッ
チングレギュレータの制御部として用いたとしても、出
力電圧の安定化が不十分であった。
【００１５】本発明は以上のような問題を解決するため
になされたものであり、動作速度が高速なフィードバッ
ク及びフィードフォワード回路を備えることにより、極
めて出力電圧が安定したスイッチングレギュレータを得
ることを目的とする。
になされたものであり、動作速度が高速なフィードバッ
ク及びフィードフォワード回路を備えることにより、極
めて出力電圧が安定したスイッチングレギュレータを得
ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係るスイッチ
ングレギュレータは、入力電圧のエネルギーを蓄積しそ
のエネルギーを放出するインダクタと、この放出された
エネルギーを蓄積し上記入力電圧よりも昇圧された出力
電圧を維持するコンデンサと、ＯＮ時に上記インダクタ
へのエネルギーの蓄積をＯＦＦ時にインダクタからのエ
ネルギーの放出を制御するスイッチと、上記入力電圧を
検出する入力電圧検出部と、この検出入力電圧の大きさ
と逆相関の時間幅のＯＮ信号と正相関の時間幅のＯＦＦ
信号とを有するスイッチ信号を生成するスイッチ信号生
成部と、上記出力電圧を検出する出力電圧検出部と、こ
の検出出力電圧の大きさと出力電圧基準値とを比較する
比較部と、この比較に基づき、上記検出出力電圧の大き
さが出力電圧基準値よりも小さい場合には上記スイッチ
信号を、検出出力電圧の大きさが出力電圧基準値よりも
大きい場合にはＯＦＦ信号を上記スイッチの駆動信号と
して出力する駆動部とを備える。
ングレギュレータは、入力電圧のエネルギーを蓄積しそ
のエネルギーを放出するインダクタと、この放出された
エネルギーを蓄積し上記入力電圧よりも昇圧された出力
電圧を維持するコンデンサと、ＯＮ時に上記インダクタ
へのエネルギーの蓄積をＯＦＦ時にインダクタからのエ
ネルギーの放出を制御するスイッチと、上記入力電圧を
検出する入力電圧検出部と、この検出入力電圧の大きさ
と逆相関の時間幅のＯＮ信号と正相関の時間幅のＯＦＦ
信号とを有するスイッチ信号を生成するスイッチ信号生
成部と、上記出力電圧を検出する出力電圧検出部と、こ
の検出出力電圧の大きさと出力電圧基準値とを比較する
比較部と、この比較に基づき、上記検出出力電圧の大き
さが出力電圧基準値よりも小さい場合には上記スイッチ
信号を、検出出力電圧の大きさが出力電圧基準値よりも
大きい場合にはＯＦＦ信号を上記スイッチの駆動信号と
して出力する駆動部とを備える。
【００１７】また、この発明に係るスイッチングレギュ
レータは、上記スイッチ信号生成部が、上記入力電圧の
分圧電圧および三角波が入力される第１コンパレータで
あり、上記比較部が、上記出力電圧の分圧電圧および基
準電圧が入力される第２コンパレータであり、上記駆動
部が、上記第１および第２コンパレータの出力側を接続
することにより該接続部に生成される電圧に基づき上記
スイッチを駆動する。
レータは、上記スイッチ信号生成部が、上記入力電圧の
分圧電圧および三角波が入力される第１コンパレータで
あり、上記比較部が、上記出力電圧の分圧電圧および基
準電圧が入力される第２コンパレータであり、上記駆動
部が、上記第１および第２コンパレータの出力側を接続
することにより該接続部に生成される電圧に基づき上記
スイッチを駆動する。
【００１８】また、この発明に係るスイッチングレギュ
レータは、上記出力電圧の分圧電圧 が基準電圧を超えた
時間を積分し、その積分結果を電圧出力する出力過電圧
時間検出回路と、上記入力電圧の分圧電圧と上記出力過
電圧時間検出回路の出力電圧を加算する電圧加算回路と
を備え、上記スイッチ信号生成部が、上記電圧加算回路
の加算結果および三角波が入力される第１コンパレータ
であり、上記比較部が、上記出力電圧の分圧出力および
上記基準電圧が入力される第２コンパレータであり、上
記駆動部が、上記第１および第２コンパレータの出力側
を接続することにより該接続部に生成される電圧に基づ
き上記スイッチを駆動する。
レータは、上記出力電圧の分圧電圧 が基準電圧を超えた
時間を積分し、その積分結果を電圧出力する出力過電圧
時間検出回路と、上記入力電圧の分圧電圧と上記出力過
電圧時間検出回路の出力電圧を加算する電圧加算回路と
を備え、上記スイッチ信号生成部が、上記電圧加算回路
の加算結果および三角波が入力される第１コンパレータ
であり、上記比較部が、上記出力電圧の分圧出力および
上記基準電圧が入力される第２コンパレータであり、上
記駆動部が、上記第１および第２コンパレータの出力側
を接続することにより該接続部に生成される電圧に基づ
き上記スイッチを駆動する。
【００１９】また、この発明に係るスイッチングレギュ
レータは、上記入力電圧の分圧電圧は抵抗およびダイオ
ードを直列接続してなる分圧回路を用いて上記入力電圧
を分圧したものであり、上記ダイオードにおける電圧降
下を、上記スイッチ信号のパルス幅が上記入力電圧に略
反比例するように設定する。
レータは、上記入力電圧の分圧電圧は抵抗およびダイオ
ードを直列接続してなる分圧回路を用いて上記入力電圧
を分圧したものであり、上記ダイオードにおける電圧降
下を、上記スイッチ信号のパルス幅が上記入力電圧に略
反比例するように設定する。
【００２０】また、この発明に係るスイッチングレギュ
レータは、一端が上記出力電圧の出力部に接続され抵抗
およびコンデンサを直列接続してなる結合回路の他端に
おける出力電圧と、上記入力電圧の分圧電圧とを加算す
る電圧加算回路を備え、上記スイッチ信号生成部が、上
記電圧加算回路の加算結果および三角波が入力される第
１コンパレータであり、上記比較部が、上記出力電圧を
分圧してなる分圧出力電圧および基準電圧が入力される
第２コンパレータであり、上記駆動部が、上記第１およ
び第２コンパレータの出力側を接続することにより該接
続部に生成される電圧に基づき上記スイッチを駆動す
る。
レータは、一端が上記出力電圧の出力部に接続され抵抗
およびコンデンサを直列接続してなる結合回路の他端に
おける出力電圧と、上記入力電圧の分圧電圧とを加算す
る電圧加算回路を備え、上記スイッチ信号生成部が、上
記電圧加算回路の加算結果および三角波が入力される第
１コンパレータであり、上記比較部が、上記出力電圧を
分圧してなる分圧出力電圧および基準電圧が入力される
第２コンパレータであり、上記駆動部が、上記第１およ
び第２コンパレータの出力側を接続することにより該接
続部に生成される電圧に基づき上記スイッチを駆動す
る。
【００２１】また、この発明に係るスイッチングレギュ
レータは、上記入力電圧の分圧電圧が、上記入力電圧
を、第１抵抗素子と結合用コンデンサとの直列回路に第
２抵抗素子を並列接続してなる回路に第３抵抗素子を直
列接続してなる回路、にて分圧したものである。
レータは、上記入力電圧の分圧電圧が、上記入力電圧
を、第１抵抗素子と結合用コンデンサとの直列回路に第
２抵抗素子を並列接続してなる回路に第３抵抗素子を直
列接続してなる回路、にて分圧したものである。
【００２２】また、この発明に係るスイッチングレギュ
レータは、入力電圧のエネルギーを蓄積しそのエネルギ
ーを放出するインダクタと、この放出されたエネルギー
を蓄 積し上記入力電圧よりも昇圧された出力電圧を生成
するコンデンサと、ＯＮ時に上記インダクタへのエネル
ギーの蓄積をＯＦＦ時にインダクタからのエネルギーの
放出を制御するスイッチと、上記入力電圧を検出する入
力電圧検出部と、この検出入力電圧の大きさに基づき前
記スイッチを駆動するスイッチ信号を出力する第１コン
パレータと、上記出力電圧を検出する出力電圧検出部
と、この検出出力電圧の大きさと出力電圧基準値とを比
較してその比較結果に応じて出力部の電圧が変化する第
２コンパレータとを備え、前記第１コンパレータの出力
部に前記第２コンパレータの出力部を接続したものであ
る。
レータは、入力電圧のエネルギーを蓄積しそのエネルギ
ーを放出するインダクタと、この放出されたエネルギー
を蓄 積し上記入力電圧よりも昇圧された出力電圧を生成
するコンデンサと、ＯＮ時に上記インダクタへのエネル
ギーの蓄積をＯＦＦ時にインダクタからのエネルギーの
放出を制御するスイッチと、上記入力電圧を検出する入
力電圧検出部と、この検出入力電圧の大きさに基づき前
記スイッチを駆動するスイッチ信号を出力する第１コン
パレータと、上記出力電圧を検出する出力電圧検出部
と、この検出出力電圧の大きさと出力電圧基準値とを比
較してその比較結果に応じて出力部の電圧が変化する第
２コンパレータとを備え、前記第１コンパレータの出力
部に前記第２コンパレータの出力部を接続したものであ
る。
【００２３】さらにまた、この発明に係るスイッチング
レギュレータは、上記第１コンパレータを、上記入力電
圧の分圧電圧および三角波が入力される第１コンパレー
タとしたものである。
レギュレータは、上記第１コンパレータを、上記入力電
圧の分圧電圧および三角波が入力される第１コンパレー
タとしたものである。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて説明する。なお、従来のものと同一又は相
当部分には、同一符号を付して説明を省略する。
て図を用いて説明する。なお、従来のものと同一又は相
当部分には、同一符号を付して説明を省略する。
【００２５】実施の形態１．
実施の形態１では、図１７に示した昇圧型レギュレータ
に、本発明に係るフィードフォワード及びフィードバッ
ク制御回路を適用した例について説明する。
に、本発明に係るフィードフォワード及びフィードバッ
ク制御回路を適用した例について説明する。
【００２６】図１は、本発明の実施の形態１である昇圧
型レギュレーターを例示する構成図である。図におい
て、１９は三角波発生器であり、高さ（レベル）、幅が
等しい三角波ＶTを周期的に生成する。２０は比較器で
あり、この三角波ＶT及び入力電圧検出部８からの電圧
ｖinを比較して、電圧Ｖ4を出力する。２１は同じく比
較器であり、出力電圧検出部９からの電圧ｖoutと基準
電圧Ｖｒｅｆを比較して、電圧Ｖ5を出力する。３はス
イッチ駆動部であり、入力される電圧（Ｖ6）に基づい
てスイッチ１８を駆動する。なお、比較器２０の出力部
（Ｖ4）、比較器２１の出力部（Ｖ5）、及びスイッチ駆
動部３の入力部（Ｖ6）は接続されている。また、図１
７に示したスイッチ１８の一例としてＦＥＴ（電解効果
トランジスタ）を用いている。
型レギュレーターを例示する構成図である。図におい
て、１９は三角波発生器であり、高さ（レベル）、幅が
等しい三角波ＶTを周期的に生成する。２０は比較器で
あり、この三角波ＶT及び入力電圧検出部８からの電圧
ｖinを比較して、電圧Ｖ4を出力する。２１は同じく比
較器であり、出力電圧検出部９からの電圧ｖoutと基準
電圧Ｖｒｅｆを比較して、電圧Ｖ5を出力する。３はス
イッチ駆動部であり、入力される電圧（Ｖ6）に基づい
てスイッチ１８を駆動する。なお、比較器２０の出力部
（Ｖ4）、比較器２１の出力部（Ｖ5）、及びスイッチ駆
動部３の入力部（Ｖ6）は接続されている。また、図１
７に示したスイッチ１８の一例としてＦＥＴ（電解効果
トランジスタ）を用いている。
【００２７】ここで、比較器２０及び比較器２１などに
用いられている一般的なコンパレータの一例を簡単に説
明しておく。図７（ａ）は一般的なコンパレータを説明
する回路図である。図において、Ｅinはコンパレータの
プラス入力端子へ印加される入力電圧、Ｅｒｅｆはコン
パレータのマイナス入力端子へ印加される入力電圧、Ｅ
outはコンパレータの出力部における電圧である。図７
（ｂ）は当該コンパレータの動作を説明する波形図であ
る。図７（ｂ）において図７（ａ）と同一又は相当部分
には同一符号を付している。図７（ｂ）に示すようにコ
ンパレータの出力電圧Ｅｏｕｔは、（入力電圧Ｅin＞基
準電圧Ｅｒｅｆ）の場合には上昇し（以下、ハイレベル
と称す）、逆に（基準電圧Ｅｒｅｆ＞入力電圧Ｅin）の
場合には下降若しくは接地される（以下ローレベルと称
す）。ここで、ＶHはコンパレータのハイレベル時の出
力電圧、ＶLはローレベル時の出力電圧であり、電圧ＶH
＞電圧ＶLとする。なお、コンパレータは作動増幅器に
比べて動作が速い。
用いられている一般的なコンパレータの一例を簡単に説
明しておく。図７（ａ）は一般的なコンパレータを説明
する回路図である。図において、Ｅinはコンパレータの
プラス入力端子へ印加される入力電圧、Ｅｒｅｆはコン
パレータのマイナス入力端子へ印加される入力電圧、Ｅ
outはコンパレータの出力部における電圧である。図７
（ｂ）は当該コンパレータの動作を説明する波形図であ
る。図７（ｂ）において図７（ａ）と同一又は相当部分
には同一符号を付している。図７（ｂ）に示すようにコ
ンパレータの出力電圧Ｅｏｕｔは、（入力電圧Ｅin＞基
準電圧Ｅｒｅｆ）の場合には上昇し（以下、ハイレベル
と称す）、逆に（基準電圧Ｅｒｅｆ＞入力電圧Ｅin）の
場合には下降若しくは接地される（以下ローレベルと称
す）。ここで、ＶHはコンパレータのハイレベル時の出
力電圧、ＶLはローレベル時の出力電圧であり、電圧ＶH
＞電圧ＶLとする。なお、コンパレータは作動増幅器に
比べて動作が速い。
【００２８】次に図１に示した回路の動作について説明
する。入力電圧検出部８が検出した分圧電圧ｖinは比較
器２０のマイナス入力端子へ入力される。また、三角波
発生器１９が生成した三角波ＶTは比較器２０のプラス
入力端子へ入力される。比較器２０は、これら入力され
た三角波ＶT及び分圧電圧ｖinを比較して、三角波ＶTの
電圧が分圧電圧ｖinよりも高い場合に出力Ｖ4をハイレ
ベルとする。逆に、低い場合には出力Ｖ4をローレベル
とする。図８は比較器２０の動作を説明する波形図であ
る。図８に示すように、比較器２０はパルス幅が電圧ｖ
inに略比例して狭くなるパルス信号Ｖ4を生成する。
する。入力電圧検出部８が検出した分圧電圧ｖinは比較
器２０のマイナス入力端子へ入力される。また、三角波
発生器１９が生成した三角波ＶTは比較器２０のプラス
入力端子へ入力される。比較器２０は、これら入力され
た三角波ＶT及び分圧電圧ｖinを比較して、三角波ＶTの
電圧が分圧電圧ｖinよりも高い場合に出力Ｖ4をハイレ
ベルとする。逆に、低い場合には出力Ｖ4をローレベル
とする。図８は比較器２０の動作を説明する波形図であ
る。図８に示すように、比較器２０はパルス幅が電圧ｖ
inに略比例して狭くなるパルス信号Ｖ4を生成する。
【００２９】一方、図１に示した出力電圧検出部９から
の分圧電圧ｖoutは比較器２１のマイナス入力端子へ入
力される。また、比較器２１のプラス入力端子には基準
電圧Ｖｒｅｆが入力される。比較器２１の出力はオープ
ンコレクタであり、これら入力された分圧電圧ｖout及
び基準電圧Ｖｒｅｆを比較して、（分圧電圧ｖout＞基
準電圧Ｖｒｅｆ）のときは出力Ｖ5をローレベル（短
絡）にし、逆の場合は出力Ｖ5をハイレベル（開放）に
する。これにより、出力電圧Ｖｏが設定電圧より高くな
った際に、スイッチ駆動部３への入力パルス信号Ｖ4を
強制的に排除できる。
の分圧電圧ｖoutは比較器２１のマイナス入力端子へ入
力される。また、比較器２１のプラス入力端子には基準
電圧Ｖｒｅｆが入力される。比較器２１の出力はオープ
ンコレクタであり、これら入力された分圧電圧ｖout及
び基準電圧Ｖｒｅｆを比較して、（分圧電圧ｖout＞基
準電圧Ｖｒｅｆ）のときは出力Ｖ5をローレベル（短
絡）にし、逆の場合は出力Ｖ5をハイレベル（開放）に
する。これにより、出力電圧Ｖｏが設定電圧より高くな
った際に、スイッチ駆動部３への入力パルス信号Ｖ4を
強制的に排除できる。
【００３０】即ち、比較器２０の出力Ｖ4及び比較器２
１の出力Ｖ5の双方がハイレベルである場合にはスイッ
チ駆動部３に入力される電圧Ｖ6はハイレベルとなる
が、出力Ｖ4又はＶ5のいずれかがローレベルである場合
には、電圧Ｖ6はローレベルとなる。図９は、スイッチ
駆動部３に入力される電圧Ｖ6を例示する波形図であ
る。このように、出力電圧検出部９の出力電圧ｖoutが
基準電圧Ｖｒｅｆより高くなる期間においては、比較器
２０の出力パルスＶ4が強制的に遮断され、スイッチ駆
動部３への入力電圧Ｖ6は接地電圧となる。
１の出力Ｖ5の双方がハイレベルである場合にはスイッ
チ駆動部３に入力される電圧Ｖ6はハイレベルとなる
が、出力Ｖ4又はＶ5のいずれかがローレベルである場合
には、電圧Ｖ6はローレベルとなる。図９は、スイッチ
駆動部３に入力される電圧Ｖ6を例示する波形図であ
る。このように、出力電圧検出部９の出力電圧ｖoutが
基準電圧Ｖｒｅｆより高くなる期間においては、比較器
２０の出力パルスＶ4が強制的に遮断され、スイッチ駆
動部３への入力電圧Ｖ6は接地電圧となる。
【００３１】以上のように、本実施の形態１の昇圧型レ
ギュレーターは、入力電圧Ｖｉに基づき時間幅が変化す
るスイッチ駆動パルスを出力電圧Ｖｏに基づき遮断する
ようにしたので、フィードフォワード及びフィードバッ
ク制御回路の動作が高速となり、安定かつリップルの少
ない出力電圧を得ることができる。
ギュレーターは、入力電圧Ｖｉに基づき時間幅が変化す
るスイッチ駆動パルスを出力電圧Ｖｏに基づき遮断する
ようにしたので、フィードフォワード及びフィードバッ
ク制御回路の動作が高速となり、安定かつリップルの少
ない出力電圧を得ることができる。
【００３２】また、フィードフォワード回路が出力する
駆動パルスを、誤差増幅器を用いることなくフィードバ
ック制御することにより、さらに出力電圧が安定したス
イッチングレギュレータを得ることができる。
駆動パルスを、誤差増幅器を用いることなくフィードバ
ック制御することにより、さらに出力電圧が安定したス
イッチングレギュレータを得ることができる。
【００３３】また、スイッチ駆動パルスを出力するコン
パレータの出力部に、出力電圧及び基準電圧が入力され
るコンパレータの出力部を接続することにより、特に高
速なフィードフォワード及びフィードバック制御が可能
となり、さらに出力電圧が安定するスイッチングレギュ
レータを得ることができる。
パレータの出力部に、出力電圧及び基準電圧が入力され
るコンパレータの出力部を接続することにより、特に高
速なフィードフォワード及びフィードバック制御が可能
となり、さらに出力電圧が安定するスイッチングレギュ
レータを得ることができる。
【００３４】また、このようにフィードフォワード及び
フィードバック制御が高速化することにより、軽負荷時
及び急激な負荷変動時にも出力電圧が安定したスイッチ
ングレギュレータを得ることができる。
フィードバック制御が高速化することにより、軽負荷時
及び急激な負荷変動時にも出力電圧が安定したスイッチ
ングレギュレータを得ることができる。
【００３５】また、このようにフィードフォワード及び
フィードバック制御が高速化することにより、出力電圧
の安定化が難しいとされる昇圧型のスイッチングレギュ
レータにおいても、十分なリップル抑制効果及び出力安
定性を得ることができる。
フィードバック制御が高速化することにより、出力電圧
の安定化が難しいとされる昇圧型のスイッチングレギュ
レータにおいても、十分なリップル抑制効果及び出力安
定性を得ることができる。
【００３６】また、入力電圧に応じてパルス幅を制御す
るため、広い入力電圧範囲にわたって定電圧直流電源と
して機能するスイッチングレギュレータを得ることがで
きる。
るため、広い入力電圧範囲にわたって定電圧直流電源と
して機能するスイッチングレギュレータを得ることがで
きる。
【００３７】さらにまた、出力電圧が安定した昇圧型電
源として従来はトランス回路を用いていたが、トランス
を用いない昇圧型スイッチングレギュレータ方式におい
ても十分に出力電圧を安定化させることが可能となった
ので、小型かつ安価な昇圧型電源を得ることができる。
源として従来はトランス回路を用いていたが、トランス
を用いない昇圧型スイッチングレギュレータ方式におい
ても十分に出力電圧を安定化させることが可能となった
ので、小型かつ安価な昇圧型電源を得ることができる。
【００３８】実施の形態２．
図２は本発明による実施の形態２の昇圧型レギュレータ
ーの構成を説明する回路図である。なお、これまでに説
明したものと同等の部分については、同一符号を付して
説明を省略する。
ーの構成を説明する回路図である。なお、これまでに説
明したものと同等の部分については、同一符号を付して
説明を省略する。
【００３９】図２において、２２は出力電圧Ｖｏが設定
電圧を超えた時間を検出して積分する出力過電圧時間検
出回路であり、後述する比較器２４、帰還抵抗２５、抵
抗２６及びコンデンサ２７から構成される。比較器２４
のプラス入力端子には出力電圧検出部９の出力電圧ｖ
outが入力され、マイナス入力端子には比較器２１と同
様の基準電圧Ｖｒｅｆが入力される。２５は帰還抵抗で
あり、一端には比較器２４の出力部が、他端には比較器
２４のマイナス入力端子が接続される。２７はコンデン
サであり、一端は抵抗２６を介して比較器２４の出力部
に接続され、他端は電気的に接地される。また、コンデ
ンサ２７に蓄積される電圧は、出力過電圧時間検出回路
２２の出力電圧Ｖ7として後述する加算回路２３へ出力
される。２３は入力電圧検出部８からの分圧電圧ｖinと
出力過電圧時間検出回路２２からの電圧Ｖ7とを加算し
て電圧Ｖ8を出力する加算回路である。なお、前述の実
施の形態１においては、比較器２０のマイナス入力端子
には分圧電圧ｖinが入力されたが、本実施の形態２にお
いては加算回路２３の出力電圧Ｖ8が入力される。
電圧を超えた時間を検出して積分する出力過電圧時間検
出回路であり、後述する比較器２４、帰還抵抗２５、抵
抗２６及びコンデンサ２７から構成される。比較器２４
のプラス入力端子には出力電圧検出部９の出力電圧ｖ
outが入力され、マイナス入力端子には比較器２１と同
様の基準電圧Ｖｒｅｆが入力される。２５は帰還抵抗で
あり、一端には比較器２４の出力部が、他端には比較器
２４のマイナス入力端子が接続される。２７はコンデン
サであり、一端は抵抗２６を介して比較器２４の出力部
に接続され、他端は電気的に接地される。また、コンデ
ンサ２７に蓄積される電圧は、出力過電圧時間検出回路
２２の出力電圧Ｖ7として後述する加算回路２３へ出力
される。２３は入力電圧検出部８からの分圧電圧ｖinと
出力過電圧時間検出回路２２からの電圧Ｖ7とを加算し
て電圧Ｖ8を出力する加算回路である。なお、前述の実
施の形態１においては、比較器２０のマイナス入力端子
には分圧電圧ｖinが入力されたが、本実施の形態２にお
いては加算回路２３の出力電圧Ｖ8が入力される。
【００４０】次に動作について説明する。図２に示した
出力過電圧時間検出回路２２は、出力電圧検出部９から
の検出電圧ｖoutと基準電圧Ｖｒｅｆとを比較器２４で
比較し、その比較結果をコンデンサ２７により積分す
る。このコンデンサ２７の電圧を、この検出回路２２の
出力電圧Ｖ7として加算回路２３へ出力する。なお、こ
の積分処理は、比較結果を時間的に平滑化するためのも
のである。
出力過電圧時間検出回路２２は、出力電圧検出部９から
の検出電圧ｖoutと基準電圧Ｖｒｅｆとを比較器２４で
比較し、その比較結果をコンデンサ２７により積分す
る。このコンデンサ２７の電圧を、この検出回路２２の
出力電圧Ｖ7として加算回路２３へ出力する。なお、こ
の積分処理は、比較結果を時間的に平滑化するためのも
のである。
【００４１】加算回路２３は入力された電圧Ｖ7と入力
電圧検出部８の出力電圧ｖinとを加算した電圧Ｖ8を比
較器２０のマイナス入力端子に入力する。図１０は本発
明の実施の形態２の昇圧型レギュレーターの動作を例示
する波形図である。図において、（ａ）は図２に示した
比較器２４に入力された二つの電圧、即ち出力電圧検出
部９の検出電圧ｖout及び基準電圧Ｖｒｅｆを示す波形
図である。また図１０（ｂ）は出力過電圧時間検出回路
２２が出力する電圧Ｖ7を示す波形図である。また図１
０（ｃ）は入力電圧検出部８の検出電圧ｖinを示す波形
図である。また、図１０（ｄ）は比較器２０に入力され
る電圧Ｖ8を示す波形図である。さらにまた、図１０
（ｅ）は比較器２０が出力する電圧Ｖ4を示す波形図で
ある。
電圧検出部８の出力電圧ｖinとを加算した電圧Ｖ8を比
較器２０のマイナス入力端子に入力する。図１０は本発
明の実施の形態２の昇圧型レギュレーターの動作を例示
する波形図である。図において、（ａ）は図２に示した
比較器２４に入力された二つの電圧、即ち出力電圧検出
部９の検出電圧ｖout及び基準電圧Ｖｒｅｆを示す波形
図である。また図１０（ｂ）は出力過電圧時間検出回路
２２が出力する電圧Ｖ7を示す波形図である。また図１
０（ｃ）は入力電圧検出部８の検出電圧ｖinを示す波形
図である。また、図１０（ｄ）は比較器２０に入力され
る電圧Ｖ8を示す波形図である。さらにまた、図１０
（ｅ）は比較器２０が出力する電圧Ｖ4を示す波形図で
ある。
【００４２】なお、比較器２０の出力電圧Ｖ4が実施の
形態１と同様に比較器２１の出力によって遮断されるこ
とは言うまでもない。
形態１と同様に比較器２１の出力によって遮断されるこ
とは言うまでもない。
【００４３】本実施の形態２の昇圧型レギュレーターは
以上のような構成にすることにより、出力電圧Ｖｏが設
定電圧を超えた時間に応じて、スイッチ駆動部３に供給
されるパルス幅が狭くなるフィードバック制御を行える
ので、出力電圧Ｖｏをさらに安定化させることができ
る。
以上のような構成にすることにより、出力電圧Ｖｏが設
定電圧を超えた時間に応じて、スイッチ駆動部３に供給
されるパルス幅が狭くなるフィードバック制御を行える
ので、出力電圧Ｖｏをさらに安定化させることができ
る。
【００４４】実施の形態３．
実施の形態３では、図１に示した入力電圧検出部８にダ
イオードを直列に接続した例について説明する。図３は
本発明による実施の形態３の昇圧型レギュレーターの構
成を説明する回路図である。以下の説明において、これ
までに説明したものと同等の部分については、同一符号
を付して説明を省略する。
イオードを直列に接続した例について説明する。図３は
本発明による実施の形態３の昇圧型レギュレーターの構
成を説明する回路図である。以下の説明において、これ
までに説明したものと同等の部分については、同一符号
を付して説明を省略する。
【００４５】図３に示した昇圧型レギュレータにおいて
は、分圧用の抵抗８ａ及び８ｂにダイオード２８を直列
に接続することにより、入力電圧検出部８の検出電圧ｖ
inにダイオード２８の電圧降下ＶD分だけオフセットを
かけることができる。これにより、比較器２０の動作点
を容易に調整することができる。なお、図３に示したダ
イオード２８に代えて、ツェナーダイオード等の定電圧
素子を使用してもよい。
は、分圧用の抵抗８ａ及び８ｂにダイオード２８を直列
に接続することにより、入力電圧検出部８の検出電圧ｖ
inにダイオード２８の電圧降下ＶD分だけオフセットを
かけることができる。これにより、比較器２０の動作点
を容易に調整することができる。なお、図３に示したダ
イオード２８に代えて、ツェナーダイオード等の定電圧
素子を使用してもよい。
【００４６】また、入力電圧Ｖｉに反比例してパルス信
号Ｖ4のパルス幅が変化するようにダイオード２８の電
圧降下ＶDを選択することにより、理想的に近いフィー
ドフォワード制御を行なうことができる。つまり、入力
電圧Ｖｉに略反比例してスイッチ１８の駆動パルス幅が
変化することで、入力電圧Ｖｉの変動が出力電圧Ｖｏに
影響し難くなり、リップルを抑制することができる。
号Ｖ4のパルス幅が変化するようにダイオード２８の電
圧降下ＶDを選択することにより、理想的に近いフィー
ドフォワード制御を行なうことができる。つまり、入力
電圧Ｖｉに略反比例してスイッチ１８の駆動パルス幅が
変化することで、入力電圧Ｖｉの変動が出力電圧Ｖｏに
影響し難くなり、リップルを抑制することができる。
【００４７】図１１（ａ）は図３に示した入力電圧検出
部８の出力電圧ｖinを例示する波形図である。比較のた
めに、当該図３に示した回路における出力電圧ｖinをｖ
in( タ゛イオート゛ あり)として示すとともに、図１に示した回
路（即ち、ダイオード２８を用いない回路）における出
力電圧ｖinをｖin( タ゛イオート゛ なし)として示している。こ
のように、ダイオード２８を用いることにより、入力電
圧検出部８の出力電圧ｖinを上昇させることができる。
なお、簡単化のため、各出力電圧ｖinはリップルを含ま
ないものとする。
部８の出力電圧ｖinを例示する波形図である。比較のた
めに、当該図３に示した回路における出力電圧ｖinをｖ
in( タ゛イオート゛ あり)として示すとともに、図１に示した回
路（即ち、ダイオード２８を用いない回路）における出
力電圧ｖinをｖin( タ゛イオート゛ なし)として示している。こ
のように、ダイオード２８を用いることにより、入力電
圧検出部８の出力電圧ｖinを上昇させることができる。
なお、簡単化のため、各出力電圧ｖinはリップルを含ま
ないものとする。
【００４８】図１１（ｂ）は、図１１(a)に示した各出
力電圧ｖinに基づき比較器２０が生成するパルスを例示
する波形図である。このようにダイオード２８を用いる
ことにより、比較器２０の出力パルス幅を狭くすること
ができる。
力電圧ｖinに基づき比較器２０が生成するパルスを例示
する波形図である。このようにダイオード２８を用いる
ことにより、比較器２０の出力パルス幅を狭くすること
ができる。
【００４９】本実施の形態３の昇圧型レギュレータは以
上のように構成したので、比較器２０の設計を変更する
ことなく、当該比較器の出力パルス幅を調整することが
でき、出力電圧が安定した昇圧型レギュレータを容易に
設計することが可能となる。
上のように構成したので、比較器２０の設計を変更する
ことなく、当該比較器の出力パルス幅を調整することが
でき、出力電圧が安定した昇圧型レギュレータを容易に
設計することが可能となる。
【００５０】実施の形態４．
図４は本発明による実施の形態４の昇圧型レギュレータ
ーの構成を説明する回路図である。図４においては、図
１に示したＦＥＴ１８とチョークコイル１７の位置を入
れ替えるとともに、ダイオード６の向きを反転させてい
る。これにより、出力端子７の出力電圧が電源１と逆極
性となる昇圧型レギュレーターを得ることができる。
ーの構成を説明する回路図である。図４においては、図
１に示したＦＥＴ１８とチョークコイル１７の位置を入
れ替えるとともに、ダイオード６の向きを反転させてい
る。これにより、出力端子７の出力電圧が電源１と逆極
性となる昇圧型レギュレーターを得ることができる。
【００５１】実施の形態５．
図５は本発明による実施の形態５の昇圧型レギュレータ
ーの構成を説明する回路図である。図において図１に示
したものと同一又は相当部分には同一符号を付してその
説明を省略する。図において、２９は結合コンデンサで
あり、結合抵抗３０を介して加算回路２３に接続されて
いる。
ーの構成を説明する回路図である。図において図１に示
したものと同一又は相当部分には同一符号を付してその
説明を省略する。図において、２９は結合コンデンサで
あり、結合抵抗３０を介して加算回路２３に接続されて
いる。
【００５２】次に動作について説明する。出力端子７の
プラス側端子に接続された結合コンデンサ２９及び結合
抵抗３０からなる直列回路は、出力電圧Ｖｏに含まれる
リップル電圧成分ＶR（交流成分）を検出し、加算回路
２３へ出力する。加算回路２３は当該リップル成分ＶR
と入力電圧検出部８から出力される電圧ｖinとを加算
し、比較器２０のマイナス入力端子へ入力する。
プラス側端子に接続された結合コンデンサ２９及び結合
抵抗３０からなる直列回路は、出力電圧Ｖｏに含まれる
リップル電圧成分ＶR（交流成分）を検出し、加算回路
２３へ出力する。加算回路２３は当該リップル成分ＶR
と入力電圧検出部８から出力される電圧ｖinとを加算
し、比較器２０のマイナス入力端子へ入力する。
【００５３】本実施の形態５の昇圧型レギュレーターは
以上のように構成されているため、出力電圧Ｖｏに含ま
れるリップル電圧に応じて比較器２０の出力パルス幅が
調整され、安定した出力電圧Ｖｏを得ることができる。
以上のように構成されているため、出力電圧Ｖｏに含ま
れるリップル電圧に応じて比較器２０の出力パルス幅が
調整され、安定した出力電圧Ｖｏを得ることができる。
【００５４】実施の形態６．
図６は本発明による実施の形態６の昇圧型レギュレータ
ーの構成を説明する回路図である。図において図１に示
したものと同一又は相当部分には同一符号を付してその
説明を省略する。実施の形態６においては、入力結合コ
ンデンサ８ｃ及び入力結合抵抗８ｄの直列回路が分圧抵
抗８ａに並列に接続されている点が実施の形態１と異な
る。
ーの構成を説明する回路図である。図において図１に示
したものと同一又は相当部分には同一符号を付してその
説明を省略する。実施の形態６においては、入力結合コ
ンデンサ８ｃ及び入力結合抵抗８ｄの直列回路が分圧抵
抗８ａに並列に接続されている点が実施の形態１と異な
る。
【００５５】次に動作について説明する。図１２はこの
入力電圧検出部８を説明するための等価回路図である。
図において、（ａ）は入力電圧Ｖｉの直流成分に対する
入力電圧検出部８の等価回路である。即ち、直流成分に
対しては図６に示した入力結合コンデンサ８ｃは開放
（抵抗値∞）である。一方、入力電圧Ｖｉの高周波成分
に対する入力電圧検出部８の等価回路は図１２（ｂ）の
ようになる。即ち、高周波成分に対しては図６に示した
入力結合コンデンサ８ｃは短絡（抵抗値ゼロ）である。
よって、入力電圧検出部８の検出電圧ｖinは、直流成分
については低く、交流成分に対しては高くなる。
入力電圧検出部８を説明するための等価回路図である。
図において、（ａ）は入力電圧Ｖｉの直流成分に対する
入力電圧検出部８の等価回路である。即ち、直流成分に
対しては図６に示した入力結合コンデンサ８ｃは開放
（抵抗値∞）である。一方、入力電圧Ｖｉの高周波成分
に対する入力電圧検出部８の等価回路は図１２（ｂ）の
ようになる。即ち、高周波成分に対しては図６に示した
入力結合コンデンサ８ｃは短絡（抵抗値ゼロ）である。
よって、入力電圧検出部８の検出電圧ｖinは、直流成分
については低く、交流成分に対しては高くなる。
【００５６】このように、入力電圧Ｖｉに含まれる直流
成分に対するフィードフォワード量と入力電圧Ｖｉに含
まれる交流成分に対するフィードフォワード量を異なら
せて調整することができるので、出力電圧Ｖｏに現れる
入力電圧変動の影響を抑制し易くなる。
成分に対するフィードフォワード量と入力電圧Ｖｉに含
まれる交流成分に対するフィードフォワード量を異なら
せて調整することができるので、出力電圧Ｖｏに現れる
入力電圧変動の影響を抑制し易くなる。
【００５７】なお、実施の形態１〜６においては、スイ
ッチ１８としてＭＯＳＦＥＴを用いた例を示したが、ト
ランジスタやＧＴＯを用いても同様の効果を得ることが
できるのは言うまでもない。
ッチ１８としてＭＯＳＦＥＴを用いた例を示したが、ト
ランジスタやＧＴＯを用いても同様の効果を得ることが
できるのは言うまでもない。
【００５８】
【発明の効果】この発明に係るスイッチングレギュレー
タにおいては、入力電圧の大きさと逆相関の時間幅のＯ
Ｎ信号と正相関の時間幅のＯＦＦ信号とを有するスイッ
チ信号を生成し、出力電圧の大きさが基準値よりも小さ
い場合には当該スイッチ信号を 、出力電圧の大きさが同
基準値よりも大きい場合にはＯＦＦ信号を上記スイッチ
の駆動信号として出力するようにしたので、高速なフィ
ードフォワード及びフィードバック制御が実現でき、出
力電圧が安定したスイッチングレギュレータを得ること
ができる。
タにおいては、入力電圧の大きさと逆相関の時間幅のＯ
Ｎ信号と正相関の時間幅のＯＦＦ信号とを有するスイッ
チ信号を生成し、出力電圧の大きさが基準値よりも小さ
い場合には当該スイッチ信号を 、出力電圧の大きさが同
基準値よりも大きい場合にはＯＦＦ信号を上記スイッチ
の駆動信号として出力するようにしたので、高速なフィ
ードフォワード及びフィードバック制御が実現でき、出
力電圧が安定したスイッチングレギュレータを得ること
ができる。
【図１】 本発明の実施の形態１である昇圧型レギュレ
ーターを例示する構成図である。
ーターを例示する構成図である。
【図２】 本発明の実施の形態２である昇圧型レギュレ
ーターを例示する構成図である。
ーターを例示する構成図である。
【図３】 本発明の実施の形態３である昇圧型レギュレ
ーターを例示する構成図である。
ーターを例示する構成図である。
【図４】 本発明の実施の形態４である昇圧型レギュレ
ーターを例示する構成図である。
ーターを例示する構成図である。
【図５】 本発明の実施の形態５である昇圧型レギュレ
ーターを例示する構成図である。
ーターを例示する構成図である。
【図６】 本発明の実施の形態６である昇圧型レギュレ
ーターを例示する構成図である。
ーターを例示する構成図である。
【図７】 一般的なコンパレータを例示する説明図であ
る。
る。
【図８】 図１に示した比較器２０の動作を例示する波
形図である。
形図である。
【図９】 図１に示したスイッチ駆動部３に入力される
電圧Ｖ6を例示する波形図である
電圧Ｖ6を例示する波形図である
【図１０】 本発明の実施の形態２である昇圧型レギュ
レーターの動作を例示する波形図である。
レーターの動作を例示する波形図である。
【図１１】 図３に示した昇圧型レギュレーターにおけ
る比較器１３の動作を例示する波形図である。
る比較器１３の動作を例示する波形図である。
【図１２】 図６に示した昇圧型レギュレーターにおけ
る入力電圧検出部８の動作を説明する等価回路図であ
る。
る入力電圧検出部８の動作を説明する等価回路図であ
る。
【図１３】 従来の非昇圧型スイッチングレギュレータ
を例示する構成図である
を例示する構成図である
【図１４】 図１３に示した入力電圧Ｖｉを例示する波
形図である。
形図である。
【図１５】 図１３に示した三角波発生回路１１を例示
する構成図である。
する構成図である。
【図１６】 図１３に示した比較器１３の動作を例示す
る説明図である。
る説明図である。
【図１７】 従来の昇圧型スイッチングレギュレータの
基本構成を例示する構成図である。
基本構成を例示する構成図である。
Ｖｉ 入力電圧、 Ｖｏ 出力電圧、 １ 電源、 ２
スイッチ、３ スイッチ駆動部、 ４ チョークコイ
ル、 ５ コンデンサ、６ ダイオード、 ７ 出力端
子、 ８ 入力電圧検出部、８ａ 分圧抵抗、 ８ｂ
分圧抵抗、 ８ｃ 入力結合コンデンサ、８ｄ 入力結
合抵抗、 ９ 出力電圧検出部、 １０ 制御部、１１
三角波発生回路、 １２ 誤差増幅器、 １３ 比較
器、１４ 積分器、 １５ リセット回路、 １６ 負
荷、１７ チョークコイル、 １８ スイッチ、 １９
三角波発生器、２０ 比較器、 ２１ 比較器、 ２
２ 出力過電圧時間検出回路、２３ 加算回路、 ２４
比較器、 ２５ 帰還抵抗、 ２６ 抵抗、２７ コ
ンデンサ、 ２８ ダイオード、 ２９ 結合コンデン
サ、３０ 結合抵抗。
スイッチ、３ スイッチ駆動部、 ４ チョークコイ
ル、 ５ コンデンサ、６ ダイオード、 ７ 出力端
子、 ８ 入力電圧検出部、８ａ 分圧抵抗、 ８ｂ
分圧抵抗、 ８ｃ 入力結合コンデンサ、８ｄ 入力結
合抵抗、 ９ 出力電圧検出部、 １０ 制御部、１１
三角波発生回路、 １２ 誤差増幅器、 １３ 比較
器、１４ 積分器、 １５ リセット回路、 １６ 負
荷、１７ チョークコイル、 １８ スイッチ、 １９
三角波発生器、２０ 比較器、 ２１ 比較器、 ２
２ 出力過電圧時間検出回路、２３ 加算回路、 ２４
比較器、 ２５ 帰還抵抗、 ２６ 抵抗、２７ コ
ンデンサ、 ２８ ダイオード、 ２９ 結合コンデン
サ、３０ 結合抵抗。
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/155
H02J 1/00
H02J 1/02
Claims (8)
- 【請求項１】 入力電圧のエネルギーを蓄積しそのエネ
ルギーを放出するインダクタと、この放出されたエネル
ギーを蓄積し上記入力電圧よりも昇圧された出力電圧を
維持するコンデンサと、ＯＮ時に上記インダクタへのエ
ネルギーの蓄積をＯＦＦ時にインダクタからのエネルギ
ーの放出を制御するスイッチと、上記入力電圧を検出す
る入力電圧検出部と、この検出入力電圧の大きさと逆相
関の時間幅のＯＮ信号と正相関の時間幅のＯＦＦ信号と
を有するスイッチ信号を生成するスイッチ信号生成部
と、上記出力電圧を検出する出力電圧検出部と、この検
出出力電圧の大きさと出力電圧基準値とを比較する比較
部と、この比較に基づき、上記検出出力電圧の大きさが
出力電圧基準値よりも小さい場合には上記スイッチ信号
を、検出出力電圧の大きさが出力電圧基準値よりも大き
い場合にはＯＦＦ信号を上記スイッチの駆動信号として
出力する駆動部とを備えたことを特徴とするスイッチン
グレギュレータ。 - 【請求項２】 上記スイッチ信号生成部は、上記入力電
圧の分圧電圧および三角波が入力される第１コンパレー
タであり、 上記比較部は、上記出力電圧の分圧電圧および基準電圧
が入力される第２コンパレータであり、 上記駆動部は、上記第１および第２コンパレータの出力
側を接続することにより該接続部に生成される電圧に基
づき上記スイッチを駆動することを特徴とする請求項１
に記載のスイッチングレギュレータ。 - 【請求項３】 上記出力電圧の分圧電圧が基準電圧を超
えた時間を積分し、その積分結果を電圧出力する出力過
電圧時間検出回路と、 上記入力電圧の分圧電圧と上記出力過電圧時間検出回路
の出力電圧を加算する電圧加算回路とを備え、 上記スイッチ信号生成部は、上記電圧加算回路の加算結
果および三角波が入力される第１コンパレータであり、 上記比較部は、上記出力電圧の分圧出力および上記基準
電圧が入力される第２ コンパレータであり、 上記駆動部は、上記第１および第２コンパレータの出力
側を接続することにより該接続部に生成される電圧に基
づき上記スイッチを駆動することを特徴とする請求項１
に記載のスイッチングレギュレータ。 - 【請求項４】 上記入力電圧の分圧電圧は抵抗およびダ
イオードを直列接続してなる分圧回路を用いて上記入力
電圧を分圧したものであり、 上記ダイオードにおける電圧降下を、上記スイッチ信号
のパルス幅が上記入力電圧に略反比例するように設定す
ることを特徴とする請求項２に記載のスイッチングレギ
ュレータ。 - 【請求項５】 一端が上記出力電圧の出力部に接続され
抵抗およびコンデンサを直列接続してなる結合回路の他
端における出力電圧と、上記入力電圧の分圧電圧とを加
算する電圧加算回路を備え、 上記スイッチ信号生成部は、上記電圧加算回路の加算結
果および三角波が入力される第１コンパレータであり、 上記比較部は、上記出力電圧を分圧してなる分圧出力電
圧および基準電圧が入力される第２コンパレータであ
り、 上記駆動部は、上記第１および第２コンパレータの出力
側を接続することにより該接続部に生成される電圧に基
づき上記スイッチを駆動することを特徴とする請求項１
に記載のスイッチングレギュレータ。 - 【請求項６】 上記入力電圧の分圧電圧は、上記入力電
圧を、第１抵抗素子と結合用コンデンサとの直列回路に
第２抵抗素子を並列接続してなる回路に第３抵抗素子を
直列接続してなる回路、にて分圧したものであることを
特徴とする請求項２に記載のスイッチングレギュレー
タ。 - 【請求項７】 入力電圧のエネルギーを蓄積しそのエネ
ルギーを放出するインダクタと、この放出されたエネル
ギーを蓄積し上記入力電圧よりも昇圧された出力電圧を
生成するコンデンサと、ＯＮ時に上記インダクタへのエ
ネルギーの蓄積をＯＦＦ時にインダクタからのエネルギ
ーの放出を制御するスイッチと、上記入力電圧を検出す
る入力電圧検出部と、この検出入力電圧の大きさに基づ
き前記スイッチを駆動するスイッチ信号を出力する第１
コンパレータと、上記出力電圧 を検出する出力電圧検出
部と、この検出出力電圧の大きさと出力電圧基準値とを
比較してその比較結果に応じてその出力部の電圧が変化
する第２コンパレータとを備え、前記第１コンパレータ
の出力部に前記第２コンパレータの出力部を接続したこ
とを特徴とするスイッチングレギュレータ。 - 【請求項８】 上記第１コンパレータは、上記入力電圧
の分圧電圧および三角波が入力される第１コンパレータ
であることを特徴とする請求項７に記載のスイッチング
レギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20269799A JP3473509B2 (ja) | 1999-07-16 | 1999-07-16 | スイッチングレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20269799A JP3473509B2 (ja) | 1999-07-16 | 1999-07-16 | スイッチングレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001037215A JP2001037215A (ja) | 2001-02-09 |
| JP3473509B2 true JP3473509B2 (ja) | 2003-12-08 |
Family
ID=16461671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20269799A Expired - Fee Related JP3473509B2 (ja) | 1999-07-16 | 1999-07-16 | スイッチングレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3473509B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3600915B1 (ja) | 2003-10-09 | 2004-12-15 | ローム株式会社 | スイッチング電源装置及び表示装置付き電子機器 |
| JP4545508B2 (ja) * | 2004-07-28 | 2010-09-15 | 株式会社豊田中央研究所 | Ｄｃ／ｄｃコンバータの制御システム |
| KR100771780B1 (ko) * | 2006-04-24 | 2007-10-30 | 삼성전기주식회사 | 과전압 보호 및 듀티 제어 기능을 갖는 ｌｅｄ 구동장치 |
| JP4809754B2 (ja) * | 2006-11-20 | 2011-11-09 | コーセル株式会社 | スイッチング電源装置 |
| JP5116522B2 (ja) * | 2008-03-14 | 2013-01-09 | アルパイン株式会社 | スイッチング電源装置 |
| EP2360823A3 (en) * | 2010-02-12 | 2017-03-22 | OCT Circuit Technologies International Limited | Contrôl de la tension d'un convertisseur CC/CC |
| EP3111543B1 (en) | 2014-02-27 | 2020-09-30 | Danmarks Tekniske Universitet | Burst mode control |
| JP6756232B2 (ja) * | 2016-10-18 | 2020-09-16 | 株式会社デンソー | Ｄｃｄｃコンバータ |
| EP4580025A4 (en) * | 2022-10-24 | 2026-01-07 | Nichicon Corp | DC/DC CONVERTER AND POWER SUPPLY DEVICE |
-
1999
- 1999-07-16 JP JP20269799A patent/JP3473509B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001037215A (ja) | 2001-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |