JP3566657B2 - 集積熱電冷却器を備えた半導体デバイスおよびそれを製造する方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、熱電冷却に関する。特に、本発明は、集積回路と、集積回路の熱管理のための集積熱電冷却器とを有する半導体デバイスを製造する方法と、このような方法により製造された半導体デバイスに関する。
【０００２】
【従来の技術】
部分周辺（ｓｕｂ−ａｍｂｉｅｎｔ）冷却は、従来、熱伝達を行うために、フレオン・タイプの冷却剤を用いる、気体／液体の気相圧縮をベースとする冷却サイクルによって実現される。このような冷却システムは、人間の住居，生鮮食料品，自動車を冷却するために拡く用いられている。部分周辺冷却はまた、メインフレーム，サーバ，およびワークステーション・コンピュータのような主要な電子システムと共によく用いられる。蒸気圧縮冷却は、非常に効率的であるが、重要な可動機器を必要とする。蒸気圧縮冷却システムは、最少でも、コンプレッサ，コンデンサ，蒸発器，および関連する冷却剤移送配管を含む。複雑さおよび関連する高コストの結果、蒸気圧縮冷却は、パーソナル・コンピュータ，集積回路などのような小型の冷却応用においては、受け入れられないことが分かっている。
【０００３】
ＣＭＯＳ論理デバイスが温度が低下するにつれてかなり早く動作することができるという事実は、長年の間、周知であった。例えば、ＣＭＯＳ論理デバイスが−５０℃で動作すると、ＣＭＯＳ論理デバイスの性能は、室温動作よりも５０％改良される。−１９６℃の液体窒素の動作温度は、２００％の性能の改良を示した。同様の利点は、集積回路配線に対して生じることが示されており、集積回路配線では、−５０℃で動作する集積回路では、金属配線抵抗が、室温動作に比べて１／２に減少することが分かっている。これらの性能の改良は、集積回路に銅配線を用いて相互接続抵抗を減少し、これにより、実現可能な動作周波数を効果的に増大するという最近の技術的ブレークスルーに匹敵する。従って、電界効果トランジスタのような集積回路論理デバイスおよび相互接続配線の部分周辺温度動作は、集積回路性能を改良することができる。その際、この性能の強化は、マイクロエレクトロニクスのかなりの減少サイズおよびかなりの縮小コスト環境の範囲内で、このような冷却をいかにして実現するかという問題を提示する。
【０００４】
図１は、従来のペルチエ・タイプの熱電素子（ＴＥ）１を概略的に示す。ＴＥ１は、ＤＣ電源２を有し、このＤＣ電源は、負荷電流３を流し、ＴＥ１に電界を発生させる。所望の熱伝達は、温度Ｔ_ｃｏｌｄのコールド・シンク４から、温度Ｔ_ｈｏｔ のホット・シンク６までである。図１の式に示すように、伝達される正味熱エネルギーは、３つの要素からなる。すなわち、第１の要素は、ペルチエ効果（熱電）の寄与を示し、第２の要素は、負のジュール熱効果を定義し、第３の要素は、負の伝導率効果を定義する。熱電要素は、シーベック（Ｓｅｅｂｅｃｋ）係数，動作温度（Ｔ_ｃｏｌｄ），および供給される電流からなる。ジュール熱要素は、ジュール熱のほぼ半分がコールド・シンクに移動し、残りのジュール熱がホット・シンクに移動することを反映している。最後に、熱伝導に寄与できる負の要素は、ペルチエ・デバイスの熱伝導率によって定義されるように、熱が、ペルチエ・デバイスを経てホット・シンクからコールド・シンクに流れることを示している。式（１）を参照されたい。
【０００５】
【数１】
ｑ＝αＴ_ｃｏｌｄＩ−（１／２）Ｉ^２ Ｒ−ＫΔＴ （１）
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ（ＩＢＭ）社は、薄膜実装および熱電冷却器の小型化を進歩させてきた。発明の名称が“Ｅｌｅｃｔｒｉｃａｌｌｙ−Ｉｓｏｌａｔｅｄ Ｕｌｔｒａ−Ｔｈｉｎ Ｓｕｂｓｔｒａｔｅｓ ｆｏｒ Ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ Ｃｏｏｌｅｒｓ”である米国特許出願第０９／４５８，２７０号明細書（１９９９年１２月９日出願）、および発明の名称が“Ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ Ｃｏｏｌｉｎｇ Ａｐｐａｒａｔｕｓ Ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｍａｘｉｍｉｚｉｎｇ Ｅｎｅｒｇｙ Ｔｒａｎｓｐｏｒｔ”である米国特許出願第０９／４５８，２７１号明細書（１９９９年１２月９日出願）を参照されたい。これら米国特許の内容は、本明細書の内容として含まれる。薄膜実装および熱電冷却器の小型化は、高冷却フラックス・スケーリングに小型の形状を与え、２〜３Ｗ／ｃｍ^２ 〜１００Ｗ／ｃｍ^２ での冷却に高いエントロピー勾配および低い熱伝導率を与える。薄膜実装の使用は、１０^６ 時間より長い高信頼性のＭＴＢＦ（ｍｅａｎ ｔｉｍｅ ｂｅｔｗｅｅｎ ｆａｉｌｕｒｅｓ；故障間平均時間）と、１０¢／Ｗより小さいオーダーの低コストと、大冷却容量および高効率のために複数のナノスコピック（ｎａｎｏｓｃｏｐｉｃ）冷却器が並列に動作することができるマルチステージ構造を構築する容易さとを生じる。
【０００６】
これらの進歩によって、多くの問題を、解決することができる。このような問題の１つは、比較的大きいプロセッサ・チップのような集積回路の熱管理である。例えば、動作中は、殆どのプロセッサ・チップが、チップ内の不均一な温度分布を有し、チップ内では、演算論理装置（ＡＬＵ）を有するチップの部分は、ある温度で動作することができるが、キャッシュまたはキャッシュ・インターフェースを有するチップの部分は、他の温度で動作することができる。チップ内の不均一な温度分布は、性能，処理速度，および信頼性についての問題を含む無数の問題を与える。これらの問題を避けるために、チップ内で均一な温度分布が必要とされる。
【０００７】
【発明が解決しようとする課題】
集積回路の熱管理の問題および上述したような関連する問題を解決する現在の方法は、実行するのにコストがかかり、かつ困難であることが分かっている。従って、上述したような薄膜実装および熱電冷却器の小型化を含む、ＩＢＭ社による進歩技術を部分的に用いて集積回路を冷却することによって、これらの問題を解決する改良された低コストの方法が必要とされている。
【０００８】
【課題を解決するための手段】
本発明は、集積回路と、集積回路を冷却するための集積熱電冷却器とを有する半導体デバイスを製造する改良された低コストの方法と、このような方法を用いて製造された半導体デバイスとを提供する。
【０００９】
１つの形態では、本発明は、基板の表面上に集積回路を形成し、基板の裏面上に集積回路を冷却できる集積熱電冷却器を形成するステップを含む、半導体デバイスの製造方法に関する。
【００１０】
他の形態では、本発明は、上述した方法を用いて製造された半導体デバイスに関し、この半導体デバイスは、表面および裏面を有する基板と、基板の表面上に形成された集積回路と、基板の裏面上に形成され集積回路を冷却できる集積熱電冷却器とを備える。
【００１１】
本発明の１つの特定の形態では、複合半導体デバイス構造は、第１の基板の表面上に集積回路を形成し、第１の基板の裏面上に集積熱電冷却器を形成することによって製造される。集積回路からの熱を吸収できる、半導体材料よりなる熱シンクは、別個の第２の基板の裏面上に形成される。ｎ型熱電素子は、第１の基板内のドープ領域に接続されたコンタクト上に形成される。ｐ型熱電素子は、第２の基板内のドープ領域に接続されたコンタクト上に形成され、半導体材料から熱を放散できる熱シンクへの熱経路を形成する。ｐ型およびｎ型熱電素子は、フリップチップ・ハンダ・プロセスによって、それぞれ、第１および第２の基板上に形成された相補コンタクトに接着される。
【００１２】
本発明のまた他の特定の形態では、半導体デバイスは、集積回路の異なる部分から異なる割合で熱を排出するために、選択パターン内に形成された複数の熱電素子を含み、これにより、集積回路内のほぼ均一な温度分布を実現する。
【００１３】
本発明のこれらのおよび他の構造は、以下に説明する詳細な実施例を考察すると、より明瞭に分かり理解されるであろう。
【００１４】
【発明の実施の形態】
以下の好適な実施例の詳細な説明では、図面を参照する。図面は、詳細な説明の一部を形成し、本発明を実施できる特定の好適な実施例が実例として示されている。これらの実施例は、当業者が本発明を実施することができるほど十分詳細に説明されている。他の実施例を用いることができること、および、論理的，機械的，電気的な変更を、本発明の趣旨および範囲から逸脱することなく行うことができることが分かる。当業者が本発明を実施するのに必要でない詳細を避けるため、詳細な説明は、当業者に既知の特定の情報を省略することができる。従って、以下の詳細な説明は、限定する意味にとられるべきではなく、本発明の範囲は、特許請求の範囲によってのみ定義される。
【００１５】
本発明の概念的な基本原理は、集積回路を有する半導体デバイスと、集積回路を冷却する集積熱電冷却器とを共通基板上に有する半導体デバイスを、電気化学的付着法およびＣＭＯＳ処理方法のような低コストの半導体製造プロセスを用いて製造することを含む。このようにして、集積回路の熱管理は、ウエハ・レベルの製造時に、かつ集積回路の熱放散プロファイルに対応するパターンで、小型集積熱電冷却器を形成することによって実現することができる。
【００１６】
次に、図２〜４には、集積回路（ＩＣ）３０３と、集積回路３０３を冷却できる集積熱電冷却器３１０とを有する複合半導体デバイス３００を製造する方法を示す。図２および図３は、製造プロセスの２つの段階における半導体デバイス３００の詳細断面図であり、図４は、製造プロセスの最後の完成段階における半導体デバイス３００の詳細断面図である。
【００１７】
図２を参照すると、半導体デバイス３００の製造は、デバイス３００のコールド・エンド３０１を形成する第１の段階で始まる。半導体材料よりなる半導体基板３０２が、選択される。半導体基板３０２は、表面３０４および裏面３０６を有する。シリコン・オン・インシュレータ（ＳＯＩ）集積回路３０３は、基板３０２の半導体層３０９内に形成され、ＳＯＩ二酸化シリコン（ＳｉＯ_２ ）層３０８によって基板の残りの部分から電気的に分離される。層３０９内のＳＯＩ集積回路は、関連する配線パターンと共に全ての回路またはデバイスを形成できることが分かるであろう。例えば、集積回路は、コンピュータまたは情報処理システムで使用するために、Ａｒｍｏｎｋ，Ｎｅｗ ＹｏｒｋのＩＢＭ社から市販されているＰｏｗｅｒ ＰＣ ｐｒｏｃｅｓｓｏｒとすることができる。層３０８，３０９は、共に、約０．５μｍの厚さである。好適な実施例では、絶縁層３０８は、シリコン（Ｓｉ）基板３０２の表面３０４の表面を経て酸素をイオン注入し、続いてアニールすることによって形成された二酸化シリコン（ＳｉＯ_２ ）である。
【００１８】
半導体基板３０２の第１の熱シンク３１４は、基板層３０９内に形成されたＳＯＩ集積回路によって放散された熱エネルギーを吸収する。好適な実施例では、第１の熱シンク３１４は、基板３０２の約１０μｍの厚さのｐ^＋ 層３１６と、約１０μｍの厚さのｐ⁻ 層３１８とを形成することによって作製される。好適な実施例では、層３１８は、カウンタドーピングによって形成される。層３１８はまた、エピタキシャル成長または拡散のような他の半導体製造方法によって形成できることが分かるであろう。また、図２に、ｎ^＋ コンタクト領域３２０の存在を示す。好適な実施例では、領域３２０は、ｎ^＋ 領域のパターンを画成する普通のフォトレジスト処理によって形成される。次に、ｎ^＋ 領域３２０が、イオン注入処理方法を用いて形成される。次に、フォトレジストが、除去され、イオン注入されたｎ^＋ 領域３２０が、アニールされる。ｎ^＋ 領域３２０を形成するために、他の方法を用いることができることが分かるであろう。
【００１９】
ｎ^＋ 領域３２０の面上には、電気的接触に有効で、および熱電素子の形成に有効な材料が付着される。例えば、プラチナ（Ｐｔ）間に挟まれた銅（Ｃｕ）、またはニッケル（Ｎｉ）間に挟まれた銅（Ｃｕ）を用いることができる。コンタクト３２２，３２４は、好適には、まず、フォトレジストを設けてパターニングし、次に、ＣｕおよびＮｉを電気メッキし、Ｐｔをスパッタリングして、プラチナ／銅／プラチナ層、またはニッケル／銅／ニッケル層を形成することによって、領域３２０上に形成される。コンタクト３２２，３２４は、任意の二酸化シリコン（ＳｉＯ_２ ）誘電体パッド３２６，３２９，３３１によって、電気的および熱的に分離され、安定にされる。コンタクト３２２，３２４は、約１５μｍの厚さに形成される。
【００２０】
ｎ型熱電素子は、発明の名称が“Ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ Ｃｏｏｌｉｎｇ Ａｐｐａｒａｔｕｓ Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｍａｘｉｍｉｚｉｎｇ Ｅｎｅｒｇｙ Ｔｒａｎｓｐｏｒｔ”である米国特許出願第０９／４５８，２７１号明細書に記載されているように、薄膜超格子構造の形で作製される。図示した構造では、約３０μｍの長さを有する２つのｎ型熱電素子３２８，３３０が、パルス電気化学的付着プロセスによって形成されたＢｉ_２ Ｔｅ_２．７ Ｓｅ_０．３ よりなる組成物より作製される。所定の組成のＢｉＴｅおよびＳｅＴｅの交互層が、Ｂｉ_２ Ｔｅ_２．７ Ｓｅ_０．３ よりなる所望の組成物を形成する。他の実施例では、素子３２８，３３０は、バルクメッキ・プロセスによって形成される。好適な実施例では、次に、プラチナ層３３２が、好適にはスパッタリング・プロセスを用いて、熱電素子３２８，３３０の露出端部に付着される。プラチナ層３３２は、約１．５μｍの厚さである。層３３２に対しプラチナの代わりに、ニッケルを用いることができることが分かるであろう。しかし、プラチナは、エレクトロマイグレーションによって生じる信頼性の問題を最小にするのに好適である。次に、フリップチップ・ハンダバンプ３３４，３３６が、熱電素子３２８，３３０上のプラチナ層３３２上に設けられるか付着される。好適には、フリップチップ・ハンダバンプ３３４，３３６は、ＣＭＯＳ製造プロセスに用いられる低温ハンダであり、４０％／２０％／４０％の鉛／錫／ビスマスの組成を有する。
【００２１】
次に、図３を参照すると、複合半導体デバイス３００の製造は、続いて、別個の基板上に、別個の製造プロセスで、複合半導体デバイス３００のホット・エンド３３８を形成する。ホット・エンド３３８の製造は、コールド・エンド３０１の製造に、幾つかの点で類似している。第２の半導体基板３３９は、典型的にはウエハ・レベルで、開始材料である。半導体基板３３９は、表面３４０および裏面３４１を有する。本発明の好適な実施例では、基板３３９は、ｐ^＋ シリコン（Ｓｉ）層３４３を有する。熱シンクは、基板３３９を、金属よりなる層３６８、または、熱エネルギーを放散できる他の媒体に接続することによって形成される。好適な実施例では、熱シンク３４２は、複合基板３３９内に、約１０μｍの厚さのｐ^＋ 層３４３と、約１０μｍの厚さのｐ⁻ 層３４４とを有する。好適な実施例では、層３４３，３４４は、ｐ^＋ 基板３３９をカウンタドープすることによって形成される。層３４３，３４４はまた、エピタキシャル成長または拡散のような他の半導体製造方法によって形成できることが分かるであろう。また、図３に、ｎ^＋ 領域３４６の存在を示す。好適な実施例では、領域３４６は、マスクの普通のフォトレジスト処理によって、続いて、イオン注入によって形成される。次に、フォトレジスト・マスクが、除去され、イオン注入ｎ^＋ 領域３４６が、アニールされる。ｎ^＋ 領域３４６を形成するために、他の方法を用いることができることが分かるであろう。
【００２２】
ｎ^＋ 領域３４６の面上には、電気的接触に有効で、および熱電素子の形成に有効な材料が付着される。例えば、プラチナ（Ｐｔ）間に挟まれた銅（Ｃｕ）、またはニッケル（Ｎｉ）間に挟まれた銅（Ｃｕ）のいずれかを用いることができる。コンタクト３４８，３５０，３５２は、好適には、フォトレジストを付着してパターニングし、次に、ＣｕおよびＮｉを電気メッキし、Ｐｔをスパッタリングして、プラチナ／銅／プラチナ層またはニッケル／銅／ニッケル層を形成することによって、領域３４６上に形成される。コンタクト３４８，３５０，３５２は、任意の二酸化シリコン（ＳｉＯ_２ ）の誘電体パッド３５４，３５６によって、電気的および熱的に分離され、安定にされる。コンタクト３４８，３５０，３５２は、約１５μｍの厚さとなるように形成される。
【００２３】
ｐ型熱電素子は、発明の名称が“Ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ Ｃｏｏｌｉｎｇ Ａｐｐａｒａｔｕｓ Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｍａｘｉｍｉｚｉｎｇ Ｅｎｅｒｇｙ Ｔｒａｎｐｏｒｔ”である米国特許出願第０９／４５８，２７１号明細書に記載されているように、薄膜超格子構造の形で作製される。図示した構造では、約３０μｍの長さを有する２つのｐ型熱電素子３５８，３６０が、パルス電気化学的付着プロセスによって形成されたＢｉ_０．５ Ｓｂ_１．５ Ｔｅ_３．０ よりなる組成物より作製される。所定の組成のＢｉＴｅおよびＳｂＴｅの交互層が、Ｂｉ_０．５ Ｓｂ_１．５ Ｔｅ_３．０ よりなる所望の組成物を形成する。他の実施例では、素子３５８，３６０は、バルクメッキ・プロセスによって形成される。好適な実施例では、次に、プラチナ層３６２が、好適にはスパッタリング・プロセスを用いて、熱電素子３５８，３６０の露出端部に付着される。プラチナ層３６２は、約１．５μｍの厚さである。層３６２に対しプラチナの代わりに、ニッケルを用いることができることが分かるであろう。しかし、プラチナは、エレクトロマイグレーションによって生じる信頼性の問題を最小にするのに好適である。次に、フリップチップ・ハンダバンプ３６４，３６６が、熱電素子３５８，３６０上のプラチナ層３６２上に設けられるか付着される。好適には、フリップチップ・ハンダバンプ３６４，３６６は、ＣＭＯＳ製造プロセスに用いられる低温ハンダであり、４０％／２０％／４０％の鉛／錫／ビスマスの組成を有する。最後に、約１μｍの厚さのアルミニウム層３６８が、基板３３９の裏面３４１上に付着され、熱対象に対して適切なように、ホット側の熱シンク，スプレッダ，および導電コンタクトを形成する。
【００２４】
次に、図４を参照すると、複合半導体デバイス３００の製造は、最終段階において、図３に示すホット・エンド３３８を図２に示すコールド・エンド３０１に、フリップチップ・ハンダ・プロセスを用いて組み立て、ハンダバンプ３３４，３３６を、それぞれ、ホット・エンド３３８のコンタクト３５２，３５０に、ハンダバンプ３６４，３６６を、それぞれ、コンタクト３２４，３２２に、ハンダ付けまたは接着することによって完成する。上述したように、ハンダバンプ３３４，３３６，３６４，３６６は、デバイスのホット・エンド３３８におけるハンダ接合によって、Ｂｉのエレクトロマイグレーションおよび遅延拡散を受け易いが、ＭＴＢＦは、機械的蒸気圧縮冷却器のＭＴＢＦよりもまだかなり大きく、ＶＬＳＩフリップチップ・ボンドと同じオーダーである。この信頼性は、１９９９年１０月７日に出願され、発明の名称が“Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌｅ Ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ Ｃｏｏｌｉｎｇ Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏｄ”である米国特許出願第０９／４１４，３３４号明細書に記載されているような冗長回路を組み込むことによって、１０^６ 時間以上に改良することができる。この出願の内容は、本発明の内容に含まれる。
【００２５】
素子３２８，３６０，３３０，３５８の各々の間の直列電気的接続を作製するためには、コンタクト３５２を、ｎ型素子３２８の一端に接続する。ｎ型素子３２８の他端は、コンタクト３２２に接続され、コンタクト３２２はまた、ｐ型素子３６０の一端に接続されている。ｐ型素子３６０の他端は、コンタクト３５０に接続され、コンタクト３５０はまた、ｎ型素子３３０の一端に接続され、ｎ型素子の他端は、コンタクト３２４に接続されている。コンタクト３２４は、ｐ型素子３５８の一端に接続され、ｐ型素子３５８の他端は、コンタクト３４８に接続されて、直列接続を完了する。この直列接続は、コンタクト３５２およびリフローされたハンダバンプ３３４を経てｎ型素子３２８に、コンタクト３２２を経てリフローされたハンダバンプ３６６およびｐ型素子３６０に、コンタクト３５０を経てリフローされたハンダバンプ３３６およびｎ型素子３３０に、コンタクト３２４を経てリフローされたハンダバンプ３６４およびｐ型素子３５８に、コンタクト３４８を経て電流を流し、熱シンク３１４から熱シンク３４２に熱を伝達することを可能にする。ＤＣ電圧の適切な供給は、集積熱電冷却器３１０が、層３０９の中および上に形成されたＳＯＩ集積回路からの熱エネルギーを伝達することを可能にする。
【００２６】
熱シンク３１４，３４２内に作製されたｎ^＋ ／ｐ⁻ ／ｐ^＋ 接合は、ダイオードを形成し、従って、ダイオードに関連する逆バイアス電圧および破壊電圧を有する。各ダイオードに関連する逆バイアス電圧および破壊電圧は、ドーピングレベルを含む種々のファクタに依存する。これらの電圧の特定の値は、本発明の説明のためには重要ではない。
【００２７】
この電流漏洩が生じることを防ぎ、従って、電気的分離を確立するためには、ｎ^＋ ／ｐ⁻ ／ｐ^＋ 接合が、逆バイアス状態に保たれる。この逆バイアス状態は、電流がどこにでも流れるのではなく、コンタクトおよび熱電素子の意図された経路を経て流れることを保証する。ｎ^＋ ／ｐ⁻ ／ｐ^＋ 接合の逆バイアスは、適切なＤＣ電圧を、ホット・シンク３３８のコンタクト３７０、および、ｐ^＋ 基板層３１６に接続されたコンタクト３７２に供給することによって実現し、保つことができる。コンタクト３７０および３７２に適切なＤＣ電圧を供給することによって、ｎ^＋ ／ｐ⁻ ／ｐ^＋ 接合の逆バイアス電圧を保つことができる。このように、電圧が、コンタクト３７０，３７２に供給されて、電流は、周囲または環境から電気的に分離されている、意図された熱電素子３２８，３６０，３３０，３５８に沿って流れるのみである。さらなる説明のためには、発明の名称が“Ｅｌｅｃｔｒｉｃａｌｌｙ−Ｉｓｏｌａｔｅｄ Ｕｌｔｒａ−Ｔｈｉｎ Ｓｕｂｓｔｒａｔｅｓ Ｆｏｒ Ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ Ｃｏｏｌｅｒｓ”である米国特許第０９／４５８，２７０号明細書を参照されたい。
【００２８】
次に、図５に、本発明の一実施例によって冷却される、層３０９の中および上に形成されるようなＳＯＩ集積回路４０３の上面図を示す。図２〜図４で用いられる参照符号と同種，類似，または同一である、図５で用いられる参照符号は、同種，類似，または同一の要素を示す。本発明のこの実施例では、集積回路４０３は、Ａｒｍｏｎｋ，Ｎｅｗ ＹｏｒｋのＩＢＭ社から市販されているＰｏｗｅｒ ＰＣ ｐｒｏｃｅｓｓｏｒのようなプロセッサである。しかし、本発明によって、いかなる集積回路４０３をも用いることができることが分かるであろう。プロセッサ４０３は、ＡＬＵを収容する第１の部分４１１，４１３と、Ｌ２（レベル２）キャッシュメモリを収容する第２の部分４１５と、Ｉ／Ｏ（入力／出力）およびＬ２インターフェースを収容する第３の部分４１７，４１９，４２１と、分散論理よりなる第４の部分４２３とを有する。電源を入れて動作中に、第１の部分４１１，４１３は、第１の熱量を放散し、第２の部分４１５は、第２の熱量を放散し、第３の部分４１７，４１９，４２１は、第３の熱量を放散し、第４の部分４２３は、第４の熱量を放散する。特定の冷却機構がない場合は、これらの部分は、通常動作の間に大きく異なる温度を示す傾向にある。
【００２９】
次に、図６には、図５に示した集積回路４０３と、集積回路４０３を冷却できる本発明の他の実施例による集積熱電冷却器５１０とを含む半導体デバイス５００の上面図を示す。集積熱電冷却器５１０は、集積回路４０３の第１の部分４１１，４１３、第２の部分４１５、第３の部分４１７，４１９，４２１、および第４の部分４２３をそれぞれ冷却できるｐ型およびｎ型熱電素子よりなる複数のモジュール５２５．１，５２５．２，５２７，５２９，５３１を有する。これらのモジュールは、並置された集積回路の熱放散に適合する冷却容量を有するように製造される。好適な実施例では、第１，第２，第３，第４の冷却容量は、それぞれ、第１の部分４１１，４１３，第２の部分４１５，第３の部分４１７，４１９，４２１，および第４の部分４２３によって生成される熱に比例する。また、好適な実施例では、第１の冷却容量に相当するａ＋ａ−を流れる第１のバイアス電流が、モジュール５２５．１，５２５．２に供給され、第２の冷却容量に相当するｂ＋ｂ−を流れる第２のバイアス電流が、モジュール５２７に供給され、第３の冷却容量に相当するｃ＋ｃ−を流れる第３のバイアス電流が、モジュール５２９に供給され、第４の冷却容量に相当するｄ＋ｄ−を流れる第４のバイアス電流が、モジュール５３１に供給される。モジュール５２５．１，５２５．２，５２７，５２９，５３１の冷却容量は、バイアス電流のほかに、モジュール内で用いられる熱電素子のアレイのピッチおよびサイズ（すなわち、熱電素子の数／面積），コンタクトのサイズ，アレイを形成するために用いられる小型熱電素子の個々のサイズのような他のファクタに基づいて変えることができる。
【００３０】
本発明は、非常に広い応用可能性を有する。表面および裏面を有する基板と、基板の表面に形成された集積回路と、基板の裏面に形成され、集積回路を冷却する集積熱電素子とを有する半導体デバイス、および半導体デバイスを製造する方法は、低コストの半導体製造プロセスを用いて、集積回路の製造時に集積回路の熱管理を可能にする。
【００３１】
本明細書の中で、その特定の変形と共に詳細に示し説明した本発明の実施例は、当業者によれば、本発明の教示を含む多くの他の変形された実施例を、容易に構成することができる。従って、本発明は、本明細書の中で説明した特定の形態に限定されることを意味するものではなく、逆に、本発明の趣旨および範囲内に合理的に含まれるような改良，変更，等価を含むことを意図している。
【００３２】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）基板の表面上に、集積回路を形成するステップと、
前記基板の裏面上に、前記集積回路を冷却できる集積熱電冷却器を形成するステップとを含む、半導体デバイスを製造する方法。
（２）前記集積熱電冷却器を形成するステップは、前記基板上に、熱エネルギーを吸収できる、半導体材料よりなる第１の熱シンクを形成するステップを含む、上記（１）に記載の方法。
（３）前記第１の熱シンクを形成するステップは、前記基板上に、半導体材料よりなる複数のドープ領域を形成するステップを含む、上記（２）に記載の方法。
（４）前記第１の熱シンクを形成するステップは、前記複数のドープ領域に１つ以上のダイオードを形成するステップを含む、上記（３）に記載の方法。
（５）前記集積熱電冷却器を形成するステップは、前記第１の熱シンク上に１つ以上のコンタクトを形成し、前記第１の熱シンク上に形成された前記コンタクト上に、第１の型の熱電素子を形成するステップをさらに含む、上記（２）に記載の方法。
（６）前記集積熱電冷却器を形成するステップは、熱エネルギーを放散できる、半導体材料よりなる第２の熱シンクを形成するステップをさらに含む、上記（５）に記載の方法。
（７）前記第２の熱シンクを形成するステップは、半導体材料よりなる複数のドープ領域を形成するステップを含む、上記（６）に記載の方法。
（８）前記第２の熱シンクを形成するステップは、前記複数のドープ領域に、１つ以上のダイオードを形成するステップを含む、上記（７）に記載の方法。
（９）前記集積熱電冷却器を形成するステップは、前記第２の熱シンク上に、１つ以上のコンタクトを形成し、前記第２の熱シンク上に形成された前記コンタクト上に、１つ以上の第２の型の熱電素子を形成するステップをさらに含む、上記（６）に記載の方法。
（１０）前記第２の熱シンクを前記第１の熱シンクにハンダ付けすることによって、前記半導体デバイスを組み立てるステップをさらに含む、上記（９）に記載の方法。
（１１）前記第２の熱シンクを前記第１の熱シンクにハンダ付けするステップは、
前記１つ以上の第１および第２の型の熱電素子上に、プラチナ層を形成するステップと、
前記１つ以上の第１および第２の型の熱電素子上の前記プラチナ層上にハンダを付着するステップと、
前記１つ以上の第１の型の熱電素子上の前記プラチナ層を、前記第２の熱シンク上に形成された前記１つ以上のコンタクトにハンダ付けし、前記１つ以上の第２の型の熱電素子上の前記プラチナ層を、前記第１の熱シンク上に形成された前記１つ以上のコンタクトにハンダ付けするステップとを含む、上記（１０）に記載の方法。
（１２）前記１つ以上の第１および第２の型の熱電素子を形成するステップは、少なくとも、前記集積回路の第１の部分を冷却できる前記第１および第２の型の熱電素子よりなる第１のモジュールと、前記集積回路の第２の部分を冷却できる前記第１および第２の型の熱電素子よりなる第２のモジュールとを形成するステップを含む、上記（９）に記載の方法。
（１３）前記熱電素子よりなる第１のモジュールは、前記集積回路の第１の部分から放散された熱エネルギーに相当する第１の冷却容量を有し、前記熱電素子よりなる第２のモジュールは、前記集積回路の第２の部分から放散された熱エネルギーに相当する第２の冷却容量を有する、上記（１２）に記載の方法。
（１４）前記熱電素子よりなる第１のモジュールは、第１の冷却容量に相当する第１のバイアス電圧と関係し、前記熱電素子よりなる第２のモジュールは、第２の冷却容量に相当する第２のバイアス電圧と関係する、上記（１２）に記載の方法。
（１５）前記半導体デバイスは、情報処理システムに関連する、上記（１）に記載の方法。
（１６）表面および裏面を有する基板と、
前記基板の表面上に形成された集積回路と、
前記基板の裏面上に形成され、前記集積回路を冷却できる集積熱電冷却器とを備えた、半導体デバイス。
（１７）前記集積熱電冷却器は、前記基板上に形成され、熱エネルギーを吸収できる、半導体材料よりなる第１の熱シンクを含む、上記（１６）に記載の半導体デバイス。
（１８）前記第１の熱シンクは、半導体材料よりなる複数のドープ領域を含む、上記（１７）に記載の半導体デバイス。
（１９）前記複数のドープ領域は、１つ以上のダイオードを形成する、上記（１８）に記載の半導体デバイス。
（２０）前記集積熱電冷却器は、前記第１の熱シンク上に形成された１つ以上のコンタクトと、前記第１の熱シンク上に形成された前記１つ以上のコンタクト上に形成された１つ以上の第１の型の熱電素子とをさらに含む、上記（１７）に記載の半導体デバイス。
（２１）前記集積熱電冷却器は、熱エネルギーを放散できる、半導体材料よりなる第２の熱シンクをさらに含む、上記（２０）に記載の半導体デバイス。
（２２）前記第２の熱シンクは、半導体材料よりなる複数のドープ領域を含む、上記（２１）に記載の半導体デバイス。
（２３）前記第２の熱シンクは、前記複数のドープ領域に形成された１つ以上のダイオードを含む、上記（２２）に記載の半導体デバイス。
（２４）前記集積熱電冷却器は、前記第２の熱シンク上に形成された１つ以上のコンタクトと、前記第２の熱シンク上に形成された前記１つ以上のコンタクト上に形成された１つ以上の第２の型の熱電素子とをさらに含む、上記（２１）に記載の半導体デバイス。
（２５）前記集積熱電冷却器は、
前記１つ以上の第１および第２の型の熱電素子上に形成されたプラチナ層と、前記１つ以上の第１の型の熱電素子上の前記プラチナ層を、前記第２の熱シンク上に形成された前記１つ以上のコンタクトに接着し、前記１つ以上の第２の型の熱電素子上の前記プラチナ層を、前記第１の熱シンク上に形成された前記１つ以上のコンタクトに接着するためのハンダバンプとをさらに備えた、上記（２４）に記載の半導体デバイス。
（２６）前記１つ以上の第１および第２の型の熱電素子は、少なくとも、前記集積回路の第１の部分を冷却できる第１および第２の型の熱電素子よりなる第１のモジュールと、前記集積回路の第２の部分を冷却できる前記第１および第２の型の熱電素子よりなる第２のモジュールとを含む、上記（２４）に記載の半導体デバイス。
（２７）前記熱電素子よりなる第１のモジュールは、前記集積回路の第１の部分から放散される熱エネルギーに相当する第１の冷却容量を有し、前記熱電素子よりなる第２のモジュールは、前記集積回路の第２の部分から放散される熱エネルギーに相当する第２の冷却容量を有する、上記（２６）に記載の半導体デバイス。
（２８）前記熱電素子よりなる第１のモジュールは、第１の冷却容量に相当する第１のバイアス電圧と関係し、前記熱電素子よりなる第２のモジュールは、第２の冷却容量に相当する第２のバイアス電圧と関係する、上記（２６）に記載の半導体デバイス。
（２９）前記半導体デバイスは、情報処理システムに関連する、上記（１６）に記載の半導体デバイス。
【図面の簡単な説明】
【図１】従来の静電動作可能なペルチエ・デバイスの冷却システムを概略的に示す図である。
【図２】本発明の好適な実施例によって半導体デバイスを製造する方法を示す図である。
【図３】本発明の好適な実施例によって半導体デバイスを製造する方法を示す図である。
【図４】本発明の好適な実施例によって半導体デバイスを製造する方法を示す図である。
【図５】本発明の他の実施例によって冷却される集積回路の上面図である。
【図６】図５に示す集積回路と、本発明の他の実施例による集積回路を冷却できる集積熱電冷却器とを含む半導体デバイスの上面図である。
【符号の説明】
３００ 半導体デバイス
３０１ コールド・エンド
３０２ 半導体基板
３０３，４０３ 集積回路
３０４ 表面
３０６ 裏面
３０８ 二酸化シリコン層
３０９ 半導体層
３１０，５１０ 熱電冷却器
３１４ 第１の熱シンク
３１６ ｐ^＋ 層
３１８ ｐ⁻ 層
３２０ コンタクト領域
３２２，３２４，３４８，３５０，３５２，３７０，３７２ コンタクト
３２６，３２８，３３０，３５８，３６０ 熱電素子
３３２，３６２ プラチナ層
３３４，３３６，３６４，３６６ フリップチップ・ハンダバンプ
３３８ ホット・エンド
３３９ 第２の半導体基板（熱シンク）
３４０ 表面（第２の半導体基板）
３４１ 裏面（第２の半導体基板）
３４３ シリコン層
３４２ 第２の熱シンク
３４４ ｐ^＋ 材料層
３４６ ｎ^＋ 領域
３５４，３５６ 誘電体パッド
３６８ 金属層
４１１，４１３ 第１の部分
４１５ 第２の部分
４１７，４１９，４２１ 第３の部分
４２３ 第４の部分
５２５．１，５２５．２，５２７，５２９，５３１ モジュール

Claims (27)

1. （イ）基板の表面に、集積回路を形成するステップと、
   （ロ）前記基板の裏面に、熱エネルギーを吸収する半導体材料よりなる第１の熱シンクを形成するステップと、
   （ハ）前記第１の熱シンク上にコンタクトを形成するステップと、
   （ニ）前記コンタクト上に第１の型の熱電素子を形成するステップと含む、集積回路を冷却する集積熱電冷却器を備えた半導体デバイスを製造する方法。
2. 前記ステップ（ロ）は、互いに導電型が異なる複数の半導体層を形成することを特徴とする、請求項１に記載の方法。
3. 前記ステップ（ニ）の後に、
   （ホ）前記第１の型の熱電素子の上端にプラチナ層を形成するステップを行うことを特徴とする、請求項１に記載の方法。
4. 前記ステップ（ホ）の後に、
   （ヘ）前記プラチナ層の上に、ハンダ・バンプを形成するステップを行うことを特徴とする、請求項３に記載の方法。
5. （イ）第１の基板の表面に、集積回路を形成するステップと、
   （ロ）前記第１の基板の裏面に、熱エネルギーを吸収する半導体材料よりなる第１の熱シンクを形成するステップと、
   （ハ）前記第１の熱シンク上に第１のコンタクトを形成するステップと、
   （ニ）前記第１のコンタクト上に第１の型の熱電素子を形成するステップと、
   （ホ）熱エネルギーを吸収する半導体材料よりなり第２の熱シンクとして働く第２の基板を形成するステップと、
   （ヘ）前記第２の基板の表面に第２のコンタクト及び第３のコンタクトを形成するステップと、
   （ト）前記第２の基板の前記第３のコンタクト上に第２の型の熱電素子を形成するステップと、
   （チ）前記第１の基板の前記第１の型の熱電素子と前記第２の基板の前記第２の型の熱電素子とが直列接続するように、前記第１の基板の前記第１の型の熱電素子の上端を前記第２の基板の前記第２のコンタクトに接続し、前記第２の基板の前記第２の型の熱電素子の上端を前記第１の基板の前記第１のコンタクトに接続するステップとを含む、集積回路を冷却する集積熱電冷却器を備えた半導体デバイスを製造する方法。
6. 前記ステップ（ロ）は、互いに導電型が異なる複数の半導体層を形成することを特徴とする請求項５に記載の方法。
7. 前記ステップ（ホ）は、互いに導電型が異なる複数の半導体層を形成することにより前記第２の熱シンクとして働く第２の基板を形成することを特徴とする請求項５に記載の方法。
8. （イ）第１の基板の表面に、集積回路を形成するステップと、
   （ロ）前記第１の基板の裏面に、熱エネルギーを吸収する半導体材料よりなる第１の熱シンクを形成するステップと、
   （ハ）前記第１の熱シンク上に第１のコンタクトを形成するステップと、
   （ニ）前記第１のコンタクト上に第１の型の熱電素子を形成するステップと、
   （ホ）前記第１の型の熱電素子の上端にプラチナ層を形成するステップと、
   （ヘ）前記プラチナ層の上に、第１のハンダ・バンプを形成するステップと、
   （ト）熱エネルギーを吸収する半導体材料よりなり第２の熱シンクとして働く第２の基板を形成するステップと、
   （チ）前記第２の基板の表面に第２のコンタクト及び第３のコンタクトを形成するステップと、
   （リ）前記第２の基板の前記第３のコンタクト上に第２の型の熱電素子を形成するステップと、
   （ヌ）前記第２の型の熱電素子の上端にプラチナ層を形成するステップと、
   （ル）前記第２の型の熱電素子の上端のプラチナ層の上に、第２のハンダ・バンプを形成するステップと、
   （ヲ）前記第１の基板の前記第１の型の熱電素子と前記第２の基板の前記第２の型の熱電素子とが直列接続するように、前記第１の基板の前記第１の型の熱電素子の前記第１のハンダ・バンプを前記第２の基板の前記第２のコンタクトに接続し、前記第２の基板の前記第２の型の熱電素子の前記第２のハンダ・バンプを前記第１の基板の前記第１のコンタクトに接続するステップとを含む、集積回路を冷却する集積熱電冷却器を備えた半導体デバイスを製造する方法。
9. 前記ステップ（ロ）は、互いに導電型が異なる複数の半導体層を形成することを特徴とする請求項８に記載の方法。
10. 前記ステップ（ト）は、互いに導電型が異なる複数の半導体層を形成することにより前記第２の熱シンクとして働く第２の基板を形成することを特徴とする請求項８に記載の方法。
11. （ａ）基板の表面に設けられた集積回路と、
    （ｂ）前記基板の裏面に設けられた、熱エネルギーを吸収する半導体材料よりなる第１の熱シンクと、
    （ｃ）前記第１の熱シンク上に設けられたコンタクトと、
    （ｄ）前記コンタクト上に設けられた第１の型の熱電素子とを含む、集積回路を冷却する集積熱電冷却器を備えた半導体デバイス。
12. 前記第１の熱シンクが、互いに導電型が異なる複数の半導体層であることを特徴とする、請求項１１に記載の半導体デバイス。
13. 前記第１の型の熱電素子の上端にプラチナ層が設けられていることを特徴とする、請求項１１に記載の半導体デバイス。
14. 前記プラチナ層の上に、ハンダ・バンプが設けられていることを特徴とする、請求項１１に記載の半導体デバイス。
15. （ａ）基板の表面に設けられた集積回路と、
    （ｂ）前記基板の裏面に設けられた、熱エネルギーを吸収する半導体材料よりなる第１の熱シンクと、
    （ｃ）前記第１の熱シンク上に設けられた第１のコンタクトと、
    （ｄ）前記第１のコンタクト上に一端が接続された第１の型の熱電素子及び第２の熱電素子と、
    （ｅ）前記第１の型の熱電素子の他端に接続された第２のコンタクトと、
    （ｆ）前記第２の型の熱電素子の他端に接続された第３のコンタクトと、
    （ｇ）前記第２のコンタクト及び前記第３のコンタクトに接続された、熱エネルギーを吸収する半導体材料よりなる第２の熱シンクとを含む、集積回路を冷却する集積熱電冷却器を備えた半導体デバイス。
16. 前記第１の熱シンクが、互いに導電型が異なる複数の半導体層を有し、該複数の半導体層が互いに逆バイアスされていることを特徴とする、請求項１５に記載の半導体デバイス。
17. 前記第１の熱シンクが、前記基板の裏面に設けられたｐ^＋半導体層、該ｐ^＋半導体層上に設けられたｐ⁻半導体層及び該ｐ⁻半導体層に設けられたｎ^＋半導体層を有することを特徴とする、請求項１５に記載の半導体デバイス。
18. 前記第２の熱シンクが、互いに導電型が異なる複数の半導体層を有し、該複数の半導体層が互いに逆バイアスされていることを特徴とする、請求項１５に記載の半導体デバイス。
19. 前記第２の熱シンクが、前記第２のコンタクト及び前記第３のコンタクトに接続されたｎ^＋半導体層、該ｎ^＋半導体層上に設けられたｐ⁻半導体層及び該ｐ⁻半導体層上に設けられたｐ^＋半導体層を有することを特徴とする、請求項１５に記載の半導体デバイス。
20. 前記第１の型の熱電素子及び前記第２の型の熱電素子が直列接続され、該直列接続された前記第１の型の熱電素子及び前記第２の型の熱電素子に直流電流を印加する手段が設けられていることを特徴とする、請求項１５に記載の半導体デバイス。
21. 基板の表面に設けられた、集積回路のうち第１の熱量を放散する第１の部分及び第２の熱量を放散する第２の部分と、
    前記第１の部分及び前記第２の部分からの熱量をそれぞれ放散するように前記基板の裏面に設けられた第１のモジュール及び第２のモジュールとを備え、
    前記第１のモジュール及び第２のモジュールのそれぞれが、
    （ａ）前記基板の裏面に設けられた、熱エネルギーを吸収する半導体材料よりなる第１の熱シンクと、
    （ｂ）前記第１の熱シンク上に設けられた第１のコンタクトと、
    （ｃ）前記第１のコンタクト上に一端が接続された第１の型の熱電素子及び第２の熱電素子と、
    （ｄ）前記第１の型の熱電素子の他端に接続された第２のコンタクトと、
    （ｅ）前記第２の型の熱電素子の他端に接続された第３のコンタクトと、
    （ｆ）前記第２のコンタクト及び前記第３のコンタクトに接続された、熱エネルギーを吸収する半導体材料よりなる第２の熱シンクとを含む、集積回路を冷却する集積熱電冷却器を備えた半導体デバイス。
22. 前記第１の熱シンクが、互いに導電型が異なる複数の半導体層を有し、該複数の半導体層が互いに逆バイアスされていることを特徴とする、請求項２１に記載の半導体デバイス。
23. 前記第１の熱シンクが、前記基板の裏面に設けられたｐ^＋半導体層、該ｐ^＋半導体層上に設けられたｐ⁻半導体層及び該ｐ⁻半導体層に設けられたｎ^＋半導体層を有することを特徴とする、請求項２１に記載の半導体デバイス。
24. 前記第２の熱シンクが、互いに導電型が異なる複数の半導体層を有し、該複数の半導体層が互いに逆バイアスされていることを特徴とする、請求項２１に記載の半導体デバイス。
25. 前記第２の熱シンクが、前記第２のコンタクト及び前記第３のコンタクトに接続されたｎ^＋半導体層、該ｎ^＋半導体層上に設けられたｐ⁻半導体層及び該ｐ⁻半導体層上に設けられたｐ^＋半導体層を有することを特徴とする、請求項２１に記載の半導体デバイス。
26. 前記第１の型の熱電素子及び前記第２の型の熱電素子が直列接続され、該直列接続された前記第１の型の熱電素子及び前記第２の型の熱電素子に直流電流を印加する手段が設けられていることを特徴とする、請求項２１に記載の半導体デバイス。
27. 前記第１のモジュールの前記第１の型の熱電素子及び前記第２の型の熱電素子を流れる直流電流が前記第１の部分の第１の熱量を放散させるように制御され、前記第２のモジュールの前記第１の型の熱電素子及び前記第２の型の熱電素子を流れる直流電流が前記第２の部分の第２の熱量を放散させるように制御されていることを特徴とする、請求項２６に記載の半導体デバイス。

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