JP3586972B2 - 半導体集積回路及びそのテスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログまたは、アナログ・デジタル混在の半導体集積回路及びそのテスト方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の高機能化、小型化が進むにともなって、実装パッケージの小型化、プリント基板の面積の縮小化が進んできている。そのため、プリント基板上に実装されるＩＣやＬＳＩ等の半導体装置のピンピッチ幅が狭くなってきているうえ、プリント基板へ実装される半導体装置間の距離が非常に小さくなってきている。
【０００３】
上記理由から、検査用電極（以下、プローブと表す）を半導体装置のピンに固定させることが非常に困難となり、多数のプローブを半導体装置のピンに固定する必要のあるインサーキット検査やファンクション検査等の実装基板検査を行うのが非常に困難となってきている。
【０００４】
上記課題を解決するためにより少ない検査プローブでインサーキット検査を行うことができるバウンダリ・スキャン・テスト技術が考案され、この技術は１９９０年に標準規格（ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９９０）に規定されている。
【０００５】
しかしながら、上記標準規格（ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９９０）で規定されたテスト技術（以下、デジタル・バウンダリ・スキャン・テスト技術と表す）は、デジタル回路については有効であるが、アナログ回路をテストすることはできなかった。従って、実際の電子機器のプリント基板には、アナログ回路とデジタル回路が混在している半導体装置が実装されている場合が多く、必ずしも上記標準規格で規定されているデジタル・バウンダリ・スキャン・テスト技術で全てのプリント基板上のテストをカバーできなかった。
【０００６】
そこで、アナログ回路あるいは、デジタル・アナログ混在回路を検査するために、バウンダリ・スキャン・テスト技術（以下、アナログ・バウンダリ・スキャン・テスト技術と表す）が提案されてきている（ＩＴＣ １９９３ Ｐａｐｅｒ １５．２ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｍｅｔｒｏｌｏｇｙ ｆｏｒ ａｎ Ａｎａｌｏｇ Ｔｅｓｔａｂｉｌｉｔｙ Ｂｕｓ, Ｋｅｎｎｅｔｈ Ｐ．Ｐａｒｋｅｒ他、および、特開平６−３４７５１７号公報）。
【０００７】
このアナログ・バウンダリ・スキャン・テスト技術により、デジタル・アナログ混在の半導体装置についても、デバイスの相互接続やデバイス間に存在するアナログディスクリート部品の検査に、従来のような、同時に数多くの検査用プローブを用いなくてもすむようになった。
【０００８】
次に、従来のアナログ・バウンダリ・スキャン・テストについて、図４、図５を参照しながら簡単に説明する。
【０００９】
図４は、バウンダリ・スキャン・テストを行うために、バウンダリ・スキャン・セル部１００及び１０１が内部に構成されている半導体集積回路の構成を示す図である。
【００１０】
図４に示すように、５０は集積回路デバイスで、内部に主アナログ回路１２０を有している。５９、１５７はデバイス端子で、集積回路デバイス５０のアナログ信号の入力用または出力用の端子である。そして、デバイス端子１５７はスイッチ１２１、主アナログ回路１２０、スイッチ８２を順次介してデバイス端子５９と接続されている。
【００１１】
１５５は第１のアナログバスで、スイッチ１１２を介してデバイス端子１５７に、スイッチ１５２を介してデバイス端子５９に接続されている。１５６は第２のアナログバスで、スイッチ１１３を介してデバイス端子１５７に、スイッチ１５３を介してデバイス端子５９に接続されている。また、デバイス端子１５７はスイッチ１１０を介してＶＤＤ（電源）に接続され、スイッチ１１１を介してＶＳＳに接続（接地）されている。デバイス端子５９はスイッチ１５０を介してＶＤＤ（電源）に接続され、スイッチ１５１を介してＶＳＳに接続（接地）されている。
【００１２】
また、１００はバウンダリ・スキャン・セル部で、デバイス端子１５７とスイッチ１２１とを接続する配線に接続されており、デジタル変換器、バウンダリ・スキャン・セル、論理回路（図示せず）を有しており、バウンダリ・スキャン・セル部１００からの出力はスイッチ１１０〜１１３のオン・オフを制御する。１０１もバウンダリ・スキャン・セル部で、デバイス端子５９とスイッチ８２とを接続する配線に接続されており、バウンダリ・スキャン・セル部１００と同様にデジタル変換器、バウンダリ・スキャン・セル、論理回路（図示せず）を有しており、バウンダリ・スキャン・セル部１０１からの出力はスイッチ１５０〜１５３のオン・オフを制御する。
【００１３】
次に、バウンダリ・スキャン・セル部１００の構成について、バウンダリ・スキャン・セル部の構成を示す図５を参照しながら、さらに詳細に説明する。
【００１４】
なお、図４に示した半導体集積回路の構成と同様の構成については、同一の符号を付して説明を省略する。
【００１５】
図５に示すように、１０６、１０７、１０８、１０９はバウンダリ・スキャン・セルで、それぞれのバウンダリ・スキャン・セルはデータ取り込み用フリップ・フロップ（以下、キャプチャフリップ・フロップと表し、図５にはＣで表す）とデータ更新用フリップ・フロップ（以下、アップデートフリップ・フロップと表し、図５にはＵで表す）で構成されている。そして、バウンダリ・スキャン・セル１０６、１０７、１０８、１０９は、それぞれのキャプチャフリップ・フロップのスキャン入力とスキャン出力がチェーン状につながったスキャン・チェーン構造をなしている。そして、さらにそれぞれのキャプチャフリップ・フロップは、対応するアップデートフリップ・フロップとスキャン・チェーンでつながり、最終的に、集積回路デバイス５０（図５には図示せず）のシリアルテストデータ入力端子ＴＤＩからシリアルテストデータ出力端子ＴＤＯまで全てのバウンダリ・スキャン・セル１０６〜１０９のフリップ・フロップがスキャン・チェーンでつながっている。１０５はデジタル変換器で、アナログのデバイス端子１５７の信号電圧レベルを基準電圧（スレショルド電圧）ＶＴと比較して”Ｈ”レベルまたは”Ｌ”レベルのデジタル信号に変換し、その変換結果をバウンダリ・スキャン・セル１０６のキャプチャフリップ・フロップに供給し、アナログデバイス端子１５７につながるノードの電位をＴＤＯからデジタル信号で集積回路デバイス５０の外部に出力できる。
【００１６】
７４及び７５は論理ゲートで、バウンダリ・スキャン・セル１０６、１０７のアップデートフリップ・フロップの出力によりスイッチ１１０、１１１の開閉の制御を行うものである。また、バウンダリ・スキャン・セル１０８、１０９のアップデートフリップ・フロップの出力はそれぞれスイッチ１１２および１１３を制御する。
【００１７】
なお、バウンダリ・スキャン・セル１０６〜１０９の構成は、ＩＥＥＥ１１４９．１に定められたものである。
【００１８】
次に、図４及び図５を参照しながら、集積回路デバイス５０の動作について説明する。
【００１９】
まず主アナログ回路１２０が本来の動作を行う通常動作について説明する。
【００２０】
通常動作時には、スイッチ８２、１２１のみ閉じ、その他のスイッチ１１０〜１１３、１５０〜１５３は解放状態にする。この時、デバイス端子１５７からアナログ信号が入力されると、スイッチ１２１を介して主アナログ回路１２０に入力され、主アナログ回路１２０からの出力信号は、スイッチ８２を通してデバイス端子５９から出力される。
【００２１】
次に、バウンダリ・スキャン・テストを行う時の動作について説明する。
【００２２】
まず、バウンダリ・スキャン・セル１０６〜１０９には、スイッチ１１０〜１１３のオン、オフを制御するためのコントロール信号がＴＤＩよりシリアルに入力され、バウンダリ・スキャン・セル１０６〜１０９のそれぞれのキャプチャフリップ・フロップにデータが順次取り込まれる。その後、アップデートフリップ・フロップにスイッチ制御用のデータが引き渡され、アップデートフリップ・フロップのデータが更新されるまで、スイッチを同じ状態に保持する。この一連の動作によりスイッチ１１０〜１１３のうち、必要なスイッチをオンする事ができる。
【００２３】
続いて、アナログデバイス端子１５７につながるノードの電位をデジタル変換器１０５でデジタル信号に変換し、その結果をバウンダリ・スキャン・セル１０６のキャプチャフリップ・フロップからＴＤＯを介して集積回路デバイスの外部に出力する事ができる。
【００２４】
上記説明からも明らかなように、アナログ・バウンダリ・スキャン・テスト技術を用いることで、デバイス端子１５７にプローブを固定することなく、集積回路デバイスのテスト専用端子であるＴＤＯよりデジタル信号化されたデバイス端子１５７の状態を出力することができ、アナログ・バウンダリ・スキャン・テストを実行することができる。
【００２５】
なお、バウンダリ・スキャン・セル部１０１の動作については、バウンダリ・スキャン・セル部１００と同様の構成であるので、説明を省略する。但し、バウンダリ・スキャン・セル部１００がデバイス端子１５７のノードの電圧をデジタル信号化し、ＴＤＯから出力できるのに対し、バウンダリ・スキャン・セル部１０１では、デバイス端子５９のノードの電圧をデジタル信号化し、ＴＤＯから出力できる。
【００２６】
次に集積回路デバイスが２個連結した構成について、図６を参照しながら説明する。
【００２７】
図６は、図４及び図５を参照しながら説明した集積回路デバイスと同様の集積回路デバイス４０及び集積回路デバイス６０をアナログディスクリート部品を介してプリント基板上で接続させた例を示している。
【００２８】
まず、図６を参照しながら、集積回路デバイスが２個接続された従来の半導体集積回路の第一の例について説明する。
【００２９】
図６に示すように、集積回路デバイス４０及び６０は、アナログディスクリート部品１８を介して接続されており、アナログディスクリート部品１８の一例に抵抗体を挙げることができる。
【００３０】
集積回路デバイス４０及び６０は、図４及び図５を参照しながら説明した集積回路デバイス５０と同様のものであり、同様の構成については、同一の符号を付して説明を省略する。
【００３１】
図４では開示を省略したが、図６に示すように集積回路デバイス４０のデバイス端子１５７ａには、サージ保護ダイオード１１６ａ、１１７ａが構成されサージ保護が施されている。具体的には、サージ保護ダイオード１１６ａがデバイス端子１５７ａと電源端子ＶＤＤとの間に接続され、サージ保護ダイオード１１７ａがデバイス端子１５７ａと接地端子ＶＳＳとの間に接続されている。また、主アナログ回路１２０ａ、バウンダリ・スキャン・セル１０６ａ〜１０９ａ、デジタル変換器１０５ａは、ＶＤＤ端子とＶＳＳ端子につながり電源の供給を受けている。
【００３２】
また、集積回路デバイス６０のシリアルテストデータ入力端子ＴＤＩには、サージ保護ダイオード１２３、１２４が構成され、サージ保護が施されている。
【００３３】
なお、デバイス端子１５７ａ、１５７ｂ及び集積回路デバイス６０のシリアルテストデータ入力端子ＴＤＩ以外のデバイス端子についても、２つのサージ保護ダイオードを１組としてサージ保護が施されているのが一般的であるが、図６ではその他のデバイス端子のサージ保護ダイオードについての開示は省略する。
【００３４】
集積回路デバイス４０と集積回路デバイス６０との相違点は、集積回路デバイス４０の電源端子ＶＤＤからは５Ｖ電源が供給されているのに対し、集積回路デバイス６０の電源端子ＶＤＤからは３Ｖ電源が供給されている点である。
【００３５】
次に、以上の様に構成された半導体集積回路の動作について説明する。
【００３６】
通常動作時は、図４を参照しながら上記で説明した集積回路デバイス５０と同様に、スイッチ１２１ａのみがオン状態であり、その他のスイッチ１１０ａ〜１１３ａはオフ状態である。
【００３７】
なお、集積回路デバイスのスイッチ状態については、集積回路デバイス４０についてのみ説明し、集積回路デバイス６０については集積回路デバイス４０のスイッチ状態と同様であるので説明を省略する。
【００３８】
一方、２個の集積回路デバイス４０及び６０の相互接続をテストする時は、ＩＥＥＥ１１４９．１の標準バウンダリ・スキャン・テスト手法に従う。
【００３９】
具体例を挙げて説明すると、まず、スイッチ制御用のシリアルテストデータを集積回路デバイス４０のＴＤＩから入力し、バウンダリ・スキャン・セル１０９ａ、１０８ａ、１０７ａ、１０６ａ、１０９ｂ、１０８ｂ、１０７ｂ、１０６ｂのキャプチャフリップ・フロップに順次与え、続いてキャプチャフリップ・フロップに入力されたテストデータは対応するアップデートフリップ・フロップに送られ、必要なスイッチのみオンさせる（なお、ここでは、スイッチ１１０ａだけがオンするものとして、以下説明する。）。すると、集積回路デバイス４０の電源電位ＶＤＤの電圧がスイッチ１１０ａ、デバイス端子１５７ａ、ディスクリート部品１８、デバイス端子１５７ｂを介して集積回路デバイス６０へ入力される。すると、デバイス端子１５７ｂの電圧がデジタル変換器１０５ｂで、デバイス固定の基準電圧ＶＴと比較され変換後のデジタルデータが、バウンダリ・スキャン・セル１０６ｂのアップデートフリップ・フロップに取り込まれる。そしてバウンダリ・スキャン・セルのデータシフト動作により最終的に集積回路デバイス６０のＴＤＯからテスト結果のデータとして出力される。そして、デジタル自動検査装置（デジタルテスター）等により、予め用意された期待値データとＴＤＯから出力されるテストデータとを比較判定（ＧＯ／ＮＯＧＯ判定）する事で、相互接続テストができる。
【００４０】
【発明が解決しようとする課題】
ところが、図６を参照しながら説明した従来の半導体集積回路では、集積回路デバイス４０と集積回路デバイス６０とでは、電源電位ＶＤＤの電位が５Ｖと３Ｖとで異なるため、以下のような問題が発生する。例えば、スイッチ１１０ａだけをオンさせ、相互テストをする場合、図６に点線で示すように、スイッチ１１０ａを閉じデバイス端子１５７ａに集積回路デバイス４０の電源ＶＤＤ（５Ｖ）を印加すると、アナログディスクリート部品１８、デバイス端子１５７ｂ、サージ保護ダイオード１１６ｂを介して集積回路デバイス６０の電源ＶＤＤ（３Ｖ）に５Ｖの電圧が加えられる。しかしながら、集積回路デバイス６０は３Ｖ電源で動作しているため、集積回路デバイス４０から集積回路デバイス６０に異常電流が流れることになる。
【００４１】
また、バウンダリ・スキャンテスト信号を集積回路デバイス４０のＴＤＯから集積回路デバイス６０のＴＤＩに伝える場合にも次のような問題が発生する。集積回路デバイス４０のＴＤＯから出力されるデジタル信号の”Ｈ”レベルは、電源ＶＤＤ（５Ｖ）からの供給に基づいているので、集積回路デバイス４０のＴＤＯから”Ｈ”レベルの信号が出力されると、先ほどと同様に、集積回路デバイス６０のＴＤＩ端子、サージ保護ダイオード１２３を介して集積回路デバイス６０の電源ＶＤＤ（３Ｖ）に集積回路デバイス４０の電源ＶＤＤ（５Ｖ）が加わり異常電流が流れることになる。
【００４２】
また、別の例として図７に示すように、集積回路デバイスを接続する配線上で電圧降下が発生する構成をとっている場合も、誤動作を発生するという問題があった。
【００４３】
なお、図７に示した第二の例の従来の半導体集積回路の構成は、ディスクリート部品２８がデバイス端子１５７ａとデバイス端子１５７ｂの間に配置されており、かつ、一端が接地され、他端がディスクリート部品２８とデバイス端子１５７ｂを接続する配線に接続されてるディスクリート部品２９を備えている。その他の構成については図６に示した半導体集積回路と同様である。図７に示す半導体集積回路ではデバイス端子１５７ａからデバイス端子１５７ｂに信号が出力されると、ディスクリート部品２８及び２９によって出力信号が分圧されるので、デバイス端子１５７ａから出力された信号がそのままデバイス端子１５７ｂに伝達されず、電圧降下が発生する。
【００４４】
図７に示す半導体集積回路の相互接続テスト時には、図６を参照しながら説明した半導体集積回路と同様に、集積回路デバイス４０のスイッチ１１０ａを閉じデバイス端子１５７ａに集積回路デバイス４０の電源電圧ＶＤＤ（５Ｖ）が印加される。しかしながら、デバイス端子１５７ａとデバイス端子１５７ｂの間では電圧降下が発生するので、実際の電位（５Ｖ）より低い電位がデバイス端子１５７ｂに入力されることになる。デバイス端子１５７ｂを介して集積回路デバイス６０に供給される電位は、デジタル変換器１０５ｂで基準電圧ＶＴと比較され”Ｈ”または、”Ｌ”のデジタル値に変換されるが、実際の値よりデバイス端子１０５ｂに入力される電圧の方が低くなるので、デバイス端子１５７ａから”Ｈ”レベルに相当するアナログ信号が出力されていたとしても、デジタル変換器１０５ｂの結果が、”Ｌ”レベルとなるという誤動作が発生した。
【００４５】
本発明は、上記従来の問題点を解決するもので、バウンダリ・スキャンを利用し、アナログ回路を含む集積回路デバイス及び、デバイス間のテストにおいて、正確なテスト結果を得ることができる半導体集積回路及び、そのテスト方法の提供を目的とする。
【００４６】
【課題を解決するための手段】
この課題を解決するために本発明の半導体集積回路は、集積回路デバイス間の相互接続テストを行うために、集積回路デバイスの電源電圧より、低い電圧にできる高電圧印加手段や、集積回路デバイスの接地電圧より高い電圧にできる、低電圧印加手段を有している。また、集積回路デバイス間の相互接続テストを行うために、端子電圧を基準電圧と比較判定するデジタル変換器に供給する基準電圧を可変にできる手段を有している。
【００４７】
また、この課題を解決するために本発明の半導体集積回路のテスト方法は、集積回路デバイス間の相互接続テストを行う際に、集積回路デバイスの電源電圧より、低い電圧にできる高電圧印加ステップや、集積回路デバイスの接地電圧より高い電圧にできる、低電圧印加ステップを有している。また、基準電圧を変化させテストを行うステップを有している。
【００４８】
これらの本発明によれば、集積回路デバイス間の相互接続テストを行う際に、それぞれの集積回路デバイスの主電源電圧及び主接地電圧の異なる場合でも電圧を印加される側の集積回路デバイスに異常電流が流れることがなく、更に異常電流の長期化によるデバイス破壊といった問題を発生することもない安全なテストの実現が得られる。また、本発明によれば、集積回路デバイス間の相互接続テストを行う際に、電圧を印加されるデバイスが、デバイス端子間のアナログディスクリート部品の構成による電圧変化に対応したデジタル変換器での電圧判定が可能となり、いろいろな構成に対してもテストの適用範囲を広げることができる。
【００４９】
【発明の実施の形態】
本発明は、バウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の電源を供給する第一の端子と、前記バウンダリ・スキャン・セル部に第二の電源を供給する第二の端子とを備えたものである。
【００５０】
これにより、主アナログ回路に供給する第一の電源が異なる半導体集積回路において、バウンダリ・スキャン・セル部に供給する第二の電源が少なくとも、全ての半導体集積回路の第一の電源と同じ、または、それより低くすることができるという作用を有する。
【００５１】
また発明は、基板上に構成され、かつ、接地側の電位の異なる複数の半導体集積回路において、それぞれの半導体集積回路がバウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の接地側の電位を供給する第一の端子と、前記バウンダリ・スキャン・セル部に第二の接地側の電位を供給する第二の端子とを備えているものであり、主アナログ回路に供給する第一の接地側の電位接が異なる半導体集積回路において、バウンダリ・スキャン・セル部に供給する第二の接地側の電位が少なくとも、全ての半導体集積回路の第一の接地電位と同じ、または、それより高くすることができるという作用を有する。
【００５２】
また本発明は、バウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の電源を供給する端子と、前記第一の電源から第二の電源を発生する手段とを備えたものであり、上記と同様の作用を有する。
【００５３】
また本発明は、バウンダリ・スキャン・セル部を構成するデジタル変換器に供給される基準電圧が可変であることを特徴とするものであり、相互接続テスト時に基準電圧をより適切な値に変化させることができる。
【００５４】
また本発明は基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の半導体集積回路の相互接続テストにおいて、通常動作時には、第一の電源で前記アナログ回路を動作させ、相互接続テスト時には、前記バウンダリ・スキャン・セル部を第二の電源で動作させることを特徴とするものであり、バウンダリ・スキャン・セル部に供給する第二の接地電位が少なくとも、全ての半導体集積回路の第一の接地電位と同じ、または、それより高い状態で、半導体集積回路をテストできるという作用を有する。また、バウンダリ・スキャン・セル部に供給する第二の電源電位が少なくとも、全ての半導体集積回路の第一の電源電位と同じ、または、それより低い状態で、半導体集積回路をテストできるという作用を有する。
【００５５】
また本発明は基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の半導体集積回路の相互接続テストにおいて、通常動作時には、第一の電源で前記アナログ回路を動作させ、相互接続テスト時には、前記バウンダリ・スキャン・セル部を第二の電源で動作させ、かつ、前記バウンダリ・スキャン・セル部のデジタル変換器に前記半導体集積回路の外部のアナログバスを介して基準電圧を与えることを特徴とするものであり、相互接続テスト時に基準電圧をより適切な値に変化させた状態で、半導体集積回路をテストできるという作用を有する。
【００５６】
また本発明は基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の半導体集積回路の相互接続テストにおいて、相互接続テスト時に、前記バウンダリ・スキャン・セル部のアナログ変換器の基準電圧を前記半導体集積回路の入力端子へ入力される”Ｈ”レベルの電位の２分の１程度にすることを特徴とするもので、上記と同様の作用を有する。
【００５７】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００５８】
（実施の形態１）
本発明の第一の実施の形態について、図１を参照しながら説明する。
【００５９】
以下、図１に示す半導体集積回路の構成について説明する。
【００６０】
なお、図１に示す半導体集積回路と、上記で図６を参照しながら説明した従来の半導体集積回路との構成で異なる点は、集積回路デバイス１及び３０のそれぞれが、２つの電源端子ＶＤＤ１（以下、主電源端子と表す）、ＶＤＤ２（以下、副電源端子と表す）及び、２つの接地端子ＶＳＳ１（以下、第一の接地端子と表す）、接地端子ＶＳＳ２（以下、第二の接地端子と表す）を備えている点と、デジタル変換器１０５ａ及び１０５ｂに与えられる基準電圧ＶＴが第１のアナログバス１５５、第２のアナログバス１５６に接続されている点である。図６に示した従来の半導体集積回路と同様の構成については、同一の符号を付して説明を省略する。
【００６１】
図１に示すように、集積回路デバイス１については、主アナログ回路１２０ａに主電源端子ＶＤＤ１から５Ｖの駆動電圧が供給され、デジタル変換器１０５ａ、バウンダリ・スキャン・セル１０６ａ〜１０９ａには副電源端子ＶＤＤ２から３Ｖの電源が供給されている。また、デジタル変換器１０５ａにはスイッチ１４ａを介して基準電圧ＶＴが与えられ、スイッチ１５ａを介して第１のアナログバス１５５がデジタル変換器１０５ａに接続されている。
【００６２】
集積回路デバイス３０については、主アナログ回路１２０ｂに主電源端子ＶＤＤ１から３Ｖの駆動電圧が供給され、デジタル変換器１０５ｂ、バウンダリ・スキャン・セル１０６ｂ〜１０９ｂには副電源端子ＶＤＤ２から３Ｖの電圧が供給されている。また、デジタル変換器１０５ｂにはスイッチ１４ｂを介して基準電圧ＶＴが与えられ、スイッチ１５ｂを介して第１のアナログバス１５５がデジタル変換器１０５ａに接続されている。さらに、集積回路デバイス１のスキャン出力ＴＤＯと集積回路デバイス３０のスキャン入力ＴＤＩが接続されている。
【００６３】
以上のように構成される半導体集積回路の動作について、以下説明する。
【００６４】
デバイス相互接続テストをＩＥＥＥ１１４９．１の標準バウンダリ・スキャン・テスト手法に従って行う場合、まず、スイッチ制御用のシリアルテストデータを集積回路デバイス１のＴＤＩからバウンダリ・スキャン・セル１０６ａ〜１０９ａのキャプチャフリップ・フロップに与え、さらに、集積回路デバイス１のＴＤＯ、集積回路デバイス３０のＴＤＩを介してバウンダリ・スキャン・セル１０６ｂ〜１０９ｂのキャプチャフリップ・フロップに与える。そして、各キャプチャフリップ・フロップは対応するアップデートフリップ・フロップにテストデータを送り、スイッチ１１０ａ及びスイッチ１５ｂをオンさせる。
【００６５】
第１のアナログバス１５５より、２つの集積回路デバイスの主アナログ回路１２０ａまたは１２０ｂに供給されているそれぞれの主電源電圧ＶＤＤ１のうち低い方の電源電圧（ここでは主アナログ回路１２０ｂに供給されている主電源電圧３Ｖ）の１／２程度の基準電圧を供給する。すると、集積回路デバイス１には、主電源端子ＶＤＤ１（５Ｖ）より低いハイレベル電圧（３Ｖ）が、副電源端子ＶＤＤ２からスイッチ１１０ａを介して、デバイス端子１５７ａに伝わり、アナログディスクリート部品１８（抵抗体）を介して、集積回路デバイス３０のデバイス端子１５７ｂに伝わる。この電圧が、デジタル変換器１０５ｂで、第１のアナログバス１５５からスイッチ１５ｂを介して供給され基準電圧と比較され、”Ｈ”レベルとして、デジタルデータとしてのバウンダリ・スキャン・セル１０６ｂのキャプチャフリップ・フロップに取り込まれる。取り込まれたデータは、集積回路デバイス３０のＶＤＤ２の電源３Ｖ動作のバウンダリ・スキャン・セルのデータシフト動作により、集積回路デバイス１のＴＤＯから集積回路デバイス３０のＴＤＩに３Ｖ／０Ｖのデジタル信号で伝わり、最終的にテスト結果のデータとして集積回路デバイス３０のＴＤＯから出力される。ＴＤＯの出力データは、デジタル自動検査装置（デジタルテスター）等により、予め用意された期待値データと比較判定（ＧＯ／ＮＯＧＯ判定）する事で、相互接続テストされる。
【００６６】
なお、上記実施の形態では、集積回路デバイス３０の主電源電圧ＶＤＤ１（３Ｖ）と、集積回路デバイス１の副電源端子ＶＤＤ２とを同じにしているが、相互接続テストを行う集積回路デバイスの主電源と同じまたはそれ以下であり、かつ、それぞれの集積回路デバイスのデジタル変換器に供給される基準電圧ＶＴより高ければ、何ら問題はない。
【００６７】
以上の説明からも明らかなように、本発明の半導体集積回路では、主電源電圧（ＶＤＤ１）の異なる集積回路デバイス１及び３０の間で、集積回路デバイスの相互接続テストを行っても、副電源端子ＶＤＤ２から供給される電圧は、主電源電圧より低いので、主電源が高い集積回路デバイスから主電源が低い集積回路デバイスに異常電流が流れるのを防ぐことができる。
【００６８】
なお、上記実施の形態では、主電源電圧より低い電圧をバウンダリ・スキャン・セル部に供給する手段として、主電源とは別の端子を設けているが、必ずしもそれに限らない。例えば、集積回路デバイス内部に、主電源から副電源を発生させる手段を設ければよい。
【００６９】
また、上記実施の形態では、電源電圧についてのみ説明したが、２つの集積回路デバイス間で相互接続テストを行う場合、接地電源ＶＳＳが異なっても、電源電圧ＶＤＤが異なる場合と同様に、異常電流が発生するものであり、図１に示すように、それぞれ集積回路デバイスに接地電源端子ＶＳＳを２つ（ＶＳＳ１、ＶＳＳ２）備えることで、電源電圧の場合と同様の効果が得られる。
【００７０】
なお、接地電源ＶＳＳが異なる集積回路デバイス間での動作については、主電源電圧が異なる場合と同様であるので、ここでは説明を省略する。
【００７１】
また、デジタル変換器の基準電位ＶＴをアナログバスから供給し、基準電圧を可変にすることができる構成をとることで、さらに、副電源ＶＤＤ２の電位に汎用性を持たせることができる。
【００７２】
例えば、図１を参照しながら説明すると、集積回路デバイス１を通常動作させる時は、主電源ＶＤＤ１は５Ｖであるので、デジタル変換器１０５ａの基準電圧ＶＨは約２．５Ｖに設定されている。
【００７３】
しかしながら、相互接続テストを行う時は、副電源ＶＤＤ２から集積回路デバイス１に、３Ｖの電源が供給される。しかしながら、基準電圧（２．５Ｖ）と電源（３Ｖ）の電位が非常に近いため、誤動作が発生しやすくなる。そこで、相互接続テストを行う時は、デジタル変換器１０５ａに供給する基準電圧をスイッチ１４ａをオフし、スイッチ１５ａをオンし、第１のアナログバスから１．５Ｖの電圧を供給することで、誤動作の発生を減少させることができる。
【００７４】
なお、必ずしもデジタル変換器の基準電位を変更できる構成にする必要はない。
【００７５】
（実施の形態２）
次に、本発明の第二の実施の形態について、図２を参照しながら説明する。
【００７６】
以下、図２に示す半導体集積回路の構成について説明する。
【００７７】
なお、図２に示す半導体集積回路において、上記で図１を参照しながら説明した第一の実施の形態の半導体集積回路と異なる点は、ＶＤＤ２及びＶＤＤ１は全て５Ｖ電源である点と、集積回路デバイス１と集積回路デバイス３０との間にディスクリート部品２８、２９を介している点である。ディスクリート部品２８、２９の構成は、図７に示した半導体集積回路と同様である。図１及び図６に示した従来の半導体集積回路と同様の構成については、同一の符号を付して説明を省略する。動作についても第一の実施の形態の半導体集積回路と同様であるので第一の実施の形態の動作と異なる点についてのみ、以下で説明し、その他の動作については説明を省略する。
【００７８】
以下、図２に示す第二の実施の形態の半導体集積回路の動作について説明する。
【００７９】
なお、図２に示す半導体集積回路のアナログディスクリート部品２８及び２９は、同じ大きさの抵抗体で、デバイス端子１５７ａから５Ｖの電圧の信号が出力されると、デバイス端子１５７ｂに入力される信号の電圧は２．５Ｖ程度に降下するものとする。また、第１のアナログバス１５５より、デジタル変換器１０５ｂに電源電圧ＶＤＤ２の電圧降下後の電圧（２．５Ｖ）の１／２程度つまり、１．２５Ｖ程度の基準電圧を供給するものとする。
【００８０】
第二の実施の形態半導体集積回路では、集積回路デバイス１からデバイス端子１５７ｂに印加された電圧は、アナログディスクリート部品２８、２９を通して、約２．５Ｖ程度に降下するが、集積回路デバイス３０のデジタル変換器１０５ｂには、第１のアナログバス１５５からスイッチ１５ｂを介して１．２５Ｖ程度の基準電圧が供給されているので、集積回路デバイス１及び３０の間で、電圧降下が発生しても、正しいデジタル信号に変換することができる。
【００８１】
以上の説明からも明らかなように、本発明の第二の実施の半導体集積回路では、複数の集積回路デバイス間で相互接続テストを行う時、集積回路デバイス間で電圧降下が発生しても、つまり、集積回路デバイスによって、信号振幅が異なる場合でも、第一または第二のアナログバスを介して、外部からデジタル変換器の変換用基準電圧を任意に変えることができるので、適切な基準電圧を与えることができ、デジタル変換器から正しい変換結果を得ることができる。
【００８２】
なお、図１及び図２では、それぞれの集積回路デバイスが１つのデバイス端子１５７ａまたは１５７ｂを有する構成をとっているが、実際の集積回路デバイスでは図３に示すように、複数のデバイス端子を有するのが一般的である。
【００８３】
次に、複数のデバイス端子を有する集積回路デバイスに本願発明を採用した場合の実施の形態について、図３を参照しながら簡単に説明する。
【００８４】
図３に示すように、主アナログ回路１２０ａ、スイッチ１２１ａ、スイッチ２２〜２４で主アナログ回路ブロック２が構成され、デジタル変換器１０５ａ、バウンダリ・スキャン・セル１０６ａ〜１０９ａでバウンダリ・スキャン・セル部３が構成され、サージ保護ダイオード１１６ａ、１１７ａでサージ保護回路４が構成され、スイッチ１１０ａ〜１１３ａでスイッチ部６が構成されているものとする。
【００８５】
集積回路デバイス１は、４つのデバイス端子１５７ａ、７、８、９を有しており、デバイス端子１５７ａと主アナログ回路ブロック２との間に、サージ保護回路４、スイッチ部６、バウンダリ・スキャン・セル３を介している。その他のデバイス端子７、８、９についても同様に、デバイス端子７、８、９と主アナログ回路ブロック２との間に、サージ保護回路４１、４２、４３、スイッチ部６１、６２、６３、バウンダリ・スキャン・セル３１、３２、３３を介している。２５はＩＥＥＥ１１４９．１のバウンダリ・スキャン制御用のテストアクセスポート（ＴＡＰ）コントローラである。そして、バウンダリ・スキャンテストが行われる時、ＴＡＰコントローラには、集積回路デバイス１の外部からテスト用クロックＴＣＫ、テストモード切替信号ＴＭＳが入力される。そして、ＴＤＩ、バウンダリ・スキャン・セル３３、３２、３、３１を介してＴＤＯは１本の線で接続されている。そして、デバイス端子１５７ａは隣接する集積回路デバイス３０のデバイス端子１５７ｂに、デバイス端子７はデバイス端子１１に接続されている。
【００８６】
集積回路デバイス３０の構成については、集積回路デバイス１と同様であるので説明を省略する。
【００８７】
なお、図３の集積回路デバイス１では、４つのデバイス端子しか開示していないが、実際はもっと多くのデバイス端子を有している。
【００８８】
例えば、デバイス端子１５７ａとデバイス端子７との間には、多数のデバイス端子があり、それぞれのデバイス端子は、サージ保護回路、スイッチ部、バウンダリ・スキャン・セル部を介して、主アナログ回路ブロックに接続されている。
【００８９】
なお、上記実施の形態では、サージ保護素子として、最も一般的な例としてサージ保護ダイオードを用いているが、それに限定されるものではない。
【００９０】
また、上記実施の形態では、集積回路デバイスの主アナログ回路の駆動電圧の異なる集積回路デバイスが接続される場合、集積回路デバイスの電源電圧より低い電圧をバウンダリ・スキャンチェーンの信号端子ＴＤＩ、ＴＤＯに供給する手段として、集積回路デバイスの主電源電圧より、低い別の電源電圧を集積回路デバイスの全てのバウンダリ・スキャン・セルに供給する構成をとったが、全てのバウンダリ・スキャン・セルに供給するのではなく集積回路デバイスのＴＤＯ、ＴＤＩのみ別電源にしてもよい。
【００９１】
また、集積回路デバイス内部で、ＴＤＯ端子に供給する最終出力に電圧振幅の狭いバッファ等を使ってもよく、ＴＤＩ端子につながる最初の論理素子として、入力電圧レベルの低いゲート等を用いても良い。
【００９２】
また、上記実施の形態では、集積回路デバイスの相互接続テストを説明する際に主に、集積回路デバイスの電源電圧より低い電圧をデバイス端子に供給する場合について説明したが、接地電圧または、マイナスの電源電圧より、高い電圧をデバイスに供給する場合も同様の効果が得られる。
【００９３】
【発明の効果】
以上のように本発明によれば、電源電圧や接地電圧が異なるアナログ回路を含む集積回路デバイスの相互接続テストにおいて、集積回路デバイスに異常電流が流れることによる、悪影響を防止することができ、正確に集積回路デバイス間の相互接続テストを行うことができる。アナログ回路を含む集積回路デバイス等の電子素子を基板実装するシステムを統一されたテスト方法で、容易にテストでき、適用範囲が大幅に拡大できる。また、アナログ回路を含む集積回路デバイス間のアナログディスクリート部品の構成やデバイスの電源電圧の違い等による、電圧判定レベルをアナログバスを利用して、任意に可変することで、テストの正確さや安定性が向上できる。さらに、集積回路デバイス外部から基準電圧を供給するのにアナログバスを共用するので、新たな端子をデバイスに追加しなくてすむといった有利な効果が得られる。また、アナログバスを利用して、外部からデジタル変換器の変換用基準電圧を任意に変えることができ、被テストデバイス端子の信号電圧の変化に対しても正しくデジタル変換でき、各種のアナログ端子に対するバウンダリ・スキャンテストの適応範囲が広がる。
【００９４】
つまり、プリント基板に実装された集積回路デバイスの適用範囲を広げ、各種のアナログ端子に対するバウンダリ・スキャンテストの適応範囲が大幅に広がる効果が得られる。
【図面の簡単な説明】
【図１】本発明の第一の一実施の形態における半導体集積回路の構造を示す図
【図２】本発明の第二の一実施の形態における半導体集積回路の構成を示す図
【図３】本発明の半導体集積回路の構成を示す図
【図４】従来の半導体集積回路の構成を示す図
【図５】従来の半導体集積回路のバウンダリ・スキャン・セル部の構成を示す図
【図６】従来の半導体集積回路の第一の例の構成を示す図
【図７】従来の半導体集積回路の第二の例の構成を示す図
【符号の説明】
１ 集積回路デバイス
２ 主アナログ回路ブロック
３ バウンダリ・スキャン・セル部
４ サージ保護回路
６ スイッチ部
７、８、９、１１、１２、１３ デバイス端子
１４、１５ スイッチ
１８ ディスクリート部品
２２、２３、２４ スイッチ
２５ ＴＡＰコントローラ
２６ 主アナログ回路ブロック
２７ ＴＡＰコントローラ
２８、２９ ディスクリート部品
３０ 集積回路デバイス
３１、３２、３３、３４、３５、３６、３７ バウンダリ・スキャン・セル部
４０、５０、６０ 集積回路デバイス
４１、４２、４３、４４、４５、４６、４７ サージ保護回路
５５、５６、５９、１５７ デバイス端子
６１、６２、６３、６４、６５、６６、６７ スイッチ部
８２、１１０、１１１、１１２、１１３ スイッチ
１００、１０１ バウンダリ・スキャン・セル部
１０５ デジタル変換器
１０６、１０７、１０８、１０９ バウンダリ・スキャン・セル
１１６、１１７、１２３、１２４ サージ保護ダイオード
１２０ 主アナログ回路
１２１ スイッチ
１５０、１５１、１５２、１５３ スイッチ
１５５ 第１のアナログバス
１５６ 第２のアナログバス
１５７ デバイス端子
【発明の属する技術分野】
本発明は、アナログまたは、アナログ・デジタル混在の半導体集積回路及びそのテスト方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の高機能化、小型化が進むにともなって、実装パッケージの小型化、プリント基板の面積の縮小化が進んできている。そのため、プリント基板上に実装されるＩＣやＬＳＩ等の半導体装置のピンピッチ幅が狭くなってきているうえ、プリント基板へ実装される半導体装置間の距離が非常に小さくなってきている。
【０００３】
上記理由から、検査用電極（以下、プローブと表す）を半導体装置のピンに固定させることが非常に困難となり、多数のプローブを半導体装置のピンに固定する必要のあるインサーキット検査やファンクション検査等の実装基板検査を行うのが非常に困難となってきている。
【０００４】
上記課題を解決するためにより少ない検査プローブでインサーキット検査を行うことができるバウンダリ・スキャン・テスト技術が考案され、この技術は１９９０年に標準規格（ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９９０）に規定されている。
【０００５】
しかしながら、上記標準規格（ＩＥＥＥ Ｓｔａｎｄａｒｄ １１４９．１−１９９０）で規定されたテスト技術（以下、デジタル・バウンダリ・スキャン・テスト技術と表す）は、デジタル回路については有効であるが、アナログ回路をテストすることはできなかった。従って、実際の電子機器のプリント基板には、アナログ回路とデジタル回路が混在している半導体装置が実装されている場合が多く、必ずしも上記標準規格で規定されているデジタル・バウンダリ・スキャン・テスト技術で全てのプリント基板上のテストをカバーできなかった。
【０００６】
そこで、アナログ回路あるいは、デジタル・アナログ混在回路を検査するために、バウンダリ・スキャン・テスト技術（以下、アナログ・バウンダリ・スキャン・テスト技術と表す）が提案されてきている（ＩＴＣ １９９３ Ｐａｐｅｒ １５．２ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｍｅｔｒｏｌｏｇｙ ｆｏｒ ａｎ Ａｎａｌｏｇ Ｔｅｓｔａｂｉｌｉｔｙ Ｂｕｓ, Ｋｅｎｎｅｔｈ Ｐ．Ｐａｒｋｅｒ他、および、特開平６−３４７５１７号公報）。
【０００７】
このアナログ・バウンダリ・スキャン・テスト技術により、デジタル・アナログ混在の半導体装置についても、デバイスの相互接続やデバイス間に存在するアナログディスクリート部品の検査に、従来のような、同時に数多くの検査用プローブを用いなくてもすむようになった。
【０００８】
次に、従来のアナログ・バウンダリ・スキャン・テストについて、図４、図５を参照しながら簡単に説明する。
【０００９】
図４は、バウンダリ・スキャン・テストを行うために、バウンダリ・スキャン・セル部１００及び１０１が内部に構成されている半導体集積回路の構成を示す図である。
【００１０】
図４に示すように、５０は集積回路デバイスで、内部に主アナログ回路１２０を有している。５９、１５７はデバイス端子で、集積回路デバイス５０のアナログ信号の入力用または出力用の端子である。そして、デバイス端子１５７はスイッチ１２１、主アナログ回路１２０、スイッチ８２を順次介してデバイス端子５９と接続されている。
【００１１】
１５５は第１のアナログバスで、スイッチ１１２を介してデバイス端子１５７に、スイッチ１５２を介してデバイス端子５９に接続されている。１５６は第２のアナログバスで、スイッチ１１３を介してデバイス端子１５７に、スイッチ１５３を介してデバイス端子５９に接続されている。また、デバイス端子１５７はスイッチ１１０を介してＶＤＤ（電源）に接続され、スイッチ１１１を介してＶＳＳに接続（接地）されている。デバイス端子５９はスイッチ１５０を介してＶＤＤ（電源）に接続され、スイッチ１５１を介してＶＳＳに接続（接地）されている。
【００１２】
また、１００はバウンダリ・スキャン・セル部で、デバイス端子１５７とスイッチ１２１とを接続する配線に接続されており、デジタル変換器、バウンダリ・スキャン・セル、論理回路（図示せず）を有しており、バウンダリ・スキャン・セル部１００からの出力はスイッチ１１０〜１１３のオン・オフを制御する。１０１もバウンダリ・スキャン・セル部で、デバイス端子５９とスイッチ８２とを接続する配線に接続されており、バウンダリ・スキャン・セル部１００と同様にデジタル変換器、バウンダリ・スキャン・セル、論理回路（図示せず）を有しており、バウンダリ・スキャン・セル部１０１からの出力はスイッチ１５０〜１５３のオン・オフを制御する。
【００１３】
次に、バウンダリ・スキャン・セル部１００の構成について、バウンダリ・スキャン・セル部の構成を示す図５を参照しながら、さらに詳細に説明する。
【００１４】
なお、図４に示した半導体集積回路の構成と同様の構成については、同一の符号を付して説明を省略する。
【００１５】
図５に示すように、１０６、１０７、１０８、１０９はバウンダリ・スキャン・セルで、それぞれのバウンダリ・スキャン・セルはデータ取り込み用フリップ・フロップ（以下、キャプチャフリップ・フロップと表し、図５にはＣで表す）とデータ更新用フリップ・フロップ（以下、アップデートフリップ・フロップと表し、図５にはＵで表す）で構成されている。そして、バウンダリ・スキャン・セル１０６、１０７、１０８、１０９は、それぞれのキャプチャフリップ・フロップのスキャン入力とスキャン出力がチェーン状につながったスキャン・チェーン構造をなしている。そして、さらにそれぞれのキャプチャフリップ・フロップは、対応するアップデートフリップ・フロップとスキャン・チェーンでつながり、最終的に、集積回路デバイス５０（図５には図示せず）のシリアルテストデータ入力端子ＴＤＩからシリアルテストデータ出力端子ＴＤＯまで全てのバウンダリ・スキャン・セル１０６〜１０９のフリップ・フロップがスキャン・チェーンでつながっている。１０５はデジタル変換器で、アナログのデバイス端子１５７の信号電圧レベルを基準電圧（スレショルド電圧）ＶＴと比較して”Ｈ”レベルまたは”Ｌ”レベルのデジタル信号に変換し、その変換結果をバウンダリ・スキャン・セル１０６のキャプチャフリップ・フロップに供給し、アナログデバイス端子１５７につながるノードの電位をＴＤＯからデジタル信号で集積回路デバイス５０の外部に出力できる。
【００１６】
７４及び７５は論理ゲートで、バウンダリ・スキャン・セル１０６、１０７のアップデートフリップ・フロップの出力によりスイッチ１１０、１１１の開閉の制御を行うものである。また、バウンダリ・スキャン・セル１０８、１０９のアップデートフリップ・フロップの出力はそれぞれスイッチ１１２および１１３を制御する。
【００１７】
なお、バウンダリ・スキャン・セル１０６〜１０９の構成は、ＩＥＥＥ１１４９．１に定められたものである。
【００１８】
次に、図４及び図５を参照しながら、集積回路デバイス５０の動作について説明する。
【００１９】
まず主アナログ回路１２０が本来の動作を行う通常動作について説明する。
【００２０】
通常動作時には、スイッチ８２、１２１のみ閉じ、その他のスイッチ１１０〜１１３、１５０〜１５３は解放状態にする。この時、デバイス端子１５７からアナログ信号が入力されると、スイッチ１２１を介して主アナログ回路１２０に入力され、主アナログ回路１２０からの出力信号は、スイッチ８２を通してデバイス端子５９から出力される。
【００２１】
次に、バウンダリ・スキャン・テストを行う時の動作について説明する。
【００２２】
まず、バウンダリ・スキャン・セル１０６〜１０９には、スイッチ１１０〜１１３のオン、オフを制御するためのコントロール信号がＴＤＩよりシリアルに入力され、バウンダリ・スキャン・セル１０６〜１０９のそれぞれのキャプチャフリップ・フロップにデータが順次取り込まれる。その後、アップデートフリップ・フロップにスイッチ制御用のデータが引き渡され、アップデートフリップ・フロップのデータが更新されるまで、スイッチを同じ状態に保持する。この一連の動作によりスイッチ１１０〜１１３のうち、必要なスイッチをオンする事ができる。
【００２３】
続いて、アナログデバイス端子１５７につながるノードの電位をデジタル変換器１０５でデジタル信号に変換し、その結果をバウンダリ・スキャン・セル１０６のキャプチャフリップ・フロップからＴＤＯを介して集積回路デバイスの外部に出力する事ができる。
【００２４】
上記説明からも明らかなように、アナログ・バウンダリ・スキャン・テスト技術を用いることで、デバイス端子１５７にプローブを固定することなく、集積回路デバイスのテスト専用端子であるＴＤＯよりデジタル信号化されたデバイス端子１５７の状態を出力することができ、アナログ・バウンダリ・スキャン・テストを実行することができる。
【００２５】
なお、バウンダリ・スキャン・セル部１０１の動作については、バウンダリ・スキャン・セル部１００と同様の構成であるので、説明を省略する。但し、バウンダリ・スキャン・セル部１００がデバイス端子１５７のノードの電圧をデジタル信号化し、ＴＤＯから出力できるのに対し、バウンダリ・スキャン・セル部１０１では、デバイス端子５９のノードの電圧をデジタル信号化し、ＴＤＯから出力できる。
【００２６】
次に集積回路デバイスが２個連結した構成について、図６を参照しながら説明する。
【００２７】
図６は、図４及び図５を参照しながら説明した集積回路デバイスと同様の集積回路デバイス４０及び集積回路デバイス６０をアナログディスクリート部品を介してプリント基板上で接続させた例を示している。
【００２８】
まず、図６を参照しながら、集積回路デバイスが２個接続された従来の半導体集積回路の第一の例について説明する。
【００２９】
図６に示すように、集積回路デバイス４０及び６０は、アナログディスクリート部品１８を介して接続されており、アナログディスクリート部品１８の一例に抵抗体を挙げることができる。
【００３０】
集積回路デバイス４０及び６０は、図４及び図５を参照しながら説明した集積回路デバイス５０と同様のものであり、同様の構成については、同一の符号を付して説明を省略する。
【００３１】
図４では開示を省略したが、図６に示すように集積回路デバイス４０のデバイス端子１５７ａには、サージ保護ダイオード１１６ａ、１１７ａが構成されサージ保護が施されている。具体的には、サージ保護ダイオード１１６ａがデバイス端子１５７ａと電源端子ＶＤＤとの間に接続され、サージ保護ダイオード１１７ａがデバイス端子１５７ａと接地端子ＶＳＳとの間に接続されている。また、主アナログ回路１２０ａ、バウンダリ・スキャン・セル１０６ａ〜１０９ａ、デジタル変換器１０５ａは、ＶＤＤ端子とＶＳＳ端子につながり電源の供給を受けている。
【００３２】
また、集積回路デバイス６０のシリアルテストデータ入力端子ＴＤＩには、サージ保護ダイオード１２３、１２４が構成され、サージ保護が施されている。
【００３３】
なお、デバイス端子１５７ａ、１５７ｂ及び集積回路デバイス６０のシリアルテストデータ入力端子ＴＤＩ以外のデバイス端子についても、２つのサージ保護ダイオードを１組としてサージ保護が施されているのが一般的であるが、図６ではその他のデバイス端子のサージ保護ダイオードについての開示は省略する。
【００３４】
集積回路デバイス４０と集積回路デバイス６０との相違点は、集積回路デバイス４０の電源端子ＶＤＤからは５Ｖ電源が供給されているのに対し、集積回路デバイス６０の電源端子ＶＤＤからは３Ｖ電源が供給されている点である。
【００３５】
次に、以上の様に構成された半導体集積回路の動作について説明する。
【００３６】
通常動作時は、図４を参照しながら上記で説明した集積回路デバイス５０と同様に、スイッチ１２１ａのみがオン状態であり、その他のスイッチ１１０ａ〜１１３ａはオフ状態である。
【００３７】
なお、集積回路デバイスのスイッチ状態については、集積回路デバイス４０についてのみ説明し、集積回路デバイス６０については集積回路デバイス４０のスイッチ状態と同様であるので説明を省略する。
【００３８】
一方、２個の集積回路デバイス４０及び６０の相互接続をテストする時は、ＩＥＥＥ１１４９．１の標準バウンダリ・スキャン・テスト手法に従う。
【００３９】
具体例を挙げて説明すると、まず、スイッチ制御用のシリアルテストデータを集積回路デバイス４０のＴＤＩから入力し、バウンダリ・スキャン・セル１０９ａ、１０８ａ、１０７ａ、１０６ａ、１０９ｂ、１０８ｂ、１０７ｂ、１０６ｂのキャプチャフリップ・フロップに順次与え、続いてキャプチャフリップ・フロップに入力されたテストデータは対応するアップデートフリップ・フロップに送られ、必要なスイッチのみオンさせる（なお、ここでは、スイッチ１１０ａだけがオンするものとして、以下説明する。）。すると、集積回路デバイス４０の電源電位ＶＤＤの電圧がスイッチ１１０ａ、デバイス端子１５７ａ、ディスクリート部品１８、デバイス端子１５７ｂを介して集積回路デバイス６０へ入力される。すると、デバイス端子１５７ｂの電圧がデジタル変換器１０５ｂで、デバイス固定の基準電圧ＶＴと比較され変換後のデジタルデータが、バウンダリ・スキャン・セル１０６ｂのアップデートフリップ・フロップに取り込まれる。そしてバウンダリ・スキャン・セルのデータシフト動作により最終的に集積回路デバイス６０のＴＤＯからテスト結果のデータとして出力される。そして、デジタル自動検査装置（デジタルテスター）等により、予め用意された期待値データとＴＤＯから出力されるテストデータとを比較判定（ＧＯ／ＮＯＧＯ判定）する事で、相互接続テストができる。
【００４０】
【発明が解決しようとする課題】
ところが、図６を参照しながら説明した従来の半導体集積回路では、集積回路デバイス４０と集積回路デバイス６０とでは、電源電位ＶＤＤの電位が５Ｖと３Ｖとで異なるため、以下のような問題が発生する。例えば、スイッチ１１０ａだけをオンさせ、相互テストをする場合、図６に点線で示すように、スイッチ１１０ａを閉じデバイス端子１５７ａに集積回路デバイス４０の電源ＶＤＤ（５Ｖ）を印加すると、アナログディスクリート部品１８、デバイス端子１５７ｂ、サージ保護ダイオード１１６ｂを介して集積回路デバイス６０の電源ＶＤＤ（３Ｖ）に５Ｖの電圧が加えられる。しかしながら、集積回路デバイス６０は３Ｖ電源で動作しているため、集積回路デバイス４０から集積回路デバイス６０に異常電流が流れることになる。
【００４１】
また、バウンダリ・スキャンテスト信号を集積回路デバイス４０のＴＤＯから集積回路デバイス６０のＴＤＩに伝える場合にも次のような問題が発生する。集積回路デバイス４０のＴＤＯから出力されるデジタル信号の”Ｈ”レベルは、電源ＶＤＤ（５Ｖ）からの供給に基づいているので、集積回路デバイス４０のＴＤＯから”Ｈ”レベルの信号が出力されると、先ほどと同様に、集積回路デバイス６０のＴＤＩ端子、サージ保護ダイオード１２３を介して集積回路デバイス６０の電源ＶＤＤ（３Ｖ）に集積回路デバイス４０の電源ＶＤＤ（５Ｖ）が加わり異常電流が流れることになる。
【００４２】
また、別の例として図７に示すように、集積回路デバイスを接続する配線上で電圧降下が発生する構成をとっている場合も、誤動作を発生するという問題があった。
【００４３】
なお、図７に示した第二の例の従来の半導体集積回路の構成は、ディスクリート部品２８がデバイス端子１５７ａとデバイス端子１５７ｂの間に配置されており、かつ、一端が接地され、他端がディスクリート部品２８とデバイス端子１５７ｂを接続する配線に接続されてるディスクリート部品２９を備えている。その他の構成については図６に示した半導体集積回路と同様である。図７に示す半導体集積回路ではデバイス端子１５７ａからデバイス端子１５７ｂに信号が出力されると、ディスクリート部品２８及び２９によって出力信号が分圧されるので、デバイス端子１５７ａから出力された信号がそのままデバイス端子１５７ｂに伝達されず、電圧降下が発生する。
【００４４】
図７に示す半導体集積回路の相互接続テスト時には、図６を参照しながら説明した半導体集積回路と同様に、集積回路デバイス４０のスイッチ１１０ａを閉じデバイス端子１５７ａに集積回路デバイス４０の電源電圧ＶＤＤ（５Ｖ）が印加される。しかしながら、デバイス端子１５７ａとデバイス端子１５７ｂの間では電圧降下が発生するので、実際の電位（５Ｖ）より低い電位がデバイス端子１５７ｂに入力されることになる。デバイス端子１５７ｂを介して集積回路デバイス６０に供給される電位は、デジタル変換器１０５ｂで基準電圧ＶＴと比較され”Ｈ”または、”Ｌ”のデジタル値に変換されるが、実際の値よりデバイス端子１０５ｂに入力される電圧の方が低くなるので、デバイス端子１５７ａから”Ｈ”レベルに相当するアナログ信号が出力されていたとしても、デジタル変換器１０５ｂの結果が、”Ｌ”レベルとなるという誤動作が発生した。
【００４５】
本発明は、上記従来の問題点を解決するもので、バウンダリ・スキャンを利用し、アナログ回路を含む集積回路デバイス及び、デバイス間のテストにおいて、正確なテスト結果を得ることができる半導体集積回路及び、そのテスト方法の提供を目的とする。
【００４６】
【課題を解決するための手段】
この課題を解決するために本発明の半導体集積回路は、集積回路デバイス間の相互接続テストを行うために、集積回路デバイスの電源電圧より、低い電圧にできる高電圧印加手段や、集積回路デバイスの接地電圧より高い電圧にできる、低電圧印加手段を有している。また、集積回路デバイス間の相互接続テストを行うために、端子電圧を基準電圧と比較判定するデジタル変換器に供給する基準電圧を可変にできる手段を有している。
【００４７】
また、この課題を解決するために本発明の半導体集積回路のテスト方法は、集積回路デバイス間の相互接続テストを行う際に、集積回路デバイスの電源電圧より、低い電圧にできる高電圧印加ステップや、集積回路デバイスの接地電圧より高い電圧にできる、低電圧印加ステップを有している。また、基準電圧を変化させテストを行うステップを有している。
【００４８】
これらの本発明によれば、集積回路デバイス間の相互接続テストを行う際に、それぞれの集積回路デバイスの主電源電圧及び主接地電圧の異なる場合でも電圧を印加される側の集積回路デバイスに異常電流が流れることがなく、更に異常電流の長期化によるデバイス破壊といった問題を発生することもない安全なテストの実現が得られる。また、本発明によれば、集積回路デバイス間の相互接続テストを行う際に、電圧を印加されるデバイスが、デバイス端子間のアナログディスクリート部品の構成による電圧変化に対応したデジタル変換器での電圧判定が可能となり、いろいろな構成に対してもテストの適用範囲を広げることができる。
【００４９】
【発明の実施の形態】
本発明は、バウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の電源を供給する第一の端子と、前記バウンダリ・スキャン・セル部に第二の電源を供給する第二の端子とを備えたものである。
【００５０】
これにより、主アナログ回路に供給する第一の電源が異なる半導体集積回路において、バウンダリ・スキャン・セル部に供給する第二の電源が少なくとも、全ての半導体集積回路の第一の電源と同じ、または、それより低くすることができるという作用を有する。
【００５１】
また発明は、基板上に構成され、かつ、接地側の電位の異なる複数の半導体集積回路において、それぞれの半導体集積回路がバウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の接地側の電位を供給する第一の端子と、前記バウンダリ・スキャン・セル部に第二の接地側の電位を供給する第二の端子とを備えているものであり、主アナログ回路に供給する第一の接地側の電位接が異なる半導体集積回路において、バウンダリ・スキャン・セル部に供給する第二の接地側の電位が少なくとも、全ての半導体集積回路の第一の接地電位と同じ、または、それより高くすることができるという作用を有する。
【００５２】
また本発明は、バウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の電源を供給する端子と、前記第一の電源から第二の電源を発生する手段とを備えたものであり、上記と同様の作用を有する。
【００５３】
また本発明は、バウンダリ・スキャン・セル部を構成するデジタル変換器に供給される基準電圧が可変であることを特徴とするものであり、相互接続テスト時に基準電圧をより適切な値に変化させることができる。
【００５４】
また本発明は基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の半導体集積回路の相互接続テストにおいて、通常動作時には、第一の電源で前記アナログ回路を動作させ、相互接続テスト時には、前記バウンダリ・スキャン・セル部を第二の電源で動作させることを特徴とするものであり、バウンダリ・スキャン・セル部に供給する第二の接地電位が少なくとも、全ての半導体集積回路の第一の接地電位と同じ、または、それより高い状態で、半導体集積回路をテストできるという作用を有する。また、バウンダリ・スキャン・セル部に供給する第二の電源電位が少なくとも、全ての半導体集積回路の第一の電源電位と同じ、または、それより低い状態で、半導体集積回路をテストできるという作用を有する。
【００５５】
また本発明は基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の半導体集積回路の相互接続テストにおいて、通常動作時には、第一の電源で前記アナログ回路を動作させ、相互接続テスト時には、前記バウンダリ・スキャン・セル部を第二の電源で動作させ、かつ、前記バウンダリ・スキャン・セル部のデジタル変換器に前記半導体集積回路の外部のアナログバスを介して基準電圧を与えることを特徴とするものであり、相互接続テスト時に基準電圧をより適切な値に変化させた状態で、半導体集積回路をテストできるという作用を有する。
【００５６】
また本発明は基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の半導体集積回路の相互接続テストにおいて、相互接続テスト時に、前記バウンダリ・スキャン・セル部のアナログ変換器の基準電圧を前記半導体集積回路の入力端子へ入力される”Ｈ”レベルの電位の２分の１程度にすることを特徴とするもので、上記と同様の作用を有する。
【００５７】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００５８】
（実施の形態１）
本発明の第一の実施の形態について、図１を参照しながら説明する。
【００５９】
以下、図１に示す半導体集積回路の構成について説明する。
【００６０】
なお、図１に示す半導体集積回路と、上記で図６を参照しながら説明した従来の半導体集積回路との構成で異なる点は、集積回路デバイス１及び３０のそれぞれが、２つの電源端子ＶＤＤ１（以下、主電源端子と表す）、ＶＤＤ２（以下、副電源端子と表す）及び、２つの接地端子ＶＳＳ１（以下、第一の接地端子と表す）、接地端子ＶＳＳ２（以下、第二の接地端子と表す）を備えている点と、デジタル変換器１０５ａ及び１０５ｂに与えられる基準電圧ＶＴが第１のアナログバス１５５、第２のアナログバス１５６に接続されている点である。図６に示した従来の半導体集積回路と同様の構成については、同一の符号を付して説明を省略する。
【００６１】
図１に示すように、集積回路デバイス１については、主アナログ回路１２０ａに主電源端子ＶＤＤ１から５Ｖの駆動電圧が供給され、デジタル変換器１０５ａ、バウンダリ・スキャン・セル１０６ａ〜１０９ａには副電源端子ＶＤＤ２から３Ｖの電源が供給されている。また、デジタル変換器１０５ａにはスイッチ１４ａを介して基準電圧ＶＴが与えられ、スイッチ１５ａを介して第１のアナログバス１５５がデジタル変換器１０５ａに接続されている。
【００６２】
集積回路デバイス３０については、主アナログ回路１２０ｂに主電源端子ＶＤＤ１から３Ｖの駆動電圧が供給され、デジタル変換器１０５ｂ、バウンダリ・スキャン・セル１０６ｂ〜１０９ｂには副電源端子ＶＤＤ２から３Ｖの電圧が供給されている。また、デジタル変換器１０５ｂにはスイッチ１４ｂを介して基準電圧ＶＴが与えられ、スイッチ１５ｂを介して第１のアナログバス１５５がデジタル変換器１０５ａに接続されている。さらに、集積回路デバイス１のスキャン出力ＴＤＯと集積回路デバイス３０のスキャン入力ＴＤＩが接続されている。
【００６３】
以上のように構成される半導体集積回路の動作について、以下説明する。
【００６４】
デバイス相互接続テストをＩＥＥＥ１１４９．１の標準バウンダリ・スキャン・テスト手法に従って行う場合、まず、スイッチ制御用のシリアルテストデータを集積回路デバイス１のＴＤＩからバウンダリ・スキャン・セル１０６ａ〜１０９ａのキャプチャフリップ・フロップに与え、さらに、集積回路デバイス１のＴＤＯ、集積回路デバイス３０のＴＤＩを介してバウンダリ・スキャン・セル１０６ｂ〜１０９ｂのキャプチャフリップ・フロップに与える。そして、各キャプチャフリップ・フロップは対応するアップデートフリップ・フロップにテストデータを送り、スイッチ１１０ａ及びスイッチ１５ｂをオンさせる。
【００６５】
第１のアナログバス１５５より、２つの集積回路デバイスの主アナログ回路１２０ａまたは１２０ｂに供給されているそれぞれの主電源電圧ＶＤＤ１のうち低い方の電源電圧（ここでは主アナログ回路１２０ｂに供給されている主電源電圧３Ｖ）の１／２程度の基準電圧を供給する。すると、集積回路デバイス１には、主電源端子ＶＤＤ１（５Ｖ）より低いハイレベル電圧（３Ｖ）が、副電源端子ＶＤＤ２からスイッチ１１０ａを介して、デバイス端子１５７ａに伝わり、アナログディスクリート部品１８（抵抗体）を介して、集積回路デバイス３０のデバイス端子１５７ｂに伝わる。この電圧が、デジタル変換器１０５ｂで、第１のアナログバス１５５からスイッチ１５ｂを介して供給され基準電圧と比較され、”Ｈ”レベルとして、デジタルデータとしてのバウンダリ・スキャン・セル１０６ｂのキャプチャフリップ・フロップに取り込まれる。取り込まれたデータは、集積回路デバイス３０のＶＤＤ２の電源３Ｖ動作のバウンダリ・スキャン・セルのデータシフト動作により、集積回路デバイス１のＴＤＯから集積回路デバイス３０のＴＤＩに３Ｖ／０Ｖのデジタル信号で伝わり、最終的にテスト結果のデータとして集積回路デバイス３０のＴＤＯから出力される。ＴＤＯの出力データは、デジタル自動検査装置（デジタルテスター）等により、予め用意された期待値データと比較判定（ＧＯ／ＮＯＧＯ判定）する事で、相互接続テストされる。
【００６６】
なお、上記実施の形態では、集積回路デバイス３０の主電源電圧ＶＤＤ１（３Ｖ）と、集積回路デバイス１の副電源端子ＶＤＤ２とを同じにしているが、相互接続テストを行う集積回路デバイスの主電源と同じまたはそれ以下であり、かつ、それぞれの集積回路デバイスのデジタル変換器に供給される基準電圧ＶＴより高ければ、何ら問題はない。
【００６７】
以上の説明からも明らかなように、本発明の半導体集積回路では、主電源電圧（ＶＤＤ１）の異なる集積回路デバイス１及び３０の間で、集積回路デバイスの相互接続テストを行っても、副電源端子ＶＤＤ２から供給される電圧は、主電源電圧より低いので、主電源が高い集積回路デバイスから主電源が低い集積回路デバイスに異常電流が流れるのを防ぐことができる。
【００６８】
なお、上記実施の形態では、主電源電圧より低い電圧をバウンダリ・スキャン・セル部に供給する手段として、主電源とは別の端子を設けているが、必ずしもそれに限らない。例えば、集積回路デバイス内部に、主電源から副電源を発生させる手段を設ければよい。
【００６９】
また、上記実施の形態では、電源電圧についてのみ説明したが、２つの集積回路デバイス間で相互接続テストを行う場合、接地電源ＶＳＳが異なっても、電源電圧ＶＤＤが異なる場合と同様に、異常電流が発生するものであり、図１に示すように、それぞれ集積回路デバイスに接地電源端子ＶＳＳを２つ（ＶＳＳ１、ＶＳＳ２）備えることで、電源電圧の場合と同様の効果が得られる。
【００７０】
なお、接地電源ＶＳＳが異なる集積回路デバイス間での動作については、主電源電圧が異なる場合と同様であるので、ここでは説明を省略する。
【００７１】
また、デジタル変換器の基準電位ＶＴをアナログバスから供給し、基準電圧を可変にすることができる構成をとることで、さらに、副電源ＶＤＤ２の電位に汎用性を持たせることができる。
【００７２】
例えば、図１を参照しながら説明すると、集積回路デバイス１を通常動作させる時は、主電源ＶＤＤ１は５Ｖであるので、デジタル変換器１０５ａの基準電圧ＶＨは約２．５Ｖに設定されている。
【００７３】
しかしながら、相互接続テストを行う時は、副電源ＶＤＤ２から集積回路デバイス１に、３Ｖの電源が供給される。しかしながら、基準電圧（２．５Ｖ）と電源（３Ｖ）の電位が非常に近いため、誤動作が発生しやすくなる。そこで、相互接続テストを行う時は、デジタル変換器１０５ａに供給する基準電圧をスイッチ１４ａをオフし、スイッチ１５ａをオンし、第１のアナログバスから１．５Ｖの電圧を供給することで、誤動作の発生を減少させることができる。
【００７４】
なお、必ずしもデジタル変換器の基準電位を変更できる構成にする必要はない。
【００７５】
（実施の形態２）
次に、本発明の第二の実施の形態について、図２を参照しながら説明する。
【００７６】
以下、図２に示す半導体集積回路の構成について説明する。
【００７７】
なお、図２に示す半導体集積回路において、上記で図１を参照しながら説明した第一の実施の形態の半導体集積回路と異なる点は、ＶＤＤ２及びＶＤＤ１は全て５Ｖ電源である点と、集積回路デバイス１と集積回路デバイス３０との間にディスクリート部品２８、２９を介している点である。ディスクリート部品２８、２９の構成は、図７に示した半導体集積回路と同様である。図１及び図６に示した従来の半導体集積回路と同様の構成については、同一の符号を付して説明を省略する。動作についても第一の実施の形態の半導体集積回路と同様であるので第一の実施の形態の動作と異なる点についてのみ、以下で説明し、その他の動作については説明を省略する。
【００７８】
以下、図２に示す第二の実施の形態の半導体集積回路の動作について説明する。
【００７９】
なお、図２に示す半導体集積回路のアナログディスクリート部品２８及び２９は、同じ大きさの抵抗体で、デバイス端子１５７ａから５Ｖの電圧の信号が出力されると、デバイス端子１５７ｂに入力される信号の電圧は２．５Ｖ程度に降下するものとする。また、第１のアナログバス１５５より、デジタル変換器１０５ｂに電源電圧ＶＤＤ２の電圧降下後の電圧（２．５Ｖ）の１／２程度つまり、１．２５Ｖ程度の基準電圧を供給するものとする。
【００８０】
第二の実施の形態半導体集積回路では、集積回路デバイス１からデバイス端子１５７ｂに印加された電圧は、アナログディスクリート部品２８、２９を通して、約２．５Ｖ程度に降下するが、集積回路デバイス３０のデジタル変換器１０５ｂには、第１のアナログバス１５５からスイッチ１５ｂを介して１．２５Ｖ程度の基準電圧が供給されているので、集積回路デバイス１及び３０の間で、電圧降下が発生しても、正しいデジタル信号に変換することができる。
【００８１】
以上の説明からも明らかなように、本発明の第二の実施の半導体集積回路では、複数の集積回路デバイス間で相互接続テストを行う時、集積回路デバイス間で電圧降下が発生しても、つまり、集積回路デバイスによって、信号振幅が異なる場合でも、第一または第二のアナログバスを介して、外部からデジタル変換器の変換用基準電圧を任意に変えることができるので、適切な基準電圧を与えることができ、デジタル変換器から正しい変換結果を得ることができる。
【００８２】
なお、図１及び図２では、それぞれの集積回路デバイスが１つのデバイス端子１５７ａまたは１５７ｂを有する構成をとっているが、実際の集積回路デバイスでは図３に示すように、複数のデバイス端子を有するのが一般的である。
【００８３】
次に、複数のデバイス端子を有する集積回路デバイスに本願発明を採用した場合の実施の形態について、図３を参照しながら簡単に説明する。
【００８４】
図３に示すように、主アナログ回路１２０ａ、スイッチ１２１ａ、スイッチ２２〜２４で主アナログ回路ブロック２が構成され、デジタル変換器１０５ａ、バウンダリ・スキャン・セル１０６ａ〜１０９ａでバウンダリ・スキャン・セル部３が構成され、サージ保護ダイオード１１６ａ、１１７ａでサージ保護回路４が構成され、スイッチ１１０ａ〜１１３ａでスイッチ部６が構成されているものとする。
【００８５】
集積回路デバイス１は、４つのデバイス端子１５７ａ、７、８、９を有しており、デバイス端子１５７ａと主アナログ回路ブロック２との間に、サージ保護回路４、スイッチ部６、バウンダリ・スキャン・セル３を介している。その他のデバイス端子７、８、９についても同様に、デバイス端子７、８、９と主アナログ回路ブロック２との間に、サージ保護回路４１、４２、４３、スイッチ部６１、６２、６３、バウンダリ・スキャン・セル３１、３２、３３を介している。２５はＩＥＥＥ１１４９．１のバウンダリ・スキャン制御用のテストアクセスポート（ＴＡＰ）コントローラである。そして、バウンダリ・スキャンテストが行われる時、ＴＡＰコントローラには、集積回路デバイス１の外部からテスト用クロックＴＣＫ、テストモード切替信号ＴＭＳが入力される。そして、ＴＤＩ、バウンダリ・スキャン・セル３３、３２、３、３１を介してＴＤＯは１本の線で接続されている。そして、デバイス端子１５７ａは隣接する集積回路デバイス３０のデバイス端子１５７ｂに、デバイス端子７はデバイス端子１１に接続されている。
【００８６】
集積回路デバイス３０の構成については、集積回路デバイス１と同様であるので説明を省略する。
【００８７】
なお、図３の集積回路デバイス１では、４つのデバイス端子しか開示していないが、実際はもっと多くのデバイス端子を有している。
【００８８】
例えば、デバイス端子１５７ａとデバイス端子７との間には、多数のデバイス端子があり、それぞれのデバイス端子は、サージ保護回路、スイッチ部、バウンダリ・スキャン・セル部を介して、主アナログ回路ブロックに接続されている。
【００８９】
なお、上記実施の形態では、サージ保護素子として、最も一般的な例としてサージ保護ダイオードを用いているが、それに限定されるものではない。
【００９０】
また、上記実施の形態では、集積回路デバイスの主アナログ回路の駆動電圧の異なる集積回路デバイスが接続される場合、集積回路デバイスの電源電圧より低い電圧をバウンダリ・スキャンチェーンの信号端子ＴＤＩ、ＴＤＯに供給する手段として、集積回路デバイスの主電源電圧より、低い別の電源電圧を集積回路デバイスの全てのバウンダリ・スキャン・セルに供給する構成をとったが、全てのバウンダリ・スキャン・セルに供給するのではなく集積回路デバイスのＴＤＯ、ＴＤＩのみ別電源にしてもよい。
【００９１】
また、集積回路デバイス内部で、ＴＤＯ端子に供給する最終出力に電圧振幅の狭いバッファ等を使ってもよく、ＴＤＩ端子につながる最初の論理素子として、入力電圧レベルの低いゲート等を用いても良い。
【００９２】
また、上記実施の形態では、集積回路デバイスの相互接続テストを説明する際に主に、集積回路デバイスの電源電圧より低い電圧をデバイス端子に供給する場合について説明したが、接地電圧または、マイナスの電源電圧より、高い電圧をデバイスに供給する場合も同様の効果が得られる。
【００９３】
【発明の効果】
以上のように本発明によれば、電源電圧や接地電圧が異なるアナログ回路を含む集積回路デバイスの相互接続テストにおいて、集積回路デバイスに異常電流が流れることによる、悪影響を防止することができ、正確に集積回路デバイス間の相互接続テストを行うことができる。アナログ回路を含む集積回路デバイス等の電子素子を基板実装するシステムを統一されたテスト方法で、容易にテストでき、適用範囲が大幅に拡大できる。また、アナログ回路を含む集積回路デバイス間のアナログディスクリート部品の構成やデバイスの電源電圧の違い等による、電圧判定レベルをアナログバスを利用して、任意に可変することで、テストの正確さや安定性が向上できる。さらに、集積回路デバイス外部から基準電圧を供給するのにアナログバスを共用するので、新たな端子をデバイスに追加しなくてすむといった有利な効果が得られる。また、アナログバスを利用して、外部からデジタル変換器の変換用基準電圧を任意に変えることができ、被テストデバイス端子の信号電圧の変化に対しても正しくデジタル変換でき、各種のアナログ端子に対するバウンダリ・スキャンテストの適応範囲が広がる。
【００９４】
つまり、プリント基板に実装された集積回路デバイスの適用範囲を広げ、各種のアナログ端子に対するバウンダリ・スキャンテストの適応範囲が大幅に広がる効果が得られる。
【図面の簡単な説明】
【図１】本発明の第一の一実施の形態における半導体集積回路の構造を示す図
【図２】本発明の第二の一実施の形態における半導体集積回路の構成を示す図
【図３】本発明の半導体集積回路の構成を示す図
【図４】従来の半導体集積回路の構成を示す図
【図５】従来の半導体集積回路のバウンダリ・スキャン・セル部の構成を示す図
【図６】従来の半導体集積回路の第一の例の構成を示す図
【図７】従来の半導体集積回路の第二の例の構成を示す図
【符号の説明】
１ 集積回路デバイス
２ 主アナログ回路ブロック
３ バウンダリ・スキャン・セル部
４ サージ保護回路
６ スイッチ部
７、８、９、１１、１２、１３ デバイス端子
１４、１５ スイッチ
１８ ディスクリート部品
２２、２３、２４ スイッチ
２５ ＴＡＰコントローラ
２６ 主アナログ回路ブロック
２７ ＴＡＰコントローラ
２８、２９ ディスクリート部品
３０ 集積回路デバイス
３１、３２、３３、３４、３５、３６、３７ バウンダリ・スキャン・セル部
４０、５０、６０ 集積回路デバイス
４１、４２、４３、４４、４５、４６、４７ サージ保護回路
５５、５６、５９、１５７ デバイス端子
６１、６２、６３、６４、６５、６６、６７ スイッチ部
８２、１１０、１１１、１１２、１１３ スイッチ
１００、１０１ バウンダリ・スキャン・セル部
１０５ デジタル変換器
１０６、１０７、１０８、１０９ バウンダリ・スキャン・セル
１１６、１１７、１２３、１２４ サージ保護ダイオード
１２０ 主アナログ回路
１２１ スイッチ
１５０、１５１、１５２、１５３ スイッチ
１５５ 第１のアナログバス
１５６ 第２のアナログバス
１５７ デバイス端子
Claims (9)
- 主電源の異なる複数の集積回路デバイスがプリント基板上に構成される半導体集積回路において、
前記複数の集積回路デバイスのそれぞれがバウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の電源を供給する第一の端子と、前記バウンダリ・スキャン・セル部に第二の電源を供給する第二の端子とを備え、
前記複数の集積回路デバイスの第二の電源の全てが、前記複数の集積回路デバイスの第一の電源のうち最も低い電位と同じ、またはそれより低いことを特徴とする半導体集積回路。 - 接地側の電位の異なる複数の集積回路デバイスがプリント基板上に構成される半導体集積回路において、
前記複数の集積回路デバイスのそれぞれがバウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の接地側の電位を供給する第一の端子と、前記バウンダリ・スキャン・セル部に第二の接地側の電位を供給する第二の端子とを備え、
前記複数の集積回路デバイスの第二の接地側の電位の全てが、前記複数の集積回路デバイスの第一の接地側の電位のうち最も高い電位と同じ、またはそれより高いことを特徴とする半導体集積回路。 - 主電源の異なる複数の集積回路デバイスがプリント基板上に構成される半導体集積回路において、
前記複数の集積回路デバイスのそれぞれがバウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の電源を供給する第一の端子と、前記バウンダリ・スキャン・セル部に第二の電源を供給する手段とを備え、
前記複数の集積回路デバイスの第二の電源の全てが、前記複数の集積回路デバイスの第一の電源のうち最も低い電位と同じ、またはそれより低いことを特徴とする半導体集積回路。 - 接地側の電位の異なる複数の集積回路デバイスがプリント基板上に構成される半導体集積回路において、
前記複数の集積回路デバイスのそれぞれがバウンダリ・スキャン・セル部と、アナログ回路と、前記アナログ回路に第一の接地側の電位を供給する第一の端子と、前記バウンダリ・スキャン・セル部に第二の接地側の電位を供給する手段とを備え、
前記複数の集積回路デバイスの第二の接地側の電位の全てが、前記複数の集積回路デバイスの第一の接地側の電位のうち最も高い電位と同じ、またはそれより高いことを特徴とする半導体集積回路。 - バウンダリ・スキャン・セル部を構成するデジタル変換器に供給される基準電圧が可変であることを特徴とする請求項１または、請求項２記載の半導体集積回路。
- バウンダリ・スキャン・セル部を構成するデジタル変換器の基準電圧を供給する端子と、半導体集積回路の外部のアナログバスとがスイッチ手段を介して接続されていることを特徴とする請求項５記載の半導体集積回路。
- プリント基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の集積回路デバイスの相互接続テストであって、通常動作時には、第一の電源で前記アナログ回路を動作させ、相互接続テスト時には、前記バウンダリ・スキャン・セル部を第二の電源で動作させ、
前記複数の集積回路デバイスの第二の電源の全てが、前記複数の集積回路デバイスの第一の電源のうち最も低い電位、またはそれより低いことを特徴とする集積回路のテスト方法。 - プリント基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の集積回路デバイスの相互接続テストであって、通常動作時には、第一の電源で前記アナログ回路を動作させ、相互接続テスト時には、前記バウンダリ・スキャン・セル部を第二の電源で動作させ、かつ、前記バウンダリ・スキャン・セル部のデジタル変換器に前記集積回路デバイスの外部のアナログバスを介して基準電圧を与えることを特徴とする半導体集積回路のテスト方法。
- プリント基板上に構成され、それぞれがバウンダリ・スキャン・セル部、アナログ回路、デバイス端子とを備えている複数の集積回路デバイスの相互接続テストであって、相互接続テスト時に、前記バウンダリ・スキャン・セル部のアナログ変換器の基準電圧を前記集積回路デバイスの入力端子へ入力される”Ｈ”レベルの電位の２分の１程度にすることを特徴とする半導体装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14697496A JP3586972B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体集積回路及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14697496A JP3586972B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体集積回路及びそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09329647A JPH09329647A (ja) | 1997-12-22 |
| JP3586972B2 true JP3586972B2 (ja) | 2004-11-10 |
Family
ID=15419779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14697496A Expired - Fee Related JP3586972B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体集積回路及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3586972B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2002079963A1 (ja) * | 2001-03-29 | 2004-07-22 | 三菱電機株式会社 | 電子制御装置 |
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1996
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