JPH09329647A

JPH09329647A - 半導体集積回路及びそのテスト方法

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Publication number: JPH09329647A
Application number: JP8146974A
Authority: JP
Inventors: Masanori Hamada; 正紀濱田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-06-10
Filing date: 1996-06-10
Publication date: 1997-12-22
Anticipated expiration: 2016-06-10
Also published as: JP3586972B2

Abstract

(57)【要約】【課題】本発明は、基板実装されたバウンダリ・スキ
ャンを利用し、アナログ回路を含む集積回路デバイスの
相互接続テストの適用範囲を広げ、容易に、安全に行う
ことのできる集積回路デバイス及び、そのテスト方法の
提供を目的とする。【解決手段】主電源ＶＤＤ１が５Ｖの集積回路デバイ
ス１と、主電源ＶＤＤ１が３Ｖの集積回路デバイス３０
において、集積回路デバイス１と集積回路デバイス３０
のバウンダリ・スキャン・セル部には、２つの集積回路
デバイス１、３０の主電源（５Ｖ、３Ｖ）のうち低い方
の主電源（３Ｖ）と同じ電位を与えているので、集積回
路デバイス１から集積回路デバイス３０に異常電流が流
れるのを防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログまたは、
アナログ・デジタル混在の半導体集積回路及びそのテス
ト方法に関するものである。

【０００２】

【従来の技術】近年、電子機器の高機能化、小型化が進
むにともなって、実装パッケージの小型化、プリント基
板の面積の縮小化が進んできている。そのため、プリン
ト基板上に実装されるＩＣやＬＳＩ等の半導体装置のピ
ンピッチ幅が狭くなってきているうえ、プリント基板へ
実装される半導体装置間の距離が非常に小さくなってき
ている。

【０００３】上記理由から、検査用電極（以下、プロー
ブと表す）を半導体装置のピンに固定させることが非常
に困難となり、多数のプローブを半導体装置のピンに固
定する必要のあるインサーキット検査やファンクション
検査等の実装基板検査を行うのが非常に困難となってき
ている。

【０００４】上記課題を解決するためにより少ない検査
プローブでインサーキット検査を行うことができるバウ
ンダリ・スキャン・テスト技術が考案され、この技術は
１９９０年に標準規格（ＩＥＥＥＳｔａｎｄａｒｄ
１１４９．１−１９９０）に規定されている。

【０００５】しかしながら、上記標準規格（ＩＥＥＥ
Ｓｔａｎｄａｒｄ１１４９．１−１９９０）で規定さ
れたテスト技術（以下、デジタル・バウンダリ・スキャ
ン・テスト技術と表す）は、デジタル回路については有
効であるが、アナログ回路をテストすることはできなか
った。従って、実際の電子機器のプリント基板には、ア
ナログ回路とデジタル回路が混在している半導体装置が
実装されている場合が多く、必ずしも上記標準規格で規
定されているデジタル・バウンダリ・スキャン・テスト
技術で全てのプリント基板上のテストをカバーできなか
った。

【０００６】そこで、アナログ回路あるいは、デジタル
・アナログ混在回路を検査するために、バウンダリ・ス
キャン・テスト技術（以下、アナログ・バウンダリ・ス
キャン・テスト技術と表す）が提案されてきている（Ｉ
ＴＣ１９９３Ｐａｐｅｒ１５．２Ｓｔｒｕｃｔｕ
ｒｅａｎｄＭｅｔｒｏｌｏｇｙｆｏｒａｎＡｎ
ａｌｏｇＴｅｓｔａｂｉｌｉｔｙＢｕｓ, Ｋｅｎ
ｎｅｔｈＰ．Ｐａｒｋｅｒ他、および、特開平６−３
４７５１７号公報）。

【０００７】このアナログ・バウンダリ・スキャン・テ
スト技術により、デジタル・アナログ混在の半導体装置
についても、デバイスの相互接続やデバイス間に存在す
るアナログディスクリート部品の検査に、従来のよう
な、同時に数多くの検査用プローブを用いなくてもすむ
ようになった。

【０００８】次に、従来のアナログ・バウンダリ・スキ
ャン・テストについて、図４、図５を参照しながら簡単
に説明する。

【０００９】図４は、バウンダリ・スキャン・テストを
行うために、バウンダリ・スキャン・セル部１００及び
１０１が内部に構成されている半導体集積回路の構成を
示す図である。

【００１０】図４に示すように、５０は集積回路デバイ
スで、内部に主アナログ回路１２０を有している。５
９、１５７はデバイス端子で、集積回路デバイス５０の
アナログ信号の入力用または出力用の端子である。そし
て、デバイス端子１５７はスイッチ１２１、主アナログ
回路１２０、スイッチ８２を順次介してデバイス端子５
９と接続されている。

【００１１】１５５は第１のアナログバスで、スイッチ
１１２を介してデバイス端子１５７に、スイッチ１５２
を介してデバイス端子５９に接続されている。１５６は
第２のアナログバスで、スイッチ１１３を介してデバイ
ス端子１５７に、スイッチ１５３を介してデバイス端子
５９に接続されている。また、デバイス端子１５７はス
イッチ１１０を介してＶＤＤ（電源）に接続され、スイ
ッチ１１１を介してＶＳＳに接続（接地）されている。
デバイス端子５９はスイッチ１５０を介してＶＤＤ（電
源）に接続され、スイッチ１５１を介してＶＳＳに接続
（接地）されている。

【００１２】また、１００はバウンダリ・スキャン・セ
ル部で、デバイス端子１５７とスイッチ１２１とを接続
する配線に接続されており、デジタル変換器、バウンダ
リ・スキャン・セル、論理回路（図示せず）を有してお
り、バウンダリ・スキャン・セル部１００からの出力は
スイッチ１１０〜１１３のオン・オフを制御する。１０
１もバウンダリ・スキャン・セル部で、デバイス端子５
９とスイッチ８２とを接続する配線に接続されており、
バウンダリ・スキャン・セル部１００と同様にデジタル
変換器、バウンダリ・スキャン・セル、論理回路（図示
せず）を有しており、バウンダリ・スキャン・セル部１
０１からの出力はスイッチ１５０〜１５３のオン・オフ
を制御する。

【００１３】次に、バウンダリ・スキャン・セル部１０
０の構成について、バウンダリ・スキャン・セル部の構
成を示す図５を参照しながら、さらに詳細に説明する。

【００１４】なお、図４に示した半導体集積回路の構成
と同様の構成については、同一の符号を付して説明を省
略する。

【００１５】図５に示すように、１０６、１０７、１０
８、１０９はバウンダリ・スキャン・セルで、それぞれ
のバウンダリ・スキャン・セルはデータ取り込み用フリ
ップ・フロップ（以下、キャプチャフリップ・フロップ
と表し、図５にはＣで表す）とデータ更新用フリップ・
フロップ（以下、アップデートフリップ・フロップと表
し、図５にはＵで表す）で構成されている。そして、バ
ウンダリ・スキャン・セル１０６、１０７、１０８、１
０９は、それぞれのキャプチャフリップ・フロップのス
キャン入力とスキャン出力がチェーン状につながったス
キャン・チェーン構造をなしている。そして、さらにそ
れぞれのキャプチャフリップ・フロップは、対応するア
ップデートフリップ・フロップとスキャン・チェーンで
つながり、最終的に、集積回路デバイス５０（図５には
図示せず）のシリアルテストデータ入力端子ＴＤＩから
シリアルテストデータ出力端子ＴＤＯまで全てのバウン
ダリ・スキャン・セル１０６〜１０９のフリップ・フロ
ップがスキャン・チェーンでつながっている。１０５は
デジタル変換器で、アナログのデバイス端子１５７の信
号電圧レベルを基準電圧（スレショルド電圧）ＶＴと比
較して”Ｈ”レベルまたは”Ｌ”レベルのデジタル信号
に変換し、その変換結果をバウンダリ・スキャン・セル
１０６のキャプチャフリップ・フロップに供給し、アナ
ログデバイス端子１５７につながるノードの電位をＴＤ
Ｏからデジタル信号で集積回路デバイス５０の外部に出
力できる。

【００１６】７４及び７５は論理ゲートで、バウンダリ
・スキャン・セル１０６、１０７のアップデートフリッ
プ・フロップの出力によりスイッチ１１０、１１１の開
閉の制御を行うものである。また、バウンダリ・スキャ
ン・セル１０８、１０９のアップデートフリップ・フロ
ップの出力はそれぞれスイッチ１１２および１１３を制
御する。

【００１７】なお、バウンダリ・スキャン・セル１０６
〜１０９の構成は、ＩＥＥＥ１１４９．１に定められた
ものである。

【００１８】次に、図４及び図５を参照しながら、集積
回路デバイス５０の動作について説明する。

【００１９】まず主アナログ回路１２０が本来の動作を
行う通常動作について説明する。通常動作時には、スイ
ッチ８２、１２１のみ閉じ、その他のスイッチ１１０〜
１１３、１５０〜１５３は解放状態にする。この時、デ
バイス端子１５７からアナログ信号が入力されると、ス
イッチ１２１を介して主アナログ回路１２０に入力さ
れ、主アナログ回路１２０からの出力信号は、スイッチ
８２を通してデバイス端子５９から出力される。

【００２０】次に、バウンダリ・スキャン・テストを行
う時の動作について説明する。まず、バウンダリ・スキ
ャン・セル１０６〜１０９には、スイッチ１１０〜１１
３のオン、オフを制御するためのコントロール信号がＴ
ＤＩよりシリアルに入力され、バウンダリ・スキャン・
セル１０６〜１０９のそれぞれのキャプチャフリップ・
フロップにデータが順次取り込まれる。その後、アップ
デートフリップ・フロップにスイッチ制御用のデータが
引き渡され、アップデートフリップ・フロップのデータ
が更新されるまで、スイッチを同じ状態に保持する。こ
の一連の動作によりスイッチ１１０〜１１３のうち、必
要なスイッチをオンする事ができる。

【００２１】続いて、アナログデバイス端子１５７につ
ながるノードの電位をデジタル変換器１０５でデジタル
信号に変換し、その結果をバウンダリ・スキャン・セル
１０６のキャプチャフリップ・フロップからＴＤＯを介
して集積回路デバイスの外部に出力する事ができる。

【００２２】上記説明からも明らかなように、アナログ
・バウンダリ・スキャン・テスト技術を用いることで、
デバイス端子１５７にプローブを固定することなく、集
積回路デバイスのテスト専用端子であるＴＤＯよりデジ
タル信号化されたデバイス端子１５７の状態を出力する
ことができ、アナログ・バウンダリ・スキャン・テスト
を実行することができる。

【００２３】なお、バウンダリ・スキャン・セル部１０
１の動作については、バウンダリ・スキャン・セル部１
００と同様の構成であるので、説明を省略する。但し、
バウンダリ・スキャン・セル部１００がデバイス端子１
５７のノードの電圧をデジタル信号化し、ＴＤＯから出
力できるのに対し、バウンダリ・スキャン・セル部１０
１では、デバイス端子５９のノードの電圧をデジタル信
号化し、ＴＤＯから出力できる。

【００２４】次に集積回路デバイスが２個連結した構成
について、図６を参照しながら説明する。

【００２５】図６は、図４及び図５を参照しながら説明
した集積回路デバイスと同様の集積回路デバイス４０及
び集積回路デバイス６０をアナログディスクリート部品
を介してプリント基板上で接続させた例を示している。

【００２６】まず、図６を参照しながら、集積回路デバ
イスが２個接続された従来の半導体集積回路の第一の例
について説明する。

【００２７】図６に示すように、集積回路デバイス４０
及び６０は、アナログディスクリート部品１８を介して
接続されており、アナログディスクリート部品１８の一
例に抵抗体を挙げることができる。

【００２８】集積回路デバイス４０及び６０は、図４及
び図５を参照しながら説明した集積回路デバイス５０と
同様のものであり、同様の構成については、同一の符号
を付して説明を省略する。

【００２９】図４では開示を省略したが、図６に示すよ
うに集積回路デバイス４０のデバイス端子１５７ａに
は、サージ保護ダイオード１１６ａ、１１７ａが構成さ
れサージ保護が施されている。具体的には、サージ保護
ダイオード１１６ａがデバイス端子１５７ａと電源端子
ＶＤＤとの間に接続され、サージ保護ダイオード１１７
ａがデバイス端子１５７ａと接地端子ＶＳＳとの間に接
続されている。また、主アナログ回路１２０ａ、バウン
ダリ・スキャン・セル１０６ａ〜１０９ａ、デジタル変
換器１０５ａは、ＶＤＤ端子とＶＳＳ端子につながり電
源の供給を受けている。

【００３０】また、集積回路デバイス６０のシリアルテ
ストデータ入力端子ＴＤＩには、サージ保護ダイオード
１２３、１２４が構成され、サージ保護が施されてい
る。

【００３１】なお、デバイス端子１５７ａ、１５７ｂ及
び集積回路デバイス６０のシリアルテストデータ入力端
子ＴＤＩ以外のデバイス端子についても、２つのサージ
保護ダイオードを１組としてサージ保護が施されている
のが一般的であるが、図６ではその他のデバイス端子の
サージ保護ダイオードについての開示は省略する。

【００３２】集積回路デバイス４０と集積回路デバイス
６０との相違点は、集積回路デバイス４０の電源端子Ｖ
ＤＤからは５Ｖ電源が供給されているのに対し、集積回
路デバイス６０の電源端子ＶＤＤからは３Ｖ電源が供給
されている点である。

【００３３】次に、以上の様に構成された半導体集積回
路の動作について説明する。通常動作時は、図４を参照
しながら上記で説明した集積回路デバイス５０と同様
に、スイッチ１２１ａのみがオン状態であり、その他の
スイッチ１１０ａ〜１１３ａはオフ状態である。

【００３４】なお、集積回路デバイスのスイッチ状態に
ついては、集積回路デバイス４０についてのみ説明し、
集積回路デバイス６０については集積回路デバイス４０
のスイッチ状態と同様であるので説明を省略する。

【００３５】一方、２個の集積回路デバイス４０及び６
０の相互接続をテストする時は、ＩＥＥＥ１１４９．１
の標準バウンダリ・スキャン・テスト手法に従う。

【００３６】具体例を挙げて説明すると、まず、スイッ
チ制御用のシリアルテストデータを集積回路デバイス４
０のＴＤＩから入力し、バウンダリ・スキャン・セル１
０９ａ、１０８ａ、１０７ａ、１０６ａ、１０９ｂ、１
０８ｂ、１０７ｂ、１０６ｂのキャプチャフリップ・フ
ロップに順次与え、続いてキャプチャフリップ・フロッ
プに入力されたテストデータは対応するアップデートフ
リップ・フロップに送られ、必要なスイッチのみオンさ
せる（なお、ここでは、スイッチ１１０ａだけがオンす
るものとして、以下説明する。）。すると、集積回路デ
バイス４０の電源電位ＶＤＤの電圧がスイッチ１１０
ａ、デバイス端子１５７ａ、ディスクリート部品１８、
デバイス端子１５７ｂを介して集積回路デバイス６０へ
入力される。すると、デバイス端子１５７ｂの電圧がデ
ジタル変換器１０５ｂで、デバイス固定の基準電圧ＶＴ
と比較され変換後のデジタルデータが、バウンダリ・ス
キャン・セル１０６ｂのアップデートフリップ・フロッ
プに取り込まれる。そしてバウンダリ・スキャン・セル
のデータシフト動作により最終的に集積回路デバイス６
０のＴＤＯからテスト結果のデータとして出力される。
そして、デジタル自動検査装置（デジタルテスター）等
により、予め用意された期待値データとＴＤＯから出力
されるテストデータとを比較判定（ＧＯ／ＮＯＧＯ判
定）する事で、相互接続テストができる。

【００３７】

【発明が解決しようとする課題】ところが、図６を参照
しながら説明した従来の半導体集積回路では、集積回路
デバイス４０と集積回路デバイス６０とでは、電源電位
ＶＤＤの電位が５Ｖと３Ｖとで異なるため、以下のよう
な問題が発生する。例えば、スイッチ１１０ａだけをオ
ンさせ、相互テストをする場合、図６に点線で示すよう
に、スイッチ１１０ａを閉じデバイス端子１５７ａに集
積回路デバイス４０の電源ＶＤＤ（５Ｖ）を印加する
と、アナログディスクリート部品１８、デバイス端子１
５７ｂ、サージ保護ダイオード１１６ｂを介して集積回
路デバイス６０の電源ＶＤＤ（３Ｖ）に５Ｖの電圧が加
えられる。しかしながら、集積回路デバイス６０は３Ｖ
電源で動作しているため、集積回路デバイス４０から集
積回路デバイス６０に異常電流が流れることになる。

【００３８】また、バウンダリ・スキャンテスト信号を
集積回路デバイス４０のＴＤＯから集積回路デバイス６
０のＴＤＩに伝える場合にも次のような問題が発生す
る。集積回路デバイス４０のＴＤＯから出力されるデジ
タル信号の”Ｈ”レベルは、電源ＶＤＤ（５Ｖ）からの
供給に基づいているので、集積回路デバイス４０のＴＤ
Ｏから”Ｈ”レベルの信号が出力されると、先ほどと同
様に、集積回路デバイス６０のＴＤＩ端子、サージ保護
ダイオード１２３を介して集積回路デバイス６０の電源
ＶＤＤ（３Ｖ）に集積回路デバイス４０の電源ＶＤＤ
（５Ｖ）が加わり異常電流が流れることになる。

【００３９】また、別の例として図７に示すように、集
積回路デバイスを接続する配線上で電圧降下が発生する
構成をとっている場合も、誤動作を発生するという問題
があった。

【００４０】なお、図７に示した第二の例の従来の半導
体集積回路の構成は、ディスクリート部品２８がデバイ
ス端子１５７ａとデバイス端子１５７ｂの間に配置され
ており、かつ、一端が接地され、他端がディスクリート
部品２８とデバイス端子１５８を接続する配線に接続さ
れてるディスクリート部品２９を備えている。その他の
構成については図６に示した半導体集積回路と同様であ
る。図７に示す半導体集積回路ではデバイス端子１５７
ａからデバイス端子１５７ｂに信号が出力されると、デ
ィスクリート部品２８及び２９によって出力信号が分圧
されるので、デバイス端子１５７ａから出力された信号
がそのままデバイス端子１５７ｂに伝達されず、電圧降
下が発生する。

【００４１】図７に示す半導体集積回路の相互接続テス
ト時には、図６を参照しながら説明した半導体集積回路
と同様に、集積回路デバイス４０のスイッチ１１０ａを
閉じデバイス端子１５７ａに集積回路デバイス４０の電
源電圧ＶＤＤ（５Ｖ）が印加される。しかしながら、デ
バイス端子１５７ａとデバイス端子１５７ｂの間では電
圧降下が発生するので、実際の電位（５Ｖ）より低い電
位がデバイス端子１５７ｂに入力されることになる。デ
バイス端子１５７ｂを介して集積回路デバイス６０に供
給される電位は、デジタル変換器１０５ｂで基準電圧Ｖ
Ｔと比較され”Ｈ”または、”Ｌ”のデジタル値に変換
されるが、実際の値よりデバイス端子１０５ｂに入力さ
れる電圧の方が低くなるので、デバイス端子１５７ａか
ら”Ｈ”レベルに相当するアナログ信号が出力されてい
たとしても、デジタル変換器１０５ｂの結果が、”Ｌ”
レベルとなるという誤動作が発生した。

【００４２】本発明は、上記従来の問題点を解決するも
ので、バウンダリ・スキャンを利用し、アナログ回路を
含む集積回路デバイス及び、デバイス間のテストにおい
て、正確なテスト結果を得ることができる半導体集積回
路及び、そのテスト方法の提供を目的とする。

【００４３】

【課題を解決するための手段】この課題を解決するため
に本発明の半導体集積回路は、集積回路デバイス間の相
互接続テストを行うために、集積回路デバイスの電源電
圧より、低い電圧にできる高電圧印加手段や、集積回路
デバイスの接地電圧より高い電圧にできる、低電圧印加
手段を有している。また、集積回路デバイス間の相互接
続テストを行うために、端子電圧を基準電圧と比較判定
するデジタル変換器に供給する基準電圧を可変にできる
手段を有している。

【００４４】また、この課題を解決するために本発明の
半導体集積回路のテスト方法は、集積回路デバイス間の
相互接続テストを行う際に、集積回路デバイスの電源電
圧より、低い電圧にできる高電圧印加ステップや、集積
回路デバイスの接地電圧より高い電圧にできる、低電圧
印加ステップを有している。また、基準電圧を変化させ
テストを行うステップを有している。

【００４５】これらの本発明によれば、集積回路デバイ
ス間の相互接続テストを行う際に、それぞれの集積回路
デバイスの主電源電圧及び主接地電圧の異なる場合でも
電圧を印加される側の集積回路デバイスに異常電流が流
れることがなく、更に異常電流の長期化によるデバイス
破壊といった問題を発生することもない安全なテストの
実現が得られる。また、本発明によれば、集積回路デバ
イス間の相互接続テストを行う際に、電圧を印加される
デバイスが、デバイス端子間のアナログディスクリート
部品の構成による電圧変化に対応したデジタル変換器で
の電圧判定が可能となり、いろいろな構成に対してもテ
ストの適用範囲を広げることができる。

【００４６】

【発明の実施の形態】本発明の請求項１〜２に記載の発
明は、バウンダリ・スキャン・セル部と、アナログ回路
と、前記アナログ回路に第一の電源を供給する第一の端
子と、前記バウンダリ・スキャン・セル部に第二の電源
を供給する第二の端子とを備えたものである。

【００４７】これにより、主アナログ回路に供給する第
一の電源が異なる半導体集積回路において、バウンダリ
・スキャン・セル部に供給する第二の電源が少なくと
も、全ての半導体集積回路の第一の電源と同じ、また
は、それより低くすることができるという作用を有す
る。

【００４８】請求項３記載の発明は、同一基板上に構成
され、かつ、接地電位の異なる複数の半導体集積回路に
おいて、それぞれの半導体集積回路がバウンダリ・スキ
ャン・セル部と、アナログ回路と、前記アナログ回路に
第一の接地電位を供給する第一の端子と、前記バウンダ
リ・スキャン・セル部に第二の接地電位を供給する第二
の端子とを備えているものであり、主アナログ回路に供
給する第一の接地電位が異なる半導体集積回路におい
て、バウンダリ・スキャン・セル部に供給する第二の接
地電位が少なくとも、全ての半導体集積回路の第一の接
地電位と同じ、または、それより高くすることができる
という作用を有する。

【００４９】請求項４記載の発明は、バウンダリ・スキ
ャン・セル部と、アナログ回路と、前記アナログ回路に
第一の電源を供給する端子と、前記第一の電源から第二
の電源を発生する手段とを備えたものであり、請求項１
〜２と同様の作用を有する。

【００５０】請求項５〜６記載の発明は、バウンダリ・
スキャン・セル部を構成するデジタル変換器に供給され
る基準電圧が可変であることを特徴とするものであり、
相互接続テスト時に基準電圧をより適切な値に変化させ
ることができる。

【００５１】請求項７〜９記載の発明は、同一基板上に
構成され、それぞれがバウンダリ・スキャン・セル部、
アナログ回路、デバイス端子とを備えている複数の半導
体集積回路の相互接続テストにおいて、通常動作時に
は、第一の電源で前記アナログ回路を動作させ、相互接
続テスト時には、前記バウンダリ・スキャン・セル部を
第二の電源で動作させることを特徴とするものであり、
バウンダリ・スキャン・セル部に供給する第二の接地電
位が少なくとも、全ての半導体集積回路の第一の接地電
位と同じ、または、それより高い状態で、半導体集積回
路をテストできるという作用を有する。また、バウンダ
リ・スキャン・セル部に供給する第二の電源電位が少な
くとも、全ての半導体集積回路の第一の電源電位と同
じ、または、それより低い状態で、半導体集積回路をテ
ストできるという作用を有する。

【００５２】請求項１０記載の発明は、同一基板上に構
成され、それぞれがバウンダリ・スキャン・セル部、ア
ナログ回路、デバイス端子とを備えている複数の半導体
集積回路の相互接続テストにおいて、通常動作時には、
第一の電源で前記アナログ回路を動作させ、相互接続テ
スト時には、前記バウンダリ・スキャン・セル部を第二
の電源で動作させ、かつ、前記バウンダリ・スキャン・
セル部のデジタル変換器に前記半導体集積回路の外部の
アナログバスを介して基準電圧を与えることを特徴とす
るものであり、相互接続テスト時に基準電圧をより適切
な値に変化させた状態で、半導体集積回路をテストでき
るという作用を有する。

【００５３】請求項１１記載の発明は、同一基板上に構
成され、それぞれがバウンダリ・スキャン・セル部、ア
ナログ回路、デバイス端子とを備えている複数の半導体
集積回路の相互接続テストにおいて、相互接続テスト時
に、前記バウンダリ・スキャン・セル部のアナログ変換
器の基準電圧を前記半導体集積回路の入力端子へ入力さ
れる”Ｈ”レベルの電位の２分の１程度にすることを特
徴とするもので、請求項９と同様の作用を有する。

【００５４】以下、本発明の実施の形態について、図１
から図３を用いて説明する。（実施の形態１）本発明の第一の実施の形態について、
図１を参照しながら説明する。

【００５５】以下、図１に示す半導体集積回路の構成に
ついて説明する。なお、図１に示す半導体集積回路と、
上記で図６を参照しながら説明した従来の半導体集積回
路との構成で異なる点は、集積回路デバイス１及び３０
のそれぞれが、２つの電源端子ＶＤＤ１（以下、主電源
端子と表す）、ＶＤＤ２（以下、副電源端子と表す）及
び、２つの接地端子ＶＳＳ１（以下、第一の接地端子と
表す）、接地端子ＶＳＳ２（以下、第二の接地端子と表
す）を備えている点と、デジタル変換器１０５ａ及び１
０５ｂに与えられる基準電圧ＶＴが第１のアナログバス
１５５、第２のアナログバス１５６に接続されている点
である。図６に示した従来の半導体集積回路と同様の構
成については、同一の符号を付して説明を省略する。

【００５６】図１に示すように、集積回路デバイス１に
ついては、主アナログ回路１２０ａに主電源端子ＶＤＤ
１から５Ｖの駆動電圧が供給され、デジタル変換器１０
５ａ、バウンダリ・スキャン・セル１０６ａ〜１０９ａ
には副電源端子ＶＤＤ２から３Ｖの電源が供給されてい
る。また、デジタル変換器１０５ａにはスイッチ１４ａ
を介して基準電圧ＶＴが与えられ、スイッチ１５ａを介
して第１のアナログバス１５５がデジタル変換器１０５
ａに接続されている。

【００５７】集積回路デバイス３０については、主アナ
ログ回路１２０ｂに主電源端子ＶＤＤ１から３Ｖの駆動
電圧が供給され、デジタル変換器１０５ｂ、バウンダリ
・スキャン・セル１０６ｂ〜１０９ｂには副電源端子Ｖ
ＤＤ２から３Ｖの電圧が供給されている。また、デジタ
ル変換器１０５ｂにはスイッチ１４ｂを介して基準電圧
ＶＴが与えられ、スイッチ１５ｂを介して第１のアナロ
グバス１５５がデジタル変換器１０５ａに接続されてい
る。さらに、集積回路デバイス１のスキャン出力ＴＤＯ
と集積回路デバイス３０のスキャン入力ＴＤＩが接続さ
れている。

【００５８】以上のように構成される半導体集積回路の
動作について、以下説明する。デバイス相互接続テスト
をＩＥＥＥ１１４９．１の標準バウンダリ・スキャン・
テスト手法に従って行う場合、まず、スイッチ制御用の
シリアルテストデータを集積回路デバイス１のＴＤＩか
らバウンダリ・スキャン・セル１０６ａ〜１０９ａのキ
ャプチャフリップ・フロップに与え、さらに、集積回路
デバイス１のＴＤＯ、集積回路デバイス３０のＴＤＩを
介してバウンダリ・スキャン・セル１０６ｂ〜１０９ｂ
のキャプチャフリップ・フロップに与える。そして、各
キャプチャフリップ・フロップは対応するアップデート
フリップ・フロップにテストデータを送り、スイッチ１
１０ａ及びスイッチ１５ｂをオンさせる。

【００５９】第１のアナログバス１５５より、２つの集
積回路デバイスの主アナログ回路１２０ａまたは１２０
ｂに供給されているそれぞれの主電源電圧ＶＤＤ１のう
ち低い方の電源電圧（ここでは主アナログ回路１２０ｂ
に供給されている主電源電圧３Ｖ）の１／２程度の基準
電圧を供給する。すると、集積回路デバイス１には、主
電源端子ＶＤＤ１（５Ｖ）より低いハイレベル電圧（３
Ｖ）が、副電源端子ＶＤＤ２からスイッチ１１０ａを介
して、デバイス端子１５７ａに伝わり、アナログディス
クリート部品１８（抵抗体）を介して、集積回路デバイ
ス３０のデバイス端子１５７ｂに伝わる。この電圧が、
デジタル変換器１０５ｂで、第１のアナログバス１５５
からスイッチ１５ｂを介して供給され基準電圧と比較さ
れ、”Ｈ”レベルとして、デジタルデータとしてのバウ
ンダリ・スキャン・セル１０６ｂのキャプチャフリップ
・フロップに取り込まれる。取り込まれたデータは、集
積回路デバイス３０のＶＤＤ２の電源３Ｖ動作のバウン
ダリ・スキャン・セルのデータシフト動作により、集積
回路デバイス１のＴＤＯから集積回路デバイス３０のＴ
ＤＩに３Ｖ／０Ｖのデジタル信号で伝わり、最終的にテ
スト結果のデータとして集積回路デバイス３０のＴＤＯ
から出力される。ＴＤＯの出力データは、デジタル自動
検査装置（デジタルテスター）等により、予め用意され
た期待値データと比較判定（ＧＯ／ＮＯＧＯ判定）する
事で、相互接続テストされる。

【００６０】なお、上記実施の形態では、集積回路デバ
イス３０の主電源電圧ＶＤＤ１（３Ｖ）と、集積回路デ
バイス１の副電源端子ＶＤＤ２とを同じにしているが、
相互接続テストを行う集積回路デバイスの主電源と同じ
またはそれ以下であり、かつ、それぞれの集積回路デバ
イスのデジタル変換器に供給される基準電圧ＶＴより高
ければ、何ら問題はない。

【００６１】以上の説明からも明らかなように、本発明
の半導体集積回路では、主電源電圧（ＶＤＤ１）の異な
る集積回路デバイス１及び３０の間で、集積回路デバイ
スの相互接続テストを行っても、副電源端子ＶＤＤ２か
ら供給される電圧は、主電源電圧より低いので、主電源
が高い集積回路デバイスから主電源が低い集積回路デバ
イスに異常電流が流れるのを防ぐことができる。

【００６２】なお、上記実施の形態では、主電源電圧よ
り低い電圧をバウンダリ・スキャン・セル部に供給する
手段として、主電源とは別の端子を設けているが、必ず
しもそれに限らない。例えば、集積回路デバイス内部
に、主電源から副電源を発生させる手段を設ければよ
い。

【００６３】また、上記実施の形態では、電源電圧につ
いてのみ説明したが、２つの集積回路デバイス間で相互
接続テストを行う場合、接地電源ＶＳＳが異なっても、
電源電圧ＶＤＤが異なる場合と同様に、異常電流が発生
するものであり、図１に示すように、それぞれ集積回路
デバイスに接地電源端子ＶＳＳを２つ（ＶＳＳ１、ＶＳ
Ｓ２）備えることで、電源電圧の場合と同様の効果が得
られる。

【００６４】なお、接地電源ＶＳＳが異なる集積回路デ
バイス間での動作については、主電源電圧が異なる場合
と同様であるので、ここでは説明を省略する。

【００６５】また、デジタル変換器の基準電位ＶＴをア
ナログバスから供給し、基準電圧を可変にすることがで
きる構成をとることで、さらに、副電源ＶＤＤ２の電位
に汎用性を持たせることができる。

【００６６】例えば、図１を参照しながら説明すると、
集積回路デバイス１を通常動作させる時は、主電源ＶＤ
Ｄ１は５Ｖであるので、デジタル変換器１０５ａの基準
電圧ＶＨは約２．５Ｖに設定されている。

【００６７】しかしながら、相互接続テストを行う時
は、副電源ＶＤＤ２から集積回路デバイス１に、３Ｖの
電源が供給される。しかしながら、基準電圧（２．５
Ｖ）と電源（３Ｖ）の電位が非常に近いため、誤動作が
発生しやすくなる。そこで、相互接続テストを行う時
は、デジタル変換器１０５ａに供給する基準電圧をスイ
ッチ１４ａをオフし、スイッチ１５ａをオンし、第１の
アナログバスから１．５Ｖの電圧を供給することで、誤
動作の発生を減少させることができる。

【００６８】なお、必ずしもデジタル変換器の基準電位
を変更できる構成にする必要はない。

【００６９】（実施の形態２）次に、本発明の第二の実
施の形態について、図２を参照しながら説明する。

【００７０】以下、図２に示す半導体集積回路の構成に
ついて説明する。なお、図２に示す半導体集積回路にお
いて、上記で図１を参照しながら説明した第一の実施の
形態の半導体集積回路と異なる点は、ＶＤＤ２及びＶＤ
Ｄ１は全て５Ｖ電源である点と、集積回路デバイス１と
集積回路デバイス３０との間にディスクリート部品２
８、２９を介している点である。ディスクリート部品２
８、２９の構成は、図７に示した半導体集積回路と同様
である。図１及び図６に示した従来の半導体集積回路と
同様の構成については、同一の符号を付して説明を省略
する。動作についても第一の実施の形態の半導体集積回
路と同様であるので第一の実施の形態の動作と異なる点
についてのみ、以下で説明し、その他の動作については
説明を省略する。

【００７１】以下、図２に示す第二の実施の形態の半導
体集積回路の動作について説明する。

【００７２】なお、図２に示す半導体集積回路のアナロ
グディスクリート部品２８及び２９は、同じ大きさの抵
抗体で、デバイス端子１５７ａから５Ｖの電圧の信号が
出力されると、デバイス端子１５７ｂに入力される信号
の電圧は２．５Ｖ程度に降下するものとする。また、第
１のアナログバス１５５より、デジタル変換器１０５ｂ
に電源電圧ＶＤＤ２の電圧降下後の電圧（２．５Ｖ）の
１／２程度つまり、１．２５Ｖ程度の基準電圧を供給す
るものとする。

【００７３】第二の実施の形態半導体集積回路では、集
積回路デバイス１からデバイス端子１５７ｂに印加され
た電圧は、アナログディスクリート部品２８、２９を通
して、約２．５Ｖ程度に降下するが、集積回路デバイス
３０のデジタル変換器１０５ａには、第２のアナログバ
ス１５６からスイッチ１５ｂを介して１．２５Ｖ程度の
基準電圧が供給されているので、集積回路デバイス１及
び３０の間で、電圧降下が発生しても、正しいデジタル
信号に変換することができる。

【００７４】以上の説明からも明らかなように、本発明
の第二の実施の半導体集積回路では、複数の集積回路デ
バイス間で相互接続テストを行う時、集積回路デバイス
間で電圧降下が発生しても、つまり、集積回路デバイス
によって、信号振幅が異なる場合でも、第一または第二
のアナログバスを介して、外部からデジタル変換器の変
換用基準電圧を任意に変えることができるので、適切な
基準電圧を与えることができ、デジタル変換器から正し
い変換結果を得ることができる。

【００７５】なお、図１及び図２では、それぞれの集積
回路デバイスが１つのデバイス端子１５７ａまたは１５
７ｂを有する構成をとっているが、実際の集積回路デバ
イスでは図３に示すように、複数のデバイス端子を有す
るのが一般的である。

【００７６】次に、複数のデバイス端子を有する集積回
路デバイスに本願発明を採用した場合の実施の形態につ
いて、図３を参照しながら簡単に説明する。

【００７７】図３に示すように、主アナログ回路１２０
ａ、スイッチ１２１ａ、スイッチ２２〜２４で主アナロ
グ回路ブロック２が構成され、デジタル変換器１０５
ａ、バウンダリ・スキャン・セル１０６ａ〜１０９ａで
バウンダリ・スキャン・セル部３が構成され、サージ保
護ダイオード１１６ａ、１１７ａでサージ保護回路４が
構成され、スイッチ１１０ａ〜１１３ａでスイッチ部６
が構成されているものとする。

【００７８】集積回路デバイス１は、４つのデバイス端
子１５７ａ、７、８、９を有しており、デバイス端子１
５７ａと主アナログ回路ブロック２との間に、サージ保
護回路４、スイッチ部６、バウンダリ・スキャン・セル
３を介している。その他のデバイス端子７、８、９につ
いても同様に、デバイス端子７、８、９と主アナログ回
路ブロック２との間に、サージ保護回路４１、４２、４
３、スイッチ部６１、６２、６３、バウンダリ・スキャ
ン・セル３１、３２、３３を介している。２５はＩＥＥ
Ｅ１１４９．１のバウンダリ・スキャン制御用のテスト
アクセスポート（ＴＡＰ）コントローラである。そし
て、バウンダリ・スキャンテストが行われる時、ＴＡＰ
コントローラには、集積回路デバイス１の外部からテス
ト用クロックＴＣＫ、テストモード切替信号ＴＭＳが入
力される。そして、ＴＤＩ、バウンダリ・スキャン・セ
ル３３、３２、３、３１を介してＴＤＯは１本の線で接
続されている。そして、デバイス端子１５７ａは隣接す
る集積回路デバイス３０のデバイス端子１５７ｂに、デ
バイス端子７はデバイス端子１１に接続されている。

【００７９】集積回路デバイス３０の構成については、
集積回路デバイス１と同様であるので説明を省略する。

【００８０】なお、図３の集積回路デバイス１では、４
つのデバイス端子しか開示していないが、実際はもっと
多くのデバイス端子を有している。

【００８１】例えば、デバイス端子１５７ａとデバイス
端子７との間には、多数のデバイス端子があり、それぞ
れのデバイス端子は、サージ保護回路、スイッチ部、バ
ウンダリ・スキャン・セル部を介して、主アナログ回路
ブロックに接続されている。

【００８２】なお、上記実施の形態では、サージ保護素
子として、最も一般的な例としてサージ保護ダイオード
を用いているが、それに限定されるものではない。

【００８３】また、上記実施の形態では、集積回路デバ
イスの主アナログ回路の駆動電圧の異なる集積回路デバ
イスが接続される場合、集積回路デバイスの電源電圧よ
り低い電圧をバウンダリ・スキャンチェーンの信号端子
ＴＤＩ、ＴＤＯに供給する手段として、集積回路デバイ
スの主電源電圧より、低い別の電源電圧を集積回路デバ
イスの全てのバウンダリ・スキャン・セルに供給する構
成をとったが、全てのバウンダリ・スキャン・セルに供
給するのではなく集積回路デバイスのＴＤＯ、ＴＤＩの
み別電源にしてもよい。

【００８４】また、集積回路デバイス内部で、ＴＤＯ端
子に供給する最終出力に電圧振幅の狭いバッファ等を使
ってもよく、ＴＤＩ端子につながる最初の論理素子とし
て、入力電圧レベルの低いゲート等を用いても良い。

【００８５】また、上記実施の形態では、集積回路デバ
イスの相互接続テストを説明する際に主に、集積回路デ
バイスの電源電圧より低い電圧をデバイス端子に供給す
る場合について説明したが、接地電圧または、マイナス
の電源電圧より、高い電圧をデバイスに供給する場合も
同様の効果が得られる。

【００８６】

【発明の効果】以上のように本発明によれば、電源電圧
や接地電圧が異なるアナログ回路を含む集積回路デバイ
スの相互接続テストにおいて、集積回路デバイスに異常
電流が流れることによる、悪影響を防止することがで
き、正確に集積回路デバイス間の相互接続テストを行う
ことができる。アナログ回路を含む集積回路デバイス等
の電子素子を基板実装するシステムを統一されたテスト
方法で、容易にテストでき、適用範囲が大幅に拡大でき
る。また、アナログ回路を含む集積回路デバイス間のア
ナログディスクリート部品の構成やデバイスの電源電圧
の違い等による、電圧判定レベルをアナログバスを利用
して、任意に可変することで、テストの正確さや安定性
が向上できる。さらに、集積回路デバイス外部から基準
電圧を供給するのにアナログバスを共用するので、新た
な端子をデバイスに追加しなくてすむといった有利な効
果が得られる。また、アナログバスを利用して、外部か
らデジタル変換器の変換用基準電圧を任意に変えること
ができ、被テストデバイス端子の信号電圧の変化に対し
ても正しくデジタル変換でき、各種のアナログ端子に対
するバウンダリ・スキャンテストの適応範囲が広がる。

【００８７】つまり、プリント基板に実装された集積回
路デバイスの適用範囲を広げ、各種のアナログ端子に対
するバウンダリ・スキャンテストの適応範囲が大幅に広
がる効果が得られる。

【図面の簡単な説明】

【図１】本発明の第一の一実施の形態における半導体集
積回路の構造を示す図

【図２】本発明の第二の一実施の形態における半導体集
積回路の構成を示す図

【図３】本発明の半導体集積回路の構成を示す図

【図４】従来の半導体集積回路の構成を示す図

【図５】従来の半導体集積回路のバウンダリ・スキャン
・セル部の構成を示す図

【図６】従来の半導体集積回路の第一の例の構成を示す
図

【図７】従来の半導体集積回路の第二の例の構成を示す
図

【符号の説明】

１集積回路デバイス２主アナログ回路ブロック３バウンダリ・スキャン・セル部４サージ保護回路６スイッチ部７、８、９、１１、１２、１３デバイス端子１４、１５スイッチ１８ディスクリート部品２２、２３、２４スイッチ２５ＴＡＰコントローラ２６主アナログ回路ブロック２７ＴＡＰコントローラ２８、２９ディスクリート部品３０集積回路デバイス３１、３２、３３、３４、３５、３６、３７バウンダ
リ・スキャン・セル部４０、５０、６０集積回路デバイス４１、４２、４３、４４、４５、４６、４７サージ保
護回路５５、５６、５９、１５７デバイス端子６１、６２、６３、６４、６５、６６、６７スイッチ
部８２、１１０、１１１、１１２、１１３スイッチ１００、１０１バウンダリ・スキャン・セル部１０５デジタル変換器１０６、１０７、１０８、１０９バウンダリ・スキャ
ン・セル１１６、１１７、１２３、１２４サージ保護ダイオー
ド１２０主アナログ回路１２１スイッチ１５０、１５１、１５２、１５３スイッチ１５５第１のアナログバス１５６第２のアナログバス１５７デバイス端子

Claims

【特許請求の範囲】

【請求項１】バウンダリ・スキャン・セル部と、アナロ
グ回路と、前記アナログ回路に第一の電源を供給する第
一の端子と、前記バウンダリ・スキャン・セル部に第二
の電源を供給する第二の端子とを備えた半導体集積回
路。
【請求項２】同一基板上に構成され、かつ、主電源の異
なる複数の半導体集積回路において、それぞれの半導体
集積回路がバウンダリ・スキャン・セル部と、アナログ
回路と、前記アナログ回路に第一の電源を供給する第一
の端子と、前記バウンダリ・スキャン・セル部に第二の
電源を供給する第二の端子とを備え、前記第二の電源が
少なくとも、全ての半導体集積回路の第一の電源と同
じ、または、それより低いことを特徴とする半導体集積
回路。
【請求項３】同一基板上に構成され、かつ、接地電位の
異なる複数の半導体集積回路において、それぞれの半導
体集積回路がバウンダリ・スキャン・セル部と、アナロ
グ回路と、前記アナログ回路に第一の接地電位を供給す
る第一の端子と、前記バウンダリ・スキャン・セル部に
第二の接地電位を供給する第二の端子とを備え、前記第
二の接地電位が少なくとも、全ての半導体集積回路の第
一の接地電位と同じ、または、それより高いことを特徴
とする半導体集積回路。
【請求項４】バウンダリ・スキャン・セル部と、アナロ
グ回路と、前記アナログ回路に第一の電源を供給する端
子と、前記第一の電源から第二の電源を発生する手段と
を備え、前記第二の電源を前記バウンダリ・スキャン・
セル部に供給することを特徴とする半導体集積回路。
【請求項５】バウンダリ・スキャン・セル部を構成する
デジタル変換器に供給される基準電圧が可変であること
を特徴とする請求項２または、請求項３記載の半導体集
積回路。
【請求項６】バウンダリ・スキャン・セル部を構成する
デジタル変換器の基準電圧を供給する端子と、半導体集
積回路の外部のアナログバスとがスイッチ手段を介して
接続されていることを特徴とする請求項５記載の半導体
集積回路。
【請求項７】同一基板上に構成され、それぞれがバウン
ダリ・スキャン・セル部、アナログ回路、デバイス端子
とを備えている複数の半導体集積回路の相互接続テスト
において、通常動作時には、第一の電源で前記アナログ
回路を動作させ、相互接続テスト時には、前記バウンダ
リ・スキャン・セル部を第二の電源で動作させることを
特徴とする半導体集積回路のテスト方法。
【請求項８】第二の電源が少なくとも、第一の電源と同
じ、または、それより低いことを特徴とする請求項７記
載の半導体集積回路のテスト方法。
【請求項９】第二の電源が少なくとも、第一の電源と同
じ、または、それより高いことを特徴とする請求項７記
載の半導体集積回路のテスト方法。
【請求項１０】同一基板上に構成され、それぞれがバウ
ンダリ・スキャン・セル部、アナログ回路、デバイス端
子とを備えている複数の半導体集積回路の相互接続テス
トにおいて、通常動作時には、第一の電源で前記アナロ
グ回路を動作させ、相互接続テスト時には、前記バウン
ダリ・スキャン・セル部を第二の電源で動作させ、か
つ、前記バウンダリ・スキャン・セル部のデジタル変換
器に前記半導体集積回路の外部のアナログバスを介して
基準電圧を与えることを特徴とする半導体集積回路のテ
スト方法。
【請求項１１】同一基板上に構成され、それぞれがバウ
ンダリ・スキャン・セル部、アナログ回路、デバイス端
子とを備えている複数の半導体集積回路の相互接続テス
トにおいて、相互接続テスト時に、前記バウンダリ・ス
キャン・セル部のアナログ変換器の基準電圧を前記半導
体集積回路の入力端子へ入力される”Ｈ”レベルの電位
の２分の１程度にすることを特徴とする半導体集積回路
のテスト方法。