JP3610262B2 - 多層回路基板及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は格子状配列等の所定の配列で接続端子が配置された半導体素子あるいは電子部品を搭載する多層回路基板及びこの多層回路基板に半導体素子を搭載した半導体装置に関する。
【０００２】
【従来の技術】
図８はフリップチップ接続により半導体素子４を回路基板５に搭載した半導体装置の例を示す。半導体素子４は電極端子形成面の周縁部に電極端子６が配置され、電極端子６は回路基板５に設けた配線パターン７の一端で電気的に接続する。図９は回路基板５に設けた配線パターン７とパッド８の平面配置を示す。パッド８は電極端子６と同一の平面配置に形成され、パッド８に接続する配線パターン７のうち最外周のパッド８に接続するものはそのまま外側に引き出され、内側のパッド８に接続するものは隣接するパッド８の間を通って外側に引き出されている。
【０００３】
図１０は電極端子形成面に多数列に電極端子が配置されている場合で、複数の配線層を積層した例である。電極端子６が多数列に配置されている場合には配線パターン７を引き出す際に配線パターン７が相互に干渉するから１層ですべての配線パターン７を引き出すことができない。図示した例は、引き出し用の配線パターン７を形成した回路基板５ａ、５ｂ、５ｃ、５ｄを積層してすべての電極端子６と外部接続端子９とを電気的に接続したものである。７ａが内層の配線パターン、７ｂが層間で電気的に接続するためのビアである。
【０００４】
半導体素子４の電極端子形成面での電極端子６の配列方法としては格子状配列、スタッガー配列等がある。半導体素子を搭載する回路基板では、半導体素子４の電極端子形成面における電極端子６の配列に一致させてパッド８を配置するが、通常は、パッド８から配線パターン７を引き出すことを考慮してパッド８の配置間隔を設定している。
【０００５】
【発明が解決しようとする課題】
最近は半導体素子の高機能化にともない、半導体素子の入出力数がますます増大している。このため、きわめて高密度にパッド８を配置する必要が生じてきた。図１１は、回路基板に形成するパッドの配置例を示す。図１１（ａ）はパッド８を格子状配列とした例、（ｂ）はスタッガー配列とした例である。図でｓは隣接するパッド８の間隔を示す。従来の回路基板ではパッド８から配線パターンを引き出すため間隔ｓは配線パターンを少なくとも１本通すことができる程度に設定されている。しかしながら、半導体素子の入出力数の増大に対応するため、より多くのパッド８を配置することを優先する場合には、間隔ｓをできるだけ小さくすることが好ましい。ただし、パッド８の配置間隔を狭くするとしても、パッド８を形成する製造工程上あるいは製造公差として可能な最小間隔があるから、実際には製造上で可能な最小間隔ｓとしてパッド８を形成することになる。
【０００６】
このようにパッド８の配置間隔を製造工程上で可能な最小間隔とした場合は、隣接するパッド８の間に配線パターンを通すことはできなくなる。この場合、従来の配線パターンの引き出し方法によれば、パッドが配置されている領域の外周列のパッドから１列ずつ配線パターンを引き出すことになる。しかしながら、パッド配置領域の外周列から１列ずつ配線パターンを引き出す方法は、すべてのパッドから配線パターンを引き出すのに要する配線層の層数がパッドの配置列数に等しくなるということであり、配線層数をできるだけ少なくするという点から見ると効率的とはいえない。
【０００７】
多層回路基板の製造工程においては、配線層を多層に形成することは製品の歩留まり、信頼性、製造コストの点で問題である。配線層を多層に形成する方法としては、ビルドアップ法等があるが、多層になればなるほど技術的な困難さが増大するからである。各配線層を形成する場合でも高密度配線が必要である上に、層間の電気的接続の信頼性の問題が加わり、さらにすべての配線層で不良がないことが要求されるからである。
【０００８】
本発明はこれらの問題点を解消すべくなされたものであり、その目的とするところは、電極端子形成面に格子状配列あるいはスタッガー配列等で電極端子を形成した半導体素子あるいは格子状配列あるいはスタッガー配列等で接続端子を配列した電子部品を搭載する多層回路基板について、電極端子を適当に配列することによって回路基板の積層数を減らすことができ、これによって多層回路基板の製造を容易にし、信頼性の高い製品として提供可能とすること、また、これら多層回路基板を使用した半導体装置を提供するにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、半導体素子あるいは電子部品の実装面に格子状配列、スタッガー配列または最密充填配列で配置されている接続端子と同一の平面配置に配列されたパッドと、該パッドに一端が接続され、他端がパッド配置領域から外側に引き出された配線パターンとが形成された多層回路基板であって、前記半導体素子あるいは電子部品を搭載する搭載面のパッド配置領域の外周縁部にパッド非配置部を周期的に設け、前記配線パターンが、隣接するパッドの間を通ることなく、パッド非配置部の縁に沿って配置されたパッドから引き出されていることを特徴とする。
また、パッド非配置部は、パッド配置領域の最外列の非配置パッド列を底部とする三角形状に設けられていることを特徴とする。
また、パッド非配置部は、パッド配置領域の最外列に配置されるパッドで非配置となるパッドの数をｂ、パッドの径寸法をｄ、配線パターンの幅をｗ、隣接するパッド及び配線パターンの間隔をｓとし、ｒ＝ｂ（ｄ＋ｓ）/（ｗ＋ｓ）としたとき、パッド非配置部の内縁に沿ってｒ個のパッドが配置され、該パッドからそれぞれ配線パターンが引き出されていることを特徴とする。
また、半導体装置として、前記多層回路基板に、半導体素子あるいは電子部品の接続端子を、多層回路基板のパッドに電気的に接続して搭載して成ることを特徴とする。
【００１０】
【発明の概要】
本発明に係る多層回路基板は、回路基板に形成するパッドをできるだけ高密度配置とするために製造工程上許される最小の間隔にパッドを配置している。この配置の場合には、パッド間には１本も配線パターンを通すことができないから、本発明ではパッド配置領域の外周縁部に周期的配置でにパッド非配置部を形成し、パッドからの配線パターンの引き出しを可能にしている。
【００１１】
図１は、本発明に係る多層回路基板でのパッド８の配置と配線パターン７の配置についての考え方を示す説明図である。本願発明では、パッド配置領域の外周縁にパッド非配置部を形成しているが、このパッド非配置部はその非配置部の縁部に沿って配置されたすべてのパッド８から配線パターン７を引き出し可能とするためのものである。このように、パッド非配置部の内縁に沿って配置されたすべてのパッド８から配線パターン７を引き出すことができるようにするには、配線パターン７の線幅及び配線パターン７の配置間隔等による一定の条件が必要である。
【００１２】
図１でパッド配置領域のうち、最外列に配置されるパッドで非配置（空位）となっているパッド１０の数をｂ、パッドの径寸法をｄ、配線幅をｗ、パッドの間隔及び配線パターンの間隔をｓとすると、パッドを非配置としたｂ個の非配置部分（三角形の底辺部分）から引き出すことができる配線数ｒは次式によって与えられる。
ｒ＝ｂ（ｄ＋ｓ）／（ｗ＋ｓ）
この式は、配線パターンの線幅と線間隔を考慮して得られる。なお、パッド間及び配線パターン間の間隔ｓは、製造工程上で可能な最小間隔であり、これ以上接近させてパッド及び配線パターンを形成できない間隔である。
【００１３】
上記の条件は、ｂ個配置されているパッド非配置部から引き出すことができる配線パターンの本数がｒ本であるということであり、このことは、パッド非配置部を設定する場合には、パッド非配置部に面して引き出し可能にｒ個のパッドが配置されるようにすればよいことを意味している。
もちろん、パッドの非配置部の個数ｂよりもｒの本数の方が大きい場合でなければパッドの非配置部を形成する意味がない。
そして、このような条件でパッド非配置部を配置すればパッド間隔を最小間隔に設定した場合で、きわめて効率的な配線パターンの引き出しが可能になる。図示例はパッド非配置部が三角形状の空白部に形成したものであるが、パッド非配置部の形状は三角形状に限るものではなく、種々の形状が選択できる。また、電極端子の配列も格子状配列、スタッガー配列、最密充填配列等の種々の配列の場合に適用することができる。
【００１４】
また、本発明に係る多層回路基板は半導体素子を搭載する場合に限らず、種々の電子部品を搭載する場合も同様に適用することができる。すなわち、表面実装型の半導体装置等においても格子状配列あるいはスタッガー配列で多数個の接続端子を配列した製品がある。本発明に係る多層回路基板はこのような電子部品を搭載する場合にも同様に適用することができる。なお、本明細書では半導体素子の電極端子と電子部品の接続端子をともに含む意味で接続端子という場合がある。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施形態につき、添付図面に基づいて詳細に説明する。
図２は本発明に係る多層回路基板でのパッド８の配置例を示す。本実施形態の多層回路基板はパッド８を最密充填配列とした場合で、パッド８の配置領域のうち、外周縁側のパッド配置部分についてはパッド８を配置しないパッド非配置部（パッドの空位部分）を周期的に配置したことを特徴とする。図２のＡ部分がパッドの非配置部である。
【００１６】
この周期的に配置されるパッド非配置部は、パッド８の配置領域での最外周列の非配置パッド列を底部とする三角形状の空きスペースが形成されるようにする。すなわち、本実施形態の多層回路基板は、多層回路基板の表面のパッド配置を周期的に三角形状のパッドの非配置部を形成する配置とすることを特徴とする。なお、このようにパッド８の配置領域に周期的にパッドの非配置部を形成するということは、多層回路基板に搭載する半導体素子の電極端子形成面における電極端子の配列を、これらのパッドの配置と同様に周期的に電極端子を配置しない電極端子の非配置部を形成するということである。
【００１７】
図２に示す実施形態では、三角形状に形成したパッド非配置部の底部での空位の数は４個である。このパッド非配置部での空位の数はパッドの列数に応じて適宜選択可能である。図３に示す例は、パッド８の他の配置例を示すもので、パッド非配置部の底部の空位の数を２個とした例である。
【００１８】
上述したように、多層回路基板におけるパッド配置としてパッド配置領域の外周縁に周期的にパッド非配置部を設けたパッド配置は、パッド８から配線パターン７を効率的に引き出す方法として有効である。
図４〜５は多層回路基板の各層でのパッド８の配列と、パッド８から配線パターン７を引き出した状態を示す。
図４は多層回路基板での第１層目、すなわち半導体素子を搭載した層でのパッド８の配置と配線パターン７の配置を示す。パッド配置領域の外周側に三角形状のパッド非配置部を設けたことによって、パッド非配置部の外縁に沿って配置されたすべてのパッド８ａから配線パターン７を引き出すことができる。これは、パッド非配置部の外縁に沿って配置されているパッド８ａの外側が空きスペースとなっていて配線パターン７の引き出しスペースとしてすべて利用できるからである。
【００１９】
図５は第２層目のパッド８の配置と配線パターン７の配置を示す。第１層目で最外周のパッド８ａから配線パターン７を引き出しているから、第２層目ではその次の列のパッド８ｂから配線パターン７を引き出す。パッド非配置部を三角形状としたことにより、第２層目でもパッド配置領域の外周側に三角形状のパッド非配置部が形成され最外周列のすべてのパッド８ｂから配線パターン７を引き出すことができる。
【００２０】
図６は第３層目のパッド８の配置と配線パターン７の配置を示す。この第３層目でも第１層目でパッド非配置部を三角形状としたことによる形態が残留し、引き出し可能なパッド８ｃが屈曲する配置となる。そして、これらのすべてのパッド８ｃから配線パターン７が引き出される。
図６で８ｄはパッド８ｃから配線パターン７を引き出した後に残るパッドである。このパッド８ｄは次層で配線パターン７を引き出すことになる。図示例ではパッド８ｄのさらに内側に配置するパッドについては表示していないが、内側に配置するパッドの列数がそれほど多くなければ、内側のパッドは通常の最密充填配列とし、外側の１列ずつ配線パターン７を引き出すようにすればよい。
【００２１】
図７は内側のパッド８についても外周側での配線パターン７の引き出し方法と同様に三角形状のパッド非配置部を設けて引き出すようにした例である。この場合は、４層目のパッド８ｄについても三角形状のパッド非配置部の縁に沿って配置されたパッド８ｄから配線パターン７を引き出すようにする。５層目以降についての配線パターン７の引き出し方法は上述した方法と同様である。
【００２２】
本実施形態の多層回路基板はパッド配置領域の外周縁部に周期的にパッドを配置しない三角形状のパッド非配置部を設けたことにより、単に最密充填配列でパッド８を配置し、各配線層では外周列から１列ずつ配線を引き出していく方法にくらべて効率的な配線パターンの引き出しが可能になる。
なお、本実施形態ではパッド配置が最密充填配列の場合であるが、パッド配列が格子状配列、スタッガー配列の場合も同様に適用することができる。
【００２３】
上記多層回路基板を用いた形成する半導体装置は、多層回路基板の表面に形成したパッド８と電極端子６あるいは接続端子を位置合わせして半導体素子４あるいは電子部品を接合し、パッド８と内装の配線パターン７ａとをビア７ｂにより電気的に接続し、配線パターン７、７ａと実装基板への実装面側に形成したランドとビア７ｂにより電気的に接続して形成する。多層回路基板はビルドアップ法等により所定の配線パターン７、パッド８、ビア７ｂを形成しながら層間で電気的に接続して多層に形成することができる。
【００２４】
【発明の効果】
本発明に係る多層回路基板は、上述したように、回路基板に形成するパッドの配置間隔を製造上可能な最小間隔とした場合でも、効率的に配線パターンを引き出すことが可能となり、これによって回路基板の層数を減らすことができて多層回路基板を容易に製造することができ、信頼性の高い多層回路基板として提供することが可能となる。また、本発明に係る多層回路基板に半導体素子あるいは電子部品を搭載した半導体装置はコンパクトで信頼性の高い製品として提供される等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る多層回路基板での配線パターンの引き出し方法の説明図である。
【図２】本発明に係る多層回路基板でのパッドの配置例を示す説明図である。
【図３】本発明に係る多層回路基板でのパッドの配置例を示す説明図である。
【図４】多層回路基板での１層目における配線パターンの引き出し例を示す説明図である。
【図５】多層回路基板での２層目における配線パターンの引き出し例を示す説明図である。
【図６】多層回路基板での３層目における配線パターンの引き出し例を示す説明図である。
【図７】多層回路基板でのパッドの配置例を示す説明図である。
【図８】フリップチップ接続による半導体装置の構成を示す説明図である。
【図９】パッドからの配線の引き出し方法の従来例を示す説明図である。
【図１０】多層回路基板に半導体素子を搭載した半導体装置の従来の構成を示す断面図である。
【図１１】パッドの配置形式を示す説明図である。
【符号の説明】
４ 半導体素子
５ ａ回路基板
５ 回路基板
６ 電極端子
７、７ａ 配線パターン
７ｂ ビア
８、８ａ、８ｂ、８ｃ、８ｄ パッド
９ 外部接続端子
１０ パッド
【発明の属する技術分野】
本発明は格子状配列等の所定の配列で接続端子が配置された半導体素子あるいは電子部品を搭載する多層回路基板及びこの多層回路基板に半導体素子を搭載した半導体装置に関する。
【０００２】
【従来の技術】
図８はフリップチップ接続により半導体素子４を回路基板５に搭載した半導体装置の例を示す。半導体素子４は電極端子形成面の周縁部に電極端子６が配置され、電極端子６は回路基板５に設けた配線パターン７の一端で電気的に接続する。図９は回路基板５に設けた配線パターン７とパッド８の平面配置を示す。パッド８は電極端子６と同一の平面配置に形成され、パッド８に接続する配線パターン７のうち最外周のパッド８に接続するものはそのまま外側に引き出され、内側のパッド８に接続するものは隣接するパッド８の間を通って外側に引き出されている。
【０００３】
図１０は電極端子形成面に多数列に電極端子が配置されている場合で、複数の配線層を積層した例である。電極端子６が多数列に配置されている場合には配線パターン７を引き出す際に配線パターン７が相互に干渉するから１層ですべての配線パターン７を引き出すことができない。図示した例は、引き出し用の配線パターン７を形成した回路基板５ａ、５ｂ、５ｃ、５ｄを積層してすべての電極端子６と外部接続端子９とを電気的に接続したものである。７ａが内層の配線パターン、７ｂが層間で電気的に接続するためのビアである。
【０００４】
半導体素子４の電極端子形成面での電極端子６の配列方法としては格子状配列、スタッガー配列等がある。半導体素子を搭載する回路基板では、半導体素子４の電極端子形成面における電極端子６の配列に一致させてパッド８を配置するが、通常は、パッド８から配線パターン７を引き出すことを考慮してパッド８の配置間隔を設定している。
【０００５】
【発明が解決しようとする課題】
最近は半導体素子の高機能化にともない、半導体素子の入出力数がますます増大している。このため、きわめて高密度にパッド８を配置する必要が生じてきた。図１１は、回路基板に形成するパッドの配置例を示す。図１１（ａ）はパッド８を格子状配列とした例、（ｂ）はスタッガー配列とした例である。図でｓは隣接するパッド８の間隔を示す。従来の回路基板ではパッド８から配線パターンを引き出すため間隔ｓは配線パターンを少なくとも１本通すことができる程度に設定されている。しかしながら、半導体素子の入出力数の増大に対応するため、より多くのパッド８を配置することを優先する場合には、間隔ｓをできるだけ小さくすることが好ましい。ただし、パッド８の配置間隔を狭くするとしても、パッド８を形成する製造工程上あるいは製造公差として可能な最小間隔があるから、実際には製造上で可能な最小間隔ｓとしてパッド８を形成することになる。
【０００６】
このようにパッド８の配置間隔を製造工程上で可能な最小間隔とした場合は、隣接するパッド８の間に配線パターンを通すことはできなくなる。この場合、従来の配線パターンの引き出し方法によれば、パッドが配置されている領域の外周列のパッドから１列ずつ配線パターンを引き出すことになる。しかしながら、パッド配置領域の外周列から１列ずつ配線パターンを引き出す方法は、すべてのパッドから配線パターンを引き出すのに要する配線層の層数がパッドの配置列数に等しくなるということであり、配線層数をできるだけ少なくするという点から見ると効率的とはいえない。
【０００７】
多層回路基板の製造工程においては、配線層を多層に形成することは製品の歩留まり、信頼性、製造コストの点で問題である。配線層を多層に形成する方法としては、ビルドアップ法等があるが、多層になればなるほど技術的な困難さが増大するからである。各配線層を形成する場合でも高密度配線が必要である上に、層間の電気的接続の信頼性の問題が加わり、さらにすべての配線層で不良がないことが要求されるからである。
【０００８】
本発明はこれらの問題点を解消すべくなされたものであり、その目的とするところは、電極端子形成面に格子状配列あるいはスタッガー配列等で電極端子を形成した半導体素子あるいは格子状配列あるいはスタッガー配列等で接続端子を配列した電子部品を搭載する多層回路基板について、電極端子を適当に配列することによって回路基板の積層数を減らすことができ、これによって多層回路基板の製造を容易にし、信頼性の高い製品として提供可能とすること、また、これら多層回路基板を使用した半導体装置を提供するにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、半導体素子あるいは電子部品の実装面に格子状配列、スタッガー配列または最密充填配列で配置されている接続端子と同一の平面配置に配列されたパッドと、該パッドに一端が接続され、他端がパッド配置領域から外側に引き出された配線パターンとが形成された多層回路基板であって、前記半導体素子あるいは電子部品を搭載する搭載面のパッド配置領域の外周縁部にパッド非配置部を周期的に設け、前記配線パターンが、隣接するパッドの間を通ることなく、パッド非配置部の縁に沿って配置されたパッドから引き出されていることを特徴とする。
また、パッド非配置部は、パッド配置領域の最外列の非配置パッド列を底部とする三角形状に設けられていることを特徴とする。
また、パッド非配置部は、パッド配置領域の最外列に配置されるパッドで非配置となるパッドの数をｂ、パッドの径寸法をｄ、配線パターンの幅をｗ、隣接するパッド及び配線パターンの間隔をｓとし、ｒ＝ｂ（ｄ＋ｓ）/（ｗ＋ｓ）としたとき、パッド非配置部の内縁に沿ってｒ個のパッドが配置され、該パッドからそれぞれ配線パターンが引き出されていることを特徴とする。
また、半導体装置として、前記多層回路基板に、半導体素子あるいは電子部品の接続端子を、多層回路基板のパッドに電気的に接続して搭載して成ることを特徴とする。
【００１０】
【発明の概要】
本発明に係る多層回路基板は、回路基板に形成するパッドをできるだけ高密度配置とするために製造工程上許される最小の間隔にパッドを配置している。この配置の場合には、パッド間には１本も配線パターンを通すことができないから、本発明ではパッド配置領域の外周縁部に周期的配置でにパッド非配置部を形成し、パッドからの配線パターンの引き出しを可能にしている。
【００１１】
図１は、本発明に係る多層回路基板でのパッド８の配置と配線パターン７の配置についての考え方を示す説明図である。本願発明では、パッド配置領域の外周縁にパッド非配置部を形成しているが、このパッド非配置部はその非配置部の縁部に沿って配置されたすべてのパッド８から配線パターン７を引き出し可能とするためのものである。このように、パッド非配置部の内縁に沿って配置されたすべてのパッド８から配線パターン７を引き出すことができるようにするには、配線パターン７の線幅及び配線パターン７の配置間隔等による一定の条件が必要である。
【００１２】
図１でパッド配置領域のうち、最外列に配置されるパッドで非配置（空位）となっているパッド１０の数をｂ、パッドの径寸法をｄ、配線幅をｗ、パッドの間隔及び配線パターンの間隔をｓとすると、パッドを非配置としたｂ個の非配置部分（三角形の底辺部分）から引き出すことができる配線数ｒは次式によって与えられる。
ｒ＝ｂ（ｄ＋ｓ）／（ｗ＋ｓ）
この式は、配線パターンの線幅と線間隔を考慮して得られる。なお、パッド間及び配線パターン間の間隔ｓは、製造工程上で可能な最小間隔であり、これ以上接近させてパッド及び配線パターンを形成できない間隔である。
【００１３】
上記の条件は、ｂ個配置されているパッド非配置部から引き出すことができる配線パターンの本数がｒ本であるということであり、このことは、パッド非配置部を設定する場合には、パッド非配置部に面して引き出し可能にｒ個のパッドが配置されるようにすればよいことを意味している。
もちろん、パッドの非配置部の個数ｂよりもｒの本数の方が大きい場合でなければパッドの非配置部を形成する意味がない。
そして、このような条件でパッド非配置部を配置すればパッド間隔を最小間隔に設定した場合で、きわめて効率的な配線パターンの引き出しが可能になる。図示例はパッド非配置部が三角形状の空白部に形成したものであるが、パッド非配置部の形状は三角形状に限るものではなく、種々の形状が選択できる。また、電極端子の配列も格子状配列、スタッガー配列、最密充填配列等の種々の配列の場合に適用することができる。
【００１４】
また、本発明に係る多層回路基板は半導体素子を搭載する場合に限らず、種々の電子部品を搭載する場合も同様に適用することができる。すなわち、表面実装型の半導体装置等においても格子状配列あるいはスタッガー配列で多数個の接続端子を配列した製品がある。本発明に係る多層回路基板はこのような電子部品を搭載する場合にも同様に適用することができる。なお、本明細書では半導体素子の電極端子と電子部品の接続端子をともに含む意味で接続端子という場合がある。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施形態につき、添付図面に基づいて詳細に説明する。
図２は本発明に係る多層回路基板でのパッド８の配置例を示す。本実施形態の多層回路基板はパッド８を最密充填配列とした場合で、パッド８の配置領域のうち、外周縁側のパッド配置部分についてはパッド８を配置しないパッド非配置部（パッドの空位部分）を周期的に配置したことを特徴とする。図２のＡ部分がパッドの非配置部である。
【００１６】
この周期的に配置されるパッド非配置部は、パッド８の配置領域での最外周列の非配置パッド列を底部とする三角形状の空きスペースが形成されるようにする。すなわち、本実施形態の多層回路基板は、多層回路基板の表面のパッド配置を周期的に三角形状のパッドの非配置部を形成する配置とすることを特徴とする。なお、このようにパッド８の配置領域に周期的にパッドの非配置部を形成するということは、多層回路基板に搭載する半導体素子の電極端子形成面における電極端子の配列を、これらのパッドの配置と同様に周期的に電極端子を配置しない電極端子の非配置部を形成するということである。
【００１７】
図２に示す実施形態では、三角形状に形成したパッド非配置部の底部での空位の数は４個である。このパッド非配置部での空位の数はパッドの列数に応じて適宜選択可能である。図３に示す例は、パッド８の他の配置例を示すもので、パッド非配置部の底部の空位の数を２個とした例である。
【００１８】
上述したように、多層回路基板におけるパッド配置としてパッド配置領域の外周縁に周期的にパッド非配置部を設けたパッド配置は、パッド８から配線パターン７を効率的に引き出す方法として有効である。
図４〜５は多層回路基板の各層でのパッド８の配列と、パッド８から配線パターン７を引き出した状態を示す。
図４は多層回路基板での第１層目、すなわち半導体素子を搭載した層でのパッド８の配置と配線パターン７の配置を示す。パッド配置領域の外周側に三角形状のパッド非配置部を設けたことによって、パッド非配置部の外縁に沿って配置されたすべてのパッド８ａから配線パターン７を引き出すことができる。これは、パッド非配置部の外縁に沿って配置されているパッド８ａの外側が空きスペースとなっていて配線パターン７の引き出しスペースとしてすべて利用できるからである。
【００１９】
図５は第２層目のパッド８の配置と配線パターン７の配置を示す。第１層目で最外周のパッド８ａから配線パターン７を引き出しているから、第２層目ではその次の列のパッド８ｂから配線パターン７を引き出す。パッド非配置部を三角形状としたことにより、第２層目でもパッド配置領域の外周側に三角形状のパッド非配置部が形成され最外周列のすべてのパッド８ｂから配線パターン７を引き出すことができる。
【００２０】
図６は第３層目のパッド８の配置と配線パターン７の配置を示す。この第３層目でも第１層目でパッド非配置部を三角形状としたことによる形態が残留し、引き出し可能なパッド８ｃが屈曲する配置となる。そして、これらのすべてのパッド８ｃから配線パターン７が引き出される。
図６で８ｄはパッド８ｃから配線パターン７を引き出した後に残るパッドである。このパッド８ｄは次層で配線パターン７を引き出すことになる。図示例ではパッド８ｄのさらに内側に配置するパッドについては表示していないが、内側に配置するパッドの列数がそれほど多くなければ、内側のパッドは通常の最密充填配列とし、外側の１列ずつ配線パターン７を引き出すようにすればよい。
【００２１】
図７は内側のパッド８についても外周側での配線パターン７の引き出し方法と同様に三角形状のパッド非配置部を設けて引き出すようにした例である。この場合は、４層目のパッド８ｄについても三角形状のパッド非配置部の縁に沿って配置されたパッド８ｄから配線パターン７を引き出すようにする。５層目以降についての配線パターン７の引き出し方法は上述した方法と同様である。
【００２２】
本実施形態の多層回路基板はパッド配置領域の外周縁部に周期的にパッドを配置しない三角形状のパッド非配置部を設けたことにより、単に最密充填配列でパッド８を配置し、各配線層では外周列から１列ずつ配線を引き出していく方法にくらべて効率的な配線パターンの引き出しが可能になる。
なお、本実施形態ではパッド配置が最密充填配列の場合であるが、パッド配列が格子状配列、スタッガー配列の場合も同様に適用することができる。
【００２３】
上記多層回路基板を用いた形成する半導体装置は、多層回路基板の表面に形成したパッド８と電極端子６あるいは接続端子を位置合わせして半導体素子４あるいは電子部品を接合し、パッド８と内装の配線パターン７ａとをビア７ｂにより電気的に接続し、配線パターン７、７ａと実装基板への実装面側に形成したランドとビア７ｂにより電気的に接続して形成する。多層回路基板はビルドアップ法等により所定の配線パターン７、パッド８、ビア７ｂを形成しながら層間で電気的に接続して多層に形成することができる。
【００２４】
【発明の効果】
本発明に係る多層回路基板は、上述したように、回路基板に形成するパッドの配置間隔を製造上可能な最小間隔とした場合でも、効率的に配線パターンを引き出すことが可能となり、これによって回路基板の層数を減らすことができて多層回路基板を容易に製造することができ、信頼性の高い多層回路基板として提供することが可能となる。また、本発明に係る多層回路基板に半導体素子あるいは電子部品を搭載した半導体装置はコンパクトで信頼性の高い製品として提供される等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る多層回路基板での配線パターンの引き出し方法の説明図である。
【図２】本発明に係る多層回路基板でのパッドの配置例を示す説明図である。
【図３】本発明に係る多層回路基板でのパッドの配置例を示す説明図である。
【図４】多層回路基板での１層目における配線パターンの引き出し例を示す説明図である。
【図５】多層回路基板での２層目における配線パターンの引き出し例を示す説明図である。
【図６】多層回路基板での３層目における配線パターンの引き出し例を示す説明図である。
【図７】多層回路基板でのパッドの配置例を示す説明図である。
【図８】フリップチップ接続による半導体装置の構成を示す説明図である。
【図９】パッドからの配線の引き出し方法の従来例を示す説明図である。
【図１０】多層回路基板に半導体素子を搭載した半導体装置の従来の構成を示す断面図である。
【図１１】パッドの配置形式を示す説明図である。
【符号の説明】
４ 半導体素子
５ ａ回路基板
５ 回路基板
６ 電極端子
７、７ａ 配線パターン
７ｂ ビア
８、８ａ、８ｂ、８ｃ、８ｄ パッド
９ 外部接続端子
１０ パッド
Claims (4)
- 半導体素子あるいは電子部品の実装面に格子状配列、スタッガー配列または最密充填配列で配置されている接続端子と同一の平面配置に配列されたパッドと、該パッドに一端が接続され、他端がパッド配置領域から外側に引き出された配線パターンとが形成された多層回路基板であって、
前記半導体素子あるいは電子部品を搭載する搭載面のパッド配置領域の外周縁部にパッド非配置部を周期的に設け、
前記配線パターンが、隣接するパッドの間を通すことなく、パッド非配置部の縁に沿って配置されたパッドから引き出されていることを特徴とする多層回路基板。 - パッド非配置部は、パッド配置領域の最外列の非配置パッド列を底部とする三角形状に設けられていることを特徴とする請求項１記載の多層回路基板。
- パッド非配置部は、パッド配置領域の最外列に配置されるパッドで非配置となるパッドの数をｂ、パッドの径寸法をｄ、配線パターンの幅をｗ、隣接するパッド及び配線パターンの間隔をｓとし、
ｒ＝ｂ（ｄ＋ｓ）/（ｗ＋ｓ）
としたとき、パッド非配置部の内縁に沿ってｒ個のパッドが配置され、該パッドからそれぞれ配線パターンが引き出されていることを特徴とする請求項１または２記載の多層回路基板。 - 請求項１〜３項のいずれか１項に記載の多層回路基板に、半導体素子あるいは電子部品の接続端子を、多層回路基板のパッドに電気的に接続して搭載して成ることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20742999A JP3610262B2 (ja) | 1999-07-22 | 1999-07-22 | 多層回路基板及び半導体装置 |
| US09/616,139 US6407460B1 (en) | 1999-07-22 | 2000-07-13 | Multilayer circuit board |
| DE60020193T DE60020193T2 (de) | 1999-07-22 | 2000-07-14 | Mehrschichtige Leiterplatte |
| EP00306001A EP1071316B1 (en) | 1999-07-22 | 2000-07-14 | Multilayer circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20742999A JP3610262B2 (ja) | 1999-07-22 | 1999-07-22 | 多層回路基板及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035950A JP2001035950A (ja) | 2001-02-09 |
| JP3610262B2 true JP3610262B2 (ja) | 2005-01-12 |
Family
ID=16539620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20742999A Expired - Fee Related JP3610262B2 (ja) | 1999-07-22 | 1999-07-22 | 多層回路基板及び半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6407460B1 (ja) |
| EP (1) | EP1071316B1 (ja) |
| JP (1) | JP3610262B2 (ja) |
| DE (1) | DE60020193T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664483B2 (en) * | 2001-05-15 | 2003-12-16 | Intel Corporation | Electronic package with high density interconnect and associated methods |
| US6762505B2 (en) * | 2001-11-29 | 2004-07-13 | Sun Microsystems | 150 degree bump placement layout for an integrated circuit power grid |
| JP4613590B2 (ja) * | 2004-11-16 | 2011-01-19 | セイコーエプソン株式会社 | 実装基板及び電子機器 |
| JP5085296B2 (ja) * | 2007-12-03 | 2012-11-28 | 新光電気工業株式会社 | 多層配線基板および半導体装置 |
| US9001522B2 (en) * | 2011-11-15 | 2015-04-07 | Apple Inc. | Printed circuits with staggered contact pads and compact component mounting arrangements |
| JP5946370B2 (ja) * | 2012-08-28 | 2016-07-06 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| US9560741B2 (en) | 2013-10-10 | 2017-01-31 | Curtiss-Wright Controls, Inc. | Circuit board via configurations for high frequency signaling |
| US10710509B2 (en) | 2015-09-16 | 2020-07-14 | Ford Global Technologies, Llc | Collapsible storage bin for a motor vehicle |
| CN112528505B (zh) * | 2020-12-14 | 2022-03-25 | 西南交通大学 | 一种指数分布型产品可靠性评估方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100194130B1 (ko) * | 1994-03-30 | 1999-06-15 | 니시무로 타이죠 | 반도체 패키지 |
| US5444303A (en) * | 1994-08-10 | 1995-08-22 | Motorola, Inc. | Wire bond pad arrangement having improved pad density |
| JP3362545B2 (ja) * | 1995-03-09 | 2003-01-07 | ソニー株式会社 | 半導体装置の製造方法 |
| US5784262A (en) | 1995-11-06 | 1998-07-21 | Symbios, Inc. | Arrangement of pads and through-holes for semiconductor packages |
| US6215184B1 (en) * | 1998-02-19 | 2001-04-10 | Texas Instruments Incorporated | Optimized circuit design layout for high performance ball grid array packages |
| JP3386977B2 (ja) * | 1997-06-05 | 2003-03-17 | 新光電気工業株式会社 | 多層回路基板 |
| JPH1167960A (ja) | 1997-08-20 | 1999-03-09 | Nec Corp | 半導体パッケージとその実装基板 |
| JP3380151B2 (ja) | 1997-12-22 | 2003-02-24 | 新光電気工業株式会社 | 多層回路基板 |
| JP2000100851A (ja) * | 1998-09-25 | 2000-04-07 | Sony Corp | 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法 |
| US6242815B1 (en) * | 1999-12-07 | 2001-06-05 | Advanced Semiconductor Engineering, Inc. | Flexible substrate based ball grid array (BGA) package |
-
1999
- 1999-07-22 JP JP20742999A patent/JP3610262B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-13 US US09/616,139 patent/US6407460B1/en not_active Expired - Lifetime
- 2000-07-14 DE DE60020193T patent/DE60020193T2/de not_active Expired - Lifetime
- 2000-07-14 EP EP00306001A patent/EP1071316B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60020193T2 (de) | 2006-01-19 |
| JP2001035950A (ja) | 2001-02-09 |
| DE60020193D1 (de) | 2005-06-23 |
| EP1071316A3 (en) | 2001-10-17 |
| US6407460B1 (en) | 2002-06-18 |
| EP1071316A2 (en) | 2001-01-24 |
| EP1071316B1 (en) | 2005-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040603 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040903 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040903 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071022 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |