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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイやＥＬ（Electro Luminescence）ディスプレイなどとして好適に実現される薄型の表示装置に関し、特に画素にメモリ機能を持たせたものに関する。
【０００２】
【従来の技術】
近年、前記液晶ディスプレイ、ＥＬディスプレイ、ＦＥＤ（Field Emission Devise)ディスプレイ等の薄型の表示装置の開発が活発に行われている。なかでも、液晶ディスプレイや薄膜ＥＬディスプレイは、その軽量性、低消費電力性を活かし、携帯電話や携帯型のパーソナルコンピュータ等の表示装置として注目されいる。一方、これらの携帯機器では、搭載される機能が増加の一途を辿り、電源用バッテリの高容量化は勿論のこと、表示装置に対しても、更なる低消費電力化による使用時間の長時間化が強く要求されている。
【０００３】
この表示装置の低消費電力化のための手法として、典型的な従来技術である特開平８−１９４２０５号公報には、階調表示を低消費電力で行うために、各画素毎にメモリ機能を持たせ、その記憶内容に対応した基準電圧をスイッチングすることで、同一画像を表示する場合の周期的な再書込みを停止し、駆動回路の消費電力を低減することが示されている。
【０００４】
すなわち、図１７で示すように、第１のガラス基板上には画素電極１がマトリクス状に配置されており、その画素電極１間には横方向に走査線２が、縦方向に信号線３が配置されている。また、走査線２と平行に、参照線４が配置されている。走査線２と信号線３との交差部には後述するメモリ素子５が設けられ、該メモリ素子５と画素電極１との間にはスイッチ素子６が介在されている。
【０００５】
前記走査線２は１垂直周期毎に走査線ドライバ７によって選択的に制御され、前記信号線３は１水平周期毎に信号線ドライバ８によって一括して制御され、前記参照線４は参照線ドライバ９によって一括して制御される。前記第１のガラス基板上には所定距離だけ離れて第２のガラス基板が対向配置されており、該第２のガラス基板の対向面には対向電極が形成されている。そして、２つのガラス基板間に、表示材料として、電気光学素子である液晶が封入されている。
【０００６】
図１８は、図１７における各画素部の構成を詳細に示す回路図である。相互に直交するように形成された走査線２と信号線３との交差部に、２値データを保持する前記メモリ素子５が形成されており、このメモリ素子５に保持されている情報は、ＴＦＴから成る３端子の前記スイッチ素子６を介して出力される。スイッチ素子６の制御入力端には前記メモリ素子５からの出力が与えられ、一端には前記参照線４の基準電圧Ｖｒｅｆが与えられ、他端には前記画素電極１から液晶層１０を介して前記対向電極１１の共通電圧Ｖｃｏｍが与えられる。したがって、メモリ素子５の出力に応じてスイッチ素子６の一端から他端への抵抗値が制御され、液晶層１０のバイアス状態を調整している。
【０００７】
この図１８の構成では、メモリ素子５には、Poly-Si ＴＦＴから成る２段のインバータ１２，１３を用い、正帰還された形のメモリ回路、すなわちスタティク型メモリ素子が用いられている。前記走査線２の走査電圧Ｖｇがハイレベルとなり、該走査線２が選択されると、ＴＦＴ１４が導通状態となり、信号線３から与えられる信号電圧Ｖｓｉｇは、該ＴＦＴ１４を介してインバータ１２のゲート端子へ入力される。このインバータ１２の出力は、インバータ１３で反転されて該インバータ１２のゲート端子に再入力され、こうしてＴＦＴ１４が導通状態のときにインバータ１２に書込まれたデータが、同極性で該インバータ１２に帰還され、再度該ＴＦＴ１４が導通状態となるまで保持される。
【０００８】
また、このようにPoly-Si ＴＦＴを用いてスタティク型メモリ素子を画素毎に作込む別の構成が、他の従来技術である特開平２−１４８６８７（特許２７２９０８９）号公報に開示されている。図１９は、その従来技術における各画素部の構成を示す回路図である。この従来技術では、各画素は、複数のメモリセルｍ１，ｍ２，…，ｍｎ（図１９では、ｎ＝４）と、定電流回路２１と、前記各メモリセルｍ１〜ｍｎのデータによって制御され、前記定電流回路２１の基準電流を作成するＦＥＴｑ１〜ｑｎと、前記定電流回路２１からの電流で駆動される有機ＥＬ素子２２とを備えて構成されている。同じ画素に対応したメモリセルｍ１〜ｍｎには、共通にロー電極制御信号ｖｌが与えられ、また個別にｎビットのコラム電極制御信号ｂ１〜ｂｎが与えられる。
【０００９】
定電流回路２１は、ＦＥＴ２３，２４を用いたカレントミラー回路であるので、有機ＥＬ素子２２を流れる電流は、相互に並列に接続されたＦＥＴｑ１〜ｑｎを流れる電流の総和である前記基準電流によって決定され、またこのＦＥＴｑ１〜ｑｎを流れる電流は、メモリセルｍ１〜ｍｎに保存されたデータによって決定されることになる。
【００１０】
各メモリセルｍ１〜ｍｎは、たとえば図２０で示すように構成されている。すなわち、前記ロー電極制御信号ｖｌによって制御される入力用のインバータ２５と、保持用のインバータ２６と、帰還用のインバータ２７と、前記ロー電極制御信号ｖｌおよび入力用のインバータ２５の出力に応答して、前記保持用のインバータ２６のゲートに、前記コラム電極制御信号ｂ１〜ｂｎを入力するか、帰還用のインバータ２７の出力を帰還するのかを制御するＭＯＳ伝送ゲート２８，２９とを備えて構成されている。したがって、保持用のインバータ２６の出力が帰還用のインバータ２７およびＭＯＳ伝送ゲート２９を介して該保持用のインバータ２６のゲートに帰還されるスタティク型のメモリ素子構成となっている。
【００１１】
また、さらに他の従来技術として、画像メモリを表示部の外に配置した液晶表示装置の回路構成が、特開２０００−２２７６０８号公報に開示されている。図２１は、その従来技術の表示基板のブロック図である。この従来技術では、表示部３１は、ラインバッファ３２を介して画像メモリ３３に接続されている。前記画像メモリ３３は、メモリセルがマトリクス状に配列されたランダムアクセスメモリの構成となっており、表示部３１の画素と同一のアドレス空間を有するビットマップ構成を有している。
【００１２】
アドレス信号３４は、メモリ制御回路３５を介して、メモリライン選択回路３６およびコラム選択回路３７へ入力される。前記アドレス信号３４によって指定されたメモリセルが、図示しないコラム線およびライン線によって選択され、そのメモリセルへ表示データ３８が書込まれる。こうして書込まれた表示データ３８は、メモリライン選択回路３６に入力されたアドレス信号によって、選択画素を含む１ライン分のデータとしてラインバッファ３２に出力される。ラインバッファ３２は、表示部３１の信号配線に接続されているので、この読出された表示データ３８は、図示しない信号配線へ出力される。
【００１３】
一方、前記アドレス信号３４はまた、アドレスライン変換回路３９にも入力されており、表示部３１の図示しないライン選択配線の内、前記アドレス信号３４を変換して得られたライン選択配線が、表示ライン選択回路４０によって選択され、選択電圧が印加される。このような動作によって、画像メモリ３３内の表示データ３８が、表示部３１へ書込まれる。
【００１４】
図２２は、前記表示部３１における各画素の回路構成の一例を示す回路図である。ライン選択配線４１が前記表示ライン選択回路４０によって選択されることで、該ライン選択配線４１に接続される制御ＴＦＴ４２が制御され、信号配線４３を介して前記ラインバッファ３２から与えられる表示データ３８は、共通配線４４と前記制御ＴＦＴ４２との間に設けられるコンデンサ４５に保持され、このコンデンサ４５の端子電圧によって、駆動ＴＦＴ４６の導通／非導通状態が制御される。前記駆動ＴＦＴ４６が導通状態となるか、または非導通状態となるかによって、画素電極４７には、液晶基準配線４８から与えられる電圧が、直接印加されるか、または前記駆動ＴＦＴ４６の端子間に設けられるコンデンサ４９を介して間接的に印加されるかが決定される。
【００１５】
また、図２３は、前記表示部３１における各画素の回路構成の他の例を示す回路図である。この構成では、液晶を駆動するＴＦＴとして、アナログスイッチ５１を用いている。このアナログスイッチ５１は、ＰチャネルのＴＦＴ５２およびＮチャネルのＴＦＴ５３から構成されており、該アナログスイッチ５１を駆動するために、サンプリングコンデンサ５４，５５およびサンプリングＴＦＴ５６，５７から成るなるメモリ回路が、前記各ＴＦＴ５２，５３にそれぞれ対応して２系統設けられている。
【００１６】
前記サンプリングＴＦＴ５６，５７は、相互に極性の異なる２本のデータ配線５８，５９にそれぞれ接続されるとともに、共通に前記ライン選択配線４１に接続され、ライン選択配線４１によって該サンプリングＴＦＴ５６，５７の導通／非導通状態が制御され、サンプリングコンデンサ５４，５５に前記データ配線５８，５９の電圧Ｄ，／Ｄがそれぞれ蓄えられる。なお、このアナログスイッチ５１を駆動するための極性の異なる電圧Ｄ，／Ｄを、上記のようにメモリ回路を２系統設けて蓄えるのではなく、画素内部に設けたインバータ回路で生成する構成や、メモリ回路の構成としては、半導体に用いられるメモリ回路の構成をＴＦＴを用いて表示部３１上に実現してもよいことが記載されている。
【００１７】
このように、特開２０００−２２７６０８号には、液晶ディスプレイ用の表示部３１外に画像メモリ３３を持ったポリシリコンＴＦＴ基板の構成が開示されている。
【００１８】
【発明が解決しようとする課題】
しかしながら、特開平８−１９４２０５号の従来技術では、図１８に示すように、１つの画素が、液晶層１０と、液晶駆動用のスイッチ素子６と、１ビットのメモリ素子５とから構成されており、１つの液晶素子当たり白黒２値表示はできても、３階調以上の多階調表示はできないという問題がある。
【００１９】
同様に、特開２０００−２２７６０８号の従来技術でも、図２２に示すように、１つの画素には、液晶素子と、コンデンサ４５から成る１ビットのメモリ素子しか構成されないので、上記１つの液晶素子当り、白黒２値表示しかできないという問題がある。
【００２０】
この点、特開平２−１４８６８７号の従来技術では、図１９に示すように、１つの画素が、有機ＥＬ素子２２と、カレントミラー回路２１と、複数のメモリセルｍ１〜ｍｎとを備えて構成されており、前記メモリセルｍ１〜ｍｎの状態を書換えることで、前記多階調表示を実現することができる。
【００２１】
ところが、図１９の構成では、多階調表示に必要なメモリセル数ｎだけ、データ側配線であるコラム電極制御信号ｂ１〜ｂｎが必要になるので、多階調表示しようとする程、画素が配線で覆われてしまい、メモリセル等を作成するための領域が狭くなるという新たな問題が生じる。
【００２２】
また、特開平２０００−２２７６０８号の構成では、画像メモリ３３から１走査ライン分のデータが並列に読出され、ラインバッファ３２へ送出されている。このように画像メモリ３３からバッファ回路（または信号線ドライバ）へデータを並列に送出するメリットは、１ライン分のデータを、一旦パラレル／シリアル変換し、シリアルデータとして、図１７に示されるような信号線ドライバ８の図示しないシフトレジスタ内を転送させ、再度シリアル／パラレル変換することに伴う消費電力を削減する効果があり、その分低消費電力化が可能となっている。
【００２３】
しかしながら、そのような構成で、画素当たり３階調以上の多階調表示を行う場合、画像メモリ３３から読出したデータを信号線ドライバ８内のＤ／Ａ変換回路でアナログ電圧に変換する構成となり、Ｄ／Ａ変換に伴う電力消費が大きいという問題がある。
【００２４】
さらにまた、特開平２−１４８６８７号のような構成でも、ＦＥＴｑ１〜ｑｎによって作成され、カレントミラー回路２１のＦＥＴ２３側を流れる前記基準電流は無駄となるので、このカレントミラー回路２１を一種のＤ／Ａ変換回路と考えると、同様にＤ／Ａ変換に伴う消費電力の問題がある。
【００２５】
本発明の目的は、多階調表示を実現するにあたって、表示領域における配線数を削減することができるとともに、消費電力を削減することができる表示装置を提供することである。
【００２６】
【課題を解決するための手段】
本発明の表示装置は、基板上のマトリクス状に区画された各画素領域に電気光学素子が配設され、前記各画素領域に設けられた第１のアクティブ素子を介して信号線から、前記各画素領域内に配置された画素領域内のメモリ素子にデータを取込み、前記画素領域内のメモリ素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、各電気光学素子に対応する前記画素領域内のメモリ素子を同一の信号線に対して複数個設け、さらに、前記画素領域内のメモリ素子に書込めなかったデータを保存するために、前記基板上にて画素領域外に配置された画素領域外のメモリ素子を設け、前記画素領域外のメモリ素子から、前記画素領域内のメモリ素子にデータを読出して、前記画素領域内のメモリ素子の一部または全部の出力によって前記電気光学素子を表示駆動する。
【００２７】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個、たとえば８階調とすると３個設ける。そして、その一部または全部の出力によって前記電気光学素子を表示駆動する。
【００２８】
したがって、一部の出力を使用した場合、ビットの重みに対応して順次出力を切換えることで時分割によるデジタル階調制御を行うことができ、また一部の出力と残余の出力とで異なる映像を表示することもできる。たとえば、ｎビットのデータでは、２n の階調の１つの映像を表示したり、２階調（１ビット階調）のｎ個の映像を切換え表示したりすることは勿論のこと、２n-1 の階調の映像と、２階調（１ビット階調）の映像との切換え表示等も可能となる。一方、全部の出力を同時に使用した場合、各ビットの出力の加算電圧や電流によってアナログ階調制御を行うことができる。
【００２９】
これによって、共通の信号線を使用して各ビットのデータが対応する画素領域内のメモリ素子に取込まれ、またそれらのビットを選択するビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。さらにまた、マルチビットのデータによって電気光学素子を時分割のデューティで駆動することで、Ｄ／Ａ変換に伴う電力消費も削減することができる。
【００３０】
また、本発明の表示装置は、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、電気光学素子がそのメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、各電気光学素子に対応して形成される前記メモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設け、前記各メモリ素子に個別的に対応して設けられる第２のアクティブ素子と、相互に等しいビット順位の第２のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、前記選択線が選択されている間は前記第１のアクティブ素子を介するデータを対応するメモリ素子に格納させ、前記選択線が選択されていない期間は対応するメモリ素子のデータを電気光学素子に出力させるビット選択線とを含むことを特徴とする。
【００３１】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、そのメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現する。このために、各電気光学素子に対応して形成されるメモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設ける。たとえば８階調必要な場合は、各電気光学素子に対応しては２個設け、外部のＲＡＭに１個設けたり、各電気光学素子に対応して３個総て設ける。
【００３２】
一方、各メモリ素子に個別的に対応して、前記第１のアクティブ素子および電気光学素子と対応するメモリ素子との間には、第２のアクティブ素子が介在され、前記選択線が選択されている間は、前記第１のアクティブ素子を介する各ビットのデータが、この第２のアクティブ素子がビット選択線によって択一的に選択されることで、対応するメモリ素子に格納される。これに対して、前記選択線が選択されていない期間は、前記第２のアクティブ素子がビット選択線によって択一的に選択されることで、対応するメモリ素子のデータは電気光学素子に出力される。
【００３３】
すなわち、たとえば前記多階調表示を実現する場合、３ビットのデータでは、第１〜第３の各ビットのデータが１であるとすると、先ず第１のビットに対応したメモリ素子からの１のデータが単位期間Ｔだけ第２のアクティブ素子を介して電気光学素子に与えられ、次に第２のビットに対応したメモリ素子からの１のデータが期間２Ｔだけ第２のアクティブ素子を介して電気光学素子に与えられ、続いて第３のビットに対応したメモリ素子からの１のデータが期間４Ｔだけ第２のアクティブ素子を介して電気光学素子に与えられる。この場合、前記参照線の電圧は、電気光学素子に、０〜７の前記８階調の内の、７の階調で印加され、こうして時分割によるデジタル多階調表示を実現することができる。
【００３４】
また、上述のように第２のアクティブ素子によって一部のメモリ素子の出力を切換えて使用する場合、その一部の出力と残余の出力とで異なる映像を表示することもできる。すなわち、ｎビットのデータでは、上述のように２n の階調の１つの映像を表示するだけでなく、２階調（１ビット階調）のｎ個の映像を切換えて簡単な動画を表示したり、２n-1 の階調の映像と、２階調（１ビット階調）の映像との切換え表示等も可能となる。
【００３５】
これによって、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。また、そのマルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行う場合、変換に伴う電力消費も削減することができる。さらにまた、異なる映像の切換え表示にあたって、一旦メモリ素子にデータを書込んでしまえば、外部のＣＰＵ等の動作は必要なく、低消費電力で実現することができる。
【００３６】
さらにまた、本発明の表示装置は、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、電気光学素子がその画素領域内のメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、各電気光学素子に対応して形成される前記画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設けるとともに、前記第１のアクティブ素子および選択線も画素領域内の各メモリ素子に個別的に対応して設け、さらに、画素領域外に配置され、前記画素領域内のメモリ素子に書込めなかったデータを保存し、該データが前記画素領域内のメモリ素子に読出されるようになっている、画素領域外のメモリ素子と、前記画素領域内の各メモリ素子に個別的に対応して設けられる第３のアクティブ素子と、相互に等しいビット順位の第３のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、対応する画素領域内のメモリ素子のデータを電気光学素子に出力させるビット選択線とを含むことを特徴とする。
【００３７】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、その画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個、たとえば８階調とすると３個設ける。
【００３８】
一方、前記第１のアクティブ素子およびその選択線も画素領域内の各メモリ素子に個別的に対応して設けるとともに、画素領域内の各メモリ素子と電気光学素子との間には、ビット選択線によって択一的に選択される第３のアクティブ素子をそれぞれ介在する。したがって、時分割によるデジタル多階調表示を実現することができ、および／または異なる映像を表示することもできる。
【００３９】
これによって、マルチビットのデータは、共通の信号線を時間分割で使用して画素領域内の各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。また、そのマルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行う場合、変換に伴う電力消費を削減することもできる。
【００４０】
また、本発明の表示装置は、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、電気光学素子がその画素領域内のメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、各電気光学素子に対応して形成される前記画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調の少なくとも一部分に対応したビット数個設けるとともに、前記第１のアクティブ素子および選択線も画素領域内の各メモリ素子に個別的に対応して設け、前記画素領域内の複数のメモリ素子の和出力で前記電気光学素子を表示駆動することを特徴とする。
【００４１】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、その画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調数に対応したビット数個設けるとともに、第１のアクティブ素子およびその選択線も各メモリ素子に個別的に対応して設ける。
【００４２】
したがって、画素領域内の各メモリ素子の出力の加算電圧や電流によってアナログ階調制御を行うことができる。これによって、マルチビットのデータは、共通の信号線を時間分割で使用して画素領域内の各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。
【００４３】
さらにまた、本発明の表示装置は、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、電気光学素子がそのメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、各電気光学素子に対応して形成される前記メモリ素子を、同一の信号線に対して、表示すべき階調の少なくとも一部分に対応したビット数個設け、前記各メモリ素子に個別的に対応して設けられる第２のアクティブ素子と、相互に等しいビット順位の第２のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、前記選択線が選択されている間に前記第１のアクティブ素子を介するデータを対応するメモリ素子に格納させるビット選択線とを含み、前記複数のメモリ素子の和出力で前記電気光学素子を表示駆動することを特徴とする。
【００４４】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、そのメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示を実現するにあたって、各電気光学素子に対応して形成されるメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個設けるとともに、各メモリ素子に個別的に対応して、前記第１のアクティブ素子および電気光学素子と対応するメモリ素子との間に第２のアクティブ素子を介在し、この第２のアクティブ素子をビット選択線によって択一的に選択することで、対応するメモリ素子にデータを格納する。
【００４５】
したがって、各メモリ素子の出力の加算電圧や電流によってアナログ階調制御を行うことができる。これによって、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。
【００４６】
また、本発明の表示装置は、前記各電気光学素子がマトリクス状に配列され、前記ビット選択線を隣接行間で共用することを特徴とする。
【００４７】
上記の構成によれば、配線面積を縮小し、一層の多階調化を図ることができる。
【００４８】
さらにまた、本発明の表示装置は、前記ビット選択線を２つに区分し、各行間に分散して配設することを特徴とする。
【００４９】
上記の構成によれば、配線数のバランスが取れ、表示均一性を向上することができる。
【００５０】
また、本発明の表示装置は、前記ビット選択線の選択データをデコードするデコード手段をさらに備えることを特徴とする。
【００５１】
上記の構成によれば、配線領域の割合を一層小さくすることができる。
【００５２】
特に本発明は、表示エリアの各電気光学素子と対応した構成でメモリ素子を持ち、ＣＰＵ等外部の装置から表示装置に表示すべき画像（や文字）データが書込まれるＲＡＭ（ランダム・アクセス・メモリ）を、表示エリアの外に表示装置と一体化して形成する場合に適用することが好ましい。
【００５３】
上記構成では、ＲＡＭからデータをパラレルに読出し、各電気光学素子へ表示することで低消費電力化を図っているが、ＲＡＭと電気光学素子との間にＤ／Ａ変換器があると、そのことだけで上記パラレル化した低消費電力効果がなくなる。
【００５４】
そこで、本発明のようにＲＡＭと電気光学素子との間にＤ／Ａ変換器を設けず、代わりにデジタル的なメモリを設け、多階調表示する構成とすることで、上記構成で目的とする低消費電力化を実現できるので、好ましい。
【００５５】
なお、上記構成で表示エリアの外に設ける画像メモリをＲＡＭと表現しているのは、上記電気光学素子毎にスタティクメモリを設ける構成では、画像メモリは一時的にデータを保持すれば良いだけであるので、必ずしもＳＲＡＭ構成を取らなくとも、ＤＲＡＭ構成でも良いと判断するからである。
【００５６】
さらにまた、本発明の表示装置は、前記メモリ素子または画素領域内のメモリ素子を、強誘電体薄膜コンデンサで形成することを特徴とする。
【００５７】
上記の構成によれば、ＴＦＴなどのトランジスタを使用するＳＲＡＭ回路で実現する場合よりも、メモリ素子または画素領域内のメモリ素子に必要な回路面積を小さくすることができる。
【００５８】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００５９】
図１は、本発明の実施の第１の形態の表示装置６１の概略的構成を示す図である。この表示装置６１は、電気光学素子を有機ＥＬ素子６２としたＥＬディスプレイであるけれども、前記液晶素子やＦＥＤ素子が用いられてもよいことは言うまでもない。なお、本構成で基板６３上に形成されるＴＦＴ（薄膜トランジスタ）素子は、たとえば特開平１０−３０１５３６などでも説明されているＣＧＳ（Continuous Grain Silicon）ＴＦＴ製作プロセスや、一般的に用いられているPoly-Si ＴＦＴプロセスなどで作成することができる。
【００６０】
この表示装置６１では、大略的に、ＣＰＵ（中央処理ユニット）６４は、フラッシュメモリ兼ＳＲＡＭ（Static Random Access Memory)であるメモリ６５との間でデータをやり取りして、表示すべきデータを前記基板６３上のＳＲＡＭ６６に記憶させ、そのＳＲＡＭ６６内のデータをコントローラ・ドライバ６７の指示によって書込みおよび定期的な読出しを行わせて、各画素領域Ａ内に形成されるメモリ素子Ｍに記憶させる。そして、このメモリ素子Ｍに記憶されているデータに従って参照線（電源線）Ｒの電圧ＶＤＤが前記有機ＥＬ素子６２に与えられることで、画素毎に記憶保持動作に必要な電源を得るとともに、同一データの再書込みを行わないようにして、信号線駆動回路である前記ＳＲＡＭ６６の省電力化、および前記ＣＰＵ６４の電源ＯＦＦによる省電力化が図られている。
【００６１】
このため、前記コントローラ・ドライバ６７からの選択線（ゲート信号線）Ｇｉ（ｉ＝１，２，…，ｍ、総称するときは、以下参照符Ｇで示す）と、前記ＳＲＡＭ６６からの信号線（データ信号線）Ｓｊ（ｊ＝１，２，…，ｎ、総称するときは、以下参照符Ｓで示す）との交点には、第１のアクティブ素子であるＮ型のＴＦＴＱ１が形成され、コントローラ・ドライバ６７によって選択電圧が印加されている選択線Ｇにゲートが接続されているＴＦＴＱ１によって、ＳＲＡＭ６６から信号線Ｓに出力されているデータがメモリ素子Ｍに記憶される。また、メモリ素子Ｍからの出力は、前記有機ＥＬ素子６２とともに電気光学素子を形成するＰ型のＴＦＴＱ２のゲートに与えられ、このＴＦＴＱ２によって前記参照線Ｒの電圧ＶＤＤが前記有機ＥＬ素子６２に印加される。
【００６２】
なお、メモリ素子Ｍは、後述するようにスタティクメモリで実現される。この場合、前記ＳＲＡＭ６６を、ＣＰＵ６４から出力されるデータ転送速度と、画素領域Ａに配置されたメモリ素子Ｍへのデータ転送速度とを調整するバッファと考えれば、該ＳＲＡＭ６６は一時的にデータを保持できればよいので、必ずしもＳＲＡＭ構成を取らなくともよく、ＤＲＡＭ構成が用いられてもよい。この場合、どの画素に対応するデータが更新されたかを示すデータと共に記憶することで、更新されたデータに対応するメモリ素子Ｍのみを書換える構成とすることができる。
【００６３】
すなわち、表示装置６１の画素領域Ａに配置したメモリ素子Ｍは信号線Ｓ等を通して書換える必要がある。しかし、一般に信号線Ｓ等の浮遊容量は通常のＲＡＭより大きいので、その書換え速度は通常のＲＡＭより遅くなる。そこで、一時的にＣＰＵ６４からのデータを保持するために表示領域外に通常のＲＡＭと同等のＲＡＭを持たせることになり、この場合、画素領域Ａ外のＲＡＭはＤＲＡＭ構成でよい。
【００６４】
また、この画素領域Ａ外に配置されるＲＡＭには、後述するように、画素領域Ａ内のメモリ素子Ｍに書込めなかったデータを保存する役割も持たせられる。たとえば、表示させたい階調数が６ビット階調のとき、画素に４ビット階調しか配置できなければ、残り２ビット分のデータを画素領域Ａ外のＲＡＭへ配置する。
【００６５】
さらにまた、後述するように複数の映像を表示切換え表示するときにも、より多くのメモリ素子が必要であり、この場合も画素領域Ａ内に配置できなかったメモリデータを画素領域Ａ外のＲＡＭに配置するようにすればよい。すなわち、画素領域Ａ内のメモリ素子Ｍと画素領域Ａ外のＲＡＭとの間で表示データをやり取りし、通常は画素領域Ａ内のメモリデータを表示し、他の画面に切換えるときは画素領域Ａ外のＲＡＭデータを画素領域Ａ内のメモリ素子Ｍへ移し、（また、逆に画素領域Ａ内のメモリデータを画素外のＲＡＭへ戻し、）表示を得ることも可能である。
【００６６】
また、前記ＳＲＡＭ６６およびコントローラ・ドライバ６７、さらにはＣＰＵ６４も、基板６３に一体化されてもよい。この場合、前記ＣＧＳＴＦＴ製作プロセスを用いて基板６３に作込んでも、または単結晶半導体工程を用いて作った集積回路を基板６３に後から実装するようにしてもよい。さらに、前記単結晶半導体工程を用いて作成した集積回路を後から実装する場合、基板６３上に直接実装しても、または銅箔パターンで配線されたテープ上にＴＡＢ（Tape Automated Bonding）技術によって一旦実装してから、改めてそのＴＣＰ（Tape Carrier Package）を基板６３と結合させるようにしてもよい。
【００６７】
注目すべきは、本発明では、各画素領域Ａ内に形成されるメモリ素子Ｍを、多階調表示を実現するにあたって表示すべき階調に対応したビット数個、または表示させたい複数の映像に必要なビット数個、もしくはそれらの組合わせに対応したビット数個以下の個数（図１では、図面の簡略化のために、参照符Ｍ１，Ｍ２の２個）が設けられることである。各画素領域Ａ内に形成されるメモリ素子Ｍの個数が、必要となる個数未満の場合には、不足するメモリ素子は前記ＳＲＡＭ６６内に設けられ、必要に応じて画素領域Ａ側とＳＲＡＭ６６側とで、データのやり取りが行われればよい。以下の説明は、多階調表示を想定したものとし、複数映像の表示については後述する。
【００６８】
図１の構成では、前記メモリ素子Ｍ１，Ｍ２に個別的に対応して、前記ＴＦＴＱ１，Ｑ２間を接続するラインと、対応するメモリ素子Ｍ１，Ｍ２との間に、第２のアクティブ素子であるＴＦＴＱ３１，Ｑ３２が介在される。また、前記ＴＦＴＱ３１，Ｑ３２を択一的に選択するために、ビット選択線Ｂ１，Ｂ２およびそのビット選択線Ｂ１，Ｂ２に選択電圧を発生させるビットコントローラ６８が設けられている。ビットコントローラ６８も、前記ＳＲＡＭ６６等と同様に、基板６３に一体化されてもよい。
【００６９】
図２は、前記ＳＲＡＭ６６の一構成例を示すブロック図である。このＳＲＡＭ６６は、シリアルＩＮコントロール回路７１およびシリアルＯＵＴコントロール回路７２によるＣＰＵ６４へのシリアル・Ｉ／Ｏポートとは別に、前記各信号線Ｓに対応する基板６３のセグメント側１列（１，２，…，ｍ）画素分のデータをパラレルに出力するポートであるパラレルＯＵＴコントロール回路７３を備えている。このパラレルＯＵＴコントロール回路７３はまた、各画素毎に、Ｒ，Ｇ，Ｂの３つのポートを有する。その他は、通常のＳＲＡＭ回路と同様、アドレスバッファ７４，７５、ローデコーダ７６、カラムデコーダ７７、セレクタ７８、メモリアレイ７９およびチップセレクトや各種のイネーブル信号に対応したゲート８０，８１やバッファ８２を備えている。
【００７０】
図３は、前記メモリ素子Ｍの構成を説明するための任意のｉ行ｊ列目の１つの画素領域Ａｉｊの電気回路図である。この図３でも前述の図１と同様に、図面の簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２の２個としている。以降、前記ｉ行ｊ列目を表す添字ｉ，ｊは、特に必要な場合についてのみ付加し、そうでない場合は、説明の簡略化のために省略する。
【００７１】
これらのメモリ素子Ｍ１，Ｍ２は、Ｐ型のＴＦＴＰ１とＮ型のＴＦＴＮ１とから成るＣＭＯＳインバータＩＮＶ１と、同様にＰ型のＴＦＴＰ２とＮ型のＴＦＴＮ２とから成るＣＭＯＳインバータＩＮＶ２とが組合わされた２段インバータ構成であり、前記ＴＦＴＱ３１，Ｑ３２はインバータＩＮＶ１の入力端に接続され、インバータＩＮＶ１の出力端はインバータＩＮＶ２の入力端に接続され、インバータＩＮＶ２の出力端はインバータＩＮＶ１の入力端およびＴＦＴＱ３１，Ｑ３２に接続されるＳＲＡＭ構成である。
【００７２】
したがって、前記ＳＲＡＭ６６からのデータは、ＴＦＴＱ１およびＴＦＴＱ３１，Ｑ３２を介してインバータＩＮＶ１の入力端に入力され、該インバータＩＮＶ１で反転され、さらにインバータＩＮＶ２で反転されて該インバータＩＮＶ１の入力端に正帰還されて自己保持動作が行われるとともに、この出力がＴＦＴＱ３１，Ｑ３２から電気光学素子を構成する前記ＴＦＴＱ２に与えられる。
【００７３】
図４は、前記ビット選択線Ｂ１，Ｂ２および選択線Ｇの波形図である。この図４の例では、１フレーム期間Ｔｆは１２７に分割されており、データの書込み期間である１のタイミングで選択線Ｇがハイレベル（前記選択電圧）となり、かつビット選択線Ｂ１，Ｂ２が択一的にハイレベルとなって、各メモリ素子Ｍ１，Ｍ２に、同一の信号線Ｓを介して、ＳＲＡＭ６６からのデータが取込まれ、表示期間である残余の２〜１２７のタイミングでは選択線Ｇはローレベル（非選択電圧）となり、かつビット選択線Ｂ１，Ｂ２がそのビットの重みの比率に対応して択一的にハイレベルとなって、各メモリ素子Ｍ１，Ｍ２のデータがＴＦＴＱ２に出力される。
【００７４】
詳しくは、そのビットの重みに対応して、ビット選択線Ｂ１は単位期間Ｔだけ選択され、これに対してビット選択線Ｂ２は期間２Ｔだけ選択される。また、図４の例では、前記単位期間Ｔを１フレーム期間Ｔｆの７／１２７としており、すなわち１フレーム期間Ｔｆ内で、（１２７−１）／｛（１＋２）×７｝＝６回だけ、交互に選択される。
【００７５】
したがって、１のタイミングでは前記のようにメモリ素子Ｍ１，Ｍ２へのデータの取込みが行われ、２〜８のタイミングではビット選択線Ｂ１が選択されてメモリ素子Ｍ１のデータがＴＦＴＱ２に出力され、９〜２２のタイミングではビット選択線Ｂ２が選択されてメモリ素子Ｍ２のデータがＴＦＴＱ２に出力され、以降同様に、２３〜２９のタイミングではビット選択線Ｂ１が選択され、３０〜４３のタイミングではビット選択線Ｂ２が選択され、…１０７〜１１３のタイミングではビット選択線Ｂ１が選択され、１１４〜１２７のタイミングではビット選択線Ｂ２が選択される。
【００７６】
また、選択線Ｇは、前記１フレーム期間毎に、その１／１２７の期間だけ、順に選択されてゆくことになるけれども、ＣＰＵ６４からＳＲＡＭ６６へ転送されるデータをコントローラ・ドライバ６７がモニタし、表示画像の変更の必要のないときには、コントローラ・ドライバ６７からの制御出力に応答して前記ＳＲＡＭ６６はデータを出力せず、前記のように省電力となっている。
【００７７】
なお、前記１のタイミングでも、メモリ素子Ｍ１，Ｍ２のデータはＴＦＴＱ２に出力される。したがって、前記２〜１２７のタイミングのみを表示期間とすると、階調エラーが生じることになる。一方、前記１のタイミングも表示期間とすると、ＳＲＡＭ６６からのデータで直接ＴＦＴＱ２が駆動されることになるけれども、メモリ素子Ｍ１，Ｍ２へのデータの書込みによる電圧変動の影響が生じることになる。したがって、選択線Ｇがハイレベルであり、かつビット選択線Ｂ１，Ｂ２がハイレベルとなる期間の影響を考慮し、前記選択線Ｇがローレベルの間に、ビット選択線Ｂ１，Ｂ２がハイレベルである期間を調整すればよい。前記参照線Ｒの電圧ＶＤＤおよび信号線Ｓの選択時の電圧は、たとえば共に５〜６Ｖである。
【００７８】
このようにメモリ素子Ｍを用いて省電力化を図るようにした表示装置６１において、多階調表示を実現するにあたって、前記メモリ素子Ｍを、表示すべき階調に対応したビット数個のＭ１，Ｍ２だけ設けるとともに、前記ＴＦＴＱ１，Ｑ２との間にＴＦＴＱ３１，Ｑ３２をそれぞれ設け、選択線Ｇが選択されている間はＴＦＴＱ１を介して各ビットのデータを時間分割で順次メモリ素子Ｍ１，Ｍ２に記憶し、選択線Ｇが選択されていない期間はその記憶しているデータをビットの重みの比率に対応してＴＦＴＱ２のゲートに与えることで、参照線Ｒの電圧ＶＤＤを時分割で駆動して電気光学素子６２のデジタル多階調表示を実現することができる。
【００７９】
したがって、多階調表示のために、同様に複数のメモリセルｍ１〜ｍｎを用いる前記図１９の構成と比較すると、本発明では、Ｒ，Ｇ，Ｂの各色毎に、１本の信号線Ｓと、Ｒ，Ｇ，Ｂの各色で共通の選択線Ｇおよびビット選択線Ｂ１，Ｂ２が必要になり、ビット数をｘとすると、１本×３（Ｒ，Ｇ，Ｂ）＋１本＋ｘ本＝４本＋ｘ本となるのに対して、図１９の構成では、ｘ本×３（Ｒ，Ｇ，Ｂ）＋１本（ロー電極制御信号線）＝３ｘ本＋１本となり、配線数を大幅に削減することができる。これによって、各画素領域Ａにおける配線の面積を縮小して、階調数を増加しても、メモリ素子Ｍ１，Ｍ２等を作成するための領域を充分に確保することができる。
【００８０】
また、ＣＰＵ６４から表示領域外に設けたＳＲＡＭ６６にデータを書込み、ＣＰＵ６４からのデータの書込み速度とメモリ素子Ｍ１，Ｍ２へのデータの書込み速度との調整を行い、さらにＳＲＡＭ６６から直接メモリ素子Ｍ１，Ｍ２へ複数のビットデータをパラレルに書込むことで、従来の信号線駆動回路のようにＳＲＡＭ６６からのデータをシリアルに変換して転送する必要がなくなり、また各画素でデジタルデータを用いた階調表示を実現するので、ＳＲＡＭ６６と画素との間に消費電力の大きなＤ／Ａ変換回路が必要とならず、こうして低消費電力化を図ることができる。
【００８１】
特に、静止画像を表示する機会の多い携帯電話などでは、データ転送に伴う消費電力よりもデータをＤ／Ａ変換することに伴う消費電力が大きいので、階調データをシリアルに送るために必要な電力より、階調データからアナログ電圧を発生させるために必要な電力の方が大きく、上記欠点を補って余りのある効果を期待することができる。
【００８２】
さらに、メモリ素子Ｍ１，Ｍ２は、通常のＳＲＡＭと同様に、２段のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２で構成されるので、各インバータＩＮＶ１，ＩＮＶ２のＰ型ＴＦＴＰ１，Ｐ２とＮ型ＴＦＴＮ１，Ｎ２とのうち、導通状態となるＴＦＴはどちらかが一方でしかなく、メモリ状態を維持している間に各インバータＩＮＶ１，ＩＮＶ２を流れる電流が少なく、低消費電力である。
【００８３】
なお、上述の構成では、信号線Ｓは複数のビットで共用されるので、前記図１９で示すようなメモリ素子数だけ信号線Ｓを確保する場合に比べて、データの転送周波数がビット数倍となる欠点はある。しかしながら、表示装置の画素数をｍ×ｎとしたとき、ＳＲＡＭ６６から従来の信号線駆動回路へシリアルにデータを転送すれば、必要な転送周波数は信号線Ｓのパラレル数×ｎ倍となる。通常ｎは８０以上であるけれども、ビット数ｘは８程度なので、上記の構成でもデータをパラレルに転送することによるメモリ素子Ｍ１，Ｍ２へのデータ転送速度を下げる効果は残る。
【００８４】
一方、以下に前記複数映像の表示について説明する。たとえば、メモリ素子Ｍの個数をｋとすると、静止画像表示時に、そのメモリ素子Ｍからのデータを切換えて読出すことで、１ビット階調（２階調）の映像であれば、ｋ個の映像を切換えて表示することができる。すなわち、２階調映像であればｋ個の映像、４階調映像であればｋ／２個の映像、…と表示することができる。また、各映像は同じ階調数である必要はなく、たとえばｊ（ｊ＜ｋ）ビット階調の映像と、残余のｋ−ｊビット階調の映像との切換え表示を行うこともできる。こうして、簡単な動画を静止画像と同じ程度の消費電力で表示させることも可能である。
【００８５】
また、このような静止画像を表示するとき、たとえば６ビット階調を表示したいのに、画素に４ビット分のメモリ素子しか配置できなければ、前記のように画素外のＳＲＡＭ６６から残余の２ビット分のデータを読出すようにすることも可能である。この場合、画素外のＳＲＡＭ６６には３ビット分のデータをＳＲＡＭ構成で貯えられることが望ましい（残りはＤＲＡＭ構成でよい）。
【００８６】
さらにまた、複数の映像を表示する場合、より多くのメモリ素子を用いる必要が出てくる。このときも、上記同様に、画素外のＲＡＭから必要なビットデータを画素のメモリ素子へ読出して表示するようにすればよい。さらにまた、複数の映像表示に必要なデータのうち、一部の映像表示に必要なデータのみメモリ素子に記憶しておき、その他の映像を表示するときは画素外のＲＡＭから新規にデータを受入れ（それと共に、メモリ素子のデータを画素外のＲＡＭへ戻し、）ＣＰＵの電源を入れないまま、複数の映像表示や簡単な動画表示を得ることも可能である。
【００８７】
本発明の実施の第２の形態について、図５および図６に基づいて説明すれば、以下のとおりである。
【００８８】
図５は、本発明の実施の第２の形態の表示装置における１つの画素領域Ａの電気回路図である。この図５の構成は、前述の図３の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。本構成でも、前述の図３の構成と同様に、図面の簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２の２個としているけれども、３個以上のメモリ素子が対応可能である。
【００８９】
注目すべきは、本構成では、メモリ素子Ｍ１，Ｍ２のそれぞれに対応して、同一の信号線Ｓからデータを取込むための第１のアクティブ素子であるＴＦＴＱ１１，Ｑ１２が設けられるとともに、メモリ素子Ｍ１，Ｍ２の出力を前記電気光学素子のＴＦＴＱ２に与える第３のアクティブ素子であるＴＦＴＱ５１，Ｑ５２が設けられることである。前記ＴＦＴＱ１１は選択線Ｇａに選択電圧が与えられると信号線Ｓからのデータをメモリ素子Ｍ１に書込み、前記ＴＦＴＱ１２は選択線Ｇｂに選択電圧が与えられると信号線Ｓからのデータをメモリ素子Ｍ２に書込む。
【００９０】
また、前記ビット選択線は参照符Ｂで示すように２つのメモリ素子Ｍ１，Ｍ２で共用されるようになっており、このため各メモリ素子Ｍ１，Ｍ２の出力を前記ＴＦＴＱ２に択一的に与えるように、メモリ素子Ｍ１側のＴＦＴＱ５１はＰ型であり、メモリ素子Ｍ２側のＴＦＴＱ５２はＮ型となっており、これらＴＦＴＱ５１，Ｑ５２のゲートに前記ビット選択線Ｂの選択電圧が与えられることで、メモリ素子Ｍ１とメモリ素子Ｍ２との何れか一方のみの出力がＴＦＴＱ２に与えられ、対応する期間だけ有機ＥＬ素子６２に電流が流れることになる。
【００９１】
図６は、前記ビット選択線Ｂおよび選択線Ｇａ，Ｇｂならびに信号線Ｓの波形図である。この図６の例でも、１フレーム期間Ｔｆは１２７に分割されており、データの書込み期間である１のタイミングでは、選択線Ｇａ，Ｇｂが信号線Ｓに送出されたビットデータに従い、順次ハイレベル（前記選択電圧）となって、各メモリ素子Ｍ１，Ｍ２にＳＲＡＭ６６からのデータが書込まれる。表示期間である残余の２〜１２７のタイミングでは、選択線Ｇａ，Ｇｂはローレベル（非選択電圧）となり、かつビット選択線Ｂがそのビットの重みの比率に対応してメモリ素子Ｍ１の選択電圧Ｖ１とメモリ素子Ｍ２の選択電圧Ｖ２とに切換わり、各メモリ素子Ｍ１，Ｍ２のデータが択一的にＴＦＴＱ２に出力される。
【００９２】
このようにして、ビット選択線Ｂに送出された選択電圧がＶ１である期間とＶ２である期間との比率を１：２とすることで、多階調表示が行われる。また、メモリ素子Ｍ１，Ｍ２に異なる２値映像（文字や画像）データを記憶させておき、このビット選択線Ｂを１または複数のフレーム単位で周期的に電圧Ｖ１とＶ２とに切換えることで、２つの映像が周期的に表示され、簡単な繰返し動画像が表示できる。このような機能は、携帯電話等の待受け画面として好まれる傾向がある。
【００９３】
本発明の実施の第３の形態について、図７および図８に基づいて説明すれば、以下のとおりである。
【００９４】
図７は、本発明の実施の第３の形態の表示装置における１つの画素領域Ａの電気回路図である。この図７の構成は、前述の図５の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。本構成でも、前述の図３の構成と同様に、図面の簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２の２個としているけれども、３個以上のメモリ素子が対応可能である。
【００９５】
前記図１および図５の構成では、階調表示を実現する手法として時間分割階調表示を用いている。しかしながら、本発明はそれに限定されるものではなく、また電気光学素子も有機ＥＬ素子６２に限定されるものでもない。そこで、注目すべきは、本実施の形態は、電気光学素子として液晶９１を用い、その液晶９１へアナログ電圧を印加して階調表示を実現する場合の例を示すものである。
【００９６】
前記液晶９１は、抵抗Ｒ１１，Ｒ１２の並列回路と、抵抗Ｒ２と相互に直列に接続されて、電源電圧ＶＤＤの参照線（電源線）ＲとＧＮＤとの間に介在されている。本構成では、前記ビット選択線Ｂ１，Ｂ２；Ｂは設けられておらず、メモリ素子Ｍ１，Ｍ２の出力は、Ｐ型のＴＦＴＱ６１，Ｑ６２にそれぞれ与えられ、その導通／非導通を制御する。ＴＦＴＱ６１は前記抵抗Ｒ１１，Ｒ１２と並列に、ＴＦＴＱ６２は前記抵抗Ｒ２と並列に、それぞれ設けられる。また、液晶９１と並列に抵抗Ｒ３が設けられている。
【００９７】
前記抵抗Ｒ１１，Ｒ１２が相互に並列に形成されるのは、１／２の抵抗値の抵抗を作成するためであり、エッチング条件等のプロセスの影響で、略等しい抵抗値の抵抗を作成することは比較的容易であるけれども、単体で前記１／２の抵抗値の抵抗を合わせて作成することは難しい。したがって、各抵抗Ｒ１１，Ｒ１２，Ｒ２，Ｒ３の抵抗値は相互に等しいことが望ましい。
【００９８】
以下、ＴＦＴＱ６１，Ｑ６２のＯＮ抵抗を無視すると、液晶９１には、該ＴＦＴＱ６１，Ｑ６２が共に非導通状態のとき、
ＶＤＤ×（Ｒ３／（（Ｒ１１//Ｒ１２）＋Ｒ２＋Ｒ３））
の電圧が印加され、ＴＦＴＱ６１が導通状態でＴＦＴＱ６２が非導通状態のとき、
ＶＤＤ×（Ｒ３／（Ｒ２＋Ｒ３））
の電圧が印加され、ＴＦＴＱ６１が非導通状態でＴＦＴＱ６２が導通状態のとき、
ＶＤＤ×（Ｒ３／（（Ｒ１１//Ｒ１２）＋Ｒ３））
の電圧が印加され、ＴＦＴＱ６１，Ｑ６２が共に導通状態のとき、ＶＤＤの電圧が直接印加されることになる。なお、上記式で（Ｒ１１//Ｒ１２）とは、抵抗Ｒ１１と抵抗Ｒ１２との並列抵抗値であり、（Ｒ１１×Ｒ１２）／（Ｒ１１＋Ｒ１２）で表すことができる。
【００９９】
したがって、前述のように各抵抗Ｒ１１，Ｒ１２，Ｒ２，Ｒ３の抵抗値が相互に等しい場合、ＴＦＴＱ６１，Ｑ６２が共に非導通状態のとき、２ＶＤＤ／５の電圧が印加され、ＴＦＴＱ６１が導通状態でＴＦＴＱ６２が非導通状態のとき、ＶＤＤ／２の電圧が印加され、ＴＦＴＱ６１が非導通状態でＴＦＴＱ６２が導通状態のとき、２ＶＤＤ／３の電圧が印加されることになる。このようにして、画素領域Ａ内に簡単なＤ／Ａ変換回路を作込むことも可能である。
【０１００】
このように各メモリ素子Ｍ１，Ｍ２に対応したＴＦＴＱ６１，Ｑ６２を導通／非導通状態に切換えたりすることで、参照線（電源線）Ｒから与えられた電源電圧ＶＤＤを分割し、電圧変換して電気光学素子へ印加する手法は、電気光学素子が液晶９１場合に、特に有効である。また、分圧を前記抵抗Ｒ１１，Ｒ１２，Ｒ２，Ｒ３を行うのではなく、コンデンサで行うようにしてもよい。
【０１０１】
なお、上記図７の構成では、複数の映像を切換えて表示することはできないが、メモリ素子Ｍ１，Ｍ２とＴＦＴＱ６１，Ｑ６２との間に第３のアクティブ素子を設け、該第３のアクティブ素子とメモリ素子Ｍ１，Ｍ２の組合せとの間で、映像を切換えることも可能である。また、本構成の制御タイミングは、ビット選択線Ｂがない点を除けば、前述の図６の制御タイミングと同じなので、ここではそのタイミングの説明は省略する。
【０１０２】
ここで、上記図７の構成は、表示領域Ａにおける配線数を削減する効果は有しているものの、低消費電力化の効果は薄い。そこで、より好ましくは、低消費電力化も実現可能なＤ／Ａ変換回路の構成を、図８に示す。この図８の構成において、図７の構成に対応する部分には同一の参照符号を付して示す。注目すべきは、メモリ素子Ｍ１，Ｍ２の出力が、コンデンサＣ１１，Ｃ２１をそれぞれ介して液晶９１に与えられることである。したがって、本構成では、抵抗を用いていないので、消費電力の増加が少なく、前記低消費電力化を達成することができる。
【０１０３】
本構成では、液晶９１の静電容量をＣＬＣとし、コンデンサＣ１１，Ｃ２１の静電容量ををそれぞれ参照符と同一で示すと、メモリ素子Ｍ１，Ｍ２の出力が共にＧＮＤ電位であるとき、液晶９１には０の電圧が印加され、メモリ素子Ｍ１の出力がＶＤＤ電位でメモリ素子Ｍ２の出力がＧＮＤ電位のとき、
ＶＤＤ×Ｃ１／（ＣＬＣ＋Ｃ１１＋Ｃ２１）
の電圧が印加され、メモリ素子Ｍ１の出力がＧＮＤ電位でメモリ素子Ｍ２の出力がＶＤＤ電位のとき、
ＶＤＤ×Ｃ２／（ＣＬＣ＋Ｃ１１＋Ｃ２１）
の電圧が印加され、メモリ素子Ｍ１，Ｍ２の出力が共にＶＤＤ電位のとき、
ＶＤＤ×（Ｃ１１＋Ｃ２１）／（ＣＬＣ＋Ｃ１１＋Ｃ２１）
の電圧が印加される。
【０１０４】
そこで、たとえばＣ２１＝２×Ｃ１１とし、Ｃ１１をＣＬＣと等しくなる位に、できるだけ大きくとり、電源電圧ＶＤＤを適切に設定すれば、液晶９１を用いて多階調表示を行うことができる。
【０１０５】
本発明の実施の第４の形態について、図９〜図１１に基づいて説明すれば、以下のとおりである。
【０１０６】
図９は、本発明の実施の第４の形態の表示装置における１つの画素領域Ａの電気回路図である。この図９の構成は、前述の図１，図５，図８の構成に類似している。本構成は、前述の図８のコンデンサを用いたＤ／Ａ機能を用いて、有機ＥＬ素子６２を駆動するＴＦＴＱ２のゲート電圧を発生させるものである。このため、電圧出力段である前記ＴＦＴＱ２のゲートにコンデンサＣ２１，Ｃ２２の一方の端子を接続する。コンデンサＣ２１の他方の端子はメモリ素子Ｍ２の出力に接続され、コンデンサＣ２２の他方の端子はコンデンサＣ１１，Ｃ１２の一方の端子に接続される。コンデンサＣ１１の他方の端子はメモリ素子Ｍ１の出力に接続され、コンデンサＣ１２の他方の端子は電源電圧ＶＤＤの参照線Ｒに接続される。
【０１０７】
そして、Ｃ２１＝Ｃ１１＝Ｃ１２の静電容量とし、Ｃ２２＝２×Ｃ２１の静電容量とする。すなわち、いわゆるＣ−２Ｃ ＤＡＣ構成とされる。このＣ−２Ｃ ＤＡＣ構成については、ＡＳＩＡ ＤＩＳＰＬＡＹ’９８のＰ２８５等に記載されているので、その原理的な説明は省略するが、このようなコンデンサを用いてＤ／Ａ変換回路を構成し、その出力を有機ＥＬ素子６２の駆動用のＴＦＴＱ２へ与えることも可能である。
【０１０８】
また、本構成では、第１のアクティブ素子であるＴＦＴＱ１とメモリ素子Ｍ１との間に第２のアクティブ素子であるＰ型のＴＦＴＱ７１が設けられ、ＴＦＴＱ１とメモリ素子Ｍ２との間に第２のアクティブ素子であるＮ型のＴＦＴＱ７２が設けられ、それらのＴＦＴＱ７１，Ｑ７２のゲートには前記ビット選択線Ｂの選択電圧が与えられ、前記ＴＦＴＱ１を介して、信号線Ｓのデータがメモリ素子Ｍ１，Ｍ２に択一的に書込まれる。
【０１０９】
図１０は、前記ビット選択線Ｂおよび選択線Ｇならびに信号線Ｓの波形図である。この図１０の例でも、１フレーム期間Ｔｆは１２７に分割されており、データの書込み期間である１のタイミングでは、選択線Ｇがハイレベル（選択電圧）となるとともに、ビット選択線Ｂが信号線Ｓに送出されたビットデータに従い、順次メモリ素子Ｍ１の選択電圧Ｖ１とメモリ素子Ｍ２の選択電圧Ｖ２とに切換わり、各メモリ素子Ｍ１，Ｍ２にＳＲＡＭ６６からのデータが書込まれる。表示期間である残余の２〜１２７のタイミングでは、選択線Ｇはローレベル（非選択電圧）となってデータの書込みが禁止されるので、ビット選択線Ｂは任意の電圧（図１０では選択電圧Ｖ１）となる。
【０１１０】
このように構成することによって、電流駆動型の電気光学素子であっても、時間分割階調を用いることなく、ＴＦＴＱ２のゲート電圧を制御することで、対応する電流値を得て、階調表示を行うことができる。
【０１１１】
また、電流駆動型の電気光学素子に対するメモリ素子Ｍ１，Ｍ２からの出力の電流変換の手法として、このようにＴＦＴＱ２のゲート電圧を制御して対応する電流を得る手法以外に、最も端的な手法として、各メモリ素子Ｍ１，Ｍ２に対応したスイッチング素子を導通／非導通状態に切換えることで、電源配線と電気光学素子との間の導電率を変化させ、電気光学素子へ電流を与える手法がある。これは、電気光学素子が有機ＥＬ素子の場合、特に有効である。その構成を、図１１で示す。この構成では、メモリ素子Ｍ１，Ｍ２には前記ＴＦＴＱ１１，Ｑ１２によって前記信号線Ｓからそれぞれデータが書込まれ、その出力は、ＴＦＴＱ６１；Ｑ６２，Ｑ６３を制御する。ＴＦＴＱ６１〜Ｑ６３は総て同じサイズで構成され、各ＴＦＴＱ６１〜Ｑ６３は導通状態のとき、相互に等しい電流が流れることになる。
【０１１２】
したがって、ビットの重みに従い、メモリ素子Ｍ２は、メモリ素子Ｍ１に対して２倍の電流を有機ＥＬ素子６２に供給することができ、このようにメモリ素子Ｍ１，Ｍ２にＳＲＡＭ６６からのデータが書込まれるだけで、時間分割を用いなくとも、電流駆動型の電気光学素子で階調表示を行うことができる。
【０１１３】
本発明の実施の第５の形態について、図１２に基づいて説明すれば、以下のとおりである。
【０１１４】
図１２は、本発明の実施の第５の形態の表示装置における１つの画素領域Ａの電気回路図である。この図１２の構成は、前述の図３の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本構成では、メモリ素子として強誘電体薄膜コンデンサＣ１，Ｃ２が用いられるとともに、このメモリ素子と第１のアクティブ素子であるＴＦＴＱ１とが直接接続されており、代わりにメモリ素子とＧＮＤとの間に第２のアクティブ素子であるＴＦＴＱ３１，Ｑ３２が配置されていることである。この図１２の強誘電体薄膜コンデンサＣ１，Ｃ２の使い方は、ＦＲＡＭ（強誘電体メモリ素子）でいうところの１Ｔ（トランジスタ）１Ｃ（コンデンサ）構成である。これによって、図３の４個のＴＦＴＰ１，Ｐ２，Ｎ１，Ｎ２を使用するＳＲＡＭ回路よりも、必要な回路面積を小さくすることができる。
【０１１５】
なお、強誘電体薄膜コンデンサの製造方法は、たとえば特開２０００−１６４８１８号公報および特開２０００−１６９２９７号公報等に記載されているので、ここでは詳細な説明は省略する。
【０１１６】
また、本構成では、前記強誘電体薄膜コンデンサＣ１，Ｃ２の一端がＴＦＴＱ１，Ｑ２ａに接続され、他端が前記ＴＦＴＱ３１，Ｑ３２を介して接地される。さらに前記図１および図３の基板６３では、有機ＥＬ素子６２の積層順序が、基板、陽極、正孔入層、正孔輸送層、発光層、電子輸送層および陰極の順で、ＴＦＴＱ２をＰ型とし、有機ＥＬ素子６２をＴＦＴＱ２とＧＮＤとの間に挿入している。一方、この図１２の構成では、基板６３ａに、基板、陰極、電子輸送層、発光層、正孔輸送層、正孔入層および陽極の順で積層されて構成される有機ＥＬ素子６２ａが用いられており、この有機ＥＬ素子６２ａを、Ｎ型のＴＦＴＱ２ａと電源電圧ＶＤＤの参照線Ｒとの間に挿入している。このようにして、ＴＦＴＱ２ａ，Ｑ３１，Ｑ３２のゲート電圧の振幅が小さくされている。
【０１１７】
本発明の実施の第６の形態について、図１３および図１４に基づいて説明すれば、以下のとおりである。
【０１１８】
図１３は、本発明の実施の第６の形態の表示装置における４つの画素領域の電気回路図である。この図１３の構成は、前述の図１２の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本構成では、メモリ素子として１画素当り６つの強誘電体薄膜コンデンサＣ１〜Ｃ６が用いられていることである。また、参照線Ｒは行方向で奇数番目の画素（図６ではＡ１１，Ａ２１）と偶数番目の画素（図６ではＡ１２，Ａ２２）とで共用されており、前記強誘電体薄膜コンデンサＣ１〜Ｃ６にそれぞれ対応するＴＦＴＱ３１〜Ｑ３６を駆動するためのビット選択線Ｂ１〜Ｂ６も、列方向で奇数番目の画素（図１３ではＡ１１，Ａ１２）と偶数番目の画素（図１３ではＡ２１，Ａ２２）とで、すなわち隣接行間で共用されており、表示領域内に占める配線領域の割合が小さくされている。参照線Ｒの電圧は−ＶＤＤであり、Ｎ型のＴＦＴＱ２ａが用いられ、これに対応して有機ＥＬ素子６２ａが用いられる。
【０１１９】
図１４は、前記ビット選択線Ｂ１〜Ｂ６および選択線Ｇｉ，Ｇｉ＋１の波形図である。この図１４の例では、１フレーム期間は１２８に分割されており、大略的に、１のタイミングで選択線Ｇｉがハイレベルとなり、かつビット選択線Ｂ１〜Ｂ６が択一的にハイレベルとなって、ｉ行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にＳＲＡＭ６６からのデータが取込まれ、２のタイミングで選択線Ｇｉ＋１がハイレベルとなり、かつビット選択線Ｂ１〜Ｂ６が択一的にハイレベルとなって、ｉ＋１行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にＳＲＡＭ６６からのデータが取込まれ、残余の３〜１２８のタイミングでは選択線Ｇｉ，Ｇｉ＋１はローレベルとなり、かつビット選択線Ｂ１〜Ｂ６がそのビットの重みの期間だけ択一的にハイレベルとなって、各強誘電体薄膜コンデンサＣ１〜Ｃ６のデータがＴＦＴＱ２ａに出力される。
【０１２０】
なお、上記の場合において、選択線Ｇｉがハイレベルであるとき、選択線Ｇｉ＋１はローレベルであるので、ｉ行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にデータを書込んでいる間、ｉ＋１行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にデータが書込まれることはない。
【０１２１】
詳しくは、そのビットの重みに対応して、ビット選択線Ｂ１は単位期間Ｔだけ選択され、ビット選択線Ｂ２は期間２Ｔだけ選択され、ビット選択線Ｂ３は期間４Ｔだけ選択され、ビット選択線Ｂ４は期間８Ｔだけ選択され、ビット選択線Ｂ５は期間１６Ｔだけ選択され、ビット選択線Ｂ６は期間３２Ｔだけ選択される。また、図１４の例では、前記単位期間Ｔを１フレーム期間の１／１２８としており、すなわち１フレーム期間内で、（１２８−２）／｛（１＋２＋４＋８＋１６＋３２）×１｝＝２回だけ、交互に選択される。
【０１２２】
したがって、１および２のタイミングでは前記のように各強誘電体薄膜コンデンサＣ１〜Ｃ６へのデータの取込みが行われ、３のタイミングではビット選択線Ｂ１が選択され、４〜５のタイミングではビット選択線Ｂ２が選択され、６〜９のタイミングではビット選択線Ｂ３が選択され、１０〜１７のタイミングではビット選択線Ｂ４が選択され、１８〜３３のタイミングではビット選択線Ｂ５が選択され、３４〜６５のタイミングではビット選択線Ｂ６が選択され、６６のタイミングでは再びビット選択線Ｂ１が選択され、…９７〜１２８のタイミングではビット選択線Ｂ６が選択される。
【０１２３】
このように構成することによって、一層の多階調化を図ることができる。
【０１２４】
なお、図１４の例では、１フレームの間に２回、同一のビット選択線を選択している。これは１フレームの間に１回だけ各ビットに対応した発光を得る方法では、ＰＤＰで問題となったのと同様な動画偽輪郭の問題が発生するからである。しかしながら、前記図４のようにさらに多数回の発光を得て、前記動画偽輪郭を一層改善するためには、ＭＳＢに近いビット（たとえばビット選択線Ｂ６やＢ５）程、選択期間を細かく分割して、１フレーム期間内に分散するようにすればよい。
【０１２５】
また、１フレーム期間総てを発光期間とするよりも、１フレーム期間の一部を発光期間とする方が前記動画偽輪郭対策の効果と動きボケ対策の効果があるので好ましい。この非発光状態を作るためには、図１３の６個の強誘電体薄膜コンデンサＣ１〜Ｃ６のうちの１つへ有機ＥＬ素子６２ａを非発光とする電圧を保持するか、またはその１つの強誘電体薄膜コンデンサに代えて、有機ＥＬ素子６２ａを非発光とする電圧と接続された配線を用意し、その強誘電体薄膜コンデンサまたは配線を選択する動作を行うようにすればよい。
【０１２６】
本発明の実施の第７の形態について、図１５に基づいて説明すれば、以下のとおりである。
【０１２７】
図１５は、本発明の実施の第７の形態の表示装置における４つの画素領域の電気回路図である。この図１５の構成は、前述の図１３および図３の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本構成では、ビット選択線Ｂ１〜Ｂ６が、Ｂ１〜Ｂ３とＢ４〜Ｂ６との２つに区分され、各行間に均等に配置されていることである。すなわち、ビット選択線Ｂ１〜Ｂ６が隣接行間で共用される点は前記図１３の構成と同様であるけれども、図１３の構成ではそのビット選択線Ｂ１〜Ｂ６が一括して共用する行間に配設されているのに対して、本構成では２つに分割して、分散して配設されている。
【０１２８】
したがって、配線数のバランスが取れ、表示均一性を向上することができる。
【０１２９】
なお、前記図１４で示すような動作における強誘電体薄膜コンデンサＣ１〜Ｃ６に対する書込み期間が、２単位時間から３単位時間となるが、その他は同様であるので、ここではその詳細は省略する。
【０１３０】
本発明の実施の第８の形態について、図１６に基づいて説明すれば、以下のとおりである。
【０１３１】
図１６は、本発明の実施の第８の形態の表示装置における２つの画素領域の電気回路図である。この図１６の構成は、前述の図１４の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本構成では、３本のビット選択線Ｂ１〜Ｂ３を用いて、その選択出力が各画素Ａ１１，Ａ２１内でデコードされ、強誘電体薄膜コンデンサＣ１〜Ｃ８のうちの対応するものが選択されることである。このため、２3 ＝８から、前記のように８つの強誘電体薄膜コンデンサＣ１〜Ｃ８を設け、また奇数番目の強誘電体薄膜コンデンサＣ１，Ｃ３，Ｃ５，Ｃ７に対応してはＮ型のＴＦＴＱ３１，Ｑ３３，Ｑ３５，Ｑ３７をそれぞれ設け、偶数番目の強誘電体薄膜コンデンサＣ２，Ｃ４，Ｃ６，Ｃ８に対応してはＰ型のＴＦＴＱ３２ａ，Ｑ３４ａ，Ｑ３６ａ，Ｑ３８ａをそれぞれ設けるとともに、前記選択信号をデコードするためのＴＦＴＱ８１〜Ｑ８６を設けている。
【０１３２】
したがって、配線領域の割合を一層小さくすることができる。
【０１３３】
【発明の効果】
本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個設け、その一部または全部の出力によって前記電気光学素子を表示駆動する。
【０１３４】
それゆえ、一部の出力を使用して、時分割によるデジタル階調制御を行うことができ、また一部の出力と残余の出力とで異なる映像を表示することができ、全部の出力を同時に使用した場合、各ビットの出力の加算電圧や電流によってアナログ階調制御を行うことができる。
【０１３５】
これによって、共通の信号線を使用して各ビットのデータが対応する画素領域内のメモリ素子に取込まれ、またそれらのビットを選択するビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。さらにまた、マルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行うと、変換に伴う電力消費も削減することができる。
【０１３６】
また、本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、そのメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成されるメモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設けるとともに、各メモリ素子と前記第１のアクティブ素子および電気光学素子との間に第２のアクティブ素子を介在し、その第２のアクティブ素子をビット選択線によって択一的に選択することで、データのメモリ素子への書込み／電気光学素子への読出しを制御する。
【０１３７】
それゆえ、時分割によるデジタル多階調表示を実現することができ、および／または異なる映像を表示することもできる。そして、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。また、そのマルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行う場合、変換に伴う電力消費も削減することができる。さらにまた、異なる映像の切換え表示にあたって、一旦メモリ素子にデータを書込んでしまえば、外部のＣＰＵ等の動作は必要なく、低消費電力で実現することができる。
【０１３８】
さらにまた、本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、その画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個設けるとともに、前記第１のアクティブ素子およびその選択線も画素領域内の各メモリ素子に個別的に対応して設け、さらに画素領域内の各メモリ素子と電気光学素子との間にビット選択線によって択一的に選択される第３のアクティブ素子をそれぞれ介在する。
【０１３９】
それゆえ、時分割によるデジタル多階調表示を実現することができ、および／または異なる映像を表示することもできる。そして、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。また、そのマルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行う場合、変換に伴う電力消費を削減することもできる。
【０１４０】
また、本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、その画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調数に対応したビット数個設けるとともに、第１のアクティブ素子およびその選択線も各メモリ素子に個別的に対応して設ける。
【０１４１】
それゆえ、画素領域内の各メモリ素子の出力の加算電圧や電流によってアナログ階調制御を行うことができる。そして、マルチビットのデータは、共通の信号線を時間分割で使用して画素領域内の各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。
【０１４２】
さらにまた、本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、そのメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示を実現するにあたって、各電気光学素子に対応して形成されるメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個設けるとともに、各メモリ素子に個別的に対応して、前記第１のアクティブ素子および電気光学素子と対応するメモリ素子との間に第２のアクティブ素子を介在し、この第２のアクティブ素子をビット選択線によって択一的に選択することで、対応するメモリ素子にデータを格納する。
【０１４３】
それゆえ、各メモリ素子の出力の加算電圧や電流によってアナログ階調制御を行うことができる。そして、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。
【０１４４】
また、本発明の表示装置は、以上のように、マトリクス表示装置において、前記ビット選択線を隣接行間で共用する。
【０１４５】
それゆえ、配線面積を縮小し、一層の多階調化を図ることができる。
【０１４６】
さらにまた、本発明の表示装置は、以上のように、前記ビット選択線を２つに区分し、各行間に分散して配設する。
【０１４７】
それゆえ、配線数のバランスが取れ、表示均一性を向上することができる。
【０１４８】
また、本発明の表示装置は、以上のように、前記ビット選択線の選択データをデコードするデコード手段をさらに備える。
【０１４９】
それゆえ、配線領域の割合を一層小さくすることができる。
【０１５０】
さらにまた、本発明の表示装置は、以上のように、前記メモリ素子または画素領域内のメモリ素子を、強誘電体薄膜コンデンサで形成する。
【０１５１】
それゆえ、ＴＦＴなどのトランジスタを使用するＳＲＡＭ回路で実現する場合よりも、メモリ素子または画素領域内のメモリ素子に必要な回路面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の表示装置の概略的構成を示す図である。
【図２】前記表示装置におけるＳＲＡＭの一構成例を示すブロック図である。
【図３】前記表示装置におけるメモリ素子の構成を説明するための１つの画素領域の電気回路図である。
【図４】図１の表示装置におけるビット選択線および選択線の波形図である。
【図５】本発明の実施の第２の形態の表示装置における１つの画素領域の電気回路図である。
【図６】図５の表示装置におけるビット選択線および選択線ならびに信号線の波形図である。
【図７】本発明の実施の第３の形態の表示装置における１つの画素領域の電気回路図である。
【図８】前記本発明の実施の第３の形態の表示装置において、低消費電力化を実現可能なＤ／Ａ変換回路の構成を示す電気回路図である。
【図９】本発明の実施の第４の形態の表示装置における１つの画素領域の電気回路図である。
【図１０】図９の表示装置におけるビット選択線および選択線ならびに信号線の波形図である。
【図１１】図９の構成を用いて、電流駆動型の電気光学素子に対して、時間分割階調を用いることなく電流値を制御するようにした最も端的な構成を示す電気回路図である。
【図１２】本発明の実施の第５の形態の表示装置における１つの画素領域の電気回路図である。
【図１３】本発明の実施の第６の形態の表示装置における４つの画素領域の電気回路図である。
【図１４】図１３の表示装置におけるビット選択線および選択線の波形図である。
【図１５】本発明の実施の第７の形態の表示装置における４つの画素領域の電気回路図である。
【図１６】本発明の実施の第８の形態の表示装置における２つの画素領域の電気回路図である。
【図１７】典型的な従来技術の表示装置の概略的構成を示すブロック図である。
【図１８】図１７の表示装置における各画素部の構成を詳細に示す回路図である。
【図１９】他の従来技術の表示装置における各画素部の構成を示す図である。
【図２０】図１９の表示装置におけるメモリセルの構成を詳細に示す回路図である。
【図２１】さらに他の従来技術の表示装置の構成を示すブロック図である。
【図２２】図２１で示す表示装置における各画素の回路構成の一例を示す回路図である。
【図２３】図２１で示す表示装置における各画素の回路構成の他の例を示す回路図である。
【符号の説明】
６１ 表示装置
６２，６２ａ 有機ＥＬ素子（電気光学素子）
６３，６３ａ 基板
６４ ＣＰＵ
６５ メモリ
６６ ＳＲＡＭ
６７ コントローラ・ドライバ
６８ ビットコントローラ
７１ シリアルＩＮコントロール回路
７２ シリアルＯＵＴコントロール回路
７３ パラレルＯＵＴコントロール回路
７４，７５ アドレスバッファ
７６ ローデコーダ
７７ カラムデコーダ
７８ セレクタ
７９ メモリアレイ
８０，８１ ゲート
８２ バッファ
９１ 液晶（電気光学素子）
Ａ 画素領域
Ａ１１，Ａ１２，Ａ２１，Ａ２２ 画素
Ｂ；Ｂ１〜Ｂ６ ビット選択線
Ｃ１〜Ｃ８ 強誘電体薄膜コンデンサ（メモリ素子）
Ｃ１１，Ｃ２１ コンデンサ
Ｃ１２，Ｃ２２ コンデンサ
Ｇ：Ｇａ，Ｇｂ 選択線
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｍ１，Ｍ２ メモリ素子
Ｐ１，Ｐ２，Ｎ１，Ｎ２ ＴＦＴ
Ｑ１ ＴＦＴ（第１のアクティブ素子）
Ｑ２，Ｑ２ａ ＴＦＴ（電気光学素子）
Ｑ１１，Ｑ１２ ＴＦＴ（第１のアクティブ素子）
Ｑ３１〜Ｑ３７；Ｑ３２ａ，Ｑ３４ａ，Ｑ３６ａ，Ｑ３８ａ ＴＦＴ（第２のアクティブ素子）
Ｑ５１，Ｑ５２ ＴＦＴ（第３のアクティブ素子）
Ｑ６１；Ｑ６２，Ｑ６３ ＴＦＴ
Ｑ７１，Ｑ７２ ＴＦＴ（第２のアクティブ素子）
Ｑ８１〜Ｑ８６ ＴＦＴ（デコード手段）
Ｒ 参照線
Ｒ１１，Ｒ１２；Ｒ２，Ｒ３ 抵抗
Ｓ 信号線
【発明の属する技術分野】
本発明は、液晶ディスプレイやＥＬ（Electro Luminescence）ディスプレイなどとして好適に実現される薄型の表示装置に関し、特に画素にメモリ機能を持たせたものに関する。
【０００２】
【従来の技術】
近年、前記液晶ディスプレイ、ＥＬディスプレイ、ＦＥＤ（Field Emission Devise)ディスプレイ等の薄型の表示装置の開発が活発に行われている。なかでも、液晶ディスプレイや薄膜ＥＬディスプレイは、その軽量性、低消費電力性を活かし、携帯電話や携帯型のパーソナルコンピュータ等の表示装置として注目されいる。一方、これらの携帯機器では、搭載される機能が増加の一途を辿り、電源用バッテリの高容量化は勿論のこと、表示装置に対しても、更なる低消費電力化による使用時間の長時間化が強く要求されている。
【０００３】
この表示装置の低消費電力化のための手法として、典型的な従来技術である特開平８−１９４２０５号公報には、階調表示を低消費電力で行うために、各画素毎にメモリ機能を持たせ、その記憶内容に対応した基準電圧をスイッチングすることで、同一画像を表示する場合の周期的な再書込みを停止し、駆動回路の消費電力を低減することが示されている。
【０００４】
すなわち、図１７で示すように、第１のガラス基板上には画素電極１がマトリクス状に配置されており、その画素電極１間には横方向に走査線２が、縦方向に信号線３が配置されている。また、走査線２と平行に、参照線４が配置されている。走査線２と信号線３との交差部には後述するメモリ素子５が設けられ、該メモリ素子５と画素電極１との間にはスイッチ素子６が介在されている。
【０００５】
前記走査線２は１垂直周期毎に走査線ドライバ７によって選択的に制御され、前記信号線３は１水平周期毎に信号線ドライバ８によって一括して制御され、前記参照線４は参照線ドライバ９によって一括して制御される。前記第１のガラス基板上には所定距離だけ離れて第２のガラス基板が対向配置されており、該第２のガラス基板の対向面には対向電極が形成されている。そして、２つのガラス基板間に、表示材料として、電気光学素子である液晶が封入されている。
【０００６】
図１８は、図１７における各画素部の構成を詳細に示す回路図である。相互に直交するように形成された走査線２と信号線３との交差部に、２値データを保持する前記メモリ素子５が形成されており、このメモリ素子５に保持されている情報は、ＴＦＴから成る３端子の前記スイッチ素子６を介して出力される。スイッチ素子６の制御入力端には前記メモリ素子５からの出力が与えられ、一端には前記参照線４の基準電圧Ｖｒｅｆが与えられ、他端には前記画素電極１から液晶層１０を介して前記対向電極１１の共通電圧Ｖｃｏｍが与えられる。したがって、メモリ素子５の出力に応じてスイッチ素子６の一端から他端への抵抗値が制御され、液晶層１０のバイアス状態を調整している。
【０００７】
この図１８の構成では、メモリ素子５には、Poly-Si ＴＦＴから成る２段のインバータ１２，１３を用い、正帰還された形のメモリ回路、すなわちスタティク型メモリ素子が用いられている。前記走査線２の走査電圧Ｖｇがハイレベルとなり、該走査線２が選択されると、ＴＦＴ１４が導通状態となり、信号線３から与えられる信号電圧Ｖｓｉｇは、該ＴＦＴ１４を介してインバータ１２のゲート端子へ入力される。このインバータ１２の出力は、インバータ１３で反転されて該インバータ１２のゲート端子に再入力され、こうしてＴＦＴ１４が導通状態のときにインバータ１２に書込まれたデータが、同極性で該インバータ１２に帰還され、再度該ＴＦＴ１４が導通状態となるまで保持される。
【０００８】
また、このようにPoly-Si ＴＦＴを用いてスタティク型メモリ素子を画素毎に作込む別の構成が、他の従来技術である特開平２−１４８６８７（特許２７２９０８９）号公報に開示されている。図１９は、その従来技術における各画素部の構成を示す回路図である。この従来技術では、各画素は、複数のメモリセルｍ１，ｍ２，…，ｍｎ（図１９では、ｎ＝４）と、定電流回路２１と、前記各メモリセルｍ１〜ｍｎのデータによって制御され、前記定電流回路２１の基準電流を作成するＦＥＴｑ１〜ｑｎと、前記定電流回路２１からの電流で駆動される有機ＥＬ素子２２とを備えて構成されている。同じ画素に対応したメモリセルｍ１〜ｍｎには、共通にロー電極制御信号ｖｌが与えられ、また個別にｎビットのコラム電極制御信号ｂ１〜ｂｎが与えられる。
【０００９】
定電流回路２１は、ＦＥＴ２３，２４を用いたカレントミラー回路であるので、有機ＥＬ素子２２を流れる電流は、相互に並列に接続されたＦＥＴｑ１〜ｑｎを流れる電流の総和である前記基準電流によって決定され、またこのＦＥＴｑ１〜ｑｎを流れる電流は、メモリセルｍ１〜ｍｎに保存されたデータによって決定されることになる。
【００１０】
各メモリセルｍ１〜ｍｎは、たとえば図２０で示すように構成されている。すなわち、前記ロー電極制御信号ｖｌによって制御される入力用のインバータ２５と、保持用のインバータ２６と、帰還用のインバータ２７と、前記ロー電極制御信号ｖｌおよび入力用のインバータ２５の出力に応答して、前記保持用のインバータ２６のゲートに、前記コラム電極制御信号ｂ１〜ｂｎを入力するか、帰還用のインバータ２７の出力を帰還するのかを制御するＭＯＳ伝送ゲート２８，２９とを備えて構成されている。したがって、保持用のインバータ２６の出力が帰還用のインバータ２７およびＭＯＳ伝送ゲート２９を介して該保持用のインバータ２６のゲートに帰還されるスタティク型のメモリ素子構成となっている。
【００１１】
また、さらに他の従来技術として、画像メモリを表示部の外に配置した液晶表示装置の回路構成が、特開２０００−２２７６０８号公報に開示されている。図２１は、その従来技術の表示基板のブロック図である。この従来技術では、表示部３１は、ラインバッファ３２を介して画像メモリ３３に接続されている。前記画像メモリ３３は、メモリセルがマトリクス状に配列されたランダムアクセスメモリの構成となっており、表示部３１の画素と同一のアドレス空間を有するビットマップ構成を有している。
【００１２】
アドレス信号３４は、メモリ制御回路３５を介して、メモリライン選択回路３６およびコラム選択回路３７へ入力される。前記アドレス信号３４によって指定されたメモリセルが、図示しないコラム線およびライン線によって選択され、そのメモリセルへ表示データ３８が書込まれる。こうして書込まれた表示データ３８は、メモリライン選択回路３６に入力されたアドレス信号によって、選択画素を含む１ライン分のデータとしてラインバッファ３２に出力される。ラインバッファ３２は、表示部３１の信号配線に接続されているので、この読出された表示データ３８は、図示しない信号配線へ出力される。
【００１３】
一方、前記アドレス信号３４はまた、アドレスライン変換回路３９にも入力されており、表示部３１の図示しないライン選択配線の内、前記アドレス信号３４を変換して得られたライン選択配線が、表示ライン選択回路４０によって選択され、選択電圧が印加される。このような動作によって、画像メモリ３３内の表示データ３８が、表示部３１へ書込まれる。
【００１４】
図２２は、前記表示部３１における各画素の回路構成の一例を示す回路図である。ライン選択配線４１が前記表示ライン選択回路４０によって選択されることで、該ライン選択配線４１に接続される制御ＴＦＴ４２が制御され、信号配線４３を介して前記ラインバッファ３２から与えられる表示データ３８は、共通配線４４と前記制御ＴＦＴ４２との間に設けられるコンデンサ４５に保持され、このコンデンサ４５の端子電圧によって、駆動ＴＦＴ４６の導通／非導通状態が制御される。前記駆動ＴＦＴ４６が導通状態となるか、または非導通状態となるかによって、画素電極４７には、液晶基準配線４８から与えられる電圧が、直接印加されるか、または前記駆動ＴＦＴ４６の端子間に設けられるコンデンサ４９を介して間接的に印加されるかが決定される。
【００１５】
また、図２３は、前記表示部３１における各画素の回路構成の他の例を示す回路図である。この構成では、液晶を駆動するＴＦＴとして、アナログスイッチ５１を用いている。このアナログスイッチ５１は、ＰチャネルのＴＦＴ５２およびＮチャネルのＴＦＴ５３から構成されており、該アナログスイッチ５１を駆動するために、サンプリングコンデンサ５４，５５およびサンプリングＴＦＴ５６，５７から成るなるメモリ回路が、前記各ＴＦＴ５２，５３にそれぞれ対応して２系統設けられている。
【００１６】
前記サンプリングＴＦＴ５６，５７は、相互に極性の異なる２本のデータ配線５８，５９にそれぞれ接続されるとともに、共通に前記ライン選択配線４１に接続され、ライン選択配線４１によって該サンプリングＴＦＴ５６，５７の導通／非導通状態が制御され、サンプリングコンデンサ５４，５５に前記データ配線５８，５９の電圧Ｄ，／Ｄがそれぞれ蓄えられる。なお、このアナログスイッチ５１を駆動するための極性の異なる電圧Ｄ，／Ｄを、上記のようにメモリ回路を２系統設けて蓄えるのではなく、画素内部に設けたインバータ回路で生成する構成や、メモリ回路の構成としては、半導体に用いられるメモリ回路の構成をＴＦＴを用いて表示部３１上に実現してもよいことが記載されている。
【００１７】
このように、特開２０００−２２７６０８号には、液晶ディスプレイ用の表示部３１外に画像メモリ３３を持ったポリシリコンＴＦＴ基板の構成が開示されている。
【００１８】
【発明が解決しようとする課題】
しかしながら、特開平８−１９４２０５号の従来技術では、図１８に示すように、１つの画素が、液晶層１０と、液晶駆動用のスイッチ素子６と、１ビットのメモリ素子５とから構成されており、１つの液晶素子当たり白黒２値表示はできても、３階調以上の多階調表示はできないという問題がある。
【００１９】
同様に、特開２０００−２２７６０８号の従来技術でも、図２２に示すように、１つの画素には、液晶素子と、コンデンサ４５から成る１ビットのメモリ素子しか構成されないので、上記１つの液晶素子当り、白黒２値表示しかできないという問題がある。
【００２０】
この点、特開平２−１４８６８７号の従来技術では、図１９に示すように、１つの画素が、有機ＥＬ素子２２と、カレントミラー回路２１と、複数のメモリセルｍ１〜ｍｎとを備えて構成されており、前記メモリセルｍ１〜ｍｎの状態を書換えることで、前記多階調表示を実現することができる。
【００２１】
ところが、図１９の構成では、多階調表示に必要なメモリセル数ｎだけ、データ側配線であるコラム電極制御信号ｂ１〜ｂｎが必要になるので、多階調表示しようとする程、画素が配線で覆われてしまい、メモリセル等を作成するための領域が狭くなるという新たな問題が生じる。
【００２２】
また、特開平２０００−２２７６０８号の構成では、画像メモリ３３から１走査ライン分のデータが並列に読出され、ラインバッファ３２へ送出されている。このように画像メモリ３３からバッファ回路（または信号線ドライバ）へデータを並列に送出するメリットは、１ライン分のデータを、一旦パラレル／シリアル変換し、シリアルデータとして、図１７に示されるような信号線ドライバ８の図示しないシフトレジスタ内を転送させ、再度シリアル／パラレル変換することに伴う消費電力を削減する効果があり、その分低消費電力化が可能となっている。
【００２３】
しかしながら、そのような構成で、画素当たり３階調以上の多階調表示を行う場合、画像メモリ３３から読出したデータを信号線ドライバ８内のＤ／Ａ変換回路でアナログ電圧に変換する構成となり、Ｄ／Ａ変換に伴う電力消費が大きいという問題がある。
【００２４】
さらにまた、特開平２−１４８６８７号のような構成でも、ＦＥＴｑ１〜ｑｎによって作成され、カレントミラー回路２１のＦＥＴ２３側を流れる前記基準電流は無駄となるので、このカレントミラー回路２１を一種のＤ／Ａ変換回路と考えると、同様にＤ／Ａ変換に伴う消費電力の問題がある。
【００２５】
本発明の目的は、多階調表示を実現するにあたって、表示領域における配線数を削減することができるとともに、消費電力を削減することができる表示装置を提供することである。
【００２６】
【課題を解決するための手段】
本発明の表示装置は、基板上のマトリクス状に区画された各画素領域に電気光学素子が配設され、前記各画素領域に設けられた第１のアクティブ素子を介して信号線から、前記各画素領域内に配置された画素領域内のメモリ素子にデータを取込み、前記画素領域内のメモリ素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、各電気光学素子に対応する前記画素領域内のメモリ素子を同一の信号線に対して複数個設け、さらに、前記画素領域内のメモリ素子に書込めなかったデータを保存するために、前記基板上にて画素領域外に配置された画素領域外のメモリ素子を設け、前記画素領域外のメモリ素子から、前記画素領域内のメモリ素子にデータを読出して、前記画素領域内のメモリ素子の一部または全部の出力によって前記電気光学素子を表示駆動する。
【００２７】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個、たとえば８階調とすると３個設ける。そして、その一部または全部の出力によって前記電気光学素子を表示駆動する。
【００２８】
したがって、一部の出力を使用した場合、ビットの重みに対応して順次出力を切換えることで時分割によるデジタル階調制御を行うことができ、また一部の出力と残余の出力とで異なる映像を表示することもできる。たとえば、ｎビットのデータでは、２n の階調の１つの映像を表示したり、２階調（１ビット階調）のｎ個の映像を切換え表示したりすることは勿論のこと、２n-1 の階調の映像と、２階調（１ビット階調）の映像との切換え表示等も可能となる。一方、全部の出力を同時に使用した場合、各ビットの出力の加算電圧や電流によってアナログ階調制御を行うことができる。
【００２９】
これによって、共通の信号線を使用して各ビットのデータが対応する画素領域内のメモリ素子に取込まれ、またそれらのビットを選択するビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。さらにまた、マルチビットのデータによって電気光学素子を時分割のデューティで駆動することで、Ｄ／Ａ変換に伴う電力消費も削減することができる。
【００３０】
また、本発明の表示装置は、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、電気光学素子がそのメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、各電気光学素子に対応して形成される前記メモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設け、前記各メモリ素子に個別的に対応して設けられる第２のアクティブ素子と、相互に等しいビット順位の第２のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、前記選択線が選択されている間は前記第１のアクティブ素子を介するデータを対応するメモリ素子に格納させ、前記選択線が選択されていない期間は対応するメモリ素子のデータを電気光学素子に出力させるビット選択線とを含むことを特徴とする。
【００３１】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、そのメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現する。このために、各電気光学素子に対応して形成されるメモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設ける。たとえば８階調必要な場合は、各電気光学素子に対応しては２個設け、外部のＲＡＭに１個設けたり、各電気光学素子に対応して３個総て設ける。
【００３２】
一方、各メモリ素子に個別的に対応して、前記第１のアクティブ素子および電気光学素子と対応するメモリ素子との間には、第２のアクティブ素子が介在され、前記選択線が選択されている間は、前記第１のアクティブ素子を介する各ビットのデータが、この第２のアクティブ素子がビット選択線によって択一的に選択されることで、対応するメモリ素子に格納される。これに対して、前記選択線が選択されていない期間は、前記第２のアクティブ素子がビット選択線によって択一的に選択されることで、対応するメモリ素子のデータは電気光学素子に出力される。
【００３３】
すなわち、たとえば前記多階調表示を実現する場合、３ビットのデータでは、第１〜第３の各ビットのデータが１であるとすると、先ず第１のビットに対応したメモリ素子からの１のデータが単位期間Ｔだけ第２のアクティブ素子を介して電気光学素子に与えられ、次に第２のビットに対応したメモリ素子からの１のデータが期間２Ｔだけ第２のアクティブ素子を介して電気光学素子に与えられ、続いて第３のビットに対応したメモリ素子からの１のデータが期間４Ｔだけ第２のアクティブ素子を介して電気光学素子に与えられる。この場合、前記参照線の電圧は、電気光学素子に、０〜７の前記８階調の内の、７の階調で印加され、こうして時分割によるデジタル多階調表示を実現することができる。
【００３４】
また、上述のように第２のアクティブ素子によって一部のメモリ素子の出力を切換えて使用する場合、その一部の出力と残余の出力とで異なる映像を表示することもできる。すなわち、ｎビットのデータでは、上述のように２n の階調の１つの映像を表示するだけでなく、２階調（１ビット階調）のｎ個の映像を切換えて簡単な動画を表示したり、２n-1 の階調の映像と、２階調（１ビット階調）の映像との切換え表示等も可能となる。
【００３５】
これによって、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。また、そのマルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行う場合、変換に伴う電力消費も削減することができる。さらにまた、異なる映像の切換え表示にあたって、一旦メモリ素子にデータを書込んでしまえば、外部のＣＰＵ等の動作は必要なく、低消費電力で実現することができる。
【００３６】
さらにまた、本発明の表示装置は、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、電気光学素子がその画素領域内のメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、各電気光学素子に対応して形成される前記画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設けるとともに、前記第１のアクティブ素子および選択線も画素領域内の各メモリ素子に個別的に対応して設け、さらに、画素領域外に配置され、前記画素領域内のメモリ素子に書込めなかったデータを保存し、該データが前記画素領域内のメモリ素子に読出されるようになっている、画素領域外のメモリ素子と、前記画素領域内の各メモリ素子に個別的に対応して設けられる第３のアクティブ素子と、相互に等しいビット順位の第３のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、対応する画素領域内のメモリ素子のデータを電気光学素子に出力させるビット選択線とを含むことを特徴とする。
【００３７】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、その画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個、たとえば８階調とすると３個設ける。
【００３８】
一方、前記第１のアクティブ素子およびその選択線も画素領域内の各メモリ素子に個別的に対応して設けるとともに、画素領域内の各メモリ素子と電気光学素子との間には、ビット選択線によって択一的に選択される第３のアクティブ素子をそれぞれ介在する。したがって、時分割によるデジタル多階調表示を実現することができ、および／または異なる映像を表示することもできる。
【００３９】
これによって、マルチビットのデータは、共通の信号線を時間分割で使用して画素領域内の各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。また、そのマルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行う場合、変換に伴う電力消費を削減することもできる。
【００４０】
また、本発明の表示装置は、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、電気光学素子がその画素領域内のメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、各電気光学素子に対応して形成される前記画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調の少なくとも一部分に対応したビット数個設けるとともに、前記第１のアクティブ素子および選択線も画素領域内の各メモリ素子に個別的に対応して設け、前記画素領域内の複数のメモリ素子の和出力で前記電気光学素子を表示駆動することを特徴とする。
【００４１】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、その画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調数に対応したビット数個設けるとともに、第１のアクティブ素子およびその選択線も各メモリ素子に個別的に対応して設ける。
【００４２】
したがって、画素領域内の各メモリ素子の出力の加算電圧や電流によってアナログ階調制御を行うことができる。これによって、マルチビットのデータは、共通の信号線を時間分割で使用して画素領域内の各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。
【００４３】
さらにまた、本発明の表示装置は、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、電気光学素子がそのメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、各電気光学素子に対応して形成される前記メモリ素子を、同一の信号線に対して、表示すべき階調の少なくとも一部分に対応したビット数個設け、前記各メモリ素子に個別的に対応して設けられる第２のアクティブ素子と、相互に等しいビット順位の第２のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、前記選択線が選択されている間に前記第１のアクティブ素子を介するデータを対応するメモリ素子に格納させるビット選択線とを含み、前記複数のメモリ素子の和出力で前記電気光学素子を表示駆動することを特徴とする。
【００４４】
上記の構成によれば、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、そのメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示を実現するにあたって、各電気光学素子に対応して形成されるメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個設けるとともに、各メモリ素子に個別的に対応して、前記第１のアクティブ素子および電気光学素子と対応するメモリ素子との間に第２のアクティブ素子を介在し、この第２のアクティブ素子をビット選択線によって択一的に選択することで、対応するメモリ素子にデータを格納する。
【００４５】
したがって、各メモリ素子の出力の加算電圧や電流によってアナログ階調制御を行うことができる。これによって、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。
【００４６】
また、本発明の表示装置は、前記各電気光学素子がマトリクス状に配列され、前記ビット選択線を隣接行間で共用することを特徴とする。
【００４７】
上記の構成によれば、配線面積を縮小し、一層の多階調化を図ることができる。
【００４８】
さらにまた、本発明の表示装置は、前記ビット選択線を２つに区分し、各行間に分散して配設することを特徴とする。
【００４９】
上記の構成によれば、配線数のバランスが取れ、表示均一性を向上することができる。
【００５０】
また、本発明の表示装置は、前記ビット選択線の選択データをデコードするデコード手段をさらに備えることを特徴とする。
【００５１】
上記の構成によれば、配線領域の割合を一層小さくすることができる。
【００５２】
特に本発明は、表示エリアの各電気光学素子と対応した構成でメモリ素子を持ち、ＣＰＵ等外部の装置から表示装置に表示すべき画像（や文字）データが書込まれるＲＡＭ（ランダム・アクセス・メモリ）を、表示エリアの外に表示装置と一体化して形成する場合に適用することが好ましい。
【００５３】
上記構成では、ＲＡＭからデータをパラレルに読出し、各電気光学素子へ表示することで低消費電力化を図っているが、ＲＡＭと電気光学素子との間にＤ／Ａ変換器があると、そのことだけで上記パラレル化した低消費電力効果がなくなる。
【００５４】
そこで、本発明のようにＲＡＭと電気光学素子との間にＤ／Ａ変換器を設けず、代わりにデジタル的なメモリを設け、多階調表示する構成とすることで、上記構成で目的とする低消費電力化を実現できるので、好ましい。
【００５５】
なお、上記構成で表示エリアの外に設ける画像メモリをＲＡＭと表現しているのは、上記電気光学素子毎にスタティクメモリを設ける構成では、画像メモリは一時的にデータを保持すれば良いだけであるので、必ずしもＳＲＡＭ構成を取らなくとも、ＤＲＡＭ構成でも良いと判断するからである。
【００５６】
さらにまた、本発明の表示装置は、前記メモリ素子または画素領域内のメモリ素子を、強誘電体薄膜コンデンサで形成することを特徴とする。
【００５７】
上記の構成によれば、ＴＦＴなどのトランジスタを使用するＳＲＡＭ回路で実現する場合よりも、メモリ素子または画素領域内のメモリ素子に必要な回路面積を小さくすることができる。
【００５８】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００５９】
図１は、本発明の実施の第１の形態の表示装置６１の概略的構成を示す図である。この表示装置６１は、電気光学素子を有機ＥＬ素子６２としたＥＬディスプレイであるけれども、前記液晶素子やＦＥＤ素子が用いられてもよいことは言うまでもない。なお、本構成で基板６３上に形成されるＴＦＴ（薄膜トランジスタ）素子は、たとえば特開平１０−３０１５３６などでも説明されているＣＧＳ（Continuous Grain Silicon）ＴＦＴ製作プロセスや、一般的に用いられているPoly-Si ＴＦＴプロセスなどで作成することができる。
【００６０】
この表示装置６１では、大略的に、ＣＰＵ（中央処理ユニット）６４は、フラッシュメモリ兼ＳＲＡＭ（Static Random Access Memory)であるメモリ６５との間でデータをやり取りして、表示すべきデータを前記基板６３上のＳＲＡＭ６６に記憶させ、そのＳＲＡＭ６６内のデータをコントローラ・ドライバ６７の指示によって書込みおよび定期的な読出しを行わせて、各画素領域Ａ内に形成されるメモリ素子Ｍに記憶させる。そして、このメモリ素子Ｍに記憶されているデータに従って参照線（電源線）Ｒの電圧ＶＤＤが前記有機ＥＬ素子６２に与えられることで、画素毎に記憶保持動作に必要な電源を得るとともに、同一データの再書込みを行わないようにして、信号線駆動回路である前記ＳＲＡＭ６６の省電力化、および前記ＣＰＵ６４の電源ＯＦＦによる省電力化が図られている。
【００６１】
このため、前記コントローラ・ドライバ６７からの選択線（ゲート信号線）Ｇｉ（ｉ＝１，２，…，ｍ、総称するときは、以下参照符Ｇで示す）と、前記ＳＲＡＭ６６からの信号線（データ信号線）Ｓｊ（ｊ＝１，２，…，ｎ、総称するときは、以下参照符Ｓで示す）との交点には、第１のアクティブ素子であるＮ型のＴＦＴＱ１が形成され、コントローラ・ドライバ６７によって選択電圧が印加されている選択線Ｇにゲートが接続されているＴＦＴＱ１によって、ＳＲＡＭ６６から信号線Ｓに出力されているデータがメモリ素子Ｍに記憶される。また、メモリ素子Ｍからの出力は、前記有機ＥＬ素子６２とともに電気光学素子を形成するＰ型のＴＦＴＱ２のゲートに与えられ、このＴＦＴＱ２によって前記参照線Ｒの電圧ＶＤＤが前記有機ＥＬ素子６２に印加される。
【００６２】
なお、メモリ素子Ｍは、後述するようにスタティクメモリで実現される。この場合、前記ＳＲＡＭ６６を、ＣＰＵ６４から出力されるデータ転送速度と、画素領域Ａに配置されたメモリ素子Ｍへのデータ転送速度とを調整するバッファと考えれば、該ＳＲＡＭ６６は一時的にデータを保持できればよいので、必ずしもＳＲＡＭ構成を取らなくともよく、ＤＲＡＭ構成が用いられてもよい。この場合、どの画素に対応するデータが更新されたかを示すデータと共に記憶することで、更新されたデータに対応するメモリ素子Ｍのみを書換える構成とすることができる。
【００６３】
すなわち、表示装置６１の画素領域Ａに配置したメモリ素子Ｍは信号線Ｓ等を通して書換える必要がある。しかし、一般に信号線Ｓ等の浮遊容量は通常のＲＡＭより大きいので、その書換え速度は通常のＲＡＭより遅くなる。そこで、一時的にＣＰＵ６４からのデータを保持するために表示領域外に通常のＲＡＭと同等のＲＡＭを持たせることになり、この場合、画素領域Ａ外のＲＡＭはＤＲＡＭ構成でよい。
【００６４】
また、この画素領域Ａ外に配置されるＲＡＭには、後述するように、画素領域Ａ内のメモリ素子Ｍに書込めなかったデータを保存する役割も持たせられる。たとえば、表示させたい階調数が６ビット階調のとき、画素に４ビット階調しか配置できなければ、残り２ビット分のデータを画素領域Ａ外のＲＡＭへ配置する。
【００６５】
さらにまた、後述するように複数の映像を表示切換え表示するときにも、より多くのメモリ素子が必要であり、この場合も画素領域Ａ内に配置できなかったメモリデータを画素領域Ａ外のＲＡＭに配置するようにすればよい。すなわち、画素領域Ａ内のメモリ素子Ｍと画素領域Ａ外のＲＡＭとの間で表示データをやり取りし、通常は画素領域Ａ内のメモリデータを表示し、他の画面に切換えるときは画素領域Ａ外のＲＡＭデータを画素領域Ａ内のメモリ素子Ｍへ移し、（また、逆に画素領域Ａ内のメモリデータを画素外のＲＡＭへ戻し、）表示を得ることも可能である。
【００６６】
また、前記ＳＲＡＭ６６およびコントローラ・ドライバ６７、さらにはＣＰＵ６４も、基板６３に一体化されてもよい。この場合、前記ＣＧＳＴＦＴ製作プロセスを用いて基板６３に作込んでも、または単結晶半導体工程を用いて作った集積回路を基板６３に後から実装するようにしてもよい。さらに、前記単結晶半導体工程を用いて作成した集積回路を後から実装する場合、基板６３上に直接実装しても、または銅箔パターンで配線されたテープ上にＴＡＢ（Tape Automated Bonding）技術によって一旦実装してから、改めてそのＴＣＰ（Tape Carrier Package）を基板６３と結合させるようにしてもよい。
【００６７】
注目すべきは、本発明では、各画素領域Ａ内に形成されるメモリ素子Ｍを、多階調表示を実現するにあたって表示すべき階調に対応したビット数個、または表示させたい複数の映像に必要なビット数個、もしくはそれらの組合わせに対応したビット数個以下の個数（図１では、図面の簡略化のために、参照符Ｍ１，Ｍ２の２個）が設けられることである。各画素領域Ａ内に形成されるメモリ素子Ｍの個数が、必要となる個数未満の場合には、不足するメモリ素子は前記ＳＲＡＭ６６内に設けられ、必要に応じて画素領域Ａ側とＳＲＡＭ６６側とで、データのやり取りが行われればよい。以下の説明は、多階調表示を想定したものとし、複数映像の表示については後述する。
【００６８】
図１の構成では、前記メモリ素子Ｍ１，Ｍ２に個別的に対応して、前記ＴＦＴＱ１，Ｑ２間を接続するラインと、対応するメモリ素子Ｍ１，Ｍ２との間に、第２のアクティブ素子であるＴＦＴＱ３１，Ｑ３２が介在される。また、前記ＴＦＴＱ３１，Ｑ３２を択一的に選択するために、ビット選択線Ｂ１，Ｂ２およびそのビット選択線Ｂ１，Ｂ２に選択電圧を発生させるビットコントローラ６８が設けられている。ビットコントローラ６８も、前記ＳＲＡＭ６６等と同様に、基板６３に一体化されてもよい。
【００６９】
図２は、前記ＳＲＡＭ６６の一構成例を示すブロック図である。このＳＲＡＭ６６は、シリアルＩＮコントロール回路７１およびシリアルＯＵＴコントロール回路７２によるＣＰＵ６４へのシリアル・Ｉ／Ｏポートとは別に、前記各信号線Ｓに対応する基板６３のセグメント側１列（１，２，…，ｍ）画素分のデータをパラレルに出力するポートであるパラレルＯＵＴコントロール回路７３を備えている。このパラレルＯＵＴコントロール回路７３はまた、各画素毎に、Ｒ，Ｇ，Ｂの３つのポートを有する。その他は、通常のＳＲＡＭ回路と同様、アドレスバッファ７４，７５、ローデコーダ７６、カラムデコーダ７７、セレクタ７８、メモリアレイ７９およびチップセレクトや各種のイネーブル信号に対応したゲート８０，８１やバッファ８２を備えている。
【００７０】
図３は、前記メモリ素子Ｍの構成を説明するための任意のｉ行ｊ列目の１つの画素領域Ａｉｊの電気回路図である。この図３でも前述の図１と同様に、図面の簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２の２個としている。以降、前記ｉ行ｊ列目を表す添字ｉ，ｊは、特に必要な場合についてのみ付加し、そうでない場合は、説明の簡略化のために省略する。
【００７１】
これらのメモリ素子Ｍ１，Ｍ２は、Ｐ型のＴＦＴＰ１とＮ型のＴＦＴＮ１とから成るＣＭＯＳインバータＩＮＶ１と、同様にＰ型のＴＦＴＰ２とＮ型のＴＦＴＮ２とから成るＣＭＯＳインバータＩＮＶ２とが組合わされた２段インバータ構成であり、前記ＴＦＴＱ３１，Ｑ３２はインバータＩＮＶ１の入力端に接続され、インバータＩＮＶ１の出力端はインバータＩＮＶ２の入力端に接続され、インバータＩＮＶ２の出力端はインバータＩＮＶ１の入力端およびＴＦＴＱ３１，Ｑ３２に接続されるＳＲＡＭ構成である。
【００７２】
したがって、前記ＳＲＡＭ６６からのデータは、ＴＦＴＱ１およびＴＦＴＱ３１，Ｑ３２を介してインバータＩＮＶ１の入力端に入力され、該インバータＩＮＶ１で反転され、さらにインバータＩＮＶ２で反転されて該インバータＩＮＶ１の入力端に正帰還されて自己保持動作が行われるとともに、この出力がＴＦＴＱ３１，Ｑ３２から電気光学素子を構成する前記ＴＦＴＱ２に与えられる。
【００７３】
図４は、前記ビット選択線Ｂ１，Ｂ２および選択線Ｇの波形図である。この図４の例では、１フレーム期間Ｔｆは１２７に分割されており、データの書込み期間である１のタイミングで選択線Ｇがハイレベル（前記選択電圧）となり、かつビット選択線Ｂ１，Ｂ２が択一的にハイレベルとなって、各メモリ素子Ｍ１，Ｍ２に、同一の信号線Ｓを介して、ＳＲＡＭ６６からのデータが取込まれ、表示期間である残余の２〜１２７のタイミングでは選択線Ｇはローレベル（非選択電圧）となり、かつビット選択線Ｂ１，Ｂ２がそのビットの重みの比率に対応して択一的にハイレベルとなって、各メモリ素子Ｍ１，Ｍ２のデータがＴＦＴＱ２に出力される。
【００７４】
詳しくは、そのビットの重みに対応して、ビット選択線Ｂ１は単位期間Ｔだけ選択され、これに対してビット選択線Ｂ２は期間２Ｔだけ選択される。また、図４の例では、前記単位期間Ｔを１フレーム期間Ｔｆの７／１２７としており、すなわち１フレーム期間Ｔｆ内で、（１２７−１）／｛（１＋２）×７｝＝６回だけ、交互に選択される。
【００７５】
したがって、１のタイミングでは前記のようにメモリ素子Ｍ１，Ｍ２へのデータの取込みが行われ、２〜８のタイミングではビット選択線Ｂ１が選択されてメモリ素子Ｍ１のデータがＴＦＴＱ２に出力され、９〜２２のタイミングではビット選択線Ｂ２が選択されてメモリ素子Ｍ２のデータがＴＦＴＱ２に出力され、以降同様に、２３〜２９のタイミングではビット選択線Ｂ１が選択され、３０〜４３のタイミングではビット選択線Ｂ２が選択され、…１０７〜１１３のタイミングではビット選択線Ｂ１が選択され、１１４〜１２７のタイミングではビット選択線Ｂ２が選択される。
【００７６】
また、選択線Ｇは、前記１フレーム期間毎に、その１／１２７の期間だけ、順に選択されてゆくことになるけれども、ＣＰＵ６４からＳＲＡＭ６６へ転送されるデータをコントローラ・ドライバ６７がモニタし、表示画像の変更の必要のないときには、コントローラ・ドライバ６７からの制御出力に応答して前記ＳＲＡＭ６６はデータを出力せず、前記のように省電力となっている。
【００７７】
なお、前記１のタイミングでも、メモリ素子Ｍ１，Ｍ２のデータはＴＦＴＱ２に出力される。したがって、前記２〜１２７のタイミングのみを表示期間とすると、階調エラーが生じることになる。一方、前記１のタイミングも表示期間とすると、ＳＲＡＭ６６からのデータで直接ＴＦＴＱ２が駆動されることになるけれども、メモリ素子Ｍ１，Ｍ２へのデータの書込みによる電圧変動の影響が生じることになる。したがって、選択線Ｇがハイレベルであり、かつビット選択線Ｂ１，Ｂ２がハイレベルとなる期間の影響を考慮し、前記選択線Ｇがローレベルの間に、ビット選択線Ｂ１，Ｂ２がハイレベルである期間を調整すればよい。前記参照線Ｒの電圧ＶＤＤおよび信号線Ｓの選択時の電圧は、たとえば共に５〜６Ｖである。
【００７８】
このようにメモリ素子Ｍを用いて省電力化を図るようにした表示装置６１において、多階調表示を実現するにあたって、前記メモリ素子Ｍを、表示すべき階調に対応したビット数個のＭ１，Ｍ２だけ設けるとともに、前記ＴＦＴＱ１，Ｑ２との間にＴＦＴＱ３１，Ｑ３２をそれぞれ設け、選択線Ｇが選択されている間はＴＦＴＱ１を介して各ビットのデータを時間分割で順次メモリ素子Ｍ１，Ｍ２に記憶し、選択線Ｇが選択されていない期間はその記憶しているデータをビットの重みの比率に対応してＴＦＴＱ２のゲートに与えることで、参照線Ｒの電圧ＶＤＤを時分割で駆動して電気光学素子６２のデジタル多階調表示を実現することができる。
【００７９】
したがって、多階調表示のために、同様に複数のメモリセルｍ１〜ｍｎを用いる前記図１９の構成と比較すると、本発明では、Ｒ，Ｇ，Ｂの各色毎に、１本の信号線Ｓと、Ｒ，Ｇ，Ｂの各色で共通の選択線Ｇおよびビット選択線Ｂ１，Ｂ２が必要になり、ビット数をｘとすると、１本×３（Ｒ，Ｇ，Ｂ）＋１本＋ｘ本＝４本＋ｘ本となるのに対して、図１９の構成では、ｘ本×３（Ｒ，Ｇ，Ｂ）＋１本（ロー電極制御信号線）＝３ｘ本＋１本となり、配線数を大幅に削減することができる。これによって、各画素領域Ａにおける配線の面積を縮小して、階調数を増加しても、メモリ素子Ｍ１，Ｍ２等を作成するための領域を充分に確保することができる。
【００８０】
また、ＣＰＵ６４から表示領域外に設けたＳＲＡＭ６６にデータを書込み、ＣＰＵ６４からのデータの書込み速度とメモリ素子Ｍ１，Ｍ２へのデータの書込み速度との調整を行い、さらにＳＲＡＭ６６から直接メモリ素子Ｍ１，Ｍ２へ複数のビットデータをパラレルに書込むことで、従来の信号線駆動回路のようにＳＲＡＭ６６からのデータをシリアルに変換して転送する必要がなくなり、また各画素でデジタルデータを用いた階調表示を実現するので、ＳＲＡＭ６６と画素との間に消費電力の大きなＤ／Ａ変換回路が必要とならず、こうして低消費電力化を図ることができる。
【００８１】
特に、静止画像を表示する機会の多い携帯電話などでは、データ転送に伴う消費電力よりもデータをＤ／Ａ変換することに伴う消費電力が大きいので、階調データをシリアルに送るために必要な電力より、階調データからアナログ電圧を発生させるために必要な電力の方が大きく、上記欠点を補って余りのある効果を期待することができる。
【００８２】
さらに、メモリ素子Ｍ１，Ｍ２は、通常のＳＲＡＭと同様に、２段のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２で構成されるので、各インバータＩＮＶ１，ＩＮＶ２のＰ型ＴＦＴＰ１，Ｐ２とＮ型ＴＦＴＮ１，Ｎ２とのうち、導通状態となるＴＦＴはどちらかが一方でしかなく、メモリ状態を維持している間に各インバータＩＮＶ１，ＩＮＶ２を流れる電流が少なく、低消費電力である。
【００８３】
なお、上述の構成では、信号線Ｓは複数のビットで共用されるので、前記図１９で示すようなメモリ素子数だけ信号線Ｓを確保する場合に比べて、データの転送周波数がビット数倍となる欠点はある。しかしながら、表示装置の画素数をｍ×ｎとしたとき、ＳＲＡＭ６６から従来の信号線駆動回路へシリアルにデータを転送すれば、必要な転送周波数は信号線Ｓのパラレル数×ｎ倍となる。通常ｎは８０以上であるけれども、ビット数ｘは８程度なので、上記の構成でもデータをパラレルに転送することによるメモリ素子Ｍ１，Ｍ２へのデータ転送速度を下げる効果は残る。
【００８４】
一方、以下に前記複数映像の表示について説明する。たとえば、メモリ素子Ｍの個数をｋとすると、静止画像表示時に、そのメモリ素子Ｍからのデータを切換えて読出すことで、１ビット階調（２階調）の映像であれば、ｋ個の映像を切換えて表示することができる。すなわち、２階調映像であればｋ個の映像、４階調映像であればｋ／２個の映像、…と表示することができる。また、各映像は同じ階調数である必要はなく、たとえばｊ（ｊ＜ｋ）ビット階調の映像と、残余のｋ−ｊビット階調の映像との切換え表示を行うこともできる。こうして、簡単な動画を静止画像と同じ程度の消費電力で表示させることも可能である。
【００８５】
また、このような静止画像を表示するとき、たとえば６ビット階調を表示したいのに、画素に４ビット分のメモリ素子しか配置できなければ、前記のように画素外のＳＲＡＭ６６から残余の２ビット分のデータを読出すようにすることも可能である。この場合、画素外のＳＲＡＭ６６には３ビット分のデータをＳＲＡＭ構成で貯えられることが望ましい（残りはＤＲＡＭ構成でよい）。
【００８６】
さらにまた、複数の映像を表示する場合、より多くのメモリ素子を用いる必要が出てくる。このときも、上記同様に、画素外のＲＡＭから必要なビットデータを画素のメモリ素子へ読出して表示するようにすればよい。さらにまた、複数の映像表示に必要なデータのうち、一部の映像表示に必要なデータのみメモリ素子に記憶しておき、その他の映像を表示するときは画素外のＲＡＭから新規にデータを受入れ（それと共に、メモリ素子のデータを画素外のＲＡＭへ戻し、）ＣＰＵの電源を入れないまま、複数の映像表示や簡単な動画表示を得ることも可能である。
【００８７】
本発明の実施の第２の形態について、図５および図６に基づいて説明すれば、以下のとおりである。
【００８８】
図５は、本発明の実施の第２の形態の表示装置における１つの画素領域Ａの電気回路図である。この図５の構成は、前述の図３の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。本構成でも、前述の図３の構成と同様に、図面の簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２の２個としているけれども、３個以上のメモリ素子が対応可能である。
【００８９】
注目すべきは、本構成では、メモリ素子Ｍ１，Ｍ２のそれぞれに対応して、同一の信号線Ｓからデータを取込むための第１のアクティブ素子であるＴＦＴＱ１１，Ｑ１２が設けられるとともに、メモリ素子Ｍ１，Ｍ２の出力を前記電気光学素子のＴＦＴＱ２に与える第３のアクティブ素子であるＴＦＴＱ５１，Ｑ５２が設けられることである。前記ＴＦＴＱ１１は選択線Ｇａに選択電圧が与えられると信号線Ｓからのデータをメモリ素子Ｍ１に書込み、前記ＴＦＴＱ１２は選択線Ｇｂに選択電圧が与えられると信号線Ｓからのデータをメモリ素子Ｍ２に書込む。
【００９０】
また、前記ビット選択線は参照符Ｂで示すように２つのメモリ素子Ｍ１，Ｍ２で共用されるようになっており、このため各メモリ素子Ｍ１，Ｍ２の出力を前記ＴＦＴＱ２に択一的に与えるように、メモリ素子Ｍ１側のＴＦＴＱ５１はＰ型であり、メモリ素子Ｍ２側のＴＦＴＱ５２はＮ型となっており、これらＴＦＴＱ５１，Ｑ５２のゲートに前記ビット選択線Ｂの選択電圧が与えられることで、メモリ素子Ｍ１とメモリ素子Ｍ２との何れか一方のみの出力がＴＦＴＱ２に与えられ、対応する期間だけ有機ＥＬ素子６２に電流が流れることになる。
【００９１】
図６は、前記ビット選択線Ｂおよび選択線Ｇａ，Ｇｂならびに信号線Ｓの波形図である。この図６の例でも、１フレーム期間Ｔｆは１２７に分割されており、データの書込み期間である１のタイミングでは、選択線Ｇａ，Ｇｂが信号線Ｓに送出されたビットデータに従い、順次ハイレベル（前記選択電圧）となって、各メモリ素子Ｍ１，Ｍ２にＳＲＡＭ６６からのデータが書込まれる。表示期間である残余の２〜１２７のタイミングでは、選択線Ｇａ，Ｇｂはローレベル（非選択電圧）となり、かつビット選択線Ｂがそのビットの重みの比率に対応してメモリ素子Ｍ１の選択電圧Ｖ１とメモリ素子Ｍ２の選択電圧Ｖ２とに切換わり、各メモリ素子Ｍ１，Ｍ２のデータが択一的にＴＦＴＱ２に出力される。
【００９２】
このようにして、ビット選択線Ｂに送出された選択電圧がＶ１である期間とＶ２である期間との比率を１：２とすることで、多階調表示が行われる。また、メモリ素子Ｍ１，Ｍ２に異なる２値映像（文字や画像）データを記憶させておき、このビット選択線Ｂを１または複数のフレーム単位で周期的に電圧Ｖ１とＶ２とに切換えることで、２つの映像が周期的に表示され、簡単な繰返し動画像が表示できる。このような機能は、携帯電話等の待受け画面として好まれる傾向がある。
【００９３】
本発明の実施の第３の形態について、図７および図８に基づいて説明すれば、以下のとおりである。
【００９４】
図７は、本発明の実施の第３の形態の表示装置における１つの画素領域Ａの電気回路図である。この図７の構成は、前述の図５の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。本構成でも、前述の図３の構成と同様に、図面の簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２の２個としているけれども、３個以上のメモリ素子が対応可能である。
【００９５】
前記図１および図５の構成では、階調表示を実現する手法として時間分割階調表示を用いている。しかしながら、本発明はそれに限定されるものではなく、また電気光学素子も有機ＥＬ素子６２に限定されるものでもない。そこで、注目すべきは、本実施の形態は、電気光学素子として液晶９１を用い、その液晶９１へアナログ電圧を印加して階調表示を実現する場合の例を示すものである。
【００９６】
前記液晶９１は、抵抗Ｒ１１，Ｒ１２の並列回路と、抵抗Ｒ２と相互に直列に接続されて、電源電圧ＶＤＤの参照線（電源線）ＲとＧＮＤとの間に介在されている。本構成では、前記ビット選択線Ｂ１，Ｂ２；Ｂは設けられておらず、メモリ素子Ｍ１，Ｍ２の出力は、Ｐ型のＴＦＴＱ６１，Ｑ６２にそれぞれ与えられ、その導通／非導通を制御する。ＴＦＴＱ６１は前記抵抗Ｒ１１，Ｒ１２と並列に、ＴＦＴＱ６２は前記抵抗Ｒ２と並列に、それぞれ設けられる。また、液晶９１と並列に抵抗Ｒ３が設けられている。
【００９７】
前記抵抗Ｒ１１，Ｒ１２が相互に並列に形成されるのは、１／２の抵抗値の抵抗を作成するためであり、エッチング条件等のプロセスの影響で、略等しい抵抗値の抵抗を作成することは比較的容易であるけれども、単体で前記１／２の抵抗値の抵抗を合わせて作成することは難しい。したがって、各抵抗Ｒ１１，Ｒ１２，Ｒ２，Ｒ３の抵抗値は相互に等しいことが望ましい。
【００９８】
以下、ＴＦＴＱ６１，Ｑ６２のＯＮ抵抗を無視すると、液晶９１には、該ＴＦＴＱ６１，Ｑ６２が共に非導通状態のとき、
ＶＤＤ×（Ｒ３／（（Ｒ１１//Ｒ１２）＋Ｒ２＋Ｒ３））
の電圧が印加され、ＴＦＴＱ６１が導通状態でＴＦＴＱ６２が非導通状態のとき、
ＶＤＤ×（Ｒ３／（Ｒ２＋Ｒ３））
の電圧が印加され、ＴＦＴＱ６１が非導通状態でＴＦＴＱ６２が導通状態のとき、
ＶＤＤ×（Ｒ３／（（Ｒ１１//Ｒ１２）＋Ｒ３））
の電圧が印加され、ＴＦＴＱ６１，Ｑ６２が共に導通状態のとき、ＶＤＤの電圧が直接印加されることになる。なお、上記式で（Ｒ１１//Ｒ１２）とは、抵抗Ｒ１１と抵抗Ｒ１２との並列抵抗値であり、（Ｒ１１×Ｒ１２）／（Ｒ１１＋Ｒ１２）で表すことができる。
【００９９】
したがって、前述のように各抵抗Ｒ１１，Ｒ１２，Ｒ２，Ｒ３の抵抗値が相互に等しい場合、ＴＦＴＱ６１，Ｑ６２が共に非導通状態のとき、２ＶＤＤ／５の電圧が印加され、ＴＦＴＱ６１が導通状態でＴＦＴＱ６２が非導通状態のとき、ＶＤＤ／２の電圧が印加され、ＴＦＴＱ６１が非導通状態でＴＦＴＱ６２が導通状態のとき、２ＶＤＤ／３の電圧が印加されることになる。このようにして、画素領域Ａ内に簡単なＤ／Ａ変換回路を作込むことも可能である。
【０１００】
このように各メモリ素子Ｍ１，Ｍ２に対応したＴＦＴＱ６１，Ｑ６２を導通／非導通状態に切換えたりすることで、参照線（電源線）Ｒから与えられた電源電圧ＶＤＤを分割し、電圧変換して電気光学素子へ印加する手法は、電気光学素子が液晶９１場合に、特に有効である。また、分圧を前記抵抗Ｒ１１，Ｒ１２，Ｒ２，Ｒ３を行うのではなく、コンデンサで行うようにしてもよい。
【０１０１】
なお、上記図７の構成では、複数の映像を切換えて表示することはできないが、メモリ素子Ｍ１，Ｍ２とＴＦＴＱ６１，Ｑ６２との間に第３のアクティブ素子を設け、該第３のアクティブ素子とメモリ素子Ｍ１，Ｍ２の組合せとの間で、映像を切換えることも可能である。また、本構成の制御タイミングは、ビット選択線Ｂがない点を除けば、前述の図６の制御タイミングと同じなので、ここではそのタイミングの説明は省略する。
【０１０２】
ここで、上記図７の構成は、表示領域Ａにおける配線数を削減する効果は有しているものの、低消費電力化の効果は薄い。そこで、より好ましくは、低消費電力化も実現可能なＤ／Ａ変換回路の構成を、図８に示す。この図８の構成において、図７の構成に対応する部分には同一の参照符号を付して示す。注目すべきは、メモリ素子Ｍ１，Ｍ２の出力が、コンデンサＣ１１，Ｃ２１をそれぞれ介して液晶９１に与えられることである。したがって、本構成では、抵抗を用いていないので、消費電力の増加が少なく、前記低消費電力化を達成することができる。
【０１０３】
本構成では、液晶９１の静電容量をＣＬＣとし、コンデンサＣ１１，Ｃ２１の静電容量ををそれぞれ参照符と同一で示すと、メモリ素子Ｍ１，Ｍ２の出力が共にＧＮＤ電位であるとき、液晶９１には０の電圧が印加され、メモリ素子Ｍ１の出力がＶＤＤ電位でメモリ素子Ｍ２の出力がＧＮＤ電位のとき、
ＶＤＤ×Ｃ１／（ＣＬＣ＋Ｃ１１＋Ｃ２１）
の電圧が印加され、メモリ素子Ｍ１の出力がＧＮＤ電位でメモリ素子Ｍ２の出力がＶＤＤ電位のとき、
ＶＤＤ×Ｃ２／（ＣＬＣ＋Ｃ１１＋Ｃ２１）
の電圧が印加され、メモリ素子Ｍ１，Ｍ２の出力が共にＶＤＤ電位のとき、
ＶＤＤ×（Ｃ１１＋Ｃ２１）／（ＣＬＣ＋Ｃ１１＋Ｃ２１）
の電圧が印加される。
【０１０４】
そこで、たとえばＣ２１＝２×Ｃ１１とし、Ｃ１１をＣＬＣと等しくなる位に、できるだけ大きくとり、電源電圧ＶＤＤを適切に設定すれば、液晶９１を用いて多階調表示を行うことができる。
【０１０５】
本発明の実施の第４の形態について、図９〜図１１に基づいて説明すれば、以下のとおりである。
【０１０６】
図９は、本発明の実施の第４の形態の表示装置における１つの画素領域Ａの電気回路図である。この図９の構成は、前述の図１，図５，図８の構成に類似している。本構成は、前述の図８のコンデンサを用いたＤ／Ａ機能を用いて、有機ＥＬ素子６２を駆動するＴＦＴＱ２のゲート電圧を発生させるものである。このため、電圧出力段である前記ＴＦＴＱ２のゲートにコンデンサＣ２１，Ｃ２２の一方の端子を接続する。コンデンサＣ２１の他方の端子はメモリ素子Ｍ２の出力に接続され、コンデンサＣ２２の他方の端子はコンデンサＣ１１，Ｃ１２の一方の端子に接続される。コンデンサＣ１１の他方の端子はメモリ素子Ｍ１の出力に接続され、コンデンサＣ１２の他方の端子は電源電圧ＶＤＤの参照線Ｒに接続される。
【０１０７】
そして、Ｃ２１＝Ｃ１１＝Ｃ１２の静電容量とし、Ｃ２２＝２×Ｃ２１の静電容量とする。すなわち、いわゆるＣ−２Ｃ ＤＡＣ構成とされる。このＣ−２Ｃ ＤＡＣ構成については、ＡＳＩＡ ＤＩＳＰＬＡＹ’９８のＰ２８５等に記載されているので、その原理的な説明は省略するが、このようなコンデンサを用いてＤ／Ａ変換回路を構成し、その出力を有機ＥＬ素子６２の駆動用のＴＦＴＱ２へ与えることも可能である。
【０１０８】
また、本構成では、第１のアクティブ素子であるＴＦＴＱ１とメモリ素子Ｍ１との間に第２のアクティブ素子であるＰ型のＴＦＴＱ７１が設けられ、ＴＦＴＱ１とメモリ素子Ｍ２との間に第２のアクティブ素子であるＮ型のＴＦＴＱ７２が設けられ、それらのＴＦＴＱ７１，Ｑ７２のゲートには前記ビット選択線Ｂの選択電圧が与えられ、前記ＴＦＴＱ１を介して、信号線Ｓのデータがメモリ素子Ｍ１，Ｍ２に択一的に書込まれる。
【０１０９】
図１０は、前記ビット選択線Ｂおよび選択線Ｇならびに信号線Ｓの波形図である。この図１０の例でも、１フレーム期間Ｔｆは１２７に分割されており、データの書込み期間である１のタイミングでは、選択線Ｇがハイレベル（選択電圧）となるとともに、ビット選択線Ｂが信号線Ｓに送出されたビットデータに従い、順次メモリ素子Ｍ１の選択電圧Ｖ１とメモリ素子Ｍ２の選択電圧Ｖ２とに切換わり、各メモリ素子Ｍ１，Ｍ２にＳＲＡＭ６６からのデータが書込まれる。表示期間である残余の２〜１２７のタイミングでは、選択線Ｇはローレベル（非選択電圧）となってデータの書込みが禁止されるので、ビット選択線Ｂは任意の電圧（図１０では選択電圧Ｖ１）となる。
【０１１０】
このように構成することによって、電流駆動型の電気光学素子であっても、時間分割階調を用いることなく、ＴＦＴＱ２のゲート電圧を制御することで、対応する電流値を得て、階調表示を行うことができる。
【０１１１】
また、電流駆動型の電気光学素子に対するメモリ素子Ｍ１，Ｍ２からの出力の電流変換の手法として、このようにＴＦＴＱ２のゲート電圧を制御して対応する電流を得る手法以外に、最も端的な手法として、各メモリ素子Ｍ１，Ｍ２に対応したスイッチング素子を導通／非導通状態に切換えることで、電源配線と電気光学素子との間の導電率を変化させ、電気光学素子へ電流を与える手法がある。これは、電気光学素子が有機ＥＬ素子の場合、特に有効である。その構成を、図１１で示す。この構成では、メモリ素子Ｍ１，Ｍ２には前記ＴＦＴＱ１１，Ｑ１２によって前記信号線Ｓからそれぞれデータが書込まれ、その出力は、ＴＦＴＱ６１；Ｑ６２，Ｑ６３を制御する。ＴＦＴＱ６１〜Ｑ６３は総て同じサイズで構成され、各ＴＦＴＱ６１〜Ｑ６３は導通状態のとき、相互に等しい電流が流れることになる。
【０１１２】
したがって、ビットの重みに従い、メモリ素子Ｍ２は、メモリ素子Ｍ１に対して２倍の電流を有機ＥＬ素子６２に供給することができ、このようにメモリ素子Ｍ１，Ｍ２にＳＲＡＭ６６からのデータが書込まれるだけで、時間分割を用いなくとも、電流駆動型の電気光学素子で階調表示を行うことができる。
【０１１３】
本発明の実施の第５の形態について、図１２に基づいて説明すれば、以下のとおりである。
【０１１４】
図１２は、本発明の実施の第５の形態の表示装置における１つの画素領域Ａの電気回路図である。この図１２の構成は、前述の図３の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本構成では、メモリ素子として強誘電体薄膜コンデンサＣ１，Ｃ２が用いられるとともに、このメモリ素子と第１のアクティブ素子であるＴＦＴＱ１とが直接接続されており、代わりにメモリ素子とＧＮＤとの間に第２のアクティブ素子であるＴＦＴＱ３１，Ｑ３２が配置されていることである。この図１２の強誘電体薄膜コンデンサＣ１，Ｃ２の使い方は、ＦＲＡＭ（強誘電体メモリ素子）でいうところの１Ｔ（トランジスタ）１Ｃ（コンデンサ）構成である。これによって、図３の４個のＴＦＴＰ１，Ｐ２，Ｎ１，Ｎ２を使用するＳＲＡＭ回路よりも、必要な回路面積を小さくすることができる。
【０１１５】
なお、強誘電体薄膜コンデンサの製造方法は、たとえば特開２０００−１６４８１８号公報および特開２０００−１６９２９７号公報等に記載されているので、ここでは詳細な説明は省略する。
【０１１６】
また、本構成では、前記強誘電体薄膜コンデンサＣ１，Ｃ２の一端がＴＦＴＱ１，Ｑ２ａに接続され、他端が前記ＴＦＴＱ３１，Ｑ３２を介して接地される。さらに前記図１および図３の基板６３では、有機ＥＬ素子６２の積層順序が、基板、陽極、正孔入層、正孔輸送層、発光層、電子輸送層および陰極の順で、ＴＦＴＱ２をＰ型とし、有機ＥＬ素子６２をＴＦＴＱ２とＧＮＤとの間に挿入している。一方、この図１２の構成では、基板６３ａに、基板、陰極、電子輸送層、発光層、正孔輸送層、正孔入層および陽極の順で積層されて構成される有機ＥＬ素子６２ａが用いられており、この有機ＥＬ素子６２ａを、Ｎ型のＴＦＴＱ２ａと電源電圧ＶＤＤの参照線Ｒとの間に挿入している。このようにして、ＴＦＴＱ２ａ，Ｑ３１，Ｑ３２のゲート電圧の振幅が小さくされている。
【０１１７】
本発明の実施の第６の形態について、図１３および図１４に基づいて説明すれば、以下のとおりである。
【０１１８】
図１３は、本発明の実施の第６の形態の表示装置における４つの画素領域の電気回路図である。この図１３の構成は、前述の図１２の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本構成では、メモリ素子として１画素当り６つの強誘電体薄膜コンデンサＣ１〜Ｃ６が用いられていることである。また、参照線Ｒは行方向で奇数番目の画素（図６ではＡ１１，Ａ２１）と偶数番目の画素（図６ではＡ１２，Ａ２２）とで共用されており、前記強誘電体薄膜コンデンサＣ１〜Ｃ６にそれぞれ対応するＴＦＴＱ３１〜Ｑ３６を駆動するためのビット選択線Ｂ１〜Ｂ６も、列方向で奇数番目の画素（図１３ではＡ１１，Ａ１２）と偶数番目の画素（図１３ではＡ２１，Ａ２２）とで、すなわち隣接行間で共用されており、表示領域内に占める配線領域の割合が小さくされている。参照線Ｒの電圧は−ＶＤＤであり、Ｎ型のＴＦＴＱ２ａが用いられ、これに対応して有機ＥＬ素子６２ａが用いられる。
【０１１９】
図１４は、前記ビット選択線Ｂ１〜Ｂ６および選択線Ｇｉ，Ｇｉ＋１の波形図である。この図１４の例では、１フレーム期間は１２８に分割されており、大略的に、１のタイミングで選択線Ｇｉがハイレベルとなり、かつビット選択線Ｂ１〜Ｂ６が択一的にハイレベルとなって、ｉ行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にＳＲＡＭ６６からのデータが取込まれ、２のタイミングで選択線Ｇｉ＋１がハイレベルとなり、かつビット選択線Ｂ１〜Ｂ６が択一的にハイレベルとなって、ｉ＋１行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にＳＲＡＭ６６からのデータが取込まれ、残余の３〜１２８のタイミングでは選択線Ｇｉ，Ｇｉ＋１はローレベルとなり、かつビット選択線Ｂ１〜Ｂ６がそのビットの重みの期間だけ択一的にハイレベルとなって、各強誘電体薄膜コンデンサＣ１〜Ｃ６のデータがＴＦＴＱ２ａに出力される。
【０１２０】
なお、上記の場合において、選択線Ｇｉがハイレベルであるとき、選択線Ｇｉ＋１はローレベルであるので、ｉ行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にデータを書込んでいる間、ｉ＋１行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にデータが書込まれることはない。
【０１２１】
詳しくは、そのビットの重みに対応して、ビット選択線Ｂ１は単位期間Ｔだけ選択され、ビット選択線Ｂ２は期間２Ｔだけ選択され、ビット選択線Ｂ３は期間４Ｔだけ選択され、ビット選択線Ｂ４は期間８Ｔだけ選択され、ビット選択線Ｂ５は期間１６Ｔだけ選択され、ビット選択線Ｂ６は期間３２Ｔだけ選択される。また、図１４の例では、前記単位期間Ｔを１フレーム期間の１／１２８としており、すなわち１フレーム期間内で、（１２８−２）／｛（１＋２＋４＋８＋１６＋３２）×１｝＝２回だけ、交互に選択される。
【０１２２】
したがって、１および２のタイミングでは前記のように各強誘電体薄膜コンデンサＣ１〜Ｃ６へのデータの取込みが行われ、３のタイミングではビット選択線Ｂ１が選択され、４〜５のタイミングではビット選択線Ｂ２が選択され、６〜９のタイミングではビット選択線Ｂ３が選択され、１０〜１７のタイミングではビット選択線Ｂ４が選択され、１８〜３３のタイミングではビット選択線Ｂ５が選択され、３４〜６５のタイミングではビット選択線Ｂ６が選択され、６６のタイミングでは再びビット選択線Ｂ１が選択され、…９７〜１２８のタイミングではビット選択線Ｂ６が選択される。
【０１２３】
このように構成することによって、一層の多階調化を図ることができる。
【０１２４】
なお、図１４の例では、１フレームの間に２回、同一のビット選択線を選択している。これは１フレームの間に１回だけ各ビットに対応した発光を得る方法では、ＰＤＰで問題となったのと同様な動画偽輪郭の問題が発生するからである。しかしながら、前記図４のようにさらに多数回の発光を得て、前記動画偽輪郭を一層改善するためには、ＭＳＢに近いビット（たとえばビット選択線Ｂ６やＢ５）程、選択期間を細かく分割して、１フレーム期間内に分散するようにすればよい。
【０１２５】
また、１フレーム期間総てを発光期間とするよりも、１フレーム期間の一部を発光期間とする方が前記動画偽輪郭対策の効果と動きボケ対策の効果があるので好ましい。この非発光状態を作るためには、図１３の６個の強誘電体薄膜コンデンサＣ１〜Ｃ６のうちの１つへ有機ＥＬ素子６２ａを非発光とする電圧を保持するか、またはその１つの強誘電体薄膜コンデンサに代えて、有機ＥＬ素子６２ａを非発光とする電圧と接続された配線を用意し、その強誘電体薄膜コンデンサまたは配線を選択する動作を行うようにすればよい。
【０１２６】
本発明の実施の第７の形態について、図１５に基づいて説明すれば、以下のとおりである。
【０１２７】
図１５は、本発明の実施の第７の形態の表示装置における４つの画素領域の電気回路図である。この図１５の構成は、前述の図１３および図３の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本構成では、ビット選択線Ｂ１〜Ｂ６が、Ｂ１〜Ｂ３とＢ４〜Ｂ６との２つに区分され、各行間に均等に配置されていることである。すなわち、ビット選択線Ｂ１〜Ｂ６が隣接行間で共用される点は前記図１３の構成と同様であるけれども、図１３の構成ではそのビット選択線Ｂ１〜Ｂ６が一括して共用する行間に配設されているのに対して、本構成では２つに分割して、分散して配設されている。
【０１２８】
したがって、配線数のバランスが取れ、表示均一性を向上することができる。
【０１２９】
なお、前記図１４で示すような動作における強誘電体薄膜コンデンサＣ１〜Ｃ６に対する書込み期間が、２単位時間から３単位時間となるが、その他は同様であるので、ここではその詳細は省略する。
【０１３０】
本発明の実施の第８の形態について、図１６に基づいて説明すれば、以下のとおりである。
【０１３１】
図１６は、本発明の実施の第８の形態の表示装置における２つの画素領域の電気回路図である。この図１６の構成は、前述の図１４の構成に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本構成では、３本のビット選択線Ｂ１〜Ｂ３を用いて、その選択出力が各画素Ａ１１，Ａ２１内でデコードされ、強誘電体薄膜コンデンサＣ１〜Ｃ８のうちの対応するものが選択されることである。このため、２3 ＝８から、前記のように８つの強誘電体薄膜コンデンサＣ１〜Ｃ８を設け、また奇数番目の強誘電体薄膜コンデンサＣ１，Ｃ３，Ｃ５，Ｃ７に対応してはＮ型のＴＦＴＱ３１，Ｑ３３，Ｑ３５，Ｑ３７をそれぞれ設け、偶数番目の強誘電体薄膜コンデンサＣ２，Ｃ４，Ｃ６，Ｃ８に対応してはＰ型のＴＦＴＱ３２ａ，Ｑ３４ａ，Ｑ３６ａ，Ｑ３８ａをそれぞれ設けるとともに、前記選択信号をデコードするためのＴＦＴＱ８１〜Ｑ８６を設けている。
【０１３２】
したがって、配線領域の割合を一層小さくすることができる。
【０１３３】
【発明の効果】
本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個設け、その一部または全部の出力によって前記電気光学素子を表示駆動する。
【０１３４】
それゆえ、一部の出力を使用して、時分割によるデジタル階調制御を行うことができ、また一部の出力と残余の出力とで異なる映像を表示することができ、全部の出力を同時に使用した場合、各ビットの出力の加算電圧や電流によってアナログ階調制御を行うことができる。
【０１３５】
これによって、共通の信号線を使用して各ビットのデータが対応する画素領域内のメモリ素子に取込まれ、またそれらのビットを選択するビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。さらにまた、マルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行うと、変換に伴う電力消費も削減することができる。
【０１３６】
また、本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、そのメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成されるメモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設けるとともに、各メモリ素子と前記第１のアクティブ素子および電気光学素子との間に第２のアクティブ素子を介在し、その第２のアクティブ素子をビット選択線によって択一的に選択することで、データのメモリ素子への書込み／電気光学素子への読出しを制御する。
【０１３７】
それゆえ、時分割によるデジタル多階調表示を実現することができ、および／または異なる映像を表示することもできる。そして、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。また、そのマルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行う場合、変換に伴う電力消費も削減することができる。さらにまた、異なる映像の切換え表示にあたって、一旦メモリ素子にデータを書込んでしまえば、外部のＣＰＵ等の動作は必要なく、低消費電力で実現することができる。
【０１３８】
さらにまた、本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、その画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示や別映像の表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個設けるとともに、前記第１のアクティブ素子およびその選択線も画素領域内の各メモリ素子に個別的に対応して設け、さらに画素領域内の各メモリ素子と電気光学素子との間にビット選択線によって択一的に選択される第３のアクティブ素子をそれぞれ介在する。
【０１３９】
それゆえ、時分割によるデジタル多階調表示を実現することができ、および／または異なる映像を表示することもできる。そして、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。また、そのマルチビットのデータによって電気光学素子を時分割のデューティで駆動することでＤ／Ａ変換を行う場合、変換に伴う電力消費を削減することもできる。
【０１４０】
また、本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、その画素領域内のメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示を実現するにあたって、各電気光学素子に対応して形成される画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調数に対応したビット数個設けるとともに、第１のアクティブ素子およびその選択線も各メモリ素子に個別的に対応して設ける。
【０１４１】
それゆえ、画素領域内の各メモリ素子の出力の加算電圧や電流によってアナログ階調制御を行うことができる。そして、マルチビットのデータは、共通の信号線を時間分割で使用して画素領域内の各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。
【０１４２】
さらにまた、本発明の表示装置は、以上のように、選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、そのメモリ素子の記憶内容に対応して参照線の電圧を電気光学素子に印加するなどして、電気光学素子毎に記憶保持動作を行い、同一データの再書込みを行わないようにして、信号線駆動回路の省電力化を図るようにした表示装置において、多階調表示を実現するにあたって、各電気光学素子に対応して形成されるメモリ素子を、同一の信号線に対して、表示すべき階調や映像の種類に対応したビット数個設けるとともに、各メモリ素子に個別的に対応して、前記第１のアクティブ素子および電気光学素子と対応するメモリ素子との間に第２のアクティブ素子を介在し、この第２のアクティブ素子をビット選択線によって択一的に選択することで、対応するメモリ素子にデータを格納する。
【０１４３】
それゆえ、各メモリ素子の出力の加算電圧や電流によってアナログ階調制御を行うことができる。そして、マルチビットのデータは、共通の信号線を時間分割で使用して各メモリ素子に順に取込まれ、またビット選択線は相互に等しいビット順位間で共通に引回されるので、配線数を削減することができる。
【０１４４】
また、本発明の表示装置は、以上のように、マトリクス表示装置において、前記ビット選択線を隣接行間で共用する。
【０１４５】
それゆえ、配線面積を縮小し、一層の多階調化を図ることができる。
【０１４６】
さらにまた、本発明の表示装置は、以上のように、前記ビット選択線を２つに区分し、各行間に分散して配設する。
【０１４７】
それゆえ、配線数のバランスが取れ、表示均一性を向上することができる。
【０１４８】
また、本発明の表示装置は、以上のように、前記ビット選択線の選択データをデコードするデコード手段をさらに備える。
【０１４９】
それゆえ、配線領域の割合を一層小さくすることができる。
【０１５０】
さらにまた、本発明の表示装置は、以上のように、前記メモリ素子または画素領域内のメモリ素子を、強誘電体薄膜コンデンサで形成する。
【０１５１】
それゆえ、ＴＦＴなどのトランジスタを使用するＳＲＡＭ回路で実現する場合よりも、メモリ素子または画素領域内のメモリ素子に必要な回路面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の表示装置の概略的構成を示す図である。
【図２】前記表示装置におけるＳＲＡＭの一構成例を示すブロック図である。
【図３】前記表示装置におけるメモリ素子の構成を説明するための１つの画素領域の電気回路図である。
【図４】図１の表示装置におけるビット選択線および選択線の波形図である。
【図５】本発明の実施の第２の形態の表示装置における１つの画素領域の電気回路図である。
【図６】図５の表示装置におけるビット選択線および選択線ならびに信号線の波形図である。
【図７】本発明の実施の第３の形態の表示装置における１つの画素領域の電気回路図である。
【図８】前記本発明の実施の第３の形態の表示装置において、低消費電力化を実現可能なＤ／Ａ変換回路の構成を示す電気回路図である。
【図９】本発明の実施の第４の形態の表示装置における１つの画素領域の電気回路図である。
【図１０】図９の表示装置におけるビット選択線および選択線ならびに信号線の波形図である。
【図１１】図９の構成を用いて、電流駆動型の電気光学素子に対して、時間分割階調を用いることなく電流値を制御するようにした最も端的な構成を示す電気回路図である。
【図１２】本発明の実施の第５の形態の表示装置における１つの画素領域の電気回路図である。
【図１３】本発明の実施の第６の形態の表示装置における４つの画素領域の電気回路図である。
【図１４】図１３の表示装置におけるビット選択線および選択線の波形図である。
【図１５】本発明の実施の第７の形態の表示装置における４つの画素領域の電気回路図である。
【図１６】本発明の実施の第８の形態の表示装置における２つの画素領域の電気回路図である。
【図１７】典型的な従来技術の表示装置の概略的構成を示すブロック図である。
【図１８】図１７の表示装置における各画素部の構成を詳細に示す回路図である。
【図１９】他の従来技術の表示装置における各画素部の構成を示す図である。
【図２０】図１９の表示装置におけるメモリセルの構成を詳細に示す回路図である。
【図２１】さらに他の従来技術の表示装置の構成を示すブロック図である。
【図２２】図２１で示す表示装置における各画素の回路構成の一例を示す回路図である。
【図２３】図２１で示す表示装置における各画素の回路構成の他の例を示す回路図である。
【符号の説明】
６１ 表示装置
６２，６２ａ 有機ＥＬ素子（電気光学素子）
６３，６３ａ 基板
６４ ＣＰＵ
６５ メモリ
６６ ＳＲＡＭ
６７ コントローラ・ドライバ
６８ ビットコントローラ
７１ シリアルＩＮコントロール回路
７２ シリアルＯＵＴコントロール回路
７３ パラレルＯＵＴコントロール回路
７４，７５ アドレスバッファ
７６ ローデコーダ
７７ カラムデコーダ
７８ セレクタ
７９ メモリアレイ
８０，８１ ゲート
８２ バッファ
９１ 液晶（電気光学素子）
Ａ 画素領域
Ａ１１，Ａ１２，Ａ２１，Ａ２２ 画素
Ｂ；Ｂ１〜Ｂ６ ビット選択線
Ｃ１〜Ｃ８ 強誘電体薄膜コンデンサ（メモリ素子）
Ｃ１１，Ｃ２１ コンデンサ
Ｃ１２，Ｃ２２ コンデンサ
Ｇ：Ｇａ，Ｇｂ 選択線
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｍ１，Ｍ２ メモリ素子
Ｐ１，Ｐ２，Ｎ１，Ｎ２ ＴＦＴ
Ｑ１ ＴＦＴ（第１のアクティブ素子）
Ｑ２，Ｑ２ａ ＴＦＴ（電気光学素子）
Ｑ１１，Ｑ１２ ＴＦＴ（第１のアクティブ素子）
Ｑ３１〜Ｑ３７；Ｑ３２ａ，Ｑ３４ａ，Ｑ３６ａ，Ｑ３８ａ ＴＦＴ（第２のアクティブ素子）
Ｑ５１，Ｑ５２ ＴＦＴ（第３のアクティブ素子）
Ｑ６１；Ｑ６２，Ｑ６３ ＴＦＴ
Ｑ７１，Ｑ７２ ＴＦＴ（第２のアクティブ素子）
Ｑ８１〜Ｑ８６ ＴＦＴ（デコード手段）
Ｒ 参照線
Ｒ１１，Ｒ１２；Ｒ２，Ｒ３ 抵抗
Ｓ 信号線
Claims (12)
- 基板上のマトリクス状に区画された各画素領域に電気光学素子が配設され、前記各画素領域に設けられた第１のアクティブ素子を介して信号線から、前記各画素領域内に配置された画素領域内のメモリ素子にデータを取込み、前記画素領域内のメモリ素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、
各電気光学素子に対応する前記画素領域内のメモリ素子を同一の信号線に対して複数個設け、
さらに、前記画素領域内のメモリ素子に書込めなかったデータを保存するために、前記基板上にて画素領域外に配置された画素領域外のメモリ素子を設け、
前記画素領域外のメモリ素子から、前記画素領域内のメモリ素子にデータを読出して、前記画素領域内のメモリ素子の一部または全部の出力によって前記電気光学素子を表示駆動することを特徴とする表示装置。 - 選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、電気光学素子がそのメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、
各電気光学素子に対応して形成される前記メモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設け、
前記各メモリ素子に個別的に対応して設けられる第２のアクティブ素子と、
相互に等しいビット順位の第２のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、前記選択線が選択されている間は前記第１のアクティブ素子を介するデータを対応するメモリ素子に格納させ、前記選択線が選択されていない期間は対応するメモリ素子のデータを電気光学素子に出力させるビット選択線とを含むことを特徴とする表示装置。 - 選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、電気光学素子がその画素領域内のメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、
各電気光学素子に対応して形成される前記画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設けるとともに、前記第１のアクティブ素子および選択線も画素領域内の各メモリ素子に個別的に対応して設け、
さらに、画素領域外に配置され、前記画素領域内のメモリ素子に書込めなかったデータを保存し、該データが前記画素領域内のメモリ素子に読出されるようになっている、画素領域外のメモリ素子と、
前記画素領域内の各メモリ素子に個別的に対応して設けられる第３のアクティブ素子と、
相互に等しいビット順位の第３のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、対応する画素領域内のメモリ素子のデータを電気光学素子に出力させるビット選択線とを含むことを特徴とする表示装置。 - 選択線によって選択されている間に第１のアクティブ素子によって信号線のデータを画素領域内のメモリ素子に取込み、電気光学素子がその画素領域内のメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、
各電気光学素子に対応して形成される前記画素領域内のメモリ素子を、同一の信号線に対して、表示すべき階調の少なくとも一部分に対応したビット数個設けるとともに、前記第１のアクティブ素子および選択線も画素領域内の各メモリ素子に個別的に対応して設け、
さらに、画素領域外に、前記画素領域内のメモリ素子に書込めなかったデータを保存し、該データが前記画素領域内のメモリ素子に読出されるようになっている、画素領域外のメモリ素子を配置し、
前記画素領域内の複数のメモリ素子の和出力で前記電気光学素子を表示駆動することを特徴とする表示装置。 - 選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、電気光学素子がそのメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、
各電気光学素子に対応して形成される前記メモリ素子を、同一の信号線に対して、表示すべき階調の少なくとも一部分に対応したビット数個設け、
前記各メモリ素子に個別的に対応して設けられる第２のアクティブ素子と、
相互に等しいビット順位の第２のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、前記選択線が選択されている間に前記第１のアクティブ素子を介するデータを対応するメモリ素子に格納させるビット選択線とを含み、
前記複数のメモリ素子の和出力で前記電気光学素子を表示駆動することを特徴とする表示装置。 - 前記各電気光学素子がマトリクス状に配列され、前記ビット選択線を隣接行間で共用することを特徴とする請求項２または５に記載の表示装置。
- 選択線によって選択されている間に第１のアクティブ素子によって信号線のデータをメモリ素子に取込み、電気光学素子がそのメモリ素子の記憶内容に対応した表示を行うようにした表示装置において、
各電気光学素子に対応して形成される前記メモリ素子を、同一の信号線に対して、表示すべき階調および／または映像の種類の少なくとも一部分に対応したビット数個設けるとともに、前記第１のアクティブ素子および選択線も各メモリ素子に個別的に対応して設け、
前記各メモリ素子に個別的に対応して設けられる第３のアクティブ素子と、
相互に等しいビット順位の第３のアクティブ素子の制御入力端間に共通に引回され、各ビット順位間で択一的に選択されて、対応するメモリ素子のデータを電気光学素子に出力させるビット選択線とを含み、
前記各電気光学素子がマトリクス状に配列され、前記ビット選択線を隣接行間で共用することを特徴とする表示装置。 - 前記ビット選択線を２つに区分し、各行間に分散して配設することを特徴とする請求項６または７に記載の表示装置。
- 前記ビット選択線の選択データをデコードするデコード手段をさらに備えることを特徴とする請求項２、５〜８の何れかに記載の表示装置。
- 前記メモリ素子を、強誘電体薄膜コンデンサで形成することを特徴とする請求項２、６〜９の何れかに記載の表示装置。
- 前記ビット選択線の選択データをデコードするデコード手段をさらに備えることを特徴とする請求項３に記載の表示装置。
- 前記画素領域内のメモリ素子を、強誘電体薄膜コンデンサで形成することを特徴とする請求項１、３、４、１１の何れかに記載の表示装置。
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