JP3630671B2 - 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 - Google Patents
強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
この発明は、強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、データの書込みが高速である点やランダムアクセスが可能である点から、新たな不揮発性メモリとして期待されている。
【０００３】
強誘電体メモリは、トランジスタと強誘電体膜を含む強誘電体キャパシタとを具えたセル構造を有し、電荷を蓄積記憶する強誘電体膜の自発分極による電界の反転ならびにその保持機能を利用したメモリである。
【０００４】
ＦｅＲＡＭの構造は、主に、プレーナ（Ｐｌａｎａｒ）型とスタック（ｓｔａｃｋｅｄ）型とに大別される。
【０００５】
プレーナ型のＦｅＲＡＭでは、強誘電体キャパシタの上部電極は、当該上部電極に対応する選択トランジスタのソース電極と電気的に接続されている。
【０００６】
一方、スタック型のＦｅＲＡＭでは、下部電極が当該下部電極の下側に設けられたプラグを介して選択トランジスタのソース電極と電気的に接続されている。そのため、スタック型のＦｅＲＡＭは、プレーナ型のＦｅＲＡＭよりもセル面積を縮小できるため、より微細なデザインルールへの対応が可能である（非特許文献１参照）。スタック型のＦｅＲＡＭの構造には、例えば、板状の下部電極膜の断面積を、当該下部電極膜上に形成されている板状の強誘電体膜の断面積よりも小さくしたものがある（特許文献１参照）。
【０００７】
【非特許文献１】
Ａ ＦＲＡＭ ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ １Ｔ１Ｃ ａｎｄ ｔｒｉｐｌｅ ｍｅｔａｌ ｌａｙｅｒｓ ｆｏｒ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｈｉｇｈ ｄｅｎｓｉｔｙ ＦＲＡＭｓ：Ｓ．Ｙ．Ｌｅｅ ｅｔ ａｌ．， １９９９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， １９９９， ｐｐ．１４１−１４２．
【特許文献１】
特開２００１−３０８２８７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、微細なデザインルールを用いた大容量の強誘電体メモリは、以下に説明する問題の発生等により、いまだ実用化には至っていない。
【０００９】
従来、強誘電体キャパシタを加工するに当たり、板状の下部電極膜、強誘電体膜及び上部電極膜を順次成膜した後、これら膜に対してエッチングを一括して行っていた。
【００１０】
その結果、第一に、このエッチングによって加工された強誘電体膜の側壁に、ダメージ領域が形成される場合がある。このダメージ領域とは、エッチングの間に、強誘電体膜材料、上部電極及び下部電極材料が反応ガスと反応することによって形成される中間反応物等を含む変成領域である。また、ダメージ領域にはこのほかに、スパッタ法を用いて強誘電体キャパシタを絶縁膜中に埋設する際に、強誘電体膜の側壁で酸素解離が発生することによって形成されるものもある。
【００１１】
第二に、強誘電体膜の側壁に、エッチング残渣が再付着する場合がある。
【００１２】
上述した種々の問題により、強誘電体キャパシタの正常動作が妨げられ、よって、強誘電体キャパシタの信頼性が確保できない場合があった。
【００１３】
そこで、このような問題を解決するために、これまで以下の方法が提案されている。先ず、下部電極膜を形成した後に、第１のエッチングを行って所定寸法の下部電極膜に加工する。続いて、この下部電極膜上に強誘電体膜及び上部電極膜を順次形成した後に、第２のエッチングを行って所定寸法の強誘電体膜及び上部電極膜に加工し、これにより強誘電体キャパシタを形成する。
【００１４】
しかしながら、上述した方法を、例えば、上述のスタック型のＦｅＲＡＭの製造に適用する場合には、酸素雰囲気下において強誘電体膜形成用の膜の成膜を行う際に、下部電極膜の下側に形成されている絶縁層への酸素の拡散が促進される。その結果、この絶縁層中に埋設されているプラグが酸化されてしまい、下部電極膜とソース電極との間の導通がとれなくなる場合がある。
【００１５】
また、形成されたダメージ領域を薬液等でクリーニングすることにより、強誘電体キャパシタとしての強誘電体膜の機能を回復させる方法も提案されている。
【００１６】
しかしながら、クリーニング処理後の強誘電体キャパシタの残留分極量は、顕著に増大していないことから、有効な機能回復手段とは言い難い。また、デザインルールが微細な強誘電体キャパシタではこのダメージ領域の影響が顕著となるため、このような問題は、より一層深刻なものとなる。
【００１７】
その結果、ダメージ領域の発生により強誘電体キャパシタの信頼性が低下し、よって、当該強誘電体キャパシタを具える半導体装置の信頼性も低下する。
【００１８】
そこで、この発明の目的は、高い信頼性が確保された強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
そこで、この発明の強誘電体キャパシタの製造方法は、下記のような構成上の特徴を有する。
【００２０】
すなわち、主表面を有する板状部、及びこの主表面上に設けられた、頂面を有する凸部を具える下部電極膜を形成する下部電極膜形成工程と、凸部の周囲の、板状部の主表面を覆い、かつその表面が頂面と実質的に同一面位置となる厚みで常誘電体膜を形成する常誘電体膜形成工程と、露出している頂面及び常誘電体膜の各上面から構成される平坦な下地上のうち、露出している頂面上から板状部の主表面と常誘電体膜を介して対向する領域に亘って、強誘電体膜を形成する強誘電体膜形成工程と、強誘電体膜上のうち、頂面と対向する領域から、板状部の主表面と常誘電体膜及び強誘電体膜を介して対向する領域に亘って、上部電極膜を形成する上部電極膜形成工程と、上部電極膜、強誘電体膜、常誘電体膜及び下部電極膜の板状部を一括してエッチング除去して、強誘電体膜のうち、凸部の上側部分と、常誘電体膜と接触しかつ当該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程とを含んでいる。
【００２１】
この構成によれば、強誘電体キャパシタのうち実効的に機能する領域すなわち有効領域にあるキャパシタは、下部電極膜における凸部、当該凸部と対向する上部電極膜、及びこれら膜に挟まれた強誘電体膜によって構成される強誘電体キャパシタである。
【００２２】
その結果、強誘電体膜の側壁は上述した強誘電体キャパシタの有効領域外に位置しているため、強誘電体膜の側壁に発生するダメージ領域によって強誘電体特性が劣化するのを抑制することができる。
【００２３】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、平面図には、図示の構成成分のレイアウト関係を明らかにするために、上に重なった部材や構造により視界から隠れた輪郭線を実線や破線で示しているが、場合によっては、隠れた輪郭線の表示を省略した平面図もある。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２５】
＜第１の実施の形態＞
図１は、この実施の形態における半導体装置１０の主要部を示す概略断面図であるとともに、図２に示すこの半導体装置１０の概略平面図のうち、強誘電体メモリセル（以下、単にメモリセルと称する場合もある。）５０を、実線部分Ｉ−Ｉ’線に沿って切断して得られる切り口すなわち断面を図中矢印方向から見た図である。この実施の形態では、微細なデザインルールに適用可能なスタック型のＦｅＲＡＭに、この発明の強誘電体キャパシタを適用させた半導体装置を例に挙げて説明する。
【００２６】
先ず、図１に示す半導体装置１０の説明に先立ち、図２を参照してこの実施の形態の半導体装置１０について説明する。
【００２７】
図２に示すように、この実施の形態の半導体装置１０が有するメモリセル５０は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、単にトランジスタと称する場合もある。）２０及び強誘電体キャパシタ６０を具えている。トランジスタ２０は、第１主電極としてのソース電極（或いは、ソース領域とも称する。）２４及び第２主電極としてのドレイン電極（或いは、ドレイン領域とも称する。）２６を具えている。第１主電極２４及び第２主電極２６は、アクティブ領域３０内に、ワード線である制御電極としてのゲート電極２２を挟むような位置に一対の不純物拡散領域であるとして形成されている。ドレイン電極２６は、ビット線コンタクト３２を介してビット線５５と電気的に接続されている。ソース電極２４は、キャパシタコンタクトであるプラグ３４を介して強誘電体キャパシタ６０を構成する下部電極膜６２と電気的に接続されている。強誘電体キャパシタ６０は、下部電極膜６２上に、強誘電体膜６４及び上部電極膜６６が順次積層された構成を有している（詳細後述）。上部電極膜６６は、プレート線コンタクト３６を介してプレート線５７と電気的に接続されている。尚、この構成例では、ビット線５５は、ゲート電極２２及びプレート線５７の各々に、直交して配置されている。
【００２８】
続いて、この実施の形態の半導体装置１０について、図１及び図２を参照してさらに詳細に説明する。
【００２９】
図１に示すように、トランジスタ２０は、ゲート電極２２、ソース電極２４及びドレイン電極２６を具えている。ゲート電極２２は、半導体基板であるシリコン基板１２上にゲート絶縁膜（図示を省略してある。）を介して形成されている。ソース電極２４及びドレイン電極２６は、シリコン基板１２の表面領域の中の、ゲート電極２２を挟む位置に形成されている。尚、トランジスタ２０は、ｎチャネル型又はｐチャネル型のいずれかを任意好適に選択することができる。トランジスタ２０は、シリコン基板１２上に形成され、その表面が平坦化された絶縁膜であるシリコン酸化（ＳｉＯ２）膜１３中に埋設されている。
【００３０】
ソース電極２４は、シリコン酸化膜１３に形成されたプラグ３４を介して、後述する下部電極膜６２と電気的に接続されている。このプラグ３４は、シリコン酸化膜１３に形成されたコンタクトホール１４に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）やタングステン（Ｗ）の導電材料を充填して形成されている。さらに、この実施の形態のように、プラグ３４と下部電極膜６２との間に、金属の相互拡散を防止するための、窒化チタン（ＴｉＮ）膜や窒化アルミニウム（ＡｌＮ）膜によるバリアメタル１７が設けられていても良い。バリアメタル１７は、コンタクトホール１４に埋め込まれた構造であっても良い。また、バリアメタル１７を設ける場合には、バリアメタル１７と下部電極膜６２との間に、両者間の密着性を向上させるための、酸化チタン（ＴｉＯ２）膜からなる密着層が設けてあっても良い。
【００３１】
また、ドレイン電極２６は、同じく絶縁膜１３中に埋設されているタングステンやタングステンシリサイド（ＷＳｉｘ）からなるビット線５５と、シリコン酸化膜１３に形成されたビット線コンタクト３２を介して電気的に接続されている。このビット線コンタクト３２は、シリコン酸化膜１３に形成されたコンタクトホール１４に、ポリシリコンやタングステンの導電材料を充填して形成されている。絶縁分離膜１９は、隣り合うトランジスタ同士を絶縁分離している。尚、ここでのトランジスタ２０の構造は従来公知であるので、その詳細な説明は省略する。
【００３２】
続いて、この実施の形態のキャパシタ６０は、バリアメタル１７上に、シリコン基板１２側から、下部電極膜６２と、常誘電体膜６３と、強誘電体膜６４と、上部電極膜６６とを具えている。下部電極膜６２は、板状の下側部（以下、単に板状部と称する。）６２ａの主表面ａに凸部６２ｂが設けられた構造であって、全体が一体的に白金（Ｐｔ）で形成されている。図示の構成例では、板状部６２ａの主表面ａの中心側領域に凸部６２ｂが設けられている。常誘電体膜６３は、凸部６２ｂの周囲を埋め込むように主表面ａを覆い、かつ常誘電体膜６３の表面が凸部６２ｂの頂面ｂと実質的に同一面位置となるように設けられている。この常誘電体膜６３は、シリコン酸化膜やシリコン窒化（ＳｉＮ）膜で形成されている。強誘電体膜６４は、凸部６２ｂの頂面ｂ及び常誘電体膜６３の各上面から構成される下地上のうち、凸部６２ｂの頂面ｂ上から板状部６２ａの主表面ａと対向すなわち正対する領域に亘って設けられていて、タンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9）で形成されている。上部電極膜６６は、強誘電体膜６４上に、頂面ｂと対向する領域から非対向な領域、すなわち正対する領域（正対領域）から当該正対領域から横方向にずれた領域（非正対領域）に亘って設けられていて、白金で形成されている。また、この構成例では、上部電極膜６６は、強誘電体膜６４上に、頂面ｂと正対する領域から非正対な領域に亘って設けられている。ここでの常誘電体膜６３は、上部電極膜６６と下部電極膜６２との間のスペーサとしてはもとより、常誘電体キャパシタンス（容量）を与える役割を果たす。その詳細な説明は後述する。
【００３３】
この実施の形態のキャパシタ６０の平面形状は、矩形とする。また、ここでの下部電極膜６２は、このように凸部６２ｂによる段差を具えた構造であり、一例として、この凸部６２ｂを実質的に直方体としてある。凸部６２ｂの頂面ｂは、シリコン基板１２の基板表面と平行な面内にあり、頂面の直交する２辺すなわちＸ方向の長さ及びＹ方向の長さが、ともに板状部６２ａの主表面ａよりも小さい。また、板状部６２ａ、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの端面（ｅ、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。
【００３４】
尚、凸部６２ｂの断面形状はここでは矩形であるがこれに限定されず、例えば、順テーパ形すなわち台形のような傾斜面を有する形状であっても良い。傾斜面を有する場合には、凸部６２ｂの加工の容易性等の観点から、凸部６２ｂの側壁面ｃと主表面ａのうち凸部６２ｂが設けられている面とのなす角θが７０°〜８５°程度となるように形成するのが好ましい。また、上部電極及び下部電極膜（６６、６２）の材料としては、そのほかに、例えば、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、或いはルテニウム酸ストロンチウム（ＳｒＲｕＯ３）の耐酸化性金属や、酸化イリジウム（ＩｒＯ２）や酸化ルテニウム（ＲｕＯ２）の導電性金属酸化物を用いることができる。また、強誘電体膜６４の材料としては、そのほかに、例えば、チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３）、ランタン（Ｌａ）をドープしたチタン酸ジルコン酸鉛、ニオブ（Ｎｂ）をドープしたタンタル酸ストロンチウムビスマス、或いはチタン酸ビスマスランタン（ＲｕＢｉＴｉＯ３）を用いることができる（以下の各実施の形態についても同様）。
【００３５】
強誘電体キャパシタ６０は、絶縁膜であるシリコン酸化膜１６中に埋設されている。このシリコン酸化膜１６は、上部電極膜６６上に設けられたタングステンで形成されたプレート線コンタクト３６の頂面と実質的に同一高さに形成されており、その表面は平坦化されている。上部電極膜６６は、このプレート線コンタクト３６を介してアルミニウム（Ａｌ）からなるプレート線５７と電気的に接続されている。
【００３６】
続いて、図３及び図４を参照して、この半導体装置１０の製造方法につき説明する。
【００３７】
先ず、トランジスタ形成工程として、任意好適な方法を用いて、隣合うトランジスタ同士を絶縁分離するための絶縁分離膜１９を形成する。この絶縁分離膜１９で囲まれたシリコン基板１２の領域に、トランジスタ２０を形成する。このトランジスタ２０の形成に当たり、任意好適な方法を用いて、シリコン基板１２中に、ゲート電極２２の形成位置を挟む位置に、シリコン基板の表面に接して一対の不純物拡散層であるソース電極２４及びドレイン電極２６とを形成する。然る後、シリコン基板１２上のソース電極２４とドレイン領域２６との間の位置にゲート電極２２を形成する。さらに、任意好適な方法を用いて、ドレイン電極２６上にビット線コンタクト３２を形成した後、当該ビット線コンタクト３２と電気的に接続されるビット線５５をライン状にパターニング形成する。
【００３８】
続いて、絶縁膜形成工程として、露出しているシリコン基板１２、トランジスタ２０、ビット線コンタクト３２及びビット線５５を覆うように、絶縁膜を堆積させる。この絶縁膜を、例えば、シリコン酸化膜１３として、これを化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。その後、シリコン酸化膜１３の表面を化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化して、１２００ｎｍの膜厚に形成する。
【００３９】
続いて、プラグ形成工程として、シリコン酸化膜１３に対してフォトリソグラフィ工程及びエッチング工程を順次行って、ソース電極２４に達するコンタクトホール１４を開口する。その後、コンタクトホール１４内にＣＶＤ法によってタングステンを埋め込んだ後、タングステンに対してシリコン酸化膜１３の表面と実質的に同一面位置となるまでＣＭＰを行い、プラグ３４を形成する。
【００４０】
次に、この実施の形態では、下部電極膜形成工程を以下の手順で行う。
【００４１】
先ず、シリコン酸化膜１３上に、反応性スパッタ法によって窒化チタンからなるバリアメタル１７を膜厚７０ｎｍで形成する。このバリアメタルは、プラグ３４の頂面と接して形成される。
【００４２】
続いて、バリアメタル１７上に、スパッタ法により、下部電極膜形成用の板状の導電膜として、白金膜６５を膜厚１５０ｎｍで形成する（図３（Ａ））。
【００４３】
続いて、この白金膜６５の主表面の一部が下部電極膜の凸部６２ｂの頂面ｂ（図１参照）となるように、シリコン酸化膜或いは窒化チタンをマスクＭ１（不図示）として用いて、フォトリソグラフィ工程及びエッチング工程を順次行う。この実施の形態では、単層膜である白金膜６５に対してフォトリソグラフィ工程及びエッチング工程を行うことにより、一体化された下部電極膜を得ることができる。単層膜より凸部６２ｂを具える下部電極膜を形成するこの実施の形態における製造方法では、一つのチャンバ及びターゲット材料を用意することにより強誘電体キャパシタの下部電極膜を形成することが可能となるため、結果として、全体のプロセスコストを低減することが可能となる。
【００４４】
こうして、例えば、Ｘ方向の長さが１０４０ｎｍ、Ｙ方向の長さが８００ｎｍ、及びＺ方向の高さが７５ｎｍの直方体状の凸部６２ｂをパターニング形成する。尚、ＸＹ面は、シリコン基板１２の基板表面と平行な面内にある。
【００４５】
これにより、板状部６７ａの主表面ａ上に、凸部６２ｂによる段差が設けられた下部電極膜６７が得られる（図３（Ｂ））。
【００４６】
続いて、常誘電体膜形成工程として、凸部６２ｂの周囲の板状部６７ａの主表面ａを覆い、かつその表面が凸部６２ｂの頂面ｂと実質的に同一面位置となる厚みに常誘電体膜を形成する。
【００４７】
具体的には、下部電極膜６７上に、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ法によってシリコン酸化膜を膜厚１５０ｎｍ、Ｏ３−ＴＥＯＳを用いたプラズマＣＶＤ法によってシリコン酸化膜を膜厚２５０ｎｍ、及びＣＶＤ法によって塗布ガラス（ＳＯＧ：Ｓｐｉｎ ＯｎＧｌａｓｓ）を膜厚５００ｎｍで順次堆積させて積層膜（不図示）を形成する。
【００４８】
その後、この積層膜に対して凸部６２ｂの頂面ｂが露出するまで全面エッチバックを行って、常誘電体膜であるシリコン酸化膜６８を形成する（図３（Ｃ））。尚、この全面エッチバックを、凸部６２ｂの頂面ｂが露出するまで行う。理由は、後工程を経て形成される強誘電体キャパシタ６０の有効領域（説明後述）内に常誘電体容量が発生して強誘電体キャパシタの安定動作が妨げられるのを回避するためである。そのため、凸部の頂面ｂが多少オーバーエッチングされても良い。具体的には、この構成例でのエッチバック精度は１０％程度であるため、頂面ｂからのオーバーエッチング量が７ｎｍ〜１０ｎｍ程度となる場合があるが問題ない。
【００４９】
続いて、強誘電体膜形成工程として、頂面ｂ及びシリコン酸化膜６８の各上面から構成される平坦な下地上に、すなわち、凸部の上面に対応する第１の領域と、常誘電体膜であるシリコン酸化膜６８に対応するとともに当該第１の領域に隣接する第２の領域とが形成されるように、スピンコート法を用いてタンタル酸ストロンチウムビスマス前駆体溶液を塗布する。この塗布液が乾燥した後、塗布液に対して７００℃で１分間の急速加熱アニール（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を酸素雰囲気中で行って、膜厚５０ｎｍのタンタル酸ストロンチウムビスマス膜を形成する。その後、この塗布工程及びＲＴＡ工程を２回繰り返し行った後に７５０℃で１分間のＲＴＡを酸素雰囲気中で行い、最終的に膜厚が１５０ｎｍのタンタル酸ストロンチウムビスマス膜６９を形成する。
【００５０】
続いて、上部電極膜形成工程として、タンタル酸ストロンチウムビスマス膜６９上に、スパッタ法によって上部電極膜６１である白金膜を、１００ｎｍの膜厚に形成する。従って、この白金膜６１を、凸部６２ｂの頂面ｂと対向する領域から非対向な領域、すなわち正対する領域（正対領域）から当該正対領域から横方向にずれた領域（非正対領域）に亘って、形成する（図４（Ａ））。
【００５１】
続いて、エッチング工程として、タンタル酸ストロンチウムビスマス膜６９に対してエッチングを行い、タンタル酸ストロンチウムビスマス膜６９のうち、凸部６２ｂの上側部分と、シリコン酸化膜６８と接触しかつ当該上側部分を所定幅で連続して取り囲む部分とを残存させて、強誘電体キャパシタ６０を形成する。すなわち、上述した第２の領域に対応するタンタル酸ストロンチウムビスマス膜６９に対してエッチングを行い、当該第１の領域の周囲を取り囲む第２の領域下に形成されている常誘電体膜であるシリコン酸化膜６８を残存させて、強誘電体キャパシタ６０を形成する。尚、図４（Ａ）の断面図中、破線ｋで挟まれた領域がキャパシタ６０を構成する領域として残存する領域である。
【００５２】
具体的には、直方体状の強誘電体キャパシタ６０の寸法を、Ｘ方向の長さが１３００ｎｍ及びＹ方向の長さが１０００ｎｍとなるように、シリコン酸化膜をマスクＭ２（不図示）として用いて、フォトリソグラフィ工程及びエッチング工程を順次行う。尚、ＸＹ面は、シリコン基板１２の基板表面と平行な面内にある。
【００５３】
こうして、上部電極膜６１、強誘電体膜６９、常誘電体膜６８及び下部電極膜の板状部６７ａの４つの膜に対してエッチングを一括して行い、強誘電体キャパシタ６０を形成する（図４（Ｂ））。尚、この構成例では、エッチング工程後の板状部６２ａ、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの端面（ｅ、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。
【００５４】
さらに、この構成例では、マスクＭ２への露光量すなわち露光強度を調整することにより、パターニングされる形状を内側にアンダーサイジングさせることができる。よって、例えば、凸部６２ｂの頂面ｂのＸ方向及びＹ方向の寸法が、強誘電体キャパシタ６０のＸ方向及びＹ方向の寸法を、例えば、１０％程度アンダーサイジングさせた形状に相当する場合には、マスクＭ２に対する露光強度を所定量増大させてＭ１として代替でき、よって、製品コストを低減できる。
【００５５】
また、強誘電体キャパシタ６０の形成後は、ＣＶＤ法によって強誘電体キャパシタ６０をシリコン酸化膜１６で埋設した後にシリコン酸化膜１６に対してＣＭＰ法を行って、表面を平坦化させる。その後、シリコン酸化膜１６に対してフォトリソグラフィ工程及びエッチング工程を順次行って、上部電極膜６６に達するコンタクトホール３１を開口する。続いて、ＣＶＤ法によって、コンタクトホール３１内にタングステンを埋め込んだ後、シリコン酸化膜１６の表面と実質的に同一面位置となるまでタングステンに対してＣＭＰを行ってプレート線コンタクト３６を形成する。その後、プレート線コンタクト３６上に、これと接触するアルミニウムからなるプレート線５７をライン状にパターニング形成する（図１参照）。尚、この実施の形態では、下部電極膜、常誘電体膜、強誘電体膜及び上部電極膜を順次形成した後、これら膜に対してエッチングを一括して行って強誘電体キャパシタを形成しているが、これに限定されるものではない。すなわち、下部電極膜、常誘電体膜及び強誘電体膜を順次形成した後、一旦エッチングを行って強誘電体膜を所定寸法に加工した後、第１の領域における強誘電体膜を介して下部電極膜と対向し、かつエッチングによって残存する常誘電体膜及び第２領域の強誘電体膜を介して下部電極膜と対向する上部電極膜を形成しても良い。
【００５６】
この実施の形態では、上述した製造方法によって得られた強誘電体キャパシタ６０のうち実効的に機能する部分すなわち有効領域は、下部電極膜６２の凸部６２ｂ、上部電極膜６６のうち当該凸部６２ｂと強誘電体膜６４を挟んで対向すなわち正対する部分６６ａ（対向領域或いは正対領域とも称する。）、及び凸部６２ｂと上部電極膜の正対領域との間に挟まれた、強誘電体膜の領域部分６４ａ（有効強誘電体膜領域とも称する。）である。
【００５７】
この点につき、図５（Ａ）から（Ｃ）を参照して説明する。図５（Ａ）は、強誘電体キャパシタ６０の主要部の概略断面図である。図５（Ｂ）は、図５（Ａ）に示す強誘電体キャパシタ６０をＰ−Ｐ’線に沿ってを切断して得られた断面を上方から見た図である。図５（Ｃ）は、強誘電体キャパシタ６０の等価回路図である。
【００５８】
図５（Ａ）及び（Ｂ）に示すように、強誘電体膜６４の膜厚をｔｆｅとし、スペーサである常誘電体膜６３の膜厚すなわち凸部６２ｂによって形成される段差をｔｏｘとする。
【００５９】
強誘電体キャパシタ６０は、有効領域６０１における強誘電体キャパシタＣｆｅ０と、この有効領域６０１を取り囲むスペーサ領域６０２における常誘電体キャパシタＣｏｘ、及び強誘電体キャパシタＣｆｅ１とからなる。
【００６０】
詳細には、強誘電体キャパシタＣｆｅ０は、下部電極膜の凸部６２ｂ、当該凸部と対向すなわち正対する上部電極膜６６ａの正対領域、及びこれら膜に挟まれた有効強誘電体膜領域６４ａを具えている。また、常誘電体キャパシタＣｏｘは、下部電極膜の板状部６２ａのうち常誘電体膜６３と対向すなわち正対する部分６２ａａ、常誘電体膜６３、及び上部電極膜６６のうち常誘電体膜６３と対向すなわち正対する部分６６ｂを具えている。また、強誘電体キャパシタＣｆｅ１は、下部電極膜のうちの部分６２ａａ、上部電極のうちの部分６６ｂ、及びこれらに挟まれた強誘電体膜の部分６４ｂを具えている。
【００６１】
その結果、この実施の形態の強誘電キャパシタ６０は、図５（Ｃ）に示すように、有効領域６０１における強誘電体キャパシタＣｆｅ０と、この強誘電体キャパシタＣｆｅ０と並列に接続されるとともに、スペーサ領域６０２における強誘電体キャパシタＣｆｅ１及び常誘電体キャパシタＣｏｘからなる直列キャパシタとを有する構成と等価である。
【００６２】
従って、強誘電体キャパシタ６０の容量Ｄは、強誘電体キャパシタＣｆｅ０の容量をＤｆｅ０、強誘電体キャパシタＣｆｅ１の容量をＤｆｅ１、及び常誘電体キャパシタＣｏｘの容量をＤｏｘとすると、式（１）で与えられる。
【００６３】
Ｄ＝Ｄｆｅ０＋（Ｄｆｅ１・Ｄｏｘ）／（Ｄｆｅ１＋Ｄｏｘ）・・・（１）
ここで、図５（Ｂ）に示すように、有効領域６０１を、Ｘ方向の長さがｍ１及びＹ方向の長さがｍ２の方形領域とし、かつスペーサ領域６０２を、Ｘ方向の長さがｄ１及びＹ方向の長さがｄ２のそれぞれの幅（或いはスペーサ幅とも称する。）で有効領域６０１を取り囲む方形の枠状領域とする。また、ここでの強誘電体膜６４の誘電率をεｆｅとし、常誘電体膜６３の誘電率をεｏｘとすると、各キャパシタの容量は、式（２）〜式（４）で与えられる。
【００６４】
Ｄｆｅ０＝（εｆｅ・ｍ１・ｍ２）／ｔｆｅ ・・・（２）
Ｄｆｅ１＝２εｆｅ（ｍ２・ｄ１＋ｍ１・ｄ２＋２ｄ１・ｄ２ ）／ｔｆｅ ・・・（３）
Ｄｏｘ＝２εｏｘ（ｍ２・ｄ１＋ｍ１・ｄ２＋２ｄ１・ｄ２ ）／ｔｏｘ ・・・（４）
ここで、例えば、ｔｆｅ及びｔｏｘをともに１５０ｎｍとし、また、強誘電体キャパシタ６０に３Ｖの電圧を印加する。尚、ｔｆｅ及びｔｏｘの値はこれらに限定されず、ｔｆｅは強誘電体キャパシタの動作仕様等によって、またｔｏｘは凸部の加工精度やデザインルールによる設計基準等によって任意に設定することができる。また、ここでの強誘電体膜６４であるタンタル酸ストロンチウムビスマスの誘電率εｆｅは、常誘電体膜６３の材料であるシリコン酸化物の誘電率εｏｘの４０倍程度である。
【００６５】
その結果、有効領域における強誘電体キャパシタＣｆｅ０には３Ｖがかかる一方、スペーサ領域における強誘電体キャパシタＣｆｅ１にかかる電圧は、常誘電体キャパシタＣｏｘにかかる電圧の１／４０程度、すなわち０．０７５Ｖ程度となる。
【００６６】
０．０７５Ｖ程度の低電圧では、ヒステリシス特性を示すことは無いうえに抗電界よりも遙かに低いことから、スペーサ領域６０２は実質的に常誘電体キャパシタＣｏｘとみなすことができる。よって、強誘電体キャパシタ６０の容量Ｄを、式（５）で示すように近似することができる。
【００６７】
Ｄ＝Ｄｆｅ０＋（Ｄｆｅ１・Ｄｏｘ）／（Ｄｆｅ１＋Ｄｏｘ）≒Ｄｆｅ０＋Ｄｏｘ・・・（５）
また、スペーサ領域６０２を設けることにより電荷のリークが懸念されるが、リークする電荷量は極めて小さいため無視することができる。その理由を、以下に説明する。
【００６８】
例えば、上部電極膜６６及び下部電極膜の板状部６２ａの寸法を、Ｘ方向の長さ（ｍ１＋２ｄ１に相当。）を１３００ｎｍ、及びＹ方向の長さ（ｍ２＋２ｄ２に相当。）を１０００ｎｍとし、このときのスペーサ幅（ｄ１、ｄ２）を各辺の１０％として設計する。すなわち、ｍ２＝１０４０ｎｍ、ｍ１＝８００ｎｍ、ｄ２＝１３０ｎｍ及びｄ１＝１００ｎｍとなる。尚、スペーサ幅の占める割合は、デザインルールやプロセスマージンによる設計基準等に応じて任意に設定することができる。
【００６９】
これに基づいて強誘電体キャパシタＣｆｅ０及び常誘電体キャパシタＣｏｘの各容量を式（２）及び式（４）を用いて算出する。これにより、式（５）から、実質的なスペーサ領域６０２の容量Ｄｏｘは、強誘電体キャパシタ６０の容量Ｄ全体の１／８０程度を占めるに過ぎないことが判る。尚、強誘電体膜６３の材料をチタン酸ジルコン酸鉛とした場合には、Ｄｏｘ／Ｄ＝１／３２０程度となり、その傾向はより顕著となる。
【００７０】
このことから明らかなように、スペーサ領域６０２を設けることによる電荷のリークは、強誘電体特性に影響を及ぼさない程度であることが判る。
【００７１】
上述した説明から明らかなように、この実施の形態では、強誘電体キャパシタの有効領域は下部電極膜における凸部６２ｂ上面（頂面ｂ）の面積と実質的に同一であり、強誘電体キャパシタの強誘電体膜の側壁に発生するダメージ領域は、強誘電体キャパシタの有効領域外であるスペーサ領域に存在している。
【００７２】
また、このようなスペーサ領域を設けることによって懸念される電荷のリークは、強誘電体特性に影響を及ぼさない程度に小さいことが確認された。
【００７３】
さらに、この実施の形態では、強誘電体キャパシタを形成するに当たり、下部電極膜、常誘電体膜、強誘電体膜及び上部電極膜に対するエッチングを一括して行う。そのため、酸素雰囲気下での強誘電体膜の形成時に、耐酸化性の高い下部電極膜が半導体基板上の広い領域に形成された状態である。
【００７４】
その結果、強誘電体膜の形成時に、下部電極膜の下側に形成された、下部電極膜とソース電極とを電気的に接続するプラグの酸化を抑制することができる。
【００７５】
さらに、この実施の形態では、上述したダメージ領域の低減を図ることにより、従来の強誘電体キャパシタの構造に比べてキャパシタサイズの小型化を効果的に実現することができる。
【００７６】
従って、高い残留分極量を有する高信頼性な強誘電体キャパシタを得ることができ、よって、高信頼性な半導体装置を実現することができる。
【００７７】
＜第２の実施の形態＞
図６及び図７を参照して、この発明の第２の実施の形態につき説明する。
【００７８】
この実施の形態では、下部電極膜の凸部のうち当該下部電極膜の板状部との境界面に接触する第１の部分Ａと、板状部のうち当該境界面と接触する第２の部分Ｂとが異なる材料である点が第１の実施の形態との主な相違点である。また、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する（以下の各実施の形態についても同様）。
【００７９】
具体的には、この実施の形態の半導体装置１００の主要部の概略断面図である図６に示すように、強誘電体キャパシタ７０の下部電極膜７２は、イリジウム膜からなる板状部７２ａと、酸化イリジウム膜からなる凸部７２ｂとを具えた構造である。
【００８０】
これにより、板状部７２ａ及び凸部７２ｂが互いに異なる材料であるため、上述した第１の部分Ａと第２の部分Ｂとが異なる材料（酸化イリジウム／イリジウム）となる。
【００８１】
続いて、図７を参照して、この半導体装置１００の製造方法につき説明する。
【００８２】
先ず、第１の実施の形態で説明した方法と同様の方法で、トランジスタ形成工程からプラグ形成工程までを行う。
【００８３】
その後、この実施の形態では、下部電極膜形成工程を以下の手順で行う。
【００８４】
先ず、バリアメタル１７上に、スパッタ法によりイリジウム膜７１を膜厚１００ｎｍで形成した後、反応性スパッタ法により酸化イリジウム膜７３を膜厚１００ｎｍで形成して、下部電極膜形成用の導電膜７４を形成する（図７（Ａ））。
【００８５】
続いて、この導電膜７４の酸化イリジウム膜７３の主表面の一部が下部電極膜の凸部７２ｂの頂面ｂ（図６参照）となるように、フォトリソグラフィ工程及びエッチング工程を順次行う。エッチングガスには、例えば、酸化イリジウム膜７３に対するエッチングレートが高い塩素（Ｃｌ２）／酸素（Ｏ２）の混合ガス系を用い、イリジウム膜７１が露出するまでエッチングを行う。
【００８６】
これにより、イリジウム膜からなる板状部７１ａの主表面ａ上に、酸化イリジウム膜の凸部７２ｂによる段差が設けられた下部電極膜７８が得られる（図７（Ｂ））。
【００８７】
その後、第１の実施の形態で説明した方法と同様の方法で、常誘電体膜形成工程からエッチング工程（図７（Ｃ））までを行い半導体装置１００を得る（図６）。尚、この構成例では、エッチング工程後の板状部７２ａ、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの端面（ｅ、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。また、この構成例での下部電極膜形成用の導電膜７４は、凸部７２ｂの形成用膜である酸化イリジウム膜７３と、板状部７２ａの形成用膜であるイリジウム膜７１とを具えた積層体を用いたが、これに限定されない。よって、凸部形成用膜／板状部形成膜として、例えば、Ｐｔ膜／ＩｒＯ2膜、Ｒｕ膜／Ｉｒ膜、Ｒｕ膜／ＩｒＯ2膜、ＲｕＯ2膜／Ｉｒ膜又はＲｕＯ2膜／ＩｒＯ2膜等の組み合わせからなる積層体を用いることができる。また、凸部７２ｂと板状部７２ａとの境界面が上述した膜同士によって形成されていれば、凸部形成用膜及び板状部形成用膜の双方またはいずれか一方が積層膜であっても良い。
【００８８】
上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００８９】
また、この実施の形態では、下部電極形成用の導電膜が積層体であるので、エッチングの終点検出を実施することができる。よって、第１の実施の形態よりも凸部の形成を制御性良く行うことができ、さらに歩留まりを向上させることができる。
【００９０】
＜第３の実施の形態＞
図８及び図９を参照して、この発明の第３の実施の形態につき説明する。
【００９１】
この実施の形態では、第２の実施の形態と同様に、下部電極膜の凸部のうち当該下部電極膜の板状部との境界面に接触する第１の部分Ａと、板状部のうち当該境界面と接触する第２の部分Ｂとが異なる材料である点に加え、キャパシタ特性及びキャパシタの下に形成されるプラグ（電極プラグ）に対する耐酸化性を考慮し、さらに、凸部を構成する膜材料と当該境界面に接する板状部を構成する膜材料との相互作用を考慮した構造となっている点が第２の実施の形態との主な相違点である。
【００９２】
具体的には、この実施の形態の半導体装置２００の主要部の概略断面図である図８に示すように、強誘電体キャパシタ８０の下部電極膜８２は、半導体基板１２側からイリジウム膜８２１及び酸化イリジウム膜８２２が順次に設けられた板状部８２ａと、白金膜からなる凸部８２ｂとを具えた構造である。
【００９３】
この実施の形態も、上述した第１の部分Ａと第２の部分Ｂとは異なる材料（白金／酸化イリジウム）となっている。
【００９４】
さらに、板状部８２ａのうち凸部との境界面に比較的白金膜との密着性が良いイリジウム酸化膜８２２を設け、さらにイリジウム酸化膜８２２の下にプラグの酸化を防止する能力の高いイリジウム（Ｉｒ）膜８２１を設ける積層膜の板状部８２ａを採用するこの実施の形態によれば、第２の実施の形態におけるエッチング終点検出の容易性に加え、イリジウム膜との密着性を確保することが難しい白金（Ｐｔ）を、凸部８２ｂの膜材料として用いることが可能となる。つまり、強誘電体キャパシタのキャパシタ特性を向上させる白金と、プラグに対する耐酸化性が高いイリジウム膜とを含む下部電極膜を、膜剥がれ等を生じさせることなく形成することが可能となる。その結果、この第３の実施の形態によれば、下部電極膜形成時での高い加工制御性を維持するとともに、キャパシタ特性及びプラグの信頼性の向上を実現した強誘電体キャパシタを提供することが可能となる。
【００９５】
続いて、図９を参照して、この半導体装置２００の製造方法につき説明する。
【００９６】
先ず、第１の実施の形態で説明した方法と同様の方法で、トランジスタ形成工程からプラグ形成工程までを行う。
【００９７】
その後、この実施の形態では、下部電極膜形成工程を以下の手順で行う。
【００９８】
先ず、バリアメタル１７上に、スパッタ法によりイリジウム膜８１を膜厚１００ｎｍ、反応性スパッタ法により酸化イリジウム膜８３を膜厚５０ｎｍ、及びスパッタ法により白金膜８５を膜厚１００ｎｍで順次形成して、下部電極膜形成用の導電膜８４を形成する（図９（Ａ））。
【００９９】
続いて、この導電膜８４の白金膜８５の主表面の一部が下部電極膜の凸部８２ｂの頂面ｂ（図８参照）となるように、フォトリソグラフィ工程及びエッチング工程を順次行う。エッチングガスには、白金膜８５／酸化イリジウム膜８３のエッチング選択比が、第２の実施の形態における酸化イリジウム膜７３／イリジウム膜７１（図７（Ａ）参照）の選択比よりも大きくなるように、例えば、塩素／アルゴン（Ａｒ）の混合ガス系を用い、酸化イリジウム膜８３が露出するまでエッチングを行う。
【０１００】
これにより、イリジウム膜８１及び酸化イリジウム膜８３からなる板状部８６の主表面ａ上に、白金膜の凸部８２ｂによる段差が設けられた下部電極膜８８が得られる（図９（Ｂ））。
【０１０１】
その後、第１の実施の形態で説明した方法と同様の方法で、常誘電体膜形成工程からエッチング工程（図９（Ｃ））までを行い半導体装置２００を得る（図８）。尚、この構成例では、エッチング工程後の板状部８２ａ（８２１、８２２）、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの端面（ｅ（ｅ１，ｅ２）、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。また、この構成例での下部電極膜形成用の導電膜８４は、凸部８２ｂの形成用膜である白金膜８５と、板状部８２ａの形成用膜であるイリジウム膜８２１及び酸化イリジウム膜８２２とを具えた積層体を用いたが、これに限定されない。よって、凸部形成用膜／板状部形成用膜として、例えば、Ｉｒ膜／当該Ｉｒ膜側からＩｒＯ２膜及びＩｒ膜や、Ｒｕ膜／当該Ｒｕ膜側からＩｒＯ２膜及びＩｒ膜や、又はＲｕ膜／当該Ｒｕ膜側からＲｕＯ２膜及びＩｒ膜等の組み合わせからなる積層体を用いることができる。また、凸部８２ｂと板状部８２ａとの境界面がこうした膜同士によって形成されていれば、凸部形成用膜及び板状部形成用膜の双方またはいずれか一方が積層膜であっても良い。
【０１０２】
上述した説明から明らかように、この実施の形態では、第２の実施の形態と同様の効果を得ることができる。
【０１０３】
さらに、この実施の形態では、第２の実施の形態よりもエッチング選択比が大きくエッチングの終点検出をさらに精度良く実施できるうえに、良好な強誘電体特性が得られる下部電極膜として用いて好適な白金膜上に、強誘電体膜を形成することができる。
【０１０４】
よって、第２の実施の形態よりも高信頼性な強誘電体キャパシタを得ることができるので、より一層高信頼性な半導体装置を実現することができる。
【０１０５】
＜第４の実施の形態＞
図１０は、この実施の形態における半導体装置５００の主要部を示す概略断面図であるとともに、図１１に示すこの半導体装置５００の概略平面図のうち、強誘電体メモリセル３００を、実線部分Ｋ−Ｋ’線に沿って切断して得られる切り口を図中矢印方向から見た図である。この実施の形態では、上述した各実施の形態におけるスタック型のＦｅＲＡＭよりも緩やかなデザインルールに適用可能な、プレーナ型のＦｅＲＡＭに、この発明の強誘電体キャパシタを適用させた場合を例に挙げて説明する。
【０１０６】
先ず、図１０に示す半導体装置５００の説明に先立ち、図１１を参照してこの実施の形態の半導体装置５００について説明する。
【０１０７】
図１１に示すように、この実施の形態の半導体装置５００が有するメモリセル３００は、トランジスタ２０及び強誘電体キャパシタ９０を具えている。トランジスタ２０は、第１の実施の形態と場合と同様に、アクティブ領域３０内に、ワード線であるゲート電極２２を挟むような位置に形成された一対の不純物拡散領域であるソース電極２４及びドレイン電極２６を具えている。ドレイン電極２６は、ビット線コンタクト３２を介してビット線５５と電気的に接続されている。ソース電極２４は、コンタクトプラグ３７を介して後述する配線層３９の一端と電気的に接続されている。強誘電体キャパシタ９０は、プレート線としてライン状にパターニングされた下部電極膜９２上に、同じくライン状にパターニングされた強誘電体膜９４、及び各メモリセル毎に島状に設けられた上部電極膜９６が順次積層された構造を有している（詳細後述）。また、上部電極膜９６は、配線層３９の他端とコンタクト４０を介して電気的に接続されている。
【０１０８】
続いて、この実施の形態の半導体装置５００について、図１０を参照して詳細に説明する。
【０１０９】
図１０に示すように、トランジスタ２０は、第１の実施の形態の場合と同様に、シリコン基板１２上に形成されたゲート電極２２と、シリコン基板１２のうちゲート電極２２を挟む位置に形成されたソース電極２４及びドレイン電極２６とを具えている。絶縁分離膜１９は隣り合うトランジスタ同士を絶縁分離している。また、トランジスタ２０は、シリコン基板１２上に形成されその表面が平坦化されたシリコン酸化膜１３中に埋設されている。また、ソース電極２４及びドレイン電極２６は、シリコン酸化膜１３に形成されたコンタクトプラグ３７及びビット線コンタクト３２とそれぞれ電気的に接続されている。これらコンタクトプラグ３７及びビット線コンタクト３２は、シリコン酸化膜１３に形成されたコンタクトホール３３にタングステンの導電材料を充填して形成されている。
【０１１０】
続いて、この実施の形態のキャパシタ９０は、酸化チタンからなる密着層１１上に、シリコン基板１２側から、下部電極膜９２と、常誘電体膜９３と、強誘電体膜９４と、上部電極膜９６とを具えている。下部電極膜９２は、板状の下側部（以下、単に板状部と称する。）９２ａの主表面に凸部９２ｂが設けられた構造である。板状部９２ａは、シリコン基板１２側から、イリジウム膜９２１及び酸化イリジウム膜９２２が順次に設けられた積層構造を有している。また、凸部９２ｂは白金で形成されている。常誘電体膜９３は、凸部９２ｂの周囲を埋め込むように主表面ａを覆い、かつ常誘電体膜６３の表面が凸部９２ｂの頂面ｂと実質的に同一面位置となるように設けられている。この常誘電体膜９３は、シリコン酸化膜やシリコン窒化膜で形成されている。強誘電体膜９４は、凸部９２ｂの頂面ｂ及び常誘電体膜９３の各上面から構成される下地のうち、凸部９２ｂの頂面ｂ上から板状部９２ａの主表面ａと対向すなわち対面する領域に亘って設けられていて、タンタル酸ストロンチウムビスマスで形成されている。上部電極膜９６は、強誘電体膜９４上に、頂面ｂと対向する領域から非対向な領域、すなわち正対領域から非正対領域に亘って設けられていて、白金で形成されている。
【０１１１】
この構成例における下部電極膜の板状部９２ａは、プレート線を兼ねているためそのほかの強誘電体キャパシタの下部電極膜の板状部と共通であり、よって、ライン状に形成されている。強誘電体膜９４も、板状部９２ｂと対向するように同様にライン状に形成されている。一方、これらに対して上部電極膜９６は、各強誘電体キャパシタの凸部を覆うように島状に個別形成されている（図１１参照）。
【０１１２】
ここでの下部電極膜９２も、第１の実施の形態と同様に、このように凸部９２ｂによる段差を具えた構造であり、凸部９２ｂの頂面ｂは、Ｘ方向の長さ及びＹ方向の長さがともに板状部９２ａの主表面ａよりも小さい。また、板状部９２ａ（９２１、９２２）、常誘電体膜９３、強誘電体膜９４及び上部電極膜９６のうち、プレート線を兼ねている板状部９２ａの延在方向に平行なそれぞれの端面（ｅ（ｅ１，ｅ２）、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ９０の側壁面Ｊは、実質的に非凹凸面となっている。
【０１１３】
強誘電体キャパシタ９０を覆う絶縁膜であるシリコン酸化膜１６には、上部電極膜９６、コンタクトプラグ３７及びビット線コンタクト３２の一部を露出させるコンタクトホール２３が形成されている。そして、上部電極膜９６とソース電極２４とは、このコンタクトホール２３にアルミニウムを埋め込んで設けられた配線層３９を介して電気的に接続されている。また、ドレイン電極２６は、同様にコンタクトホール２３にアルミニウムを埋め込んで設けられたビット線コンタクト３２介して、ビット線５５と電気的に接続されている。また、プレート線コンタクト（不図示）は、プレート線を兼ねる板状部９２ｂ上にコンタクト用に形成された凸部と電気的に接続されるように、強誘電体膜９４の一部にコンタクトホールを開口して設けてある。
【０１１４】
続いて、図１２を参照して、この半導体装置５００の製造方法につき説明する。
【０１１５】
先ず、第１の実施の形態で説明した方法と同様の方法で、トランジスタ形成工程及び絶縁膜形成工程を行う。但し、この構成例では、トランジスタ形成工程において、複数のトランジスタを形成するものとする。
【０１１６】
続いて、プラグ形成工程として、この実施の形態では、シリコン酸化膜１３に対してフォトリソグラフィ工程及びエッチング工程を順次行って、ソース電極２４及びドレイン電極２６に達するコンタクトホール３３をそれぞれ開口する。その後、各々のコンタクトホール１４内にＣＶＤ法によってタングステンを埋め込んだ後、当該タングステン層に対して、タングステン層の頂面がシリコン酸化膜１３の表面と実質的に同一面位置となるまでＣＭＰを行い、コンタクトプラグ３７及びビット線コンタクト３２を各々形成する。
【０１１７】
次に、この実施の形態では、下部電極膜形成工程を以下の手順で行う。
【０１１８】
先ず、シリコン酸化膜１３上に、反応性スパッタ法により酸化チタン膜からなる密着層１１を膜厚７０ｎｍで形成する。
【０１１９】
続いて、密着層１１上に、スパッタ法によりイリジウム膜９１を膜厚１００ｎｍ、反応性スパッタ法により酸化イリジウム膜９７を膜厚５０ｎｍ、及びスパッタ法により白金膜９８を膜厚１００ｎｍで、後工程においてプレート線形状にパターニング可能な大きさに順次形成して、下部電極膜形成用の板状の導電膜９９を形成する（図１２（Ａ））。
【０１２０】
続いて、この導電膜９９のうち白金膜９８の主表面の一部が下部電極膜の凸部９２ｂの頂面ｂ（図１０参照）として、酸化イリジウム膜９７上に複数形成されるように、フォトリソグラフィ工程及びエッチング工程を順次行う。エッチングガスには、例えば、塩素／アルゴンの混合ガス系を用い、酸化イリジウム膜９７が露出するまでエッチングを行う。
【０１２１】
これにより、イリジウム膜９１及び酸化イリジウム９７からなる板状部９５の主表面ａ上に、各強誘電体キャパシタに対応する白金膜の凸部９２ｂによる段差が複数設けられた下部電極膜１０２が得られる（図１２（Ｂ）尚、図中には、１つの凸部９２ｂのみ図示されている。）。
【０１２２】
その後、常誘電体膜形成工程として、各凸部９２ｂの周囲の板状部９５の主表面ａを覆い、かつその表面が各々の凸部９２ｂの頂面ｂと実質的に同一面位置となる厚みに常誘電体膜を形成する。
【０１２３】
具体的には、下部電極膜１０２上に、ＴＥＯＳを用いたプラズマＣＶＤ法によってシリコン酸化膜を膜厚１５０ｎｍ、Ｏ３−ＴＥＯＳを用いたプラズマＣＶＤ法によってシリコン酸化膜を膜厚２５０ｎｍ、及びＣＶＤ法によって塗布ガラスを膜厚５００ｎｍで順次堆積させて積層膜（不図示）を形成する。
【０１２４】
その後、この積層膜に対して板状部９５上のすべての凸部９２ｂの頂面ｂが露出するまで全面エッチバックを行って、常誘電体膜であるシリコン酸化膜１０１を形成する（図１２（Ｃ））。
【０１２５】
続いて、強誘電体膜形成工程として、スピンコート法を用いて各々の凸部９２ｂの頂面ｂ及びシリコン酸化膜１０１の各上面から構成される下地上に連続するように、タンタル酸ストロンチウムビスマス前駆体溶液を塗布する。塗布液が乾燥した後、この塗布液に対して７００℃で１分間の急速加熱アニール（ＲＴＡ）を酸素雰囲気中で行って、膜厚５０ｎｍのタンタル酸ストロンチウムビスマス膜を形成する。その後、この塗布工程及びＲＴＡ工程を２回繰り返し行った後に７５０℃で１分間のＲＴＡを酸素雰囲気中で行い、最終的に膜厚が１５０ｎｍのタンタル酸ストロンチウムビスマス膜１０４を形成する。
【０１２６】
次に、上部電極膜形成工程として、スパッタ法によって、タンタル酸ストロンチウムビスマス膜１０４上で各々の頂面ｂと対向する領域から非対向な領域、すなわち正対する領域（正対領域）から当該正対領域から横方向にずれた領域（非正対領域）に亘って、連続するように上部電極膜１０６である白金膜を１００ｎｍの膜厚に形成する（図１３（Ａ））。
【０１２７】
続いて、エッチング工程として、タンタル酸ストロンチウムビスマス膜１０４に対してエッチングを行い、タンタル酸ストロンチウムビスマス膜１０４のうち、凸部９２ｂの上側部分と、シリコン酸化膜１０１と接触しかつ当該上側部分を所定幅で連続して取り囲む部分とを、フォトリソグラフィ工程及びエッチング工程を順次行って残存させる。尚、図１３（Ａ）の断面図中、破線ｅで挟まれた領域がエッチング工程後に残存する領域である。
【０１２８】
こうして、上部電極膜１０６、強誘電体膜１０４、常誘電体膜１０１及び下部電極膜９５の４つの膜に対してエッチングを一括して行い、所定幅を有するプレート線を兼ねている板状部９２ａがライン状に形成された構造体１１０を形成する（図１３（Ｂ））。尚、この構成例では、エッチング工程後の板状部９２ａ、常誘電体膜９３、強誘電体膜９４及び上部電極膜９６のうち、板状部９２ａの延在方向に平行なそれぞれの端面（ｅ（ｅ１，ｅ２）、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ９０の側壁面Ｊは、実質的に非凹凸面となっている。
【０１２９】
続いて、上部電極膜分離工程では、構造体１１０の上部電極膜１０８に対してエッチングを行って、各々の凸部９２ｂに対応する個別の島状の上部電極膜９６に分離して、各強誘電体キャパシタ９０を得る（図１３（Ｃ））。
【０１３０】
強誘電体キャパシタ９０の形成後は、ＣＶＤ法によって強誘電体キャパシタ９０をシリコン酸化膜１６で埋設する。その後、シリコン酸化膜１６に対してフォトリソグラフィ工程及びエッチング工程を順次行って、コンタクトプラグ３７、ビット線コンタクト３２及び上部電極膜９６に達するコンタクトホール２３をそれぞれ開口する。続いて、ＣＶＤ法によって、島状の上部電極膜９６と当該島状の上部電極膜９６に対応するコンタクトプラグ３７とを電気的に接続する配線層３９、及びビット線コンタクト３２と電気的に接続するビット線５５をそれぞれアルミニウムで形成して、半導体装置５００を得る（図１０参照）。
【０１３１】
上述した説明から明らかなように、この実施の形態では、強誘電体キャパシタの強誘電体膜の側壁に発生するダメージ領域は、強誘電体キャパシタの有効領域外であるスペーサ領域に存在している。
【０１３２】
さらに、この実施の形態では、強誘電体キャパシタを緩やかなデザインルールで形成することができるため、上述した各実施の形態よりもダメージ領域と強誘電体キャパシタの有効領域との間を充分離間させることができる。
【０１３３】
従って、高い残留分極量を有する高信頼性な強誘電体キャパシタを得ることができ、よって、高信頼性な半導体装置を実現することができる。
【０１３４】
以上、この発明の実施の形態における条件等は、上述の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせることで、この発明を適用させることができる。
【０１３５】
例えば、下部電極膜材料、常誘電体膜材料、強誘電体膜材料及び上部電極膜材料は上述した材料のみに限定されず、目的や設計に応じて任意好適な材料を選択することができる。
【０１３６】
【発明の効果】
上述した説明から明らかなように、この発明によれば、強誘電体キャパシタのうち実効的に機能する領域すなわち有効領域にあるキャパシタは、下部電極膜における凸部、当該凸部と対向する上部電極膜、及びこれら膜に挟まれた強誘電体膜によって構成される強誘電体キャパシタである。
【０１３７】
その結果、強誘電体膜の側壁は強誘電体キャパシタの有効領域外に位置しているため、強誘電体膜の側壁に発生するダメージ領域によって強誘電体特性が劣化するのを抑制することができる。
【０１３８】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の主要部の概略断面図である。
【図２】この発明の第１の実施の形態の半導体装置の概略平面図である。
【図３】（Ａ）から（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程図である。
【図４】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置の製造工程図である。
【図５】（Ａ）から（Ｃ）は、この発明の第１の実施の形態の強誘電体キャパシタの説明に供する図である。
【図６】この発明の第２の実施の形態の半導体装置の主要部の概略断面図である。
【図７】（Ａ）から（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程図である。
【図８】この発明の第３の実施の形態の半導体装置の主要部の概略断面図である。
【図９】（Ａ）から（Ｃ）は、この発明の第３の実施の形態の半導体装置の製造工程図である。
【図１０】この発明の第４の実施の形態の半導体装置の主要部の概略断面図である。
【図１１】この発明の第４の実施の形態の半導体装置の概略平面図である。
【図１２】（Ａ）から（Ｃ）は、この発明の第４の実施の形態の半導体装置の製造工程図である。
【図１３】（Ａ）から（Ｃ）は、この発明の第４の実施の形態の半導体装置の製造工程図である。
【符号の説明】
１０、１００、２００、５００：半導体装置
１１：密着層
１３、１６：シリコン酸化膜
１４、２３、３３：コンタクトホール
１７：バリアメタル
１９：絶縁分離膜
２０：ＭＯＳ型電界効果トランジスタ
２２：ゲート電極（制御電極）
２４：ソース電極（第１主電極）
２６：ドレイン電極（第２主電極）
３０：アクティブ領域
３２：ビット線コンタクト
３４：キャパシタコンタクト（プラグ）
３６：プレート線コンタクト
３７：コンタクトプラグ（プラグ）
３９：配線層
４０：コンタクト
５０、３００：強誘電体メモリセル
５５：ビット線
５７：プレート線
６０、７０、８０、９０：強誘電体キャパシタ
６１、６６、９６、１０６、１０８：上部電極膜
６２、６７、７２、７８、８２、８８、９２、１０２：下部電極膜
６２ａ、６７ａ、７１ａ、７２ａ、８２ａ、８６、９２ａ、９５：下部電極膜の板状部
６２ａａ：板状部のうち常誘電体膜６３と対向する部分
６２ｂ、７２ｂ、８２ｂ、９２ｂ：下部電極膜の凸部
６３、６８、９３、１０１：シリコン酸化膜（常誘電体膜）
６４、６９、９４、１０４：タンタル酸ストロンチウムビスマス膜（強誘電体膜）
６４ａ：強誘電体膜のうち凸部６２ｂと上部電極膜６６ａとに挟まれる部分
６４ｂ：強誘電体膜のうち板状部６２ａａと上部電極膜６６ｂとに挟まれる部分
６５、７４、８４、９９：導電膜
６６ａ：上部電極膜のうち凸部６２ｂと対向する部分
６６ｂ：上部電極膜のうち常誘電体膜６３と対向する部分
７１、８１、９１、８２１、９２１：イリジウム膜
７３、８３、９７、８２２、９２２：酸化イリジウム膜
８５、９８：白金膜
１１０：構造体
６０１：有効領域
６０２：スペーサ領域
【産業上の利用分野】
この発明は、強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、データの書込みが高速である点やランダムアクセスが可能である点から、新たな不揮発性メモリとして期待されている。
【０００３】
強誘電体メモリは、トランジスタと強誘電体膜を含む強誘電体キャパシタとを具えたセル構造を有し、電荷を蓄積記憶する強誘電体膜の自発分極による電界の反転ならびにその保持機能を利用したメモリである。
【０００４】
ＦｅＲＡＭの構造は、主に、プレーナ（Ｐｌａｎａｒ）型とスタック（ｓｔａｃｋｅｄ）型とに大別される。
【０００５】
プレーナ型のＦｅＲＡＭでは、強誘電体キャパシタの上部電極は、当該上部電極に対応する選択トランジスタのソース電極と電気的に接続されている。
【０００６】
一方、スタック型のＦｅＲＡＭでは、下部電極が当該下部電極の下側に設けられたプラグを介して選択トランジスタのソース電極と電気的に接続されている。そのため、スタック型のＦｅＲＡＭは、プレーナ型のＦｅＲＡＭよりもセル面積を縮小できるため、より微細なデザインルールへの対応が可能である（非特許文献１参照）。スタック型のＦｅＲＡＭの構造には、例えば、板状の下部電極膜の断面積を、当該下部電極膜上に形成されている板状の強誘電体膜の断面積よりも小さくしたものがある（特許文献１参照）。
【０００７】
【非特許文献１】
Ａ ＦＲＡＭ ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ １Ｔ１Ｃ ａｎｄ ｔｒｉｐｌｅ ｍｅｔａｌ ｌａｙｅｒｓ ｆｏｒ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｈｉｇｈ ｄｅｎｓｉｔｙ ＦＲＡＭｓ：Ｓ．Ｙ．Ｌｅｅ ｅｔ ａｌ．， １９９９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， １９９９， ｐｐ．１４１−１４２．
【特許文献１】
特開２００１−３０８２８７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、微細なデザインルールを用いた大容量の強誘電体メモリは、以下に説明する問題の発生等により、いまだ実用化には至っていない。
【０００９】
従来、強誘電体キャパシタを加工するに当たり、板状の下部電極膜、強誘電体膜及び上部電極膜を順次成膜した後、これら膜に対してエッチングを一括して行っていた。
【００１０】
その結果、第一に、このエッチングによって加工された強誘電体膜の側壁に、ダメージ領域が形成される場合がある。このダメージ領域とは、エッチングの間に、強誘電体膜材料、上部電極及び下部電極材料が反応ガスと反応することによって形成される中間反応物等を含む変成領域である。また、ダメージ領域にはこのほかに、スパッタ法を用いて強誘電体キャパシタを絶縁膜中に埋設する際に、強誘電体膜の側壁で酸素解離が発生することによって形成されるものもある。
【００１１】
第二に、強誘電体膜の側壁に、エッチング残渣が再付着する場合がある。
【００１２】
上述した種々の問題により、強誘電体キャパシタの正常動作が妨げられ、よって、強誘電体キャパシタの信頼性が確保できない場合があった。
【００１３】
そこで、このような問題を解決するために、これまで以下の方法が提案されている。先ず、下部電極膜を形成した後に、第１のエッチングを行って所定寸法の下部電極膜に加工する。続いて、この下部電極膜上に強誘電体膜及び上部電極膜を順次形成した後に、第２のエッチングを行って所定寸法の強誘電体膜及び上部電極膜に加工し、これにより強誘電体キャパシタを形成する。
【００１４】
しかしながら、上述した方法を、例えば、上述のスタック型のＦｅＲＡＭの製造に適用する場合には、酸素雰囲気下において強誘電体膜形成用の膜の成膜を行う際に、下部電極膜の下側に形成されている絶縁層への酸素の拡散が促進される。その結果、この絶縁層中に埋設されているプラグが酸化されてしまい、下部電極膜とソース電極との間の導通がとれなくなる場合がある。
【００１５】
また、形成されたダメージ領域を薬液等でクリーニングすることにより、強誘電体キャパシタとしての強誘電体膜の機能を回復させる方法も提案されている。
【００１６】
しかしながら、クリーニング処理後の強誘電体キャパシタの残留分極量は、顕著に増大していないことから、有効な機能回復手段とは言い難い。また、デザインルールが微細な強誘電体キャパシタではこのダメージ領域の影響が顕著となるため、このような問題は、より一層深刻なものとなる。
【００１７】
その結果、ダメージ領域の発生により強誘電体キャパシタの信頼性が低下し、よって、当該強誘電体キャパシタを具える半導体装置の信頼性も低下する。
【００１８】
そこで、この発明の目的は、高い信頼性が確保された強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
そこで、この発明の強誘電体キャパシタの製造方法は、下記のような構成上の特徴を有する。
【００２０】
すなわち、主表面を有する板状部、及びこの主表面上に設けられた、頂面を有する凸部を具える下部電極膜を形成する下部電極膜形成工程と、凸部の周囲の、板状部の主表面を覆い、かつその表面が頂面と実質的に同一面位置となる厚みで常誘電体膜を形成する常誘電体膜形成工程と、露出している頂面及び常誘電体膜の各上面から構成される平坦な下地上のうち、露出している頂面上から板状部の主表面と常誘電体膜を介して対向する領域に亘って、強誘電体膜を形成する強誘電体膜形成工程と、強誘電体膜上のうち、頂面と対向する領域から、板状部の主表面と常誘電体膜及び強誘電体膜を介して対向する領域に亘って、上部電極膜を形成する上部電極膜形成工程と、上部電極膜、強誘電体膜、常誘電体膜及び下部電極膜の板状部を一括してエッチング除去して、強誘電体膜のうち、凸部の上側部分と、常誘電体膜と接触しかつ当該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程とを含んでいる。
【００２１】
この構成によれば、強誘電体キャパシタのうち実効的に機能する領域すなわち有効領域にあるキャパシタは、下部電極膜における凸部、当該凸部と対向する上部電極膜、及びこれら膜に挟まれた強誘電体膜によって構成される強誘電体キャパシタである。
【００２２】
その結果、強誘電体膜の側壁は上述した強誘電体キャパシタの有効領域外に位置しているため、強誘電体膜の側壁に発生するダメージ領域によって強誘電体特性が劣化するのを抑制することができる。
【００２３】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、平面図には、図示の構成成分のレイアウト関係を明らかにするために、上に重なった部材や構造により視界から隠れた輪郭線を実線や破線で示しているが、場合によっては、隠れた輪郭線の表示を省略した平面図もある。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２５】
＜第１の実施の形態＞
図１は、この実施の形態における半導体装置１０の主要部を示す概略断面図であるとともに、図２に示すこの半導体装置１０の概略平面図のうち、強誘電体メモリセル（以下、単にメモリセルと称する場合もある。）５０を、実線部分Ｉ−Ｉ’線に沿って切断して得られる切り口すなわち断面を図中矢印方向から見た図である。この実施の形態では、微細なデザインルールに適用可能なスタック型のＦｅＲＡＭに、この発明の強誘電体キャパシタを適用させた半導体装置を例に挙げて説明する。
【００２６】
先ず、図１に示す半導体装置１０の説明に先立ち、図２を参照してこの実施の形態の半導体装置１０について説明する。
【００２７】
図２に示すように、この実施の形態の半導体装置１０が有するメモリセル５０は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、単にトランジスタと称する場合もある。）２０及び強誘電体キャパシタ６０を具えている。トランジスタ２０は、第１主電極としてのソース電極（或いは、ソース領域とも称する。）２４及び第２主電極としてのドレイン電極（或いは、ドレイン領域とも称する。）２６を具えている。第１主電極２４及び第２主電極２６は、アクティブ領域３０内に、ワード線である制御電極としてのゲート電極２２を挟むような位置に一対の不純物拡散領域であるとして形成されている。ドレイン電極２６は、ビット線コンタクト３２を介してビット線５５と電気的に接続されている。ソース電極２４は、キャパシタコンタクトであるプラグ３４を介して強誘電体キャパシタ６０を構成する下部電極膜６２と電気的に接続されている。強誘電体キャパシタ６０は、下部電極膜６２上に、強誘電体膜６４及び上部電極膜６６が順次積層された構成を有している（詳細後述）。上部電極膜６６は、プレート線コンタクト３６を介してプレート線５７と電気的に接続されている。尚、この構成例では、ビット線５５は、ゲート電極２２及びプレート線５７の各々に、直交して配置されている。
【００２８】
続いて、この実施の形態の半導体装置１０について、図１及び図２を参照してさらに詳細に説明する。
【００２９】
図１に示すように、トランジスタ２０は、ゲート電極２２、ソース電極２４及びドレイン電極２６を具えている。ゲート電極２２は、半導体基板であるシリコン基板１２上にゲート絶縁膜（図示を省略してある。）を介して形成されている。ソース電極２４及びドレイン電極２６は、シリコン基板１２の表面領域の中の、ゲート電極２２を挟む位置に形成されている。尚、トランジスタ２０は、ｎチャネル型又はｐチャネル型のいずれかを任意好適に選択することができる。トランジスタ２０は、シリコン基板１２上に形成され、その表面が平坦化された絶縁膜であるシリコン酸化（ＳｉＯ２）膜１３中に埋設されている。
【００３０】
ソース電極２４は、シリコン酸化膜１３に形成されたプラグ３４を介して、後述する下部電極膜６２と電気的に接続されている。このプラグ３４は、シリコン酸化膜１３に形成されたコンタクトホール１４に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）やタングステン（Ｗ）の導電材料を充填して形成されている。さらに、この実施の形態のように、プラグ３４と下部電極膜６２との間に、金属の相互拡散を防止するための、窒化チタン（ＴｉＮ）膜や窒化アルミニウム（ＡｌＮ）膜によるバリアメタル１７が設けられていても良い。バリアメタル１７は、コンタクトホール１４に埋め込まれた構造であっても良い。また、バリアメタル１７を設ける場合には、バリアメタル１７と下部電極膜６２との間に、両者間の密着性を向上させるための、酸化チタン（ＴｉＯ２）膜からなる密着層が設けてあっても良い。
【００３１】
また、ドレイン電極２６は、同じく絶縁膜１３中に埋設されているタングステンやタングステンシリサイド（ＷＳｉｘ）からなるビット線５５と、シリコン酸化膜１３に形成されたビット線コンタクト３２を介して電気的に接続されている。このビット線コンタクト３２は、シリコン酸化膜１３に形成されたコンタクトホール１４に、ポリシリコンやタングステンの導電材料を充填して形成されている。絶縁分離膜１９は、隣り合うトランジスタ同士を絶縁分離している。尚、ここでのトランジスタ２０の構造は従来公知であるので、その詳細な説明は省略する。
【００３２】
続いて、この実施の形態のキャパシタ６０は、バリアメタル１７上に、シリコン基板１２側から、下部電極膜６２と、常誘電体膜６３と、強誘電体膜６４と、上部電極膜６６とを具えている。下部電極膜６２は、板状の下側部（以下、単に板状部と称する。）６２ａの主表面ａに凸部６２ｂが設けられた構造であって、全体が一体的に白金（Ｐｔ）で形成されている。図示の構成例では、板状部６２ａの主表面ａの中心側領域に凸部６２ｂが設けられている。常誘電体膜６３は、凸部６２ｂの周囲を埋め込むように主表面ａを覆い、かつ常誘電体膜６３の表面が凸部６２ｂの頂面ｂと実質的に同一面位置となるように設けられている。この常誘電体膜６３は、シリコン酸化膜やシリコン窒化（ＳｉＮ）膜で形成されている。強誘電体膜６４は、凸部６２ｂの頂面ｂ及び常誘電体膜６３の各上面から構成される下地上のうち、凸部６２ｂの頂面ｂ上から板状部６２ａの主表面ａと対向すなわち正対する領域に亘って設けられていて、タンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9）で形成されている。上部電極膜６６は、強誘電体膜６４上に、頂面ｂと対向する領域から非対向な領域、すなわち正対する領域（正対領域）から当該正対領域から横方向にずれた領域（非正対領域）に亘って設けられていて、白金で形成されている。また、この構成例では、上部電極膜６６は、強誘電体膜６４上に、頂面ｂと正対する領域から非正対な領域に亘って設けられている。ここでの常誘電体膜６３は、上部電極膜６６と下部電極膜６２との間のスペーサとしてはもとより、常誘電体キャパシタンス（容量）を与える役割を果たす。その詳細な説明は後述する。
【００３３】
この実施の形態のキャパシタ６０の平面形状は、矩形とする。また、ここでの下部電極膜６２は、このように凸部６２ｂによる段差を具えた構造であり、一例として、この凸部６２ｂを実質的に直方体としてある。凸部６２ｂの頂面ｂは、シリコン基板１２の基板表面と平行な面内にあり、頂面の直交する２辺すなわちＸ方向の長さ及びＹ方向の長さが、ともに板状部６２ａの主表面ａよりも小さい。また、板状部６２ａ、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの端面（ｅ、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。
【００３４】
尚、凸部６２ｂの断面形状はここでは矩形であるがこれに限定されず、例えば、順テーパ形すなわち台形のような傾斜面を有する形状であっても良い。傾斜面を有する場合には、凸部６２ｂの加工の容易性等の観点から、凸部６２ｂの側壁面ｃと主表面ａのうち凸部６２ｂが設けられている面とのなす角θが７０°〜８５°程度となるように形成するのが好ましい。また、上部電極及び下部電極膜（６６、６２）の材料としては、そのほかに、例えば、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、或いはルテニウム酸ストロンチウム（ＳｒＲｕＯ３）の耐酸化性金属や、酸化イリジウム（ＩｒＯ２）や酸化ルテニウム（ＲｕＯ２）の導電性金属酸化物を用いることができる。また、強誘電体膜６４の材料としては、そのほかに、例えば、チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３）、ランタン（Ｌａ）をドープしたチタン酸ジルコン酸鉛、ニオブ（Ｎｂ）をドープしたタンタル酸ストロンチウムビスマス、或いはチタン酸ビスマスランタン（ＲｕＢｉＴｉＯ３）を用いることができる（以下の各実施の形態についても同様）。
【００３５】
強誘電体キャパシタ６０は、絶縁膜であるシリコン酸化膜１６中に埋設されている。このシリコン酸化膜１６は、上部電極膜６６上に設けられたタングステンで形成されたプレート線コンタクト３６の頂面と実質的に同一高さに形成されており、その表面は平坦化されている。上部電極膜６６は、このプレート線コンタクト３６を介してアルミニウム（Ａｌ）からなるプレート線５７と電気的に接続されている。
【００３６】
続いて、図３及び図４を参照して、この半導体装置１０の製造方法につき説明する。
【００３７】
先ず、トランジスタ形成工程として、任意好適な方法を用いて、隣合うトランジスタ同士を絶縁分離するための絶縁分離膜１９を形成する。この絶縁分離膜１９で囲まれたシリコン基板１２の領域に、トランジスタ２０を形成する。このトランジスタ２０の形成に当たり、任意好適な方法を用いて、シリコン基板１２中に、ゲート電極２２の形成位置を挟む位置に、シリコン基板の表面に接して一対の不純物拡散層であるソース電極２４及びドレイン電極２６とを形成する。然る後、シリコン基板１２上のソース電極２４とドレイン領域２６との間の位置にゲート電極２２を形成する。さらに、任意好適な方法を用いて、ドレイン電極２６上にビット線コンタクト３２を形成した後、当該ビット線コンタクト３２と電気的に接続されるビット線５５をライン状にパターニング形成する。
【００３８】
続いて、絶縁膜形成工程として、露出しているシリコン基板１２、トランジスタ２０、ビット線コンタクト３２及びビット線５５を覆うように、絶縁膜を堆積させる。この絶縁膜を、例えば、シリコン酸化膜１３として、これを化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。その後、シリコン酸化膜１３の表面を化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化して、１２００ｎｍの膜厚に形成する。
【００３９】
続いて、プラグ形成工程として、シリコン酸化膜１３に対してフォトリソグラフィ工程及びエッチング工程を順次行って、ソース電極２４に達するコンタクトホール１４を開口する。その後、コンタクトホール１４内にＣＶＤ法によってタングステンを埋め込んだ後、タングステンに対してシリコン酸化膜１３の表面と実質的に同一面位置となるまでＣＭＰを行い、プラグ３４を形成する。
【００４０】
次に、この実施の形態では、下部電極膜形成工程を以下の手順で行う。
【００４１】
先ず、シリコン酸化膜１３上に、反応性スパッタ法によって窒化チタンからなるバリアメタル１７を膜厚７０ｎｍで形成する。このバリアメタルは、プラグ３４の頂面と接して形成される。
【００４２】
続いて、バリアメタル１７上に、スパッタ法により、下部電極膜形成用の板状の導電膜として、白金膜６５を膜厚１５０ｎｍで形成する（図３（Ａ））。
【００４３】
続いて、この白金膜６５の主表面の一部が下部電極膜の凸部６２ｂの頂面ｂ（図１参照）となるように、シリコン酸化膜或いは窒化チタンをマスクＭ１（不図示）として用いて、フォトリソグラフィ工程及びエッチング工程を順次行う。この実施の形態では、単層膜である白金膜６５に対してフォトリソグラフィ工程及びエッチング工程を行うことにより、一体化された下部電極膜を得ることができる。単層膜より凸部６２ｂを具える下部電極膜を形成するこの実施の形態における製造方法では、一つのチャンバ及びターゲット材料を用意することにより強誘電体キャパシタの下部電極膜を形成することが可能となるため、結果として、全体のプロセスコストを低減することが可能となる。
【００４４】
こうして、例えば、Ｘ方向の長さが１０４０ｎｍ、Ｙ方向の長さが８００ｎｍ、及びＺ方向の高さが７５ｎｍの直方体状の凸部６２ｂをパターニング形成する。尚、ＸＹ面は、シリコン基板１２の基板表面と平行な面内にある。
【００４５】
これにより、板状部６７ａの主表面ａ上に、凸部６２ｂによる段差が設けられた下部電極膜６７が得られる（図３（Ｂ））。
【００４６】
続いて、常誘電体膜形成工程として、凸部６２ｂの周囲の板状部６７ａの主表面ａを覆い、かつその表面が凸部６２ｂの頂面ｂと実質的に同一面位置となる厚みに常誘電体膜を形成する。
【００４７】
具体的には、下部電極膜６７上に、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ法によってシリコン酸化膜を膜厚１５０ｎｍ、Ｏ３−ＴＥＯＳを用いたプラズマＣＶＤ法によってシリコン酸化膜を膜厚２５０ｎｍ、及びＣＶＤ法によって塗布ガラス（ＳＯＧ：Ｓｐｉｎ ＯｎＧｌａｓｓ）を膜厚５００ｎｍで順次堆積させて積層膜（不図示）を形成する。
【００４８】
その後、この積層膜に対して凸部６２ｂの頂面ｂが露出するまで全面エッチバックを行って、常誘電体膜であるシリコン酸化膜６８を形成する（図３（Ｃ））。尚、この全面エッチバックを、凸部６２ｂの頂面ｂが露出するまで行う。理由は、後工程を経て形成される強誘電体キャパシタ６０の有効領域（説明後述）内に常誘電体容量が発生して強誘電体キャパシタの安定動作が妨げられるのを回避するためである。そのため、凸部の頂面ｂが多少オーバーエッチングされても良い。具体的には、この構成例でのエッチバック精度は１０％程度であるため、頂面ｂからのオーバーエッチング量が７ｎｍ〜１０ｎｍ程度となる場合があるが問題ない。
【００４９】
続いて、強誘電体膜形成工程として、頂面ｂ及びシリコン酸化膜６８の各上面から構成される平坦な下地上に、すなわち、凸部の上面に対応する第１の領域と、常誘電体膜であるシリコン酸化膜６８に対応するとともに当該第１の領域に隣接する第２の領域とが形成されるように、スピンコート法を用いてタンタル酸ストロンチウムビスマス前駆体溶液を塗布する。この塗布液が乾燥した後、塗布液に対して７００℃で１分間の急速加熱アニール（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を酸素雰囲気中で行って、膜厚５０ｎｍのタンタル酸ストロンチウムビスマス膜を形成する。その後、この塗布工程及びＲＴＡ工程を２回繰り返し行った後に７５０℃で１分間のＲＴＡを酸素雰囲気中で行い、最終的に膜厚が１５０ｎｍのタンタル酸ストロンチウムビスマス膜６９を形成する。
【００５０】
続いて、上部電極膜形成工程として、タンタル酸ストロンチウムビスマス膜６９上に、スパッタ法によって上部電極膜６１である白金膜を、１００ｎｍの膜厚に形成する。従って、この白金膜６１を、凸部６２ｂの頂面ｂと対向する領域から非対向な領域、すなわち正対する領域（正対領域）から当該正対領域から横方向にずれた領域（非正対領域）に亘って、形成する（図４（Ａ））。
【００５１】
続いて、エッチング工程として、タンタル酸ストロンチウムビスマス膜６９に対してエッチングを行い、タンタル酸ストロンチウムビスマス膜６９のうち、凸部６２ｂの上側部分と、シリコン酸化膜６８と接触しかつ当該上側部分を所定幅で連続して取り囲む部分とを残存させて、強誘電体キャパシタ６０を形成する。すなわち、上述した第２の領域に対応するタンタル酸ストロンチウムビスマス膜６９に対してエッチングを行い、当該第１の領域の周囲を取り囲む第２の領域下に形成されている常誘電体膜であるシリコン酸化膜６８を残存させて、強誘電体キャパシタ６０を形成する。尚、図４（Ａ）の断面図中、破線ｋで挟まれた領域がキャパシタ６０を構成する領域として残存する領域である。
【００５２】
具体的には、直方体状の強誘電体キャパシタ６０の寸法を、Ｘ方向の長さが１３００ｎｍ及びＹ方向の長さが１０００ｎｍとなるように、シリコン酸化膜をマスクＭ２（不図示）として用いて、フォトリソグラフィ工程及びエッチング工程を順次行う。尚、ＸＹ面は、シリコン基板１２の基板表面と平行な面内にある。
【００５３】
こうして、上部電極膜６１、強誘電体膜６９、常誘電体膜６８及び下部電極膜の板状部６７ａの４つの膜に対してエッチングを一括して行い、強誘電体キャパシタ６０を形成する（図４（Ｂ））。尚、この構成例では、エッチング工程後の板状部６２ａ、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの端面（ｅ、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。
【００５４】
さらに、この構成例では、マスクＭ２への露光量すなわち露光強度を調整することにより、パターニングされる形状を内側にアンダーサイジングさせることができる。よって、例えば、凸部６２ｂの頂面ｂのＸ方向及びＹ方向の寸法が、強誘電体キャパシタ６０のＸ方向及びＹ方向の寸法を、例えば、１０％程度アンダーサイジングさせた形状に相当する場合には、マスクＭ２に対する露光強度を所定量増大させてＭ１として代替でき、よって、製品コストを低減できる。
【００５５】
また、強誘電体キャパシタ６０の形成後は、ＣＶＤ法によって強誘電体キャパシタ６０をシリコン酸化膜１６で埋設した後にシリコン酸化膜１６に対してＣＭＰ法を行って、表面を平坦化させる。その後、シリコン酸化膜１６に対してフォトリソグラフィ工程及びエッチング工程を順次行って、上部電極膜６６に達するコンタクトホール３１を開口する。続いて、ＣＶＤ法によって、コンタクトホール３１内にタングステンを埋め込んだ後、シリコン酸化膜１６の表面と実質的に同一面位置となるまでタングステンに対してＣＭＰを行ってプレート線コンタクト３６を形成する。その後、プレート線コンタクト３６上に、これと接触するアルミニウムからなるプレート線５７をライン状にパターニング形成する（図１参照）。尚、この実施の形態では、下部電極膜、常誘電体膜、強誘電体膜及び上部電極膜を順次形成した後、これら膜に対してエッチングを一括して行って強誘電体キャパシタを形成しているが、これに限定されるものではない。すなわち、下部電極膜、常誘電体膜及び強誘電体膜を順次形成した後、一旦エッチングを行って強誘電体膜を所定寸法に加工した後、第１の領域における強誘電体膜を介して下部電極膜と対向し、かつエッチングによって残存する常誘電体膜及び第２領域の強誘電体膜を介して下部電極膜と対向する上部電極膜を形成しても良い。
【００５６】
この実施の形態では、上述した製造方法によって得られた強誘電体キャパシタ６０のうち実効的に機能する部分すなわち有効領域は、下部電極膜６２の凸部６２ｂ、上部電極膜６６のうち当該凸部６２ｂと強誘電体膜６４を挟んで対向すなわち正対する部分６６ａ（対向領域或いは正対領域とも称する。）、及び凸部６２ｂと上部電極膜の正対領域との間に挟まれた、強誘電体膜の領域部分６４ａ（有効強誘電体膜領域とも称する。）である。
【００５７】
この点につき、図５（Ａ）から（Ｃ）を参照して説明する。図５（Ａ）は、強誘電体キャパシタ６０の主要部の概略断面図である。図５（Ｂ）は、図５（Ａ）に示す強誘電体キャパシタ６０をＰ−Ｐ’線に沿ってを切断して得られた断面を上方から見た図である。図５（Ｃ）は、強誘電体キャパシタ６０の等価回路図である。
【００５８】
図５（Ａ）及び（Ｂ）に示すように、強誘電体膜６４の膜厚をｔｆｅとし、スペーサである常誘電体膜６３の膜厚すなわち凸部６２ｂによって形成される段差をｔｏｘとする。
【００５９】
強誘電体キャパシタ６０は、有効領域６０１における強誘電体キャパシタＣｆｅ０と、この有効領域６０１を取り囲むスペーサ領域６０２における常誘電体キャパシタＣｏｘ、及び強誘電体キャパシタＣｆｅ１とからなる。
【００６０】
詳細には、強誘電体キャパシタＣｆｅ０は、下部電極膜の凸部６２ｂ、当該凸部と対向すなわち正対する上部電極膜６６ａの正対領域、及びこれら膜に挟まれた有効強誘電体膜領域６４ａを具えている。また、常誘電体キャパシタＣｏｘは、下部電極膜の板状部６２ａのうち常誘電体膜６３と対向すなわち正対する部分６２ａａ、常誘電体膜６３、及び上部電極膜６６のうち常誘電体膜６３と対向すなわち正対する部分６６ｂを具えている。また、強誘電体キャパシタＣｆｅ１は、下部電極膜のうちの部分６２ａａ、上部電極のうちの部分６６ｂ、及びこれらに挟まれた強誘電体膜の部分６４ｂを具えている。
【００６１】
その結果、この実施の形態の強誘電キャパシタ６０は、図５（Ｃ）に示すように、有効領域６０１における強誘電体キャパシタＣｆｅ０と、この強誘電体キャパシタＣｆｅ０と並列に接続されるとともに、スペーサ領域６０２における強誘電体キャパシタＣｆｅ１及び常誘電体キャパシタＣｏｘからなる直列キャパシタとを有する構成と等価である。
【００６２】
従って、強誘電体キャパシタ６０の容量Ｄは、強誘電体キャパシタＣｆｅ０の容量をＤｆｅ０、強誘電体キャパシタＣｆｅ１の容量をＤｆｅ１、及び常誘電体キャパシタＣｏｘの容量をＤｏｘとすると、式（１）で与えられる。
【００６３】
Ｄ＝Ｄｆｅ０＋（Ｄｆｅ１・Ｄｏｘ）／（Ｄｆｅ１＋Ｄｏｘ）・・・（１）
ここで、図５（Ｂ）に示すように、有効領域６０１を、Ｘ方向の長さがｍ１及びＹ方向の長さがｍ２の方形領域とし、かつスペーサ領域６０２を、Ｘ方向の長さがｄ１及びＹ方向の長さがｄ２のそれぞれの幅（或いはスペーサ幅とも称する。）で有効領域６０１を取り囲む方形の枠状領域とする。また、ここでの強誘電体膜６４の誘電率をεｆｅとし、常誘電体膜６３の誘電率をεｏｘとすると、各キャパシタの容量は、式（２）〜式（４）で与えられる。
【００６４】
Ｄｆｅ０＝（εｆｅ・ｍ１・ｍ２）／ｔｆｅ ・・・（２）
Ｄｆｅ１＝２εｆｅ（ｍ２・ｄ１＋ｍ１・ｄ２＋２ｄ１・ｄ２ ）／ｔｆｅ ・・・（３）
Ｄｏｘ＝２εｏｘ（ｍ２・ｄ１＋ｍ１・ｄ２＋２ｄ１・ｄ２ ）／ｔｏｘ ・・・（４）
ここで、例えば、ｔｆｅ及びｔｏｘをともに１５０ｎｍとし、また、強誘電体キャパシタ６０に３Ｖの電圧を印加する。尚、ｔｆｅ及びｔｏｘの値はこれらに限定されず、ｔｆｅは強誘電体キャパシタの動作仕様等によって、またｔｏｘは凸部の加工精度やデザインルールによる設計基準等によって任意に設定することができる。また、ここでの強誘電体膜６４であるタンタル酸ストロンチウムビスマスの誘電率εｆｅは、常誘電体膜６３の材料であるシリコン酸化物の誘電率εｏｘの４０倍程度である。
【００６５】
その結果、有効領域における強誘電体キャパシタＣｆｅ０には３Ｖがかかる一方、スペーサ領域における強誘電体キャパシタＣｆｅ１にかかる電圧は、常誘電体キャパシタＣｏｘにかかる電圧の１／４０程度、すなわち０．０７５Ｖ程度となる。
【００６６】
０．０７５Ｖ程度の低電圧では、ヒステリシス特性を示すことは無いうえに抗電界よりも遙かに低いことから、スペーサ領域６０２は実質的に常誘電体キャパシタＣｏｘとみなすことができる。よって、強誘電体キャパシタ６０の容量Ｄを、式（５）で示すように近似することができる。
【００６７】
Ｄ＝Ｄｆｅ０＋（Ｄｆｅ１・Ｄｏｘ）／（Ｄｆｅ１＋Ｄｏｘ）≒Ｄｆｅ０＋Ｄｏｘ・・・（５）
また、スペーサ領域６０２を設けることにより電荷のリークが懸念されるが、リークする電荷量は極めて小さいため無視することができる。その理由を、以下に説明する。
【００６８】
例えば、上部電極膜６６及び下部電極膜の板状部６２ａの寸法を、Ｘ方向の長さ（ｍ１＋２ｄ１に相当。）を１３００ｎｍ、及びＹ方向の長さ（ｍ２＋２ｄ２に相当。）を１０００ｎｍとし、このときのスペーサ幅（ｄ１、ｄ２）を各辺の１０％として設計する。すなわち、ｍ２＝１０４０ｎｍ、ｍ１＝８００ｎｍ、ｄ２＝１３０ｎｍ及びｄ１＝１００ｎｍとなる。尚、スペーサ幅の占める割合は、デザインルールやプロセスマージンによる設計基準等に応じて任意に設定することができる。
【００６９】
これに基づいて強誘電体キャパシタＣｆｅ０及び常誘電体キャパシタＣｏｘの各容量を式（２）及び式（４）を用いて算出する。これにより、式（５）から、実質的なスペーサ領域６０２の容量Ｄｏｘは、強誘電体キャパシタ６０の容量Ｄ全体の１／８０程度を占めるに過ぎないことが判る。尚、強誘電体膜６３の材料をチタン酸ジルコン酸鉛とした場合には、Ｄｏｘ／Ｄ＝１／３２０程度となり、その傾向はより顕著となる。
【００７０】
このことから明らかなように、スペーサ領域６０２を設けることによる電荷のリークは、強誘電体特性に影響を及ぼさない程度であることが判る。
【００７１】
上述した説明から明らかなように、この実施の形態では、強誘電体キャパシタの有効領域は下部電極膜における凸部６２ｂ上面（頂面ｂ）の面積と実質的に同一であり、強誘電体キャパシタの強誘電体膜の側壁に発生するダメージ領域は、強誘電体キャパシタの有効領域外であるスペーサ領域に存在している。
【００７２】
また、このようなスペーサ領域を設けることによって懸念される電荷のリークは、強誘電体特性に影響を及ぼさない程度に小さいことが確認された。
【００７３】
さらに、この実施の形態では、強誘電体キャパシタを形成するに当たり、下部電極膜、常誘電体膜、強誘電体膜及び上部電極膜に対するエッチングを一括して行う。そのため、酸素雰囲気下での強誘電体膜の形成時に、耐酸化性の高い下部電極膜が半導体基板上の広い領域に形成された状態である。
【００７４】
その結果、強誘電体膜の形成時に、下部電極膜の下側に形成された、下部電極膜とソース電極とを電気的に接続するプラグの酸化を抑制することができる。
【００７５】
さらに、この実施の形態では、上述したダメージ領域の低減を図ることにより、従来の強誘電体キャパシタの構造に比べてキャパシタサイズの小型化を効果的に実現することができる。
【００７６】
従って、高い残留分極量を有する高信頼性な強誘電体キャパシタを得ることができ、よって、高信頼性な半導体装置を実現することができる。
【００７７】
＜第２の実施の形態＞
図６及び図７を参照して、この発明の第２の実施の形態につき説明する。
【００７８】
この実施の形態では、下部電極膜の凸部のうち当該下部電極膜の板状部との境界面に接触する第１の部分Ａと、板状部のうち当該境界面と接触する第２の部分Ｂとが異なる材料である点が第１の実施の形態との主な相違点である。また、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する（以下の各実施の形態についても同様）。
【００７９】
具体的には、この実施の形態の半導体装置１００の主要部の概略断面図である図６に示すように、強誘電体キャパシタ７０の下部電極膜７２は、イリジウム膜からなる板状部７２ａと、酸化イリジウム膜からなる凸部７２ｂとを具えた構造である。
【００８０】
これにより、板状部７２ａ及び凸部７２ｂが互いに異なる材料であるため、上述した第１の部分Ａと第２の部分Ｂとが異なる材料（酸化イリジウム／イリジウム）となる。
【００８１】
続いて、図７を参照して、この半導体装置１００の製造方法につき説明する。
【００８２】
先ず、第１の実施の形態で説明した方法と同様の方法で、トランジスタ形成工程からプラグ形成工程までを行う。
【００８３】
その後、この実施の形態では、下部電極膜形成工程を以下の手順で行う。
【００８４】
先ず、バリアメタル１７上に、スパッタ法によりイリジウム膜７１を膜厚１００ｎｍで形成した後、反応性スパッタ法により酸化イリジウム膜７３を膜厚１００ｎｍで形成して、下部電極膜形成用の導電膜７４を形成する（図７（Ａ））。
【００８５】
続いて、この導電膜７４の酸化イリジウム膜７３の主表面の一部が下部電極膜の凸部７２ｂの頂面ｂ（図６参照）となるように、フォトリソグラフィ工程及びエッチング工程を順次行う。エッチングガスには、例えば、酸化イリジウム膜７３に対するエッチングレートが高い塩素（Ｃｌ２）／酸素（Ｏ２）の混合ガス系を用い、イリジウム膜７１が露出するまでエッチングを行う。
【００８６】
これにより、イリジウム膜からなる板状部７１ａの主表面ａ上に、酸化イリジウム膜の凸部７２ｂによる段差が設けられた下部電極膜７８が得られる（図７（Ｂ））。
【００８７】
その後、第１の実施の形態で説明した方法と同様の方法で、常誘電体膜形成工程からエッチング工程（図７（Ｃ））までを行い半導体装置１００を得る（図６）。尚、この構成例では、エッチング工程後の板状部７２ａ、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの端面（ｅ、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。また、この構成例での下部電極膜形成用の導電膜７４は、凸部７２ｂの形成用膜である酸化イリジウム膜７３と、板状部７２ａの形成用膜であるイリジウム膜７１とを具えた積層体を用いたが、これに限定されない。よって、凸部形成用膜／板状部形成膜として、例えば、Ｐｔ膜／ＩｒＯ2膜、Ｒｕ膜／Ｉｒ膜、Ｒｕ膜／ＩｒＯ2膜、ＲｕＯ2膜／Ｉｒ膜又はＲｕＯ2膜／ＩｒＯ2膜等の組み合わせからなる積層体を用いることができる。また、凸部７２ｂと板状部７２ａとの境界面が上述した膜同士によって形成されていれば、凸部形成用膜及び板状部形成用膜の双方またはいずれか一方が積層膜であっても良い。
【００８８】
上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００８９】
また、この実施の形態では、下部電極形成用の導電膜が積層体であるので、エッチングの終点検出を実施することができる。よって、第１の実施の形態よりも凸部の形成を制御性良く行うことができ、さらに歩留まりを向上させることができる。
【００９０】
＜第３の実施の形態＞
図８及び図９を参照して、この発明の第３の実施の形態につき説明する。
【００９１】
この実施の形態では、第２の実施の形態と同様に、下部電極膜の凸部のうち当該下部電極膜の板状部との境界面に接触する第１の部分Ａと、板状部のうち当該境界面と接触する第２の部分Ｂとが異なる材料である点に加え、キャパシタ特性及びキャパシタの下に形成されるプラグ（電極プラグ）に対する耐酸化性を考慮し、さらに、凸部を構成する膜材料と当該境界面に接する板状部を構成する膜材料との相互作用を考慮した構造となっている点が第２の実施の形態との主な相違点である。
【００９２】
具体的には、この実施の形態の半導体装置２００の主要部の概略断面図である図８に示すように、強誘電体キャパシタ８０の下部電極膜８２は、半導体基板１２側からイリジウム膜８２１及び酸化イリジウム膜８２２が順次に設けられた板状部８２ａと、白金膜からなる凸部８２ｂとを具えた構造である。
【００９３】
この実施の形態も、上述した第１の部分Ａと第２の部分Ｂとは異なる材料（白金／酸化イリジウム）となっている。
【００９４】
さらに、板状部８２ａのうち凸部との境界面に比較的白金膜との密着性が良いイリジウム酸化膜８２２を設け、さらにイリジウム酸化膜８２２の下にプラグの酸化を防止する能力の高いイリジウム（Ｉｒ）膜８２１を設ける積層膜の板状部８２ａを採用するこの実施の形態によれば、第２の実施の形態におけるエッチング終点検出の容易性に加え、イリジウム膜との密着性を確保することが難しい白金（Ｐｔ）を、凸部８２ｂの膜材料として用いることが可能となる。つまり、強誘電体キャパシタのキャパシタ特性を向上させる白金と、プラグに対する耐酸化性が高いイリジウム膜とを含む下部電極膜を、膜剥がれ等を生じさせることなく形成することが可能となる。その結果、この第３の実施の形態によれば、下部電極膜形成時での高い加工制御性を維持するとともに、キャパシタ特性及びプラグの信頼性の向上を実現した強誘電体キャパシタを提供することが可能となる。
【００９５】
続いて、図９を参照して、この半導体装置２００の製造方法につき説明する。
【００９６】
先ず、第１の実施の形態で説明した方法と同様の方法で、トランジスタ形成工程からプラグ形成工程までを行う。
【００９７】
その後、この実施の形態では、下部電極膜形成工程を以下の手順で行う。
【００９８】
先ず、バリアメタル１７上に、スパッタ法によりイリジウム膜８１を膜厚１００ｎｍ、反応性スパッタ法により酸化イリジウム膜８３を膜厚５０ｎｍ、及びスパッタ法により白金膜８５を膜厚１００ｎｍで順次形成して、下部電極膜形成用の導電膜８４を形成する（図９（Ａ））。
【００９９】
続いて、この導電膜８４の白金膜８５の主表面の一部が下部電極膜の凸部８２ｂの頂面ｂ（図８参照）となるように、フォトリソグラフィ工程及びエッチング工程を順次行う。エッチングガスには、白金膜８５／酸化イリジウム膜８３のエッチング選択比が、第２の実施の形態における酸化イリジウム膜７３／イリジウム膜７１（図７（Ａ）参照）の選択比よりも大きくなるように、例えば、塩素／アルゴン（Ａｒ）の混合ガス系を用い、酸化イリジウム膜８３が露出するまでエッチングを行う。
【０１００】
これにより、イリジウム膜８１及び酸化イリジウム膜８３からなる板状部８６の主表面ａ上に、白金膜の凸部８２ｂによる段差が設けられた下部電極膜８８が得られる（図９（Ｂ））。
【０１０１】
その後、第１の実施の形態で説明した方法と同様の方法で、常誘電体膜形成工程からエッチング工程（図９（Ｃ））までを行い半導体装置２００を得る（図８）。尚、この構成例では、エッチング工程後の板状部８２ａ（８２１、８２２）、常誘電体膜６３、強誘電体膜６４及び上部電極膜６６のそれぞれの端面（ｅ（ｅ１，ｅ２）、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ６０の側壁面Ｊは、実質的に非凹凸面となっている。また、この構成例での下部電極膜形成用の導電膜８４は、凸部８２ｂの形成用膜である白金膜８５と、板状部８２ａの形成用膜であるイリジウム膜８２１及び酸化イリジウム膜８２２とを具えた積層体を用いたが、これに限定されない。よって、凸部形成用膜／板状部形成用膜として、例えば、Ｉｒ膜／当該Ｉｒ膜側からＩｒＯ２膜及びＩｒ膜や、Ｒｕ膜／当該Ｒｕ膜側からＩｒＯ２膜及びＩｒ膜や、又はＲｕ膜／当該Ｒｕ膜側からＲｕＯ２膜及びＩｒ膜等の組み合わせからなる積層体を用いることができる。また、凸部８２ｂと板状部８２ａとの境界面がこうした膜同士によって形成されていれば、凸部形成用膜及び板状部形成用膜の双方またはいずれか一方が積層膜であっても良い。
【０１０２】
上述した説明から明らかように、この実施の形態では、第２の実施の形態と同様の効果を得ることができる。
【０１０３】
さらに、この実施の形態では、第２の実施の形態よりもエッチング選択比が大きくエッチングの終点検出をさらに精度良く実施できるうえに、良好な強誘電体特性が得られる下部電極膜として用いて好適な白金膜上に、強誘電体膜を形成することができる。
【０１０４】
よって、第２の実施の形態よりも高信頼性な強誘電体キャパシタを得ることができるので、より一層高信頼性な半導体装置を実現することができる。
【０１０５】
＜第４の実施の形態＞
図１０は、この実施の形態における半導体装置５００の主要部を示す概略断面図であるとともに、図１１に示すこの半導体装置５００の概略平面図のうち、強誘電体メモリセル３００を、実線部分Ｋ−Ｋ’線に沿って切断して得られる切り口を図中矢印方向から見た図である。この実施の形態では、上述した各実施の形態におけるスタック型のＦｅＲＡＭよりも緩やかなデザインルールに適用可能な、プレーナ型のＦｅＲＡＭに、この発明の強誘電体キャパシタを適用させた場合を例に挙げて説明する。
【０１０６】
先ず、図１０に示す半導体装置５００の説明に先立ち、図１１を参照してこの実施の形態の半導体装置５００について説明する。
【０１０７】
図１１に示すように、この実施の形態の半導体装置５００が有するメモリセル３００は、トランジスタ２０及び強誘電体キャパシタ９０を具えている。トランジスタ２０は、第１の実施の形態と場合と同様に、アクティブ領域３０内に、ワード線であるゲート電極２２を挟むような位置に形成された一対の不純物拡散領域であるソース電極２４及びドレイン電極２６を具えている。ドレイン電極２６は、ビット線コンタクト３２を介してビット線５５と電気的に接続されている。ソース電極２４は、コンタクトプラグ３７を介して後述する配線層３９の一端と電気的に接続されている。強誘電体キャパシタ９０は、プレート線としてライン状にパターニングされた下部電極膜９２上に、同じくライン状にパターニングされた強誘電体膜９４、及び各メモリセル毎に島状に設けられた上部電極膜９６が順次積層された構造を有している（詳細後述）。また、上部電極膜９６は、配線層３９の他端とコンタクト４０を介して電気的に接続されている。
【０１０８】
続いて、この実施の形態の半導体装置５００について、図１０を参照して詳細に説明する。
【０１０９】
図１０に示すように、トランジスタ２０は、第１の実施の形態の場合と同様に、シリコン基板１２上に形成されたゲート電極２２と、シリコン基板１２のうちゲート電極２２を挟む位置に形成されたソース電極２４及びドレイン電極２６とを具えている。絶縁分離膜１９は隣り合うトランジスタ同士を絶縁分離している。また、トランジスタ２０は、シリコン基板１２上に形成されその表面が平坦化されたシリコン酸化膜１３中に埋設されている。また、ソース電極２４及びドレイン電極２６は、シリコン酸化膜１３に形成されたコンタクトプラグ３７及びビット線コンタクト３２とそれぞれ電気的に接続されている。これらコンタクトプラグ３７及びビット線コンタクト３２は、シリコン酸化膜１３に形成されたコンタクトホール３３にタングステンの導電材料を充填して形成されている。
【０１１０】
続いて、この実施の形態のキャパシタ９０は、酸化チタンからなる密着層１１上に、シリコン基板１２側から、下部電極膜９２と、常誘電体膜９３と、強誘電体膜９４と、上部電極膜９６とを具えている。下部電極膜９２は、板状の下側部（以下、単に板状部と称する。）９２ａの主表面に凸部９２ｂが設けられた構造である。板状部９２ａは、シリコン基板１２側から、イリジウム膜９２１及び酸化イリジウム膜９２２が順次に設けられた積層構造を有している。また、凸部９２ｂは白金で形成されている。常誘電体膜９３は、凸部９２ｂの周囲を埋め込むように主表面ａを覆い、かつ常誘電体膜６３の表面が凸部９２ｂの頂面ｂと実質的に同一面位置となるように設けられている。この常誘電体膜９３は、シリコン酸化膜やシリコン窒化膜で形成されている。強誘電体膜９４は、凸部９２ｂの頂面ｂ及び常誘電体膜９３の各上面から構成される下地のうち、凸部９２ｂの頂面ｂ上から板状部９２ａの主表面ａと対向すなわち対面する領域に亘って設けられていて、タンタル酸ストロンチウムビスマスで形成されている。上部電極膜９６は、強誘電体膜９４上に、頂面ｂと対向する領域から非対向な領域、すなわち正対領域から非正対領域に亘って設けられていて、白金で形成されている。
【０１１１】
この構成例における下部電極膜の板状部９２ａは、プレート線を兼ねているためそのほかの強誘電体キャパシタの下部電極膜の板状部と共通であり、よって、ライン状に形成されている。強誘電体膜９４も、板状部９２ｂと対向するように同様にライン状に形成されている。一方、これらに対して上部電極膜９６は、各強誘電体キャパシタの凸部を覆うように島状に個別形成されている（図１１参照）。
【０１１２】
ここでの下部電極膜９２も、第１の実施の形態と同様に、このように凸部９２ｂによる段差を具えた構造であり、凸部９２ｂの頂面ｂは、Ｘ方向の長さ及びＹ方向の長さがともに板状部９２ａの主表面ａよりも小さい。また、板状部９２ａ（９２１、９２２）、常誘電体膜９３、強誘電体膜９４及び上部電極膜９６のうち、プレート線を兼ねている板状部９２ａの延在方向に平行なそれぞれの端面（ｅ（ｅ１，ｅ２）、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ９０の側壁面Ｊは、実質的に非凹凸面となっている。
【０１１３】
強誘電体キャパシタ９０を覆う絶縁膜であるシリコン酸化膜１６には、上部電極膜９６、コンタクトプラグ３７及びビット線コンタクト３２の一部を露出させるコンタクトホール２３が形成されている。そして、上部電極膜９６とソース電極２４とは、このコンタクトホール２３にアルミニウムを埋め込んで設けられた配線層３９を介して電気的に接続されている。また、ドレイン電極２６は、同様にコンタクトホール２３にアルミニウムを埋め込んで設けられたビット線コンタクト３２介して、ビット線５５と電気的に接続されている。また、プレート線コンタクト（不図示）は、プレート線を兼ねる板状部９２ｂ上にコンタクト用に形成された凸部と電気的に接続されるように、強誘電体膜９４の一部にコンタクトホールを開口して設けてある。
【０１１４】
続いて、図１２を参照して、この半導体装置５００の製造方法につき説明する。
【０１１５】
先ず、第１の実施の形態で説明した方法と同様の方法で、トランジスタ形成工程及び絶縁膜形成工程を行う。但し、この構成例では、トランジスタ形成工程において、複数のトランジスタを形成するものとする。
【０１１６】
続いて、プラグ形成工程として、この実施の形態では、シリコン酸化膜１３に対してフォトリソグラフィ工程及びエッチング工程を順次行って、ソース電極２４及びドレイン電極２６に達するコンタクトホール３３をそれぞれ開口する。その後、各々のコンタクトホール１４内にＣＶＤ法によってタングステンを埋め込んだ後、当該タングステン層に対して、タングステン層の頂面がシリコン酸化膜１３の表面と実質的に同一面位置となるまでＣＭＰを行い、コンタクトプラグ３７及びビット線コンタクト３２を各々形成する。
【０１１７】
次に、この実施の形態では、下部電極膜形成工程を以下の手順で行う。
【０１１８】
先ず、シリコン酸化膜１３上に、反応性スパッタ法により酸化チタン膜からなる密着層１１を膜厚７０ｎｍで形成する。
【０１１９】
続いて、密着層１１上に、スパッタ法によりイリジウム膜９１を膜厚１００ｎｍ、反応性スパッタ法により酸化イリジウム膜９７を膜厚５０ｎｍ、及びスパッタ法により白金膜９８を膜厚１００ｎｍで、後工程においてプレート線形状にパターニング可能な大きさに順次形成して、下部電極膜形成用の板状の導電膜９９を形成する（図１２（Ａ））。
【０１２０】
続いて、この導電膜９９のうち白金膜９８の主表面の一部が下部電極膜の凸部９２ｂの頂面ｂ（図１０参照）として、酸化イリジウム膜９７上に複数形成されるように、フォトリソグラフィ工程及びエッチング工程を順次行う。エッチングガスには、例えば、塩素／アルゴンの混合ガス系を用い、酸化イリジウム膜９７が露出するまでエッチングを行う。
【０１２１】
これにより、イリジウム膜９１及び酸化イリジウム９７からなる板状部９５の主表面ａ上に、各強誘電体キャパシタに対応する白金膜の凸部９２ｂによる段差が複数設けられた下部電極膜１０２が得られる（図１２（Ｂ）尚、図中には、１つの凸部９２ｂのみ図示されている。）。
【０１２２】
その後、常誘電体膜形成工程として、各凸部９２ｂの周囲の板状部９５の主表面ａを覆い、かつその表面が各々の凸部９２ｂの頂面ｂと実質的に同一面位置となる厚みに常誘電体膜を形成する。
【０１２３】
具体的には、下部電極膜１０２上に、ＴＥＯＳを用いたプラズマＣＶＤ法によってシリコン酸化膜を膜厚１５０ｎｍ、Ｏ３−ＴＥＯＳを用いたプラズマＣＶＤ法によってシリコン酸化膜を膜厚２５０ｎｍ、及びＣＶＤ法によって塗布ガラスを膜厚５００ｎｍで順次堆積させて積層膜（不図示）を形成する。
【０１２４】
その後、この積層膜に対して板状部９５上のすべての凸部９２ｂの頂面ｂが露出するまで全面エッチバックを行って、常誘電体膜であるシリコン酸化膜１０１を形成する（図１２（Ｃ））。
【０１２５】
続いて、強誘電体膜形成工程として、スピンコート法を用いて各々の凸部９２ｂの頂面ｂ及びシリコン酸化膜１０１の各上面から構成される下地上に連続するように、タンタル酸ストロンチウムビスマス前駆体溶液を塗布する。塗布液が乾燥した後、この塗布液に対して７００℃で１分間の急速加熱アニール（ＲＴＡ）を酸素雰囲気中で行って、膜厚５０ｎｍのタンタル酸ストロンチウムビスマス膜を形成する。その後、この塗布工程及びＲＴＡ工程を２回繰り返し行った後に７５０℃で１分間のＲＴＡを酸素雰囲気中で行い、最終的に膜厚が１５０ｎｍのタンタル酸ストロンチウムビスマス膜１０４を形成する。
【０１２６】
次に、上部電極膜形成工程として、スパッタ法によって、タンタル酸ストロンチウムビスマス膜１０４上で各々の頂面ｂと対向する領域から非対向な領域、すなわち正対する領域（正対領域）から当該正対領域から横方向にずれた領域（非正対領域）に亘って、連続するように上部電極膜１０６である白金膜を１００ｎｍの膜厚に形成する（図１３（Ａ））。
【０１２７】
続いて、エッチング工程として、タンタル酸ストロンチウムビスマス膜１０４に対してエッチングを行い、タンタル酸ストロンチウムビスマス膜１０４のうち、凸部９２ｂの上側部分と、シリコン酸化膜１０１と接触しかつ当該上側部分を所定幅で連続して取り囲む部分とを、フォトリソグラフィ工程及びエッチング工程を順次行って残存させる。尚、図１３（Ａ）の断面図中、破線ｅで挟まれた領域がエッチング工程後に残存する領域である。
【０１２８】
こうして、上部電極膜１０６、強誘電体膜１０４、常誘電体膜１０１及び下部電極膜９５の４つの膜に対してエッチングを一括して行い、所定幅を有するプレート線を兼ねている板状部９２ａがライン状に形成された構造体１１０を形成する（図１３（Ｂ））。尚、この構成例では、エッチング工程後の板状部９２ａ、常誘電体膜９３、強誘電体膜９４及び上部電極膜９６のうち、板状部９２ａの延在方向に平行なそれぞれの端面（ｅ（ｅ１，ｅ２）、ｆ、ｇ及びｈ）で構成される強誘電体キャパシタ９０の側壁面Ｊは、実質的に非凹凸面となっている。
【０１２９】
続いて、上部電極膜分離工程では、構造体１１０の上部電極膜１０８に対してエッチングを行って、各々の凸部９２ｂに対応する個別の島状の上部電極膜９６に分離して、各強誘電体キャパシタ９０を得る（図１３（Ｃ））。
【０１３０】
強誘電体キャパシタ９０の形成後は、ＣＶＤ法によって強誘電体キャパシタ９０をシリコン酸化膜１６で埋設する。その後、シリコン酸化膜１６に対してフォトリソグラフィ工程及びエッチング工程を順次行って、コンタクトプラグ３７、ビット線コンタクト３２及び上部電極膜９６に達するコンタクトホール２３をそれぞれ開口する。続いて、ＣＶＤ法によって、島状の上部電極膜９６と当該島状の上部電極膜９６に対応するコンタクトプラグ３７とを電気的に接続する配線層３９、及びビット線コンタクト３２と電気的に接続するビット線５５をそれぞれアルミニウムで形成して、半導体装置５００を得る（図１０参照）。
【０１３１】
上述した説明から明らかなように、この実施の形態では、強誘電体キャパシタの強誘電体膜の側壁に発生するダメージ領域は、強誘電体キャパシタの有効領域外であるスペーサ領域に存在している。
【０１３２】
さらに、この実施の形態では、強誘電体キャパシタを緩やかなデザインルールで形成することができるため、上述した各実施の形態よりもダメージ領域と強誘電体キャパシタの有効領域との間を充分離間させることができる。
【０１３３】
従って、高い残留分極量を有する高信頼性な強誘電体キャパシタを得ることができ、よって、高信頼性な半導体装置を実現することができる。
【０１３４】
以上、この発明の実施の形態における条件等は、上述の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせることで、この発明を適用させることができる。
【０１３５】
例えば、下部電極膜材料、常誘電体膜材料、強誘電体膜材料及び上部電極膜材料は上述した材料のみに限定されず、目的や設計に応じて任意好適な材料を選択することができる。
【０１３６】
【発明の効果】
上述した説明から明らかなように、この発明によれば、強誘電体キャパシタのうち実効的に機能する領域すなわち有効領域にあるキャパシタは、下部電極膜における凸部、当該凸部と対向する上部電極膜、及びこれら膜に挟まれた強誘電体膜によって構成される強誘電体キャパシタである。
【０１３７】
その結果、強誘電体膜の側壁は強誘電体キャパシタの有効領域外に位置しているため、強誘電体膜の側壁に発生するダメージ領域によって強誘電体特性が劣化するのを抑制することができる。
【０１３８】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の主要部の概略断面図である。
【図２】この発明の第１の実施の形態の半導体装置の概略平面図である。
【図３】（Ａ）から（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程図である。
【図４】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置の製造工程図である。
【図５】（Ａ）から（Ｃ）は、この発明の第１の実施の形態の強誘電体キャパシタの説明に供する図である。
【図６】この発明の第２の実施の形態の半導体装置の主要部の概略断面図である。
【図７】（Ａ）から（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程図である。
【図８】この発明の第３の実施の形態の半導体装置の主要部の概略断面図である。
【図９】（Ａ）から（Ｃ）は、この発明の第３の実施の形態の半導体装置の製造工程図である。
【図１０】この発明の第４の実施の形態の半導体装置の主要部の概略断面図である。
【図１１】この発明の第４の実施の形態の半導体装置の概略平面図である。
【図１２】（Ａ）から（Ｃ）は、この発明の第４の実施の形態の半導体装置の製造工程図である。
【図１３】（Ａ）から（Ｃ）は、この発明の第４の実施の形態の半導体装置の製造工程図である。
【符号の説明】
１０、１００、２００、５００：半導体装置
１１：密着層
１３、１６：シリコン酸化膜
１４、２３、３３：コンタクトホール
１７：バリアメタル
１９：絶縁分離膜
２０：ＭＯＳ型電界効果トランジスタ
２２：ゲート電極（制御電極）
２４：ソース電極（第１主電極）
２６：ドレイン電極（第２主電極）
３０：アクティブ領域
３２：ビット線コンタクト
３４：キャパシタコンタクト（プラグ）
３６：プレート線コンタクト
３７：コンタクトプラグ（プラグ）
３９：配線層
４０：コンタクト
５０、３００：強誘電体メモリセル
５５：ビット線
５７：プレート線
６０、７０、８０、９０：強誘電体キャパシタ
６１、６６、９６、１０６、１０８：上部電極膜
６２、６７、７２、７８、８２、８８、９２、１０２：下部電極膜
６２ａ、６７ａ、７１ａ、７２ａ、８２ａ、８６、９２ａ、９５：下部電極膜の板状部
６２ａａ：板状部のうち常誘電体膜６３と対向する部分
６２ｂ、７２ｂ、８２ｂ、９２ｂ：下部電極膜の凸部
６３、６８、９３、１０１：シリコン酸化膜（常誘電体膜）
６４、６９、９４、１０４：タンタル酸ストロンチウムビスマス膜（強誘電体膜）
６４ａ：強誘電体膜のうち凸部６２ｂと上部電極膜６６ａとに挟まれる部分
６４ｂ：強誘電体膜のうち板状部６２ａａと上部電極膜６６ｂとに挟まれる部分
６５、７４、８４、９９：導電膜
６６ａ：上部電極膜のうち凸部６２ｂと対向する部分
６６ｂ：上部電極膜のうち常誘電体膜６３と対向する部分
７１、８１、９１、８２１、９２１：イリジウム膜
７３、８３、９７、８２２、９２２：酸化イリジウム膜
８５、９８：白金膜
１１０：構造体
６０１：有効領域
６０２：スペーサ領域
Claims (13)
- 主表面を有する板状部、及び該主表面上に設けられた、頂面を有する凸部を具える下部電極膜を形成する下部電極膜形成工程と、
前記凸部の周囲の、前記板状部の主表面を覆い、かつその表面が前記頂面と実質的に同一面位置となる厚みで常誘電体膜を形成する常誘電体膜形成工程と、
露出している前記頂面及び前記常誘電体膜の各上面から構成される平坦な下地上のうち、前記頂面上から、前記板状部の主表面と前記常誘電体膜を介して対向する領域に亘って、強誘電体膜を形成する強誘電体膜形成工程と、
前記強誘電体膜上のうち、前記頂面と対向する領域から、前記板状部の主表面と前記常誘電体膜及び前記強誘電体膜を介して対向する領域に亘って、上部電極膜を形成する上部電極膜形成工程と、
前記上部電極膜、前記強誘電体膜、前記常誘電体膜及び前記下部電極膜の板状部を一括してエッチング除去して、前記強誘電体膜のうち、前記凸部の上側部分と、前記常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程と
を含むことを特徴とする強誘電体キャパシタの製造方法。 - 主表面を有する板状部、及び該主表面上に設けられた、頂面を有する凸部を複数具える下部電極膜を形成する下部電極膜形成工程と、
前記凸部の周囲の、前記板状部の主表面を覆い、かつその表面が各々の前記頂面と実質的に同一面位置となる厚みで常誘電体膜を形成する常誘電体膜形成工程と、
露出している複数の前記頂面及び前記常誘電体膜の各上面から構成される平坦な下地上のうち、前記頂面上から、前記板状部の主表面と前記常誘電体膜を介して対向する領域に亘って、強誘電体膜を形成する強誘電体膜形成工程と、
前記強誘電体膜上のうち、各々の前記頂面と対向する領域から、前記板状部の主表面と前記常誘電体膜及び前記強誘電体膜を介して対向する領域に亘って、上部電極膜を形成する上部電極膜形成工程と、
前記上部電極膜、前記強誘電体膜、前記常誘電体膜及び前記下部電極膜の板状部を一括してエッチング除去して、前記強誘電体膜のうち、前記凸部の上側部分と、前記常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程と、
前記上部電極膜を、各々の前記凸部に対応する、個別の島状の上部電極膜に分離する上部電極膜分離工程と
を含むことを特徴とする強誘電体キャパシタの製造方法。 - 請求項１又は２に記載の強誘電体キャパシタの製造方法において、前記下部電極膜の形成は、先ず、板状の導電膜を用意し、然る後、該導電膜に対してエッチングして、該導電膜の一部を前記凸部として残存させることにより行うことを特徴とする強誘電体キャパシタの製造方法。
- 請求項３に記載の強誘電体キャパシタの製造方法において、前記導電膜を、２種以上の異なる材料の膜を順次に積層して形成し、及び前記下部電極膜の形成は、互いに異なる材料からなる、２つの順次に積層された膜の境界までエッチングすることによって行って、前記凸部のうち前記板状部との境界に接触する第１の膜部分と、前記板状部のうち前記境界と接触する第２の膜部分とを互いに異なる材料の膜にすることを特徴とする強誘電体キャパシタの製造方法。
- 半導体基板上に設けられた制御電極と、前記半導体基板の、前記制御電極を挟む位置に形成された第１主電極及び第２主電極とを具えるトランジスタを形成するトランジスタ形成工程と、
前記半導体基板及び前記トランジスタを覆い、かつその表面が平坦な絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、前記第１主電極及び前記第２主電極のいずれか一方に達するコンタクトホールを形成した後、該コンタクトホールに導電材料を充填して、プラグを形成するプラグ形成工程と、
前記プラグ上に、主表面を有する板状部、及び該主表面上に設けられた、頂面を有する凸部を具える下部電極膜を形成する下部電極膜形成工程と、
前記凸部の周囲の、前記板状部の主表面を覆い、かつその表面が前記頂面と実質的に同一面位置となる厚みで、常誘電体膜を形成する常誘電体膜形成工程と、
露出している前記頂面及び前記常誘電体膜の各上面から構成される平坦な下地上のうち、前記頂面上から、前記板状部の主表面と前記常誘電体膜を介して対向する領域に亘って、強誘電体膜を形成する強誘電体膜形成工程と、
前記強誘電体膜上のうち、前記頂面と対向する領域から、前記板状部の主表面と前記常誘電体膜及び前記強誘電体膜を介して対向する領域に亘って、上部電極膜を形成する上部電極膜形成工程と、
前記上部電極膜、前記強誘電体膜、前記常誘電体膜及び前記下部電極膜の板状部を一括してエッチング除去して、前記強誘電体膜のうち、前記凸部の上側部分と、前記常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程と
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に設けられた制御電極と、前記半導体基板の、前記制御電極を挟む位置に形成された第１主電極及び第２主電極とをそれぞれ具える複数のトランジスタを形成するトランジスタ形成工程と、
前記半導体基板及び前記トランジスタを覆い、かつその表面が平坦な絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、前記第１主電極及び前記第２主電極のいずれか一方に達するコンタクトホールをそれぞれ形成した後、該コンタクトホールの各々に導電材料を充填して、プラグをそれぞれ形成するプラグ形成工程と、
前記絶縁膜上に、主表面を有する板状部、及び該主表面上に設けられた、頂面を有する凸部を複数具える下部電極膜を形成する下部電極膜形成工程と、
前記各凸部の周囲の、前記板状部の主表面を覆い、かつその表面が各々の前記頂面と実質的に同一面位置となる厚みで、常誘電体膜を形成する常誘電体膜形成工程と、
露出している各々の前記頂面及び前記常誘電体膜の各上面から構成される平坦な下地上のうち、前記頂面上から、前記板状部の主表面と前記常誘電体膜を介して対向する領域に亘って、強誘電体膜を形成する強誘電体膜形成工程と、
前記強誘電体膜上のうち、各々の前記頂面と対向する領域から、前記板状部の主表面と前記常誘電体膜及び前記強誘電体膜を介して対向する領域に亘って、上部電極膜を形成する上部電極膜形成工程と、
前記上部電極膜、前記強誘電体膜、前記常誘電体膜及び前記下部電極膜の板状部を一括してエッチング除去して、前記強誘電体膜のうち、前記凸部の上側部分と、前記常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程と、
前記上部電極膜に対してエッチングを行って、各々の前記凸部に対応する、個別の島状の上部電極膜に分離する上部電極膜分離工程と、
前記島状の上部電極膜と該島状の上部電極膜と関連する前記プラグとを電気的に接続する配線層を形成する配線層形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 主表面を有する板状部、及び該主表面上に設けられていて頂面を有する凸部を具える下部電極膜と、
前記板状部の主表面を覆い、かつその表面が前記頂面と実質的に同一面位置にある常誘電体膜と、
前記頂面及び前記常誘電体膜の各上面から構成される平坦な下地上のうち、前記頂面上から、前記板状部の主表面と前記常誘電体膜を介して対向する領域に亘って設けられている強誘電体膜と、
前記強誘電体膜上のうち、前記頂面と対向する領域から、前記板状部の主表面と前記常誘電体膜及び前記強誘電体膜を介して対向する領域に亘って設けられている上部電極膜とを具え、
前記下部電極膜の板状部、前記常誘電体膜、前記強誘電体膜及び前記上部電極膜のそれぞれの端面で構成される、強誘電体キャパシタの側壁面は、実質的に非凹凸面であることを特徴とする強誘電体キャパシタ。 - 主表面を有する板状部、及び該主表面上に設けられていて頂面を有する凸部を複数具える下部電極膜と、
前記板状部の主表面を覆い、かつその表面が各々の前記頂面と実質的に同一面位置にある常誘電体膜と、
前記頂面及び前記常誘電体膜の各上面から構成される平坦な下地上のうち、前記頂面上から、前記板状部の主表面と前記常誘電体膜を介して対向する領域に亘って、設けられている強誘電体膜と、
各々の前記凸部を覆い、かつ個別の島状の上部電極膜と
を具え、
前記下部電極膜の板状部、前記常誘電体膜、前記強誘電体膜及び前記上部電極膜のそれぞれの端面で構成される、強誘電体キャパシタの側壁面は、実質的に非凹凸面であることを特徴とする強誘電体キャパシタ。 - 請求項７又は８に記載の強誘電体キャパシタにおいて、前記凸部のうち前記板状部との境界と接する第１の膜部分と、前記板状部のうち前記境界と接する第２の膜部分とは、互いに異なる材料の膜であることを特徴とする強誘電体キャパシタ。
- 請求項９に記載の強誘電体キャパシタにおいて、前記第１の膜部分は、酸化イリジウム膜であり、及び前記第２の膜部分は、イリジウム膜であることを特徴とする強誘電体キャパシタ。
- 請求項９に記載の強誘電体キャパシタにおいて、前記第１の膜部分は、白金膜であり、及び前記第２の膜部分は、酸化イリジウム膜であることを特徴とする強誘電体キャパシタ。
- 半導体基板上に設けられた制御電極と、前記半導体基板の、該制御電極を挟む位置に形成された第１主電極及び第２主電極とを有するトランジスタと、
前記半導体基板及び前記トランジスタを覆い、かつその表面が平坦面である絶縁膜と、
該絶縁膜に設けられ、かつ前記第１主電極及び前記第２主電極のいずれか一方に達するコンタクトホールに導電材料が充填されたプラグと、
該プラグ上に、主表面を有する板状部、及び該主表面上に設けられていて頂面を有する凸部を具える下部電極膜と、
前記主表面を覆い、その表面が前記頂面と実質的に同一面位置にある常誘電体膜と、
前記頂面及び前記常誘電体膜の各上面から構成される平坦な下地上のうち、前記頂面上から、前記板状部の主表面と前記常誘電体膜を介して対向する領域に亘って設けられている強誘電体膜と、
前記強誘電体膜上のうち、前記頂面と対向する領域から、前記板状部の主表面と前記常誘電体膜及び前記強誘電体膜を介して対向する領域に亘って設けられている上部電極膜とを具え、
前記下部電極膜の板状部、前記常誘電体膜、前記強誘電体膜及び前記上部電極膜のそれぞれの端面で構成される、強誘電体キャパシタの側壁面は、実質的に非凹凸面であることを特徴とする半導体装置。 - 半導体基板上に設けられた制御電極と、前記半導体基板の、該制御電極を挟む位置に形成された第１主電極及び第２主電極とを有するトランジスタと、
前記半導体基板及び前記トランジスタを覆い、かつその表面が平坦面である絶縁膜と、
該絶縁膜に設けられ、かつ前記第１主電極及び前記第２主電極のいずれか一方に達するコンタクトホールに導電材料が充填されたプラグと、
該絶縁膜上に、主表面を有する板状部、及び該主表面上に設けられていて頂面を有する凸部を複数具える下部電極膜と、
前記主表面を覆い、その表面が各々の前記頂面と実質的に同一面位置にある常誘電体膜と、
各々の前記頂面及び前記常誘電体膜の各上面から構成される平坦な下地上のうち、前記 頂面上から、前記板状部の主表面と前記常誘電体膜を介して対向する領域に亘って設けられている強誘電体膜と、
各々の前記凸部を覆い、かつ個別の島状の上部電極膜と、
前記島状の上部電極膜と該島状の上部電極膜と関連する前記プラグとを電気的に接続する配線層と
を含み、
前記下部電極膜の板状部、前記常誘電体膜、前記強誘電体膜及び前記上部電極膜のそれぞれの端面で構成される、強誘電体キャパシタの側壁面は、実質的に非凹凸面であることを特徴とする半導体装置。
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