JPH10242426A - 半導体メモリセルのキャパシタ構造及びその作製方法 - Google Patents
半導体メモリセルのキャパシタ構造及びその作製方法Info
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- JPH10242426A JPH10242426A JP9205798A JP20579897A JPH10242426A JP H10242426 A JPH10242426 A JP H10242426A JP 9205798 A JP9205798 A JP 9205798A JP 20579897 A JP20579897 A JP 20579897A JP H10242426 A JPH10242426 A JP H10242426A
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Abstract
(57)【要約】
【課題】強誘電体薄膜の面積を増加させることができ、
しかも、下部電極の表面状態により強誘電体薄膜の特性
に低下が生じることのない、半導体メモリセルのキャパ
シタ構造を提供する。 【解決手段】半導体メモリセルのキャパシタ構造は、絶
縁層２０上に設けられた下部電極２４と、該下部電極２
４上に形成された強誘電体薄膜から成るキャパシタ絶縁
膜２５と、キャパシタ絶縁膜上に形成された上部電極２
６から成り、該下部電極２４は、絶縁層２０上に形成さ
れた導電材料から成る柱状の突起部２１と、該突起部２
１を被覆する下部電極層２３から成り、強誘電体薄膜
は、成膜されたままの下部電極層２３上に形成されてい
る。
しかも、下部電極の表面状態により強誘電体薄膜の特性
に低下が生じることのない、半導体メモリセルのキャパ
シタ構造を提供する。 【解決手段】半導体メモリセルのキャパシタ構造は、絶
縁層２０上に設けられた下部電極２４と、該下部電極２
４上に形成された強誘電体薄膜から成るキャパシタ絶縁
膜２５と、キャパシタ絶縁膜上に形成された上部電極２
６から成り、該下部電極２４は、絶縁層２０上に形成さ
れた導電材料から成る柱状の突起部２１と、該突起部２
１を被覆する下部電極層２３から成り、強誘電体薄膜
は、成膜されたままの下部電極層２３上に形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリセルのキャパシタ構造及びその作製方
法、更に詳しくは、強誘電体薄膜を用いた不揮発性メモ
リセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭから成る半
導体メモリセルのキャパシタ構造及びその作製方法に関
する。
いた半導体メモリセルのキャパシタ構造及びその作製方
法、更に詳しくは、強誘電体薄膜を用いた不揮発性メモ
リセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭから成る半
導体メモリセルのキャパシタ構造及びその作製方法に関
する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリセルは
前者に属する。
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリセルは
前者に属する。
【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリセルは、基本的に
は、強誘電体キャパシタと選択トランジスタとから構成
されている。強誘電体キャパシタは、例えば、下部電極
と上部電極、及びそれらの間に挟まれた強誘電体薄膜か
ら構成されている。このタイプの不揮発性メモリセルに
おけるデータの書き込みや読み出しは、図８に示す強誘
電体のＰ−Ｅヒステリシスループを応用して行われる。
強誘電体薄膜に外部電界を加えた後、外部電界を除いた
とき、強誘電体薄膜は自発分極を示す。そして、強誘電
体薄膜の残留分極は、プラス方向の外部電界が印加され
たとき＋Ｐr、マイナス方向の外部電界が印加されたと
き−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図８
の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐr
の状態（図８の「Ａ」参照）の場合を「１」とする。
検出する方式の不揮発性半導体メモリセルは、基本的に
は、強誘電体キャパシタと選択トランジスタとから構成
されている。強誘電体キャパシタは、例えば、下部電極
と上部電極、及びそれらの間に挟まれた強誘電体薄膜か
ら構成されている。このタイプの不揮発性メモリセルに
おけるデータの書き込みや読み出しは、図８に示す強誘
電体のＰ−Ｅヒステリシスループを応用して行われる。
強誘電体薄膜に外部電界を加えた後、外部電界を除いた
とき、強誘電体薄膜は自発分極を示す。そして、強誘電
体薄膜の残留分極は、プラス方向の外部電界が印加され
たとき＋Ｐr、マイナス方向の外部電界が印加されたと
き−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図８
の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐr
の状態（図８の「Ａ」参照）の場合を「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図８の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタの蓄積電荷量（分極状
態）の差異に対応して、移動電荷量に差が生じる。選択
されたメモリセルの選択トランジスタをオンにすること
で、この蓄積電荷をビット線電位として検出する。デー
タの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体薄膜の分
極状態は図８の「Ｄ」の状態となってしまう。それ故、
データが「１」の場合、マイナス方向の外部電界を印加
して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態とし、
データ「１」を書き込む。
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図８の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタの蓄積電荷量（分極状
態）の差異に対応して、移動電荷量に差が生じる。選択
されたメモリセルの選択トランジスタをオンにすること
で、この蓄積電荷をビット線電位として検出する。デー
タの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体薄膜の分
極状態は図８の「Ｄ」の状態となってしまう。それ故、
データが「１」の場合、マイナス方向の外部電界を印加
して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態とし、
データ「１」を書き込む。
【０００５】不揮発性半導体メモリの集積度を高めるた
めには、強誘電体薄膜の面積を増加させる必要がある。
ところで、ＤＲＡＭにおいては、１ギガ程度の高集積度
になると、不揮発性半導体メモリに使用される強誘電体
薄膜に類似した高誘電体薄膜が使用されることが予想さ
れており、そのキャパシタ構造も多数、提案されてい
る。例えば、高誘電体薄膜としてＳｒＴｉＯ3を用い
た、所謂ペデステル型のＤＲＡＭが、文献 "A Gbit-sca
le DRAM stacked capacitor technology with ECRMOCVD
SrTiO3 and RIE patterned RuO2/TiN storage nodes",
P-Y Lesaicherre,et al., IEDM 94-841, 34.1.1 から
公知である。模式的な一部断面図を図９に示すこの文献
に開示されたＤＲＡＭセルにおいては、ＲｕＯ2から成
る下部電極は、ＲＩＥ法にてパターニングされた柱状の
形状を有する。下部電極を柱状とすることによって、下
部電極を被覆する高誘電体薄膜の面積を増加させること
が可能となる。
めには、強誘電体薄膜の面積を増加させる必要がある。
ところで、ＤＲＡＭにおいては、１ギガ程度の高集積度
になると、不揮発性半導体メモリに使用される強誘電体
薄膜に類似した高誘電体薄膜が使用されることが予想さ
れており、そのキャパシタ構造も多数、提案されてい
る。例えば、高誘電体薄膜としてＳｒＴｉＯ3を用い
た、所謂ペデステル型のＤＲＡＭが、文献 "A Gbit-sca
le DRAM stacked capacitor technology with ECRMOCVD
SrTiO3 and RIE patterned RuO2/TiN storage nodes",
P-Y Lesaicherre,et al., IEDM 94-841, 34.1.1 から
公知である。模式的な一部断面図を図９に示すこの文献
に開示されたＤＲＡＭセルにおいては、ＲｕＯ2から成
る下部電極は、ＲＩＥ法にてパターニングされた柱状の
形状を有する。下部電極を柱状とすることによって、下
部電極を被覆する高誘電体薄膜の面積を増加させること
が可能となる。
【０００６】
【発明が解決しようとする課題】ところで、高誘電体薄
膜を用いたＤＲＡＭにおいては、蓄積電荷と印加電圧と
は線形の関係にある。一方、強誘電体薄膜を用いた半導
体メモリセルにおいては、図８に示すように、蓄積電荷
と印加電圧とは非線形の関係にあり、ヒステリシス特性
を有する。そして、強誘電体薄膜の特性は下部電極の表
面状態に敏感である。上記の文献に示された技術を強誘
電体薄膜を用いた半導体メモリセルに適用した場合、即
ち、ＲＩＥ法にてパターニングされた柱状の形状を有す
る下部電極上に強誘電体薄膜を成膜した場合、かかる下
部電極の表面は、通常、損傷を受け、荒れており、表面
モホロジーが悪い。その結果、強誘電体薄膜の特性に低
下が生じる虞がある。
膜を用いたＤＲＡＭにおいては、蓄積電荷と印加電圧と
は線形の関係にある。一方、強誘電体薄膜を用いた半導
体メモリセルにおいては、図８に示すように、蓄積電荷
と印加電圧とは非線形の関係にあり、ヒステリシス特性
を有する。そして、強誘電体薄膜の特性は下部電極の表
面状態に敏感である。上記の文献に示された技術を強誘
電体薄膜を用いた半導体メモリセルに適用した場合、即
ち、ＲＩＥ法にてパターニングされた柱状の形状を有す
る下部電極上に強誘電体薄膜を成膜した場合、かかる下
部電極の表面は、通常、損傷を受け、荒れており、表面
モホロジーが悪い。その結果、強誘電体薄膜の特性に低
下が生じる虞がある。
【０００７】従って、本発明の目的は、強誘電体薄膜の
面積を増加させることができ、しかも、下部電極の表面
状態により強誘電体薄膜の特性に低下が生じることのな
い、半導体メモリセルのキャパシタ構造及びその作製方
法を提供することにある。
面積を増加させることができ、しかも、下部電極の表面
状態により強誘電体薄膜の特性に低下が生じることのな
い、半導体メモリセルのキャパシタ構造及びその作製方
法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリセルのキャパシタ構造は、
（イ）絶縁層上に設けられた下部電極と、（ロ）該下部
電極上に形成された強誘電体薄膜から成るキャパシタ絶
縁膜と、（ハ）キャパシタ絶縁膜上に形成された上部電
極、から成り、該下部電極は、絶縁層上に形成された導
電材料から成る柱状の突起部と、該突起部を被覆する下
部電極層から成り、強誘電体薄膜は、成膜されたままの
下部電極層上に形成されていることを特徴とする。
めの本発明の半導体メモリセルのキャパシタ構造は、
（イ）絶縁層上に設けられた下部電極と、（ロ）該下部
電極上に形成された強誘電体薄膜から成るキャパシタ絶
縁膜と、（ハ）キャパシタ絶縁膜上に形成された上部電
極、から成り、該下部電極は、絶縁層上に形成された導
電材料から成る柱状の突起部と、該突起部を被覆する下
部電極層から成り、強誘電体薄膜は、成膜されたままの
下部電極層上に形成されていることを特徴とする。
【０００９】上記の目的を達成するための本発明の半導
体メモリセルのキャパシタ構造の作製方法は、（イ）絶
縁層上に導電材料層を形成した後、該導電材料層をパタ
ーニングして、絶縁層上に導電材料から成る柱状の突起
部を形成する工程と、（ロ）該柱状の突起部の表面を含
む絶縁層上に下部電極層を成膜する工程と、（ハ）成膜
されたままの該下部電極層上に強誘電体薄膜を成膜する
工程と、（ニ）該強誘電体薄膜上に上部電極層を成膜す
る工程と、（ホ）上部電極層、強誘電体薄膜及び下部電
極層をパターニングし、下部電極、強誘電体薄膜から成
るキャパシタ絶縁膜、及び上部電極から成るキャパシタ
構造を形成する工程、から成ることを特徴とする。
体メモリセルのキャパシタ構造の作製方法は、（イ）絶
縁層上に導電材料層を形成した後、該導電材料層をパタ
ーニングして、絶縁層上に導電材料から成る柱状の突起
部を形成する工程と、（ロ）該柱状の突起部の表面を含
む絶縁層上に下部電極層を成膜する工程と、（ハ）成膜
されたままの該下部電極層上に強誘電体薄膜を成膜する
工程と、（ニ）該強誘電体薄膜上に上部電極層を成膜す
る工程と、（ホ）上部電極層、強誘電体薄膜及び下部電
極層をパターニングし、下部電極、強誘電体薄膜から成
るキャパシタ絶縁膜、及び上部電極から成るキャパシタ
構造を形成する工程、から成ることを特徴とする。
【００１０】尚、下部電極層、強誘電体薄膜及び上部電
極層の成膜及びパターニングの順を以下に示すが、これ
らの順序の全てが、本発明の半導体メモリセルのキャパ
シタ構造の作製方法に包含される。 （Ａ）下部電極層、強誘電体薄膜及び上部電極層の順次
成膜、並びに、上部電極層、強誘電体薄膜及び下部電極
層の一括パターニング （Ｂ）下部電極層の成膜及びパターニング、強誘電体薄
膜及び上部電極層の順次成膜、並びに上部電極層及び強
誘電体薄膜の一括パターニング （Ｃ）下部電極層の成膜及びパターニング、強誘電体薄
膜の成膜及びパターニング、並びに、上部電極層の成膜
及びパターニング
極層の成膜及びパターニングの順を以下に示すが、これ
らの順序の全てが、本発明の半導体メモリセルのキャパ
シタ構造の作製方法に包含される。 （Ａ）下部電極層、強誘電体薄膜及び上部電極層の順次
成膜、並びに、上部電極層、強誘電体薄膜及び下部電極
層の一括パターニング （Ｂ）下部電極層の成膜及びパターニング、強誘電体薄
膜及び上部電極層の順次成膜、並びに上部電極層及び強
誘電体薄膜の一括パターニング （Ｃ）下部電極層の成膜及びパターニング、強誘電体薄
膜の成膜及びパターニング、並びに、上部電極層の成膜
及びパターニング
【００１１】尚、上述の（Ｂ）及び（Ｃ）の形態におい
ては、上部電極層と強誘電体薄膜を、上部電極層と強誘
電体薄膜が１つの下部電極上に形成されるようにパター
ニングしてもよいし、複数の下部電極を被覆するように
パターニングしてもよい。前者のパターニングの場合、
上部電極には、例えばＶss（Ｖ）若しくはＶcc（Ｖ）が
印加される。一方、後者のパターニングの場合、上部電
極には、例えば（Ｖcc−Ｖss）／２（Ｖ）の一定の電圧
が印加される。
ては、上部電極層と強誘電体薄膜を、上部電極層と強誘
電体薄膜が１つの下部電極上に形成されるようにパター
ニングしてもよいし、複数の下部電極を被覆するように
パターニングしてもよい。前者のパターニングの場合、
上部電極には、例えばＶss（Ｖ）若しくはＶcc（Ｖ）が
印加される。一方、後者のパターニングの場合、上部電
極には、例えば（Ｖcc−Ｖss）／２（Ｖ）の一定の電圧
が印加される。
【００１２】本発明の半導体メモリセルのキャパシタ構
造あるいはその作製方法においては、突起部を構成する
導電材料と下部電極層を構成する材料を、同種の材料と
してもよいし、異種の材料としてもよい。下部電極層を
構成する材料として、例えば、酸化ルテニウム（ＲｕＯ
X）又は酸化イリジウム（ＩｒＯX）、Ｒｕ、Ｒｕ2／Ｒ
ｕの積層構造、Ｉｒ、ＩｒＯ2／Ｉｒの積層構造、Ｐ
ｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構
造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5Ｃｏ
Ｏ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2
Ｃｕ3Ｏ7から作製することができるが、中でも、酸化ル
テニウム（ＲｕＯX）又は酸化イリジウム（ＩｒＯX）で
あることが好ましい。尚、積層構造においては、「／」
の前に記載された材料が上層（強誘電体薄膜側）を構成
し、「／」の後ろに記載された材料が下層（絶縁層側）
を構成する。下部電極層の成膜は、スパッタ法やパルス
レーザアブレーション法にて行うことができる。また、
上部電極層のパターニングは、例えばイオンミーリング
法やＲＩＥ法にて行うことができる。
造あるいはその作製方法においては、突起部を構成する
導電材料と下部電極層を構成する材料を、同種の材料と
してもよいし、異種の材料としてもよい。下部電極層を
構成する材料として、例えば、酸化ルテニウム（ＲｕＯ
X）又は酸化イリジウム（ＩｒＯX）、Ｒｕ、Ｒｕ2／Ｒ
ｕの積層構造、Ｉｒ、ＩｒＯ2／Ｉｒの積層構造、Ｐ
ｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構
造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5Ｃｏ
Ｏ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2
Ｃｕ3Ｏ7から作製することができるが、中でも、酸化ル
テニウム（ＲｕＯX）又は酸化イリジウム（ＩｒＯX）で
あることが好ましい。尚、積層構造においては、「／」
の前に記載された材料が上層（強誘電体薄膜側）を構成
し、「／」の後ろに記載された材料が下層（絶縁層側）
を構成する。下部電極層の成膜は、スパッタ法やパルス
レーザアブレーション法にて行うことができる。また、
上部電極層のパターニングは、例えばイオンミーリング
法やＲＩＥ法にて行うことができる。
【００１３】強誘電体薄膜の成膜後、強誘電体薄膜の結
晶性向上のためにアニール処理を施す場合がある。この
ような場合には、かかるアニール処理の温度（８００゜
Ｃ前後）に耐え得る材料であれば、突起部を構成する導
電材料を如何なる材料から構成することもできるが、例
えば、不純物がドーピングされた多結晶シリコン又はタ
ングステンを用いることが好ましい。
晶性向上のためにアニール処理を施す場合がある。この
ような場合には、かかるアニール処理の温度（８００゜
Ｃ前後）に耐え得る材料であれば、突起部を構成する導
電材料を如何なる材料から構成することもできるが、例
えば、不純物がドーピングされた多結晶シリコン又はタ
ングステンを用いることが好ましい。
【００１４】柱状の突起部の水平方向断面形状は、矩
形、稜が丸みを帯びた矩形、円形、楕円形、多角形等の
形状とすることができる。
形、稜が丸みを帯びた矩形、円形、楕円形、多角形等の
形状とすることができる。
【００１５】下部電極層と突起部との間に、例えば、Ｔ
ｉ、ＴｉＮ、ＴｉＮ／Ｔｉ、ＴａＮから成るバリアメタ
ル層が形成されていてもよい。バリアメタル層は、例え
ばスパッタ法にて形成することができ、下部電極層の突
起部への密着性向上、下部電極層の結晶性向上、下部電
極層を構成する材料の突起部への拡散防止、突起部を構
成する材料の下部電極層への拡散防止を目的として成膜
する。
ｉ、ＴｉＮ、ＴｉＮ／Ｔｉ、ＴａＮから成るバリアメタ
ル層が形成されていてもよい。バリアメタル層は、例え
ばスパッタ法にて形成することができ、下部電極層の突
起部への密着性向上、下部電極層の結晶性向上、下部電
極層を構成する材料の突起部への拡散防止、突起部を構
成する材料の下部電極層への拡散防止を目的として成膜
する。
【００１６】強誘電体薄膜は、例えば、化学的気相成長
法（有機金属化学的気相成長法やＣＶＤ法）、又は物理
的気相成長法（レーザアブレーション法を含む蒸着法や
スパッタ法）にて成膜することができる。強誘電体薄膜
のパターニングは、例えばＲＩＥ法にて行うことができ
る。
法（有機金属化学的気相成長法やＣＶＤ法）、又は物理
的気相成長法（レーザアブレーション法を含む蒸着法や
スパッタ法）にて成膜することができる。強誘電体薄膜
のパターニングは、例えばＲＩＥ法にて行うことができ
る。
【００１７】強誘電体薄膜として、Ｂｉ系層状構造ペロ
ブスカイト型の強誘電体薄膜を挙げることができる。Ｂ
ｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂
不定比化合物に属し、金属元素、アニオン（Ｏ等）元素
の両サイトにおける組成ずれに対する寛容性がある。ま
た、化学量論的組成からやや外れたところで最適な電気
的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
ブスカイト型の強誘電体薄膜を挙げることができる。Ｂ
ｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂
不定比化合物に属し、金属元素、アニオン（Ｏ等）元素
の両サイトにおける組成ずれに対する寛容性がある。ま
た、化学量論的組成からやや外れたところで最適な電気
的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
【００１８】あるいは又、Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することもできるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。
ト型の強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することもできるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。
【００１９】あるいは又、強誘電体薄膜を構成する材料
として、ＰｂＴｉＯ3、ペロブスカイト型構造を有する
ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジル
コン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但
し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げ
ることができる。
として、ＰｂＴｉＯ3、ペロブスカイト型構造を有する
ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジル
コン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但
し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化
物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金
属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げ
ることができる。
【００２０】本発明の半導体メモリセルのキャパシタ構
造における上部電極層は、例えば、ＲｕＯX、ＩｒＯX、
Ｒｕ、Ｒｕ2／Ｒｕの積層構造、Ｉｒ、ＩｒＯ2／Ｉｒの
積層構造、Ｐｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／
Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ
0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積
層構造、ＹＢａ2Ｃｕ3Ｏ7から作製することができる。
尚、積層構造においては、「／」の前に記載された材料
が下層（強誘電体薄膜側）を構成し、「／」の後ろに記
載された材料が上層（プレート線側）を構成する。上部
電極はプレート線を兼ねていてもよいし、上部電極とは
別にプレート線を設けてもよい。上部電極層の成膜は、
スパッタ法やパルスレーザアブレーション法にて行うこ
とができる。また、上部電極層のパターニングは、例え
ばイオンミーリング法やＲＩＥ法にて行うことができ
る。
造における上部電極層は、例えば、ＲｕＯX、ＩｒＯX、
Ｒｕ、Ｒｕ2／Ｒｕの積層構造、Ｉｒ、ＩｒＯ2／Ｉｒの
積層構造、Ｐｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／
Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ
0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積
層構造、ＹＢａ2Ｃｕ3Ｏ7から作製することができる。
尚、積層構造においては、「／」の前に記載された材料
が下層（強誘電体薄膜側）を構成し、「／」の後ろに記
載された材料が上層（プレート線側）を構成する。上部
電極はプレート線を兼ねていてもよいし、上部電極とは
別にプレート線を設けてもよい。上部電極層の成膜は、
スパッタ法やパルスレーザアブレーション法にて行うこ
とができる。また、上部電極層のパターニングは、例え
ばイオンミーリング法やＲＩＥ法にて行うことができ
る。
【００２１】絶縁層を構成する材料として、ＳｉＯ2、
ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、Ｓｂ
ＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature Oxid
e、低温ＣＶＤ−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ等の公知
の材料、あるいはこれらの材料を積層したものを例示す
ることができる。
ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、Ｓｂ
ＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature Oxid
e、低温ＣＶＤ−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ等の公知
の材料、あるいはこれらの材料を積層したものを例示す
ることができる。
【００２２】本発明のキャパシタ構造を有する半導体メ
モリセルの形態として、不揮発性メモリセル（所謂ＦＥ
ＲＡＭ）若しくはＤＲＡＭを挙げることができる。
モリセルの形態として、不揮発性メモリセル（所謂ＦＥ
ＲＡＭ）若しくはＤＲＡＭを挙げることができる。
【００２３】本発明においては、下部電極を、絶縁層上
に形成された導電材料から成る柱状の突起部と、突起部
を被覆する下部電極層から構成するので、かかる下部電
極層上に形成された強誘電体薄膜の面積を増加させるこ
とができる。しかも、強誘電体薄膜は、成膜されたまま
の下部電極層上に形成されている。かかる下部電極層の
表面には損傷や荒れが生じることがなく、下部電極層の
表面モホロジーに優れているので、強誘電体薄膜の特性
低下が生じることを確実に防止することができる。
に形成された導電材料から成る柱状の突起部と、突起部
を被覆する下部電極層から構成するので、かかる下部電
極層上に形成された強誘電体薄膜の面積を増加させるこ
とができる。しかも、強誘電体薄膜は、成膜されたまま
の下部電極層上に形成されている。かかる下部電極層の
表面には損傷や荒れが生じることがなく、下部電極層の
表面モホロジーに優れているので、強誘電体薄膜の特性
低下が生じることを確実に防止することができる。
【００２４】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２５】（実施の形態１）実施の形態１の半導体メ
モリセルのキャパシタ構造の模式的な一部断面図を、図
１に示す。この半導体メモリセルのキャパシタ構造は、
例えばＢＰＳＧから成る絶縁層２０上に設けられた下部
電極２４と、この下部電極２４上に形成された強誘電体
薄膜から成るキャパシタ絶縁膜２５と、キャパシタ絶縁
膜２５上に形成された上部電極２６から成る。そして、
下部電極２４は、絶縁層２０上に形成された導電材料か
ら成る柱状の突起部２１と、突起部２１を被覆する下部
電極層２３から成り、強誘電体薄膜は、成膜されたまま
の下部電極層２３上に形成されている。柱状の突起部２
１の水平方向断面形状を、稜が丸みを帯びた矩形とし
た。実施の形態１においては、突起部２１を構成する導
電材料を、不純物がドーピングされた多結晶シリコンと
し、下部電極層を酸化ルテニウム（ＲｕＯX）から構成
した。尚、下部電極層２３と突起部２１との間に、Ｔｉ
Ｎ層／Ｔｉ層から成るバリアメタル層２２が形成されて
いる。実施の形態１においては、キャパシタ絶縁膜２５
及び上部電極２６は、１つの下部電極２４上に形成され
た構造である。このような構造のキャパシタ構造にあっ
ては、上部電極２６はプレート線２９に接続されてお
り、上部電極２６には、かかるプレート線２９を介し
て、例えばＶss（Ｖ）若しくはＶcc（Ｖ）が印加され
る。尚、参照番号２７は、絶縁膜である。
モリセルのキャパシタ構造の模式的な一部断面図を、図
１に示す。この半導体メモリセルのキャパシタ構造は、
例えばＢＰＳＧから成る絶縁層２０上に設けられた下部
電極２４と、この下部電極２４上に形成された強誘電体
薄膜から成るキャパシタ絶縁膜２５と、キャパシタ絶縁
膜２５上に形成された上部電極２６から成る。そして、
下部電極２４は、絶縁層２０上に形成された導電材料か
ら成る柱状の突起部２１と、突起部２１を被覆する下部
電極層２３から成り、強誘電体薄膜は、成膜されたまま
の下部電極層２３上に形成されている。柱状の突起部２
１の水平方向断面形状を、稜が丸みを帯びた矩形とし
た。実施の形態１においては、突起部２１を構成する導
電材料を、不純物がドーピングされた多結晶シリコンと
し、下部電極層を酸化ルテニウム（ＲｕＯX）から構成
した。尚、下部電極層２３と突起部２１との間に、Ｔｉ
Ｎ層／Ｔｉ層から成るバリアメタル層２２が形成されて
いる。実施の形態１においては、キャパシタ絶縁膜２５
及び上部電極２６は、１つの下部電極２４上に形成され
た構造である。このような構造のキャパシタ構造にあっ
ては、上部電極２６はプレート線２９に接続されてお
り、上部電極２６には、かかるプレート線２９を介し
て、例えばＶss（Ｖ）若しくはＶcc（Ｖ）が印加され
る。尚、参照番号２７は、絶縁膜である。
【００２６】絶縁層２０の下方には選択トランジスタが
形成されている。この選択トランジスタは、半導体基板
１０に形成された素子分離領域１１の間に形成されてお
り、半導体基板１０の表面に形成されたゲート酸化膜１
２、ゲート電極１３、ソース・ドレイン領域１５から構
成されている。ソース・ドレイン領域１５の一方は、接
続孔（コンタクトホール）１９を介して下部電極２４の
突起部２１に接続されている。ソース・ドレイン領域１
５の他方はビット線１７に接続されている。ビット線１
７には、例えばＶcc（Ｖ）若しくはＶssが印加される。
尚、ビット線１７は、図１の左右方向に、接続孔１９と
接触することなく延びているが、この状態のビット線の
図示は省略した。ゲート電極１３はワード線を兼ねてい
る。プレート線２９にＶss（Ｖ）を印加し、且つ、ビッ
ト線１７にＶcc（Ｖ）を印加することによって、あるい
は又、プレート線２９にＶcc（Ｖ）を印加し、且つ、ビ
ット線１７にＶss（Ｖ）を印加することによって、強誘
電体薄膜から成るキャパシタ絶縁膜２５に「０」又は
「１」の情報を書き込むことができる。
形成されている。この選択トランジスタは、半導体基板
１０に形成された素子分離領域１１の間に形成されてお
り、半導体基板１０の表面に形成されたゲート酸化膜１
２、ゲート電極１３、ソース・ドレイン領域１５から構
成されている。ソース・ドレイン領域１５の一方は、接
続孔（コンタクトホール）１９を介して下部電極２４の
突起部２１に接続されている。ソース・ドレイン領域１
５の他方はビット線１７に接続されている。ビット線１
７には、例えばＶcc（Ｖ）若しくはＶssが印加される。
尚、ビット線１７は、図１の左右方向に、接続孔１９と
接触することなく延びているが、この状態のビット線の
図示は省略した。ゲート電極１３はワード線を兼ねてい
る。プレート線２９にＶss（Ｖ）を印加し、且つ、ビッ
ト線１７にＶcc（Ｖ）を印加することによって、あるい
は又、プレート線２９にＶcc（Ｖ）を印加し、且つ、ビ
ット線１７にＶss（Ｖ）を印加することによって、強誘
電体薄膜から成るキャパシタ絶縁膜２５に「０」又は
「１」の情報を書き込むことができる。
【００２７】以下、図２〜図４の半導体基板等の模式的
な一部断面図を参照して、本発明の半導体メモリセルの
キャパシタ構造の作製方法を説明する。
な一部断面図を参照して、本発明の半導体メモリセルの
キャパシタ構造の作製方法を説明する。
【００２８】［工程−１００］先ず、選択トランジスタ
を半導体基板１０に形成する。そのために、例えばＬＯ
ＣＯＳ構造を有する素子分離領域１１を公知の方法に基
づき形成する。尚、素子分離領域は、トレンチ構造を有
していてもよい。その後、半導体基板１０の表面を例え
ばパイロジェニック法により酸化し、ゲート酸化膜１２
を形成する。次いで、不純物がドーピングされた多結晶
シリコン層をＣＶＤ法にて全面に成膜した後、多結晶シ
リコン層をパターニングし、ゲート電極１３を形成す
る。このゲート電極１３はワード線を兼ねている。次
に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を
形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を成
膜した後、このＳｉＯ2層をエッチバックすることによ
って、ゲート電極１３の側面にゲートサイドウオール１
４を形成する。次いで、半導体基板１０にイオン注入を
施した後、イオン注入された不純物の活性化アニール処
理を行うことによって、ソース・ドレイン領域１５を形
成する。その後、ＳｉＯ2から成る第１の絶縁層をＣＶ
Ｄ法にて形成した後、他方のソース・ドレイン領域１５
の上方の第１の絶縁層に開口部１６をＲＩＥ法にて形成
する。そして、かかる開口部１６内を含む第１の絶縁層
上に不純物がドーピングされた多結晶シリコン層をＣＶ
Ｄ法にて成膜する。次に、第１の絶縁層上の多結晶シリ
コン層をパターニングすることによって、ビット線１７
を形成する。その後、ＢＰＳＧから成る第２の絶縁層を
以下に例示するＣＶＤ法にて全面に形成する。尚、ＢＰ
ＳＧから成る第２の絶縁層の成膜後、窒素ガス雰囲気中
で例えば９００゜Ｃ×２０分間、第２の絶縁層をリフロ
ーさせることが好ましい。更には、必要に応じて、例え
ば化学的機械的研磨法（ＣＭＰ法）にて第２の絶縁層の
頂面を化学的及び機械的に研磨し、第２の絶縁層を平坦
化することが望ましい。尚、第１の絶縁層と第２の絶縁
層を纏めて、以下、単に絶縁層２０と呼ぶ。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
を半導体基板１０に形成する。そのために、例えばＬＯ
ＣＯＳ構造を有する素子分離領域１１を公知の方法に基
づき形成する。尚、素子分離領域は、トレンチ構造を有
していてもよい。その後、半導体基板１０の表面を例え
ばパイロジェニック法により酸化し、ゲート酸化膜１２
を形成する。次いで、不純物がドーピングされた多結晶
シリコン層をＣＶＤ法にて全面に成膜した後、多結晶シ
リコン層をパターニングし、ゲート電極１３を形成す
る。このゲート電極１３はワード線を兼ねている。次
に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を
形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を成
膜した後、このＳｉＯ2層をエッチバックすることによ
って、ゲート電極１３の側面にゲートサイドウオール１
４を形成する。次いで、半導体基板１０にイオン注入を
施した後、イオン注入された不純物の活性化アニール処
理を行うことによって、ソース・ドレイン領域１５を形
成する。その後、ＳｉＯ2から成る第１の絶縁層をＣＶ
Ｄ法にて形成した後、他方のソース・ドレイン領域１５
の上方の第１の絶縁層に開口部１６をＲＩＥ法にて形成
する。そして、かかる開口部１６内を含む第１の絶縁層
上に不純物がドーピングされた多結晶シリコン層をＣＶ
Ｄ法にて成膜する。次に、第１の絶縁層上の多結晶シリ
コン層をパターニングすることによって、ビット線１７
を形成する。その後、ＢＰＳＧから成る第２の絶縁層を
以下に例示するＣＶＤ法にて全面に形成する。尚、ＢＰ
ＳＧから成る第２の絶縁層の成膜後、窒素ガス雰囲気中
で例えば９００゜Ｃ×２０分間、第２の絶縁層をリフロ
ーさせることが好ましい。更には、必要に応じて、例え
ば化学的機械的研磨法（ＣＭＰ法）にて第２の絶縁層の
頂面を化学的及び機械的に研磨し、第２の絶縁層を平坦
化することが望ましい。尚、第１の絶縁層と第２の絶縁
層を纏めて、以下、単に絶縁層２０と呼ぶ。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００２９】［工程−１１０］次に、一方のソース・ド
レイン領域１５の上方の絶縁層２０に開口部１８をＲＩ
Ｅ法にて形成した後、かかる開口部１８内を、タングス
テンで埋め込み、接続孔（コンタクトプラグ）１９を完
成させる。具体的には、開口部１８内を含む全面にタン
グステン層を成膜し、その後、絶縁層２０上のタングス
テン層をエッチバックする。こうして、図２の（Ａ）に
模式的な一部断面図を示す構造を得ることができる。
尚、図においては、第１の絶縁層と第２の絶縁層を纏め
て、絶縁層２０で表した。また、ビット線１７は第１の
絶縁層上を、図の左右方向に接続孔１９と接触しないよ
うに延びているが、かかるビット線の図示は省略した。
タングステン層成膜のＣＶＤ条件を以下に例示する。
尚、タングステン層を成膜する前に、Ｔｉ層及びＴｉＮ
層を順に例えばマグネトロンスパッタ法にて開口部内を
含む絶縁層２０の上に成膜する。Ｔｉ層及びＴｉＮ層を
形成する理由は、オーミックな低コンタクト抵抗を得る
こと、ブランケットタングステンＣＶＤ法における半導
体基板１０の損傷発生の防止、タングステンの密着性向
上のためである。尚、Ｔｉ層及びＴｉＮ層の図示は省略
した。
レイン領域１５の上方の絶縁層２０に開口部１８をＲＩ
Ｅ法にて形成した後、かかる開口部１８内を、タングス
テンで埋め込み、接続孔（コンタクトプラグ）１９を完
成させる。具体的には、開口部１８内を含む全面にタン
グステン層を成膜し、その後、絶縁層２０上のタングス
テン層をエッチバックする。こうして、図２の（Ａ）に
模式的な一部断面図を示す構造を得ることができる。
尚、図においては、第１の絶縁層と第２の絶縁層を纏め
て、絶縁層２０で表した。また、ビット線１７は第１の
絶縁層上を、図の左右方向に接続孔１９と接触しないよ
うに延びているが、かかるビット線の図示は省略した。
タングステン層成膜のＣＶＤ条件を以下に例示する。
尚、タングステン層を成膜する前に、Ｔｉ層及びＴｉＮ
層を順に例えばマグネトロンスパッタ法にて開口部内を
含む絶縁層２０の上に成膜する。Ｔｉ層及びＴｉＮ層を
形成する理由は、オーミックな低コンタクト抵抗を得る
こと、ブランケットタングステンＣＶＤ法における半導
体基板１０の損傷発生の防止、タングステンの密着性向
上のためである。尚、Ｔｉ層及びＴｉＮ層の図示は省略
した。
【００３０】
【表１】 Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し
【００３１】
【表２】 タングステン層のＣＶＤ成膜条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
【００３２】
【表３】 タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００３３】［工程−１２０］次に、絶縁層２０上に下
部電極を形成する。そのために、先ず、不純物がドーピ
ングされた多結晶シリコン層を全面にＣＶＤ法にて成膜
する。その後、かかる多結晶シリコン層をパターニング
して、柱状の突起部２１を形成する（図２の（Ｂ）参
照）。その後、表１に示した条件にてＴｉＮ層／Ｔｉ層
から成るバリアメタル層２２を成膜する。Ｔｉ層が下層
であり、ＴｉＮ層が上層である。次いで、ターゲットと
してＲｕ（ルテニウム）を用い、プロセスガスとしてＯ
2／Ａｒを用いたＤＣスパッタ法にて、バリアメタル層
２２上にＲｕＯXから成る下部電極層２３を成膜する。
こうして、図３に模式的な一部断面図を示す構造を得る
ことができる。尚、バリアメタル層２２は１層で表し
た。
部電極を形成する。そのために、先ず、不純物がドーピ
ングされた多結晶シリコン層を全面にＣＶＤ法にて成膜
する。その後、かかる多結晶シリコン層をパターニング
して、柱状の突起部２１を形成する（図２の（Ｂ）参
照）。その後、表１に示した条件にてＴｉＮ層／Ｔｉ層
から成るバリアメタル層２２を成膜する。Ｔｉ層が下層
であり、ＴｉＮ層が上層である。次いで、ターゲットと
してＲｕ（ルテニウム）を用い、プロセスガスとしてＯ
2／Ａｒを用いたＤＣスパッタ法にて、バリアメタル層
２２上にＲｕＯXから成る下部電極層２３を成膜する。
こうして、図３に模式的な一部断面図を示す構造を得る
ことができる。尚、バリアメタル層２２は１層で表し
た。
【００３４】［工程−１３０］その後、ＭＯＣＶＤ法に
よって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材
料から成る強誘電体薄膜を全面に成膜する。例えば、式
（２）のＢｉXＳｒYＴａ2Ｏdで表される強誘電体薄膜の
成膜条件を以下の表４に例示する。
よって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材
料から成る強誘電体薄膜を全面に成膜する。例えば、式
（２）のＢｉXＳｒYＴａ2Ｏdで表される強誘電体薄膜の
成膜条件を以下の表４に例示する。
【００３５】
【表４】
【００３６】あるいは又、式（２）のＢｉＸＳｒYＴａ2
Ｏdで表される強誘電体薄膜をパルスレーザアブレーシ
ョン法、あるいはＲＦスパッタ法にて全面に形成するこ
ともできる。この場合の成膜条件を以下に例示する。
尚、式（２）のＢｉXＳｒYＴａ2Ｏdで表される強誘電体
薄膜の成膜後、８００゜Ｃ×１時間、酸素雰囲気中でポ
ストベーキングを行うことが好ましい。
Ｏdで表される強誘電体薄膜をパルスレーザアブレーシ
ョン法、あるいはＲＦスパッタ法にて全面に形成するこ
ともできる。この場合の成膜条件を以下に例示する。
尚、式（２）のＢｉXＳｒYＴａ2Ｏdで表される強誘電体
薄膜の成膜後、８００゜Ｃ×１時間、酸素雰囲気中でポ
ストベーキングを行うことが好ましい。
【００３７】
【表５】パルスレーザアブレーション法による成膜 ターゲット：ＢｉXＳｒYＴａ2Ｏd 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００３８】
【表６】ＲＦスパッタ法による成膜 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2 雰囲気圧力：０．２〜１．３Ｐａ 成膜温度 ：室温〜６００゜Ｃプロセスガス：Ａｒ／Ｏ
2の流量比＝２／１〜９／１
2の流量比＝２／１〜９／１
【００３９】［工程−１４０］次いで、強誘電体薄膜上
に、［工程−１２０］と同様に、ＲｕＯXから成る上部
電極層を成膜した後、上部電極層、強誘電体薄膜、下部
電極層２３及びバリアメタル層２２を、例えばＲＩＥ法
にてパターニングする。これによって、下部電極２４上
に形成された強誘電体薄膜から成るキャパシタ絶縁膜２
５、及びＲｕＯXから成る上部電極層から構成された上
部電極２６を形成することができる。こうして、図４に
模式的な一部断面図を示す構造を得ることができる。
尚、成膜したままの表面状態の下部電極層２３上に強誘
電体薄膜を成膜することができる結果、強誘電体薄膜の
Ｐ−Ｅヒステリシスループ特性の劣化を防止することが
できる。
に、［工程−１２０］と同様に、ＲｕＯXから成る上部
電極層を成膜した後、上部電極層、強誘電体薄膜、下部
電極層２３及びバリアメタル層２２を、例えばＲＩＥ法
にてパターニングする。これによって、下部電極２４上
に形成された強誘電体薄膜から成るキャパシタ絶縁膜２
５、及びＲｕＯXから成る上部電極層から構成された上
部電極２６を形成することができる。こうして、図４に
模式的な一部断面図を示す構造を得ることができる。
尚、成膜したままの表面状態の下部電極層２３上に強誘
電体薄膜を成膜することができる結果、強誘電体薄膜の
Ｐ−Ｅヒステリシスループ特性の劣化を防止することが
できる。
【００４０】［工程−１５０］その後、全面に絶縁膜２
７を堆積させ、上部電極２６の上方のかかる絶縁膜２７
に開口部２８をＲＩＥ法にて形成する。そして、開口部
２８内を含む絶縁膜２７上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２９を形成する。こうして、図１に模式的な一部断面
図を示した構造を得ることができる。
７を堆積させ、上部電極２６の上方のかかる絶縁膜２７
に開口部２８をＲＩＥ法にて形成する。そして、開口部
２８内を含む絶縁膜２７上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２９を形成する。こうして、図１に模式的な一部断面
図を示した構造を得ることができる。
【００４１】尚、全面に絶縁膜２７を堆積させた後、上
部電極２６の頂部が露出するように絶縁膜２７をエッチ
バックし、次いで、露出した上部電極２６の頂部を含む
絶縁膜２７上に、例えばアルミニウム系合金から成る金
属配線材料層をスパッタ法にて形成し、金属配線材料層
をパターニングすることによってプレート線２９を形成
することもできる。こうして得られた構造を、図５に模
式的な一部断面図で示す。図５に示した構造において
は、上部電極２６はコンタクトホールを介することな
く、直接、プレート線２９に接続されている。
部電極２６の頂部が露出するように絶縁膜２７をエッチ
バックし、次いで、露出した上部電極２６の頂部を含む
絶縁膜２７上に、例えばアルミニウム系合金から成る金
属配線材料層をスパッタ法にて形成し、金属配線材料層
をパターニングすることによってプレート線２９を形成
することもできる。こうして得られた構造を、図５に模
式的な一部断面図で示す。図５に示した構造において
は、上部電極２６はコンタクトホールを介することな
く、直接、プレート線２９に接続されている。
【００４２】（実施の形態２）実施の形態１において
は、下部電極層、強誘電体薄膜及び上部電極層を順次成
膜した後、上部電極層、強誘電体薄膜及び下部電極層を
一括してパターニングした。一方、実施の形態２におい
ては、下部電極層の成膜及びパターニングを行う。その
後、強誘電体薄膜及び上部電極層を順次成膜し、次い
で、上部電極層及び強誘電体薄膜を一括してパターニン
グする。また、実施の形態２における半導体メモリセル
のキャパシタ構造を、複数の下部電極２４をキャパシタ
絶縁膜２５及び上部電極２６が覆う構造とした。かかる
実施の形態２の半導体メモリセルのキャパシタ構造の模
式的な一部断面図を、図６に示す。
は、下部電極層、強誘電体薄膜及び上部電極層を順次成
膜した後、上部電極層、強誘電体薄膜及び下部電極層を
一括してパターニングした。一方、実施の形態２におい
ては、下部電極層の成膜及びパターニングを行う。その
後、強誘電体薄膜及び上部電極層を順次成膜し、次い
で、上部電極層及び強誘電体薄膜を一括してパターニン
グする。また、実施の形態２における半導体メモリセル
のキャパシタ構造を、複数の下部電極２４をキャパシタ
絶縁膜２５及び上部電極２６が覆う構造とした。かかる
実施の形態２の半導体メモリセルのキャパシタ構造の模
式的な一部断面図を、図６に示す。
【００４３】実施の形態２の半導体メモリセルのキャパ
シタ構造の作製方法においては、実施の形態１の［工程
−１００］、［工程−１１０］、［工程−１２０］を実
行する。その後、下部電極層２３及びバリアメタル層２
２をパターニングする。こうして、図７の（Ａ）に示す
構造を得ることができる。尚、図７においては、選択ト
ランジスタの図示は省略した。強誘電体薄膜を成膜すべ
き下部電極層２３の表面は、下部電極層２３のエッチン
グ時、レジスト材料で被覆されている。それ故、成膜し
たままの表面状態の下部電極層２３上に強誘電体薄膜を
成膜することができ、強誘電体薄膜のＰ−Ｅヒステリシ
スループ特性の劣化を防止することができる。
シタ構造の作製方法においては、実施の形態１の［工程
−１００］、［工程−１１０］、［工程−１２０］を実
行する。その後、下部電極層２３及びバリアメタル層２
２をパターニングする。こうして、図７の（Ａ）に示す
構造を得ることができる。尚、図７においては、選択ト
ランジスタの図示は省略した。強誘電体薄膜を成膜すべ
き下部電極層２３の表面は、下部電極層２３のエッチン
グ時、レジスト材料で被覆されている。それ故、成膜し
たままの表面状態の下部電極層２３上に強誘電体薄膜を
成膜することができ、強誘電体薄膜のＰ−Ｅヒステリシ
スループ特性の劣化を防止することができる。
【００４４】その後、実施の形態１の［工程−１３
０］、［工程−１４０］を実行し、上部電極層及び強誘
電体薄膜を、例えばＲＩＥ法にてパターニングする。こ
れによって、下部電極２４上に形成された強誘電体薄膜
から成るキャパシタ絶縁膜２５、及びＲｕＯXから成る
上部電極層から構成された上部電極２６を形成すること
ができる。こうして、図７の（Ｂ）に模式的な一部断面
図を示す構造を得ることができる。尚、上部電極層及び
強誘電体薄膜のパターニング時、複数（例えば８個）の
下部電極２４をキャパシタ絶縁膜２５及び上部電極２６
が覆うように上部電極層及び強誘電体薄膜のパターニン
グを行う。その後、実施の形態１の［工程−１５０］を
実行することによって、図６に模式的な一部断面図を示
した構造を得ることができる。
０］、［工程−１４０］を実行し、上部電極層及び強誘
電体薄膜を、例えばＲＩＥ法にてパターニングする。こ
れによって、下部電極２４上に形成された強誘電体薄膜
から成るキャパシタ絶縁膜２５、及びＲｕＯXから成る
上部電極層から構成された上部電極２６を形成すること
ができる。こうして、図７の（Ｂ）に模式的な一部断面
図を示す構造を得ることができる。尚、上部電極層及び
強誘電体薄膜のパターニング時、複数（例えば８個）の
下部電極２４をキャパシタ絶縁膜２５及び上部電極２６
が覆うように上部電極層及び強誘電体薄膜のパターニン
グを行う。その後、実施の形態１の［工程−１５０］を
実行することによって、図６に模式的な一部断面図を示
した構造を得ることができる。
【００４５】このように、キャパシタ絶縁膜２５及び上
部電極２６が複数の下部電極２４上に形成された構造、
即ち、複数の半導体メモリセルから成るメモリブロック
の１つに対して、１つのプレート電極が接続された構造
にすることで、半導体メモリセルを縮小化でき、半導体
メモリの高集積化を図ることができる。尚、このような
構造のキャパシタ構造にあっては、上部電極２６がその
ままプレート電極となり、上部電極２６には、例えば
（Ｖcc−Ｖss）／２（Ｖ）の一定電圧が印加される。そ
して、ビット線１７にＶcc（Ｖ）を印加することによっ
て、あるいは又、Ｖss（Ｖ）を印加することによって、
強誘電体薄膜から成るキャパシタ絶縁膜２５に「０」又
は「１」の情報を書き込むことができる。
部電極２６が複数の下部電極２４上に形成された構造、
即ち、複数の半導体メモリセルから成るメモリブロック
の１つに対して、１つのプレート電極が接続された構造
にすることで、半導体メモリセルを縮小化でき、半導体
メモリの高集積化を図ることができる。尚、このような
構造のキャパシタ構造にあっては、上部電極２６がその
ままプレート電極となり、上部電極２６には、例えば
（Ｖcc−Ｖss）／２（Ｖ）の一定電圧が印加される。そ
して、ビット線１７にＶcc（Ｖ）を印加することによっ
て、あるいは又、Ｖss（Ｖ）を印加することによって、
強誘電体薄膜から成るキャパシタ絶縁膜２５に「０」又
は「１」の情報を書き込むことができる。
【００４６】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。ゲート電極１３やビット線１７は、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。絶縁層２０として、ＢＰＳＧ
やＳｉＯ2の代わりに、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、Ｐ
ｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳｉＮ等
の公知の絶縁材料、あるいはこれらの絶縁材料を積層し
たものを挙げることができる。ビット線１７の形成手順
は任意であり、例えばプレート線２９を形成した後にビ
ット線を形成することも可能である。
き説明したが、本発明はこれらに限定されるものではな
い。ゲート電極１３やビット線１７は、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。絶縁層２０として、ＢＰＳＧ
やＳｉＯ2の代わりに、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、Ｐ
ｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳｉＮ等
の公知の絶縁材料、あるいはこれらの絶縁材料を積層し
たものを挙げることができる。ビット線１７の形成手順
は任意であり、例えばプレート線２９を形成した後にビ
ット線を形成することも可能である。
【００４７】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表７に例示する。
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表７に例示する。
【００４８】
【表７】 ターゲット ：ＰＺＴあるいはＰＺＬＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ
【００４９】あるいは又、ＰＺＴやＰＬＺＴをパルスレ
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下の表８に例示する。
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下の表８に例示する。
【００５０】
【表８】ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００５１】下部電極層２３や上部電極２６を白金から
構成することもできる。ＲＦマグネトロンスパッタ法に
よるＰｔ膜の成膜条件を以下の表９に例示する。
構成することもできる。ＲＦマグネトロンスパッタ法に
よるＰｔ膜の成膜条件を以下の表９に例示する。
【００５２】
【表９】 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 プロセスガス：Ａｒ／Ｏ2＝９０／１０sccm 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｎｍ／分
【００５３】あるいは又、下部電極層２３や上部電極２
６を、例えばＬＳＣＯから構成することもできる。この
場合のパルスレーザアブレーション法による成膜条件を
以下の表１０に例示する。
６を、例えばＬＳＣＯから構成することもできる。この
場合のパルスレーザアブレーション法による成膜条件を
以下の表１０に例示する。
【００５４】
【表１０】 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００５５】接続孔（コンタクトプラグ）１９は、絶縁
層２０に形成された開口部１８内に、例えば、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳ
ｉ2等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできるし、
不純物がドーピングされた多結晶シリコンを埋め込むこ
とによって形成することもできる。接続孔の頂面は絶縁
層２０の表面と略同じ平面に存在していてもよいし、接
続孔の頂部が絶縁層２０の表面に延在していてもよい。
層２０に形成された開口部１８内に、例えば、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳ
ｉ2等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできるし、
不純物がドーピングされた多結晶シリコンを埋め込むこ
とによって形成することもできる。接続孔の頂面は絶縁
層２０の表面と略同じ平面に存在していてもよいし、接
続孔の頂部が絶縁層２０の表面に延在していてもよい。
【００５６】本発明の半導体メモリセルのキャパシタ構
造及びその作製方法を、強誘電体薄膜を用いた不揮発性
メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに
適用することもできる。この場合には、強誘電体薄膜の
分極を、分極反転の起きない付加電圧の範囲で利用す
る。即ち、外部電界による最大（飽和）分極Ｐmaxと外
部電界が０の場合の残留分極Ｐrとの差（Ｐmax−Ｐr）
が、電源電圧に対して一定の関係（ほぼ比例関係）を有
する特性を利用する。強誘電体薄膜の分極状態は、常に
飽和分極（Ｐmax）と残留分極（Ｐr）の間にあり、反転
しない。データはリフレッシュによって保持される。
造及びその作製方法を、強誘電体薄膜を用いた不揮発性
メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに
適用することもできる。この場合には、強誘電体薄膜の
分極を、分極反転の起きない付加電圧の範囲で利用す
る。即ち、外部電界による最大（飽和）分極Ｐmaxと外
部電界が０の場合の残留分極Ｐrとの差（Ｐmax−Ｐr）
が、電源電圧に対して一定の関係（ほぼ比例関係）を有
する特性を利用する。強誘電体薄膜の分極状態は、常に
飽和分極（Ｐmax）と残留分極（Ｐr）の間にあり、反転
しない。データはリフレッシュによって保持される。
【００５７】
【発明の効果】本発明においては、下部電極層上に形成
された強誘電体薄膜の面積を増加させることができる結
果、キャパシタ構造の蓄積電荷量の増加を図ることが可
能となる。しかも、強誘電体薄膜は、成膜されたままの
下部電極層上に形成されている。かかる下部電極層の表
面には損傷や荒れが生じることがなく、下部電極層の表
面モホロジーが優れている。その結果、強誘電体薄膜の
特性に低下が生じることを防止することができ、高い信
頼性を有する半導体メモリセルのキャパシタ構造を作製
することができる。
された強誘電体薄膜の面積を増加させることができる結
果、キャパシタ構造の蓄積電荷量の増加を図ることが可
能となる。しかも、強誘電体薄膜は、成膜されたままの
下部電極層上に形成されている。かかる下部電極層の表
面には損傷や荒れが生じることがなく、下部電極層の表
面モホロジーが優れている。その結果、強誘電体薄膜の
特性に低下が生じることを防止することができ、高い信
頼性を有する半導体メモリセルのキャパシタ構造を作製
することができる。
【図１】発明の実施の形態１の半導体メモリセルのキャ
パシタ構造の模式的な一部断面図である。
パシタ構造の模式的な一部断面図である。
【図２】発明の実施の形態１の半導体メモリセルのキャ
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図３】図２に引き続き、発明の実施の形態１の半導体
メモリセルのキャパシタ構造の作製方法を説明するため
の半導体基板等の模式的な一部断面図である。
メモリセルのキャパシタ構造の作製方法を説明するため
の半導体基板等の模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１の半導体
メモリセルのキャパシタ構造の作製方法を説明するため
の半導体基板等の模式的な一部断面図である。
メモリセルのキャパシタ構造の作製方法を説明するため
の半導体基板等の模式的な一部断面図である。
【図５】発明の実施の形態１の変形である半導体メモリ
セルのキャパシタ構造の模式的な一部断面図である。
セルのキャパシタ構造の模式的な一部断面図である。
【図６】発明の実施の形態２の半導体メモリセルのキャ
パシタ構造の模式的な一部断面図である。
パシタ構造の模式的な一部断面図である。
【図７】発明の実施の形態２の半導体メモリセルのキャ
パシタ構造の作製途中における模式的な一部断面図であ
る。
パシタ構造の作製途中における模式的な一部断面図であ
る。
【図８】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
【図９】従来のＤＲＡＭの模式的な一部断面図である。
１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２８・・・開口部、１７・・・ビッ
ト線、１９・・・接続孔、２０・・・絶縁層、２１・・
・突起部、２２・・・バリアメタル層、２３・・・下部
電極層、２４・・・下部電極、２５・・・キャパシタ絶
縁膜、２６・・・上部電極、２７・・・絶縁膜、２９・
・・プレート線
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２８・・・開口部、１７・・・ビッ
ト線、１９・・・接続孔、２０・・・絶縁層、２１・・
・突起部、２２・・・バリアメタル層、２３・・・下部
電極層、２４・・・下部電極、２５・・・キャパシタ絶
縁膜、２６・・・上部電極、２７・・・絶縁膜、２９・
・・プレート線
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (4)
- 【請求項１】（イ）絶縁層上に設けられた下部電極と、 （ロ）該下部電極上に形成された強誘電体薄膜から成る
キャパシタ絶縁膜と、 （ハ）キャパシタ絶縁膜上に形成された上部電極、 から成り、 該下部電極は、絶縁層上に形成された導電材料から成る
柱状の突起部と、該突起部を被覆する下部電極層から成
り、 強誘電体薄膜は、成膜されたままの下部電極層上に形成
されていることを特徴とする半導体メモリセルのキャパ
シタ構造。 - 【請求項２】突起部を構成する導電材料は、不純物がド
ーピングされた多結晶シリコン又はタングステンであ
り、下部電極層は、酸化ルテニウム又は酸化イリジウム
から成ることを特徴とする請求項１に記載の半導体メモ
リセルのキャパシタ構造。 - 【請求項３】（イ）絶縁層上に導電材料層を形成した
後、該導電材料層をパターニングして、絶縁層上に導電
材料から成る柱状の突起部を形成する工程と、 （ロ）該柱状の突起部の表面を含む絶縁層上に下部電極
層を成膜する工程と、 （ハ）成膜されたままの該下部電極層上に強誘電体薄膜
を成膜する工程と、 （ニ）該強誘電体薄膜上に上部電極層を成膜する工程
と、 （ホ）上部電極層、強誘電体薄膜及び下部電極層をパタ
ーニングし、下部電極、強誘電体薄膜から成るキャパシ
タ絶縁膜、及び上部電極から成るキャパシタ構造を形成
する工程、から成ることを特徴とする半導体メモリセル
のキャパシタ構造の作製方法。 - 【請求項４】突起部を構成する導電材料は、不純物がド
ーピングされた多結晶シリコン又はタングステンであ
り、下部電極層は、酸化ルテニウム又は酸化イリジウム
から成ることを特徴とする請求項３に記載の半導体メモ
リセルのキャパシタ構造の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9205798A JPH10242426A (ja) | 1996-12-26 | 1997-07-31 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| US08/995,841 US6043526A (en) | 1996-12-26 | 1997-12-22 | Semiconductor memory cell using a ferroelectric thin film and a method for fabricating it |
| KR1019970074423A KR19980064695A (ko) | 1996-12-26 | 1997-12-26 | 반도체 메모리 셀의 캐패시터 구조 및 그 제조 방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-348380 | 1996-12-26 | ||
| JP34838096 | 1996-12-26 | ||
| JP9205798A JPH10242426A (ja) | 1996-12-26 | 1997-07-31 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242426A true JPH10242426A (ja) | 1998-09-11 |
Family
ID=26515263
Family Applications (1)
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