JP3639736B2 - 半導体装置用パッケージ - Google Patents
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Description
【発明の属する技術分野】
本発明はパッケージ本体の平坦性(コプラナリティ性)、特には実装面における平坦性に優れる半導体装置用パッケージに関する。
【0002】
【従来の技術】
図3はBGA(ボールグリッドアレイ)型半導体装置用パッケージ10の一例を示す断面図である。
12は所要の配線パターン13が形成された基板である。図示の例での基板12は、最表層の配線パターンも含めて5層に形成された配線パターン13を有している。各層間の配線パターン13間はスルーホールめっき被膜14を介して所要の電気的接続がなされている。
【0003】
基板12の中央部には、半導体チップ収納孔15が形成されている。収納孔15の壁面は階段状に形成され、所要各層の配線パターン13が段差面上に露出され、半導体チップとの電気的接続が可能になされている。
また収納孔15の底部を覆って、絶縁層(樹脂層)16を介して接着剤層(プリプレグ層)17によりヒートシンク18が基板12に接着されている。
半導体チップ収納孔15の底部をなす、このヒートシンク18面上に半導体チップ(図示せず)が搭載される。
【0004】
また、ヒートシンク18が固定された側と反対側の基板12表面(実装面側)の配線パターン13a(表層配線パターン)を覆ってソルダーレジスト層19が形成される。
このソルダーレジストには感光性樹脂が用いられ、フォトリソグラフィー法により透孔が形成され、表層配線パターン13aのランド部が露出され、この透孔内にはんだボール20が配置されると共にリフローされることにより、はんだボール20がランド部に接合されて半導体装置用パッケージ10に完成される。
なお、はんだボールは、半導体素子を搭載して素子収納孔を封止した後、最終工程で形成することもある。
【0005】
上記半導体装置用パッケージ10の製法としては、多層の基板12の最表層にソルダーレジスト層19および透孔を形成して、また配線パターン13に必要なめっきを施して後、最終段階で、絶縁層16を介して接着剤層17によりヒートシンク18を接着する。絶縁層16にはエポキシ系の熱硬化性樹脂が用いられ、また接着剤層17にはBTレジン等の熱硬化性樹脂が用いられる。
【0006】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置用パッケージ10には次の課題がある。
すなわち、昨今では、多層に形成された基板12にあっても全体としてかなり薄型化が進行している。
そのため、基板12に反りが発生しやすく、したがって、接合した多数のはんだボール20の基準位置からの高さにバラツキが生じ、コプラナリティ性(平坦性)に劣るという課題がある。通常この高さのバラツキは100μm以下であることが要求される。
【0007】
そこで、本発明は上記問題点を解決すべくなされたものであり、その目的とするところは、コプラナリティ性に優れる半導体装置用パッケージを提供するにある。
【0008】
【課題を解決するための手段】
本発明は上記目的を達成するため次の構成を備える。
すなわち、本発明に係る半導体装置用パッケージは、所要の配線パターンが形成されると共に、半導体チップ収納孔が厚さ方向に貫通して形成された基板と、該基板の実装面の反対側の面に開口する半導体チップ収納孔の開口部を覆って前記基板に接着層により固定されたヒートシンクと、該基板の実装面に形成された配線パターンの外部接続端子が形成されるランド部を露出させて前記基板の実装面を覆って形成されたソルダーレジスト層とを具備する半導体装置用パッケージにおいて、前記ソルダーレジスト層が、感光性レジストを用いて形成され、前記ソルダーレジスト層を覆って該ソルダーレジスト層よりも熱膨張係数の小さな樹脂から成る樹脂層が形成されていることを特徴としている。
【0009】
このように表層側の熱膨張係数の大きなソルダーレジスト層を覆ってこれよりも熱膨張係数の小さな樹脂層を設けたことにより、ソルダーレジスト層の熱収縮を抑制でき、基板の反りを解消でき、コプラナリティ性に優れる半導体装置用パッケージを提供できる。
またソルダーレジスト層に、感光性樹脂を用いることにより、はんだボールを形成する透孔の位置および孔径を正確に形成できる。
【0010】
前記ランド部にはんだボールを接合して半導体装置用パッケージとしてもよい。
前記樹脂層に熱硬化性樹脂を用いることができる。
【0011】
また本発明に係る半導体装置用パッケージは、所要の配線パターンが形成されると共に、半導体チップ収納孔が厚さ方向に貫通して形成された基板と、該基板の実装面の反対側の面に開口する半導体チップ収納孔の開口部を覆って前記基板に第1の樹脂層を介して接着層により固定されたヒートシンクと、該基板の実装面に形成された配線パターンの外部接続端子が形成されるランド部を露出させて前記基板の実装面を覆って形成されたソルダーレジスト層とを具備する半導体装置用パッケージにおいて、前記ソルダーレジスト層が、感光性レジストを用いて形成され、前記ソルダーレジスト層を覆って該ソルダーレジスト層よりも熱膨張係数の小さい樹脂から成る第2の樹脂層が形成されていることを特徴としている。
基板が第1の樹脂層と第2の樹脂層とにより挟まれたサンドイッチ構造となるから、さらに反りの発生を抑制することができる。
【0012】
前記ランド部にはんだボールを接合して半導体装置用パッケージとしてもよい。
また前記第1および第2の樹脂層を、熱硬化性樹脂を用いて形成することができる。
【0013】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
図1は、半導体装置用パッケージ30の部分断面図(図3に示す従来装置のものの右半分に相当する部位の断面図)である。図3の従来のものと同一の部材は同一の符号をもって示す。
基板12は、両面銅箔付きのBT基材12a、12aを同じBTレジンからなるプリプレグ層12bを介して積層してなる。
この多層の基板12は公知の製造方法で製造できる。
【0014】
19は、従来と同様に、基板12の表層配線パターン13aを覆って形成された、感光性樹脂からなるソルダーレジスト層である。ソルダーレジスト層19には従来と同様にフォトリソグラフィー法により透孔19aが形成され、表層配線パターン13aのランド部が露出される。
なお、14bはスルーホール14a内に充填された穴埋め用樹脂である。
基板12の実装面とは反対側の面には、従来と同様にして、エポキシ系樹脂等の熱硬化性樹脂からなる絶縁層(第1の樹脂層)16を介してBTレジンからなる接着剤層(プリプレグ層)17によりヒートシンク18が固定される。
【0015】
本実施の形態で特徴的なのは、上記ソルダーレジスト層19を覆って第2の樹脂層32を形成した点にある。
第2の樹脂層32は、熱膨張係数がソルダーレジスト層19の熱膨張係数よりも小さな樹脂を用いる。
第2の樹脂層32は、スクリーン印刷等により塗布した後、熱硬化して形成される。
前記透孔19aに対応する第2の樹脂層32の部位にも透孔32aが形成されている。
透孔19a、32a内にはんだボール20が配置され、リフローしてランド部に接合することにより半導体装置用パッケージとして完成される。なお、はんだボールは、半導体チップを搭載して半導体チップを封止した後に接合してもよい。
【0016】
表1は、ソルダーレジスト層19用に使用できる感光性樹脂の種類と熱膨張係数を示す。
表2は、第2の樹脂層32に使用できる熱硬化型の樹脂の種類と熱膨張係数を示す。
表3は、基板材料、ヒートシンク材料の熱膨張係数を示す。
表4は、コプラナリティ性を示すものである。
【0017】
【表1】
【0018】
【表2】
【0019】
【表3】
【表4】
【0020】
第1の樹脂層16は、上記のように熱硬化型の樹脂を用いると、ヒートシンク18の接合強度が大きくなって有利である。
また第1の樹脂層16と第2の樹脂層32とは、熱膨張係数が接近した樹脂、好ましくは同一の材質から成る樹脂を用いるとよい。
第1の樹脂層16は上記のように、ヒートシンク18の接合強度の点から熱硬化型の樹脂を用いるのが好適であるが、第2の樹脂層32は、熱膨張係数がソルダーレジスト層19の熱膨張係数のものより小さいものであればよく、さらに好適には第1の樹脂層16とその熱膨張係数が接近した樹脂であればよく、必ずしも熱硬化型の樹脂を用いる必要はなく、感光性レジストのような樹脂を用いることもできる。
【0021】
上記のように、第2の樹脂層32に、ソルダーレジスト層19の熱膨張係数よりも小さな熱膨張係数を有する樹脂を用いることによって、基板12の反りを防止できる。
表1〜3に示すように、基板12材料やヒートシンク18の材料は、第1、第2の樹脂層16、32やソルダーレジスト層19の樹脂材料よりも熱膨張係数がほぼ1桁ほど小さい(1/4〜1/5程度のものもある)。したがって、基板12の反りの問題は、熱膨張係数の大きな樹脂材料の配置等による熱収縮のバランスに負うところが大きい。
【0022】
発明者が検討したところ、従来においては、熱膨張係数が最も大きいソルダーレジスト層19が最外層に位置することにより、全体としての熱収縮のバランスがとれずに、基板12に反りが発生することが判明した。
なお、基板12の反りは、基板12とヒートシンク18とを接着する際に、BTレジンからなる接着剤層(プリプレグ層)17を熱硬化させる際の熱履歴を経ることにより発生しやすい。
【0023】
そこで本実施の形態のように、ソルダーレジスト層19を覆って、ソルダーレジスト層19よりも熱膨張係数の小さな第2の樹脂層32を設けることによって、ソルダーレジスト層19の熱収縮をある程度抑えることができ、これにより反りがほとんど解消できるのである。
特に、第1の樹脂層16と第2の樹脂層32とに、熱膨張係数が接近した樹脂を用いることにより、基板12がサンドイッチ構造となり、反りをさらに好適に解消できる。
本実施の形態の場合、表4に示すように、バンプの高さのバラツキが100μm以内に収まり、コプラナリティ性に優れるものとなる。
【0024】
基板12の反りの解消の点からは、表層の樹脂層を、ソルダーレジスト層19と第2の樹脂層32との2層構造に設けることなく、ソルダーレジスト層19の代わりに、エポキシ樹脂等からなる第2の樹脂層にすべて置き換えることが考えられる。
しかしながら、ソルダーレジスト層19が必要なことは次の理由による。
すなわち、ソルダーレジスト層19に感光性樹脂を用いてフォトリソグラフィー法により、正確な位置に、かつ正確な穴径の透孔19aを開口できるのである。正確な穴径の透孔19aによりはんだボール20が正確に位置決めされて、リフローされることにより、正確な位置に正確な高さのバンプ形成が可能となるのである。
【0025】
ところが、ソルダーレジスト層19の代わりにエポキシ樹脂等からなる第2の樹脂層を形成するとすれば、熱硬化後の収縮により、正確な位置に正確な穴径の透孔を形成することができず、バンプの位置や高さにバラツキが生じてしまうのである。
したがって、本実施の形態では、感光性樹脂によるソルダーレジスト層19は必須である。
【0026】
ヒートシンク18は、基板12の片面の全面に亙って固定してもよいし、図3の例のように、半導体チップ収納孔15を覆うだけの、基板12片面の一部領域に接合するだけのものであってもよい。この場合、例えば図2に示すように、基板12のヒートシンク18を接合する面に枠状の導体パターン13cを設けて、この枠状導体パターン13cにヒートシンク18をはんだを用いて接合するようにしてもよい。したがってこの場合には、接着剤層(プリプレグ層)17を用いてヒートシンク18を接着する必要がないから、基板12のヒートシンクを接合する面に形成された配線パターン13bを覆うレジストは、ソルダーレジスト層19と同じ素材のソルダーレジスト層に形成してもよい。
【0027】
以上本発明につき好適な実施例を挙げて種々説明したが、本発明はこの実施例に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのはもちろんである。
【0028】
【発明の効果】
本発明に係る半導体装置用パッケージによれば、実装面側の熱膨張係数の最も大きなソルダーレジスト層を覆ってこれよりも熱膨張係数の小さな樹脂層を設けたことにより、ソルダーレジスト層の熱収縮を抑制でき、パッケージ本体を構成する樹脂基板の反りを解消でき、コプラナリティ性に優れる半導体装置用パッケージを提供できる。
またソルダーレジスト層に、感光性樹脂を用いたから、外部接続端子となるバンプを形成する透孔の位置および孔径を正確に形成できる。
【図面の簡単な説明】
【図1】半導体装置用パッケージの部分断面図である。
【図2】ヒートシンクをはんだを用いて固定した実施の形態の断面図である。
【図3】従来の半導体装置用パッケージの一例を示す断面図である。
【符号の説明】
12 基板
12a BT基材
12b プリプレグ層
13、13a、13b 配線パターン
13c 枠状部
14 スルーホールめっき被膜
14a スルーホール
15 半導体チップ収納孔
16 第1の樹脂層
17 接着剤層
18 ヒートシンク
19 ソルダーレジスト層
20 はんだボール
30 半導体装置用パッケージ
32 第2の樹脂層
Claims (6)
- 所要の配線パターンが形成されると共に、半導体チップ収納孔が厚さ方向に貫通して形成された基板と、該基板の実装面の反対側の面に開口する半導体チップ収納孔の開口部を覆って前記基板に接着層により固定されたヒートシンクと、該基板の実装面に形成された配線パターンの外部接続端子が形成されるランド部を露出させて前記基板の実装面を覆って形成されたソルダーレジスト層とを具備する半導体装置用パッケージにおいて、
前記ソルダーレジスト層が、感光性レジストを用いて形成され、
前記ソルダーレジスト層を覆って該ソルダーレジスト層よりも熱膨張係数の小さな樹脂から成る樹脂層が形成されていることを特徴とする半導体装置用パッケージ。 - 前記ランド部に、はんだバンプが外部接続用端子として形成されていることを特徴とする請求項1記載の半導体装置用パッケージ。
- 前記樹脂層が、熱硬化性樹脂から成ることを特徴とする請求項1または2記載の半導体装置用パッケージ。
- 所要の配線パターンが形成されると共に、半導体チップ収納孔が厚さ方向に貫通して形成された基板と、該基板の実装面の反対側の面に開口する半導体チップ収納孔の開口部を覆って前記基板に第1の樹脂層を介して接着層により固定されたヒートシンクと、該基板の実装面に形成された配線パターンの外部接続端子が形成されるランド部を露出させて前記基板の実装面を覆って形成されたソルダーレジスト層とを具備する半導体装置用パッケージにおいて、
前記ソルダーレジスト層が、感光性レジストを用いて形成され、
前記ソルダーレジスト層を覆って該ソルダーレジスト層よりも熱膨張係数の小さい樹脂から成る第2の樹脂層が形成されていることを特徴とする半導体装置用パッケージ。 - 前記ランド部に、はんだバンプが外部接続端子として形成されていることを特徴とする請求項4記載の半導体装置用パッケージ。
- 前記第2の樹脂層が、熱硬化性樹脂から成り、第1の樹脂層と同一の材質から成ることを特徴とする請求項4または5記載の半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01236299A JP3639736B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01236299A JP3639736B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216304A JP2000216304A (ja) | 2000-08-04 |
| JP3639736B2 true JP3639736B2 (ja) | 2005-04-20 |
Family
ID=11803173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01236299A Expired - Fee Related JP3639736B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3639736B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085089A (ja) | 2006-09-28 | 2008-04-10 | Matsushita Electric Ind Co Ltd | 樹脂配線基板および半導体装置 |
| EP3051583B1 (en) * | 2013-09-27 | 2018-09-19 | Renesas Electronics Corporation | Semiconductor device and manufacturing method for same |
| JP6999749B2 (ja) * | 2020-06-16 | 2022-02-04 | 三菱電機株式会社 | 電気機器配線部品 |
-
1999
- 1999-01-20 JP JP01236299A patent/JP3639736B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000216304A (ja) | 2000-08-04 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050111 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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