JP3661704B2 - 多層セラミック基板 - Google Patents
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- 239000000919 ceramic Substances 0.000 title claims description 42
- 239000000758 substrate Substances 0.000 title claims description 26
- 239000004020 conductor Substances 0.000 claims description 80
- 238000010304 firing Methods 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000003247 decreasing effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- WUOACPNHFRMFPN-UHFFFAOYSA-N alpha-terpineol Chemical compound CC1=CCC(C(C)(C)O)CC1 WUOACPNHFRMFPN-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- SQIFACVGCPWBQZ-UHFFFAOYSA-N delta-terpineol Natural products CC(C)(O)C1CCC(=C)CC1 SQIFACVGCPWBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229940116411 terpineol Drugs 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、複数のセラミック層と複数の導体層を積層した多層セラミック基板に関する。
【０００２】
【従来の技術と課題】
従来より、１０００℃以下で焼結する低温焼結セラミックシートの表面に、導電性ペーストを印刷等の手段を用いて塗布した後、このセラミックシートを複数枚積み重ねて圧着し、焼成して多層セラミック基板としたものが知られている。導電性ペーストを焼成してなる導体層の厚さは、６〜１０μｍ程度（蛍光Ｘ線測定器による測定値である。以下、厚さの数値は蛍光Ｘ線測定器による測定値とする。）である。
【０００３】
ところで、セラミックシートと導電性ペーストは同時焼成されるので、両者の焼結温度及び収縮率の違いから、セラミック層と導体層の収縮応力歪が多層セラミック基板の内部に発生する。すなわち、多層セラミック基板において、導体層が偏在している部分や構造的に弱い部分に、基板のそり、変形が発生し易かった。
【０００４】
そこで、本発明の課題は、焼成時の収縮応力歪が少なく、そりや変形のない多層セラミック基板を提供することにある。
【０００５】
【課題を解決するための手段と作用】
以上の課題を解決するため、本発明に係る多層セラミック基板は、導電性ペーストによる複数の導体層が、厚さが異なる少なくとも２種類の導体層にて構成され、かつ、薄い方の導体層の厚さが０．８〜５μｍの範囲内であるとともに、占有面積が広く、収縮応力歪を受け易い導体層を前記薄い方の導体層で構成したことを特徴とする。
多層セラミック基板が、例えば厚みの異なる２種類の導体層を備え、薄い方の導体層は０．８〜５μｍの厚さを有し、厚い方の導体層は従来の導体層と同じ厚さの６〜１０μｍの厚さを有するとする。そして、占有面積が広く、収縮応力歪を受け易いシールド用導体層及びコンデンサ用導体層等、あるいは、構造的に弱いキャビティ部の配線用導体層等に対して薄い方の導体層を使用することにより、導体層とセラミック層の収縮応力歪が緩和される。なぜなら、薄い方の導体層は、従来の厚さの導体層と比較してセラミック層に追随して挙動し易く、焼成時の収縮応力が小さいからである。
【０００６】
また、占有面積が狭く、収縮応力歪を受けにくいコイル用導体層等に対して厚い方の導体層を使用することにより、多層セラミック基板の電気特性が確保される。
【０００７】
【実施例】
以下、本発明に係る多層セラミック基板の実施例を添付図面を参照して説明する。
図１に示すように、多層セラミック基板１は、キャビティ部２、コイル部４、コンデンサ部６を内蔵したものである。キャビティ部２は、図示したＩＣ部品６０や表面波フィルタあるいはその他の部品が収納された空洞を備えている。このキャビティ部２はセラミックシート１０，１１，１２，１３，１４と配線用導体層３２，３３，３４，３５を交互に積層したものである。
【０００８】
コイル部４はセラミックシート１６，１７とコイル用導体層３８を交互に積層したものである。
コンデンサ部６はセラミックシート１８，１９，２０，２１とコンデンサ用導体層３９，４０，４１，４２を交互に積層したものである。
キャビティ部２、コイル部４及びコンデンサ部６は、セラミックシート１５，２２及びボンディング用導体層３６、シールドグランド用導体層３７，４３と共に、セラミックシートと導電層が交互に積層されるように配設されている。
【０００９】
シールドグランド用導体層３７の表面には、ＩＣ部品６０が載置されている。ＩＣ部品の底面に設けた接続電極６１は導体層３７にダイボンドされており、上面に設けた接続電極６３は金線６４を介してボンディング用導体層３６の表面にワイヤボンディングされている。
多層セラミック基板１の上面には外部電極３１、側面には外部電極５０、底面には外部電極５１が設けられている。
【００１０】
次に、以上の構成からなる多層セラミック基板１の製造手順について説明する。
セラミックシート１０〜２２の材料として、例えばＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系の材料等を準備し、この材料を粉砕して溶剤と混練してグリーンシートを作製する。各グリーンシートの表面には、後述の印刷等の方法を用いて導電性ペーストを導体層３２〜４３に要求される機能に適した厚さにて塗布する。導電性ペーストの材料としては、Ｃｕ，Ｎｉ等の卑金属、又は、Ａｕ，Ａｇ，Ａｇ−Ｐｄ，Ａｇ−Ｐｔ，Ｗ等の貴金属（平均粒径１〜３μｍ、粒径範囲０．１〜１０μｍのもの）からなる導電成分と、エトセル系又はアクリル系等のワニス樹脂と、テレピネオール系等の溶剤とを混練したものが使用される。なお、内部導体層用の導電性ペーストであるため、ガラス成分を含まないものが使用される。
【００１１】
導電性ペーストを塗布されたセラミックシート１０〜１４は、ＩＣ、表面波フィルタ、その他の部品等を収納するための空洞を形成するため、打ち抜き加工される。
次に、各セラミックシート１０〜２２は積み重ねられ、圧着され積層体を形成する。この積層体の表面に外部電極３１，５０，５１を印刷等の手段にて形成した後、１０００℃以下の温度で低温焼成して製品とする。
【００１２】
次に、各導体層３２〜４３の厚さコントロールの方法について説明する。
各導体層３２〜４３の厚さのコントロール方法としては、例えば導電性ペーストの導電成分の含有率を変更させる方法がある。すなわち、導電性ペーストの導電成分の含有率を減少させると、導電性ペースト中の固形分が減少して液体分が増加する。焼結の際は液体分は蒸発し、固形分だけが残存して導体層を形成するので導体層の厚さは薄くなる。導電性ペーストの導電成分の含有率を８０ｗｔ％から１０〜５０ｗｔ％とすることにより、導体層の厚さを６〜１０μｍから０．８〜５μｍにすることができる。
【００１３】
また、別の方法として、導電性ペーストは通常のものを用い、印刷する際の条件を変更して各導体層３２〜４３の厚さをコントロールする方法がある。例えば、表１に示すように、印圧、スキージスピード、スクリーン板と印刷面との隙間寸法、スクリーンの種類を変更することにより、導体層の厚さを６〜１０μｍから３〜６μｍにすることができる。
【００１４】
【表１】
【００１５】
次に、導電性ペーストの導電成分の含有率を変更させて、各導体層３２〜４３の厚さが異なる多層セラミック基板の試験結果を表２に示す。
【００１６】
【表２】
【００１７】
表２において導電性ペーストの欄に表示されている「Ａ」はキャビティ部２の配線用導体層３２〜３５、「Ｂ］はボンディング用導体層３６、「Ｃ］はシールドグランド用導体層３７，４３、「Ｄ］はコイル部４のコイル用導体層３８、［Ｅ」はコンデンサ部６のコンデンサ用導体層３９〜４２を表しており、試験結果の欄に表示されている「○」印は合格、「×」印は不合格、「△」印は不合格ではあるが不具合が軽微な場合を表している。なお、表２には比較のため、従来の多層セラミック基板の試験結果を合わせて示している。そして、導電性ペーストの導電成分含有率が９０ｗｔ％，８０ｗｔ％，７０ｗｔ％，６０ｗｔ％，５０ｗｔ％，３０ｗｔ％であるとき、それぞれによって形成される導体層の厚さは８〜１５μｍ、６〜１０μｍ、５〜９μｍ、３〜７μｍ、１〜５μｍ、０．８〜３μｍとされる。
【００１８】
表２には、キャビティ部２の配線用導体層３２〜３５の厚さを薄くするにつれて、キャビティ部２の変形量が小さくなることが示されている。また、ボンディング用導体層３６の厚さを厚くするにつれてボンディング性が向上することが示されている。さらに、コイル部４のコイル用導体層３８の厚さを厚くするにつれて電気特性が向上することが示されている。
【００１９】
以上の試験結果から、各導体層３２〜４３の好ましい厚さをその効果と合わせて表３に示す。表３における「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」は、表２中の「Ａ」〜「Ｅ」と同様の内容を表わしている。
【００２０】
【表３】
【００２１】
キャビティ部２の配線用導体層３２〜３５、コンデンサ部６のコンデンサ用導体層３９〜４２及びシールドグランド導体層３７，４３の厚さを０．８〜５μｍにすることにより、キャビティ部２の変形量や多層セラミック基板１のそり量を小さくすることができる。また、ボンディング用導体層３６の厚さを５〜１０μｍにすることにより、ボンディング性が向上する。一方、コイル部４のコイル用導体層３８は、占有面積が狭く、収縮応力歪も受けにくいため、逆に厚さを６〜１５μｍと厚くして抵抗値を低くし、電気特性を向上させる。こうして、焼成時の収縮応力歪が少なく、そりや変形のない多層セラミック基板が得られる。
【００２２】
なお、本発明に係る多層セラミック基板は前記実施例に限定するものではなく、その要旨の範囲内で種々に変形することができる。特に、各導体層の厚さをコントロールする方法としては、さらに導電性ペーストの粘度をコントロールする方法がある。すなわち、導電性ペーストの粘度を高くすると印刷された導電性ペーストの膜厚は厚くなり、粘度を低くすると印刷された導電性ペーストの膜厚は薄くなることを利用するものである。
【００２３】
【発明の効果】
以上の説明で明らかなように、本発明によれば、導電性ペーストによる複数の導体層を厚さの異なる少なくとも２種類の導体層にて構成し、かつ、薄い方の導体層の厚さを０．８〜５μｍとし、厚い方の導体層の厚さを６〜１５μｍとしたので、占有面積が広く、吸収応力歪を受け易い導体層、あるいは、構造的に弱いキャビティ部の配線用導体層等には薄い方の導体層を使用することにより、変形やそりのない多層セラミック基板を得ることができる。また、占有面積が狭く、かつ、収縮応力歪を受けにくい導体層には厚い方の導体層を使用することにより、電気特性等を向上させることができる。
【００２４】
この結果、設計に際して、導体層の位置やキャビティ部の構造等の制約が少ない多層セラミック基板が得られる。
【図面の簡単な説明】
【図１】本発明に係る多層セラミック基板の一実施例を示す断面図。
【符号の説明】
１…多層セラミック基板
１０〜２２…セラミックシート
３２，３３，３４，３５…キャビティ部配線用導体層
３６…ボンディング用導体層
３７…シールドグランド用導体層
３８…コイル用導体層
３９，４０，４１，４２…コンデンサ用導体層
４３…シールドグランド用導体層
【産業上の利用分野】
本発明は、複数のセラミック層と複数の導体層を積層した多層セラミック基板に関する。
【０００２】
【従来の技術と課題】
従来より、１０００℃以下で焼結する低温焼結セラミックシートの表面に、導電性ペーストを印刷等の手段を用いて塗布した後、このセラミックシートを複数枚積み重ねて圧着し、焼成して多層セラミック基板としたものが知られている。導電性ペーストを焼成してなる導体層の厚さは、６〜１０μｍ程度（蛍光Ｘ線測定器による測定値である。以下、厚さの数値は蛍光Ｘ線測定器による測定値とする。）である。
【０００３】
ところで、セラミックシートと導電性ペーストは同時焼成されるので、両者の焼結温度及び収縮率の違いから、セラミック層と導体層の収縮応力歪が多層セラミック基板の内部に発生する。すなわち、多層セラミック基板において、導体層が偏在している部分や構造的に弱い部分に、基板のそり、変形が発生し易かった。
【０００４】
そこで、本発明の課題は、焼成時の収縮応力歪が少なく、そりや変形のない多層セラミック基板を提供することにある。
【０００５】
【課題を解決するための手段と作用】
以上の課題を解決するため、本発明に係る多層セラミック基板は、導電性ペーストによる複数の導体層が、厚さが異なる少なくとも２種類の導体層にて構成され、かつ、薄い方の導体層の厚さが０．８〜５μｍの範囲内であるとともに、占有面積が広く、収縮応力歪を受け易い導体層を前記薄い方の導体層で構成したことを特徴とする。
多層セラミック基板が、例えば厚みの異なる２種類の導体層を備え、薄い方の導体層は０．８〜５μｍの厚さを有し、厚い方の導体層は従来の導体層と同じ厚さの６〜１０μｍの厚さを有するとする。そして、占有面積が広く、収縮応力歪を受け易いシールド用導体層及びコンデンサ用導体層等、あるいは、構造的に弱いキャビティ部の配線用導体層等に対して薄い方の導体層を使用することにより、導体層とセラミック層の収縮応力歪が緩和される。なぜなら、薄い方の導体層は、従来の厚さの導体層と比較してセラミック層に追随して挙動し易く、焼成時の収縮応力が小さいからである。
【０００６】
また、占有面積が狭く、収縮応力歪を受けにくいコイル用導体層等に対して厚い方の導体層を使用することにより、多層セラミック基板の電気特性が確保される。
【０００７】
【実施例】
以下、本発明に係る多層セラミック基板の実施例を添付図面を参照して説明する。
図１に示すように、多層セラミック基板１は、キャビティ部２、コイル部４、コンデンサ部６を内蔵したものである。キャビティ部２は、図示したＩＣ部品６０や表面波フィルタあるいはその他の部品が収納された空洞を備えている。このキャビティ部２はセラミックシート１０，１１，１２，１３，１４と配線用導体層３２，３３，３４，３５を交互に積層したものである。
【０００８】
コイル部４はセラミックシート１６，１７とコイル用導体層３８を交互に積層したものである。
コンデンサ部６はセラミックシート１８，１９，２０，２１とコンデンサ用導体層３９，４０，４１，４２を交互に積層したものである。
キャビティ部２、コイル部４及びコンデンサ部６は、セラミックシート１５，２２及びボンディング用導体層３６、シールドグランド用導体層３７，４３と共に、セラミックシートと導電層が交互に積層されるように配設されている。
【０００９】
シールドグランド用導体層３７の表面には、ＩＣ部品６０が載置されている。ＩＣ部品の底面に設けた接続電極６１は導体層３７にダイボンドされており、上面に設けた接続電極６３は金線６４を介してボンディング用導体層３６の表面にワイヤボンディングされている。
多層セラミック基板１の上面には外部電極３１、側面には外部電極５０、底面には外部電極５１が設けられている。
【００１０】
次に、以上の構成からなる多層セラミック基板１の製造手順について説明する。
セラミックシート１０〜２２の材料として、例えばＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系の材料等を準備し、この材料を粉砕して溶剤と混練してグリーンシートを作製する。各グリーンシートの表面には、後述の印刷等の方法を用いて導電性ペーストを導体層３２〜４３に要求される機能に適した厚さにて塗布する。導電性ペーストの材料としては、Ｃｕ，Ｎｉ等の卑金属、又は、Ａｕ，Ａｇ，Ａｇ−Ｐｄ，Ａｇ−Ｐｔ，Ｗ等の貴金属（平均粒径１〜３μｍ、粒径範囲０．１〜１０μｍのもの）からなる導電成分と、エトセル系又はアクリル系等のワニス樹脂と、テレピネオール系等の溶剤とを混練したものが使用される。なお、内部導体層用の導電性ペーストであるため、ガラス成分を含まないものが使用される。
【００１１】
導電性ペーストを塗布されたセラミックシート１０〜１４は、ＩＣ、表面波フィルタ、その他の部品等を収納するための空洞を形成するため、打ち抜き加工される。
次に、各セラミックシート１０〜２２は積み重ねられ、圧着され積層体を形成する。この積層体の表面に外部電極３１，５０，５１を印刷等の手段にて形成した後、１０００℃以下の温度で低温焼成して製品とする。
【００１２】
次に、各導体層３２〜４３の厚さコントロールの方法について説明する。
各導体層３２〜４３の厚さのコントロール方法としては、例えば導電性ペーストの導電成分の含有率を変更させる方法がある。すなわち、導電性ペーストの導電成分の含有率を減少させると、導電性ペースト中の固形分が減少して液体分が増加する。焼結の際は液体分は蒸発し、固形分だけが残存して導体層を形成するので導体層の厚さは薄くなる。導電性ペーストの導電成分の含有率を８０ｗｔ％から１０〜５０ｗｔ％とすることにより、導体層の厚さを６〜１０μｍから０．８〜５μｍにすることができる。
【００１３】
また、別の方法として、導電性ペーストは通常のものを用い、印刷する際の条件を変更して各導体層３２〜４３の厚さをコントロールする方法がある。例えば、表１に示すように、印圧、スキージスピード、スクリーン板と印刷面との隙間寸法、スクリーンの種類を変更することにより、導体層の厚さを６〜１０μｍから３〜６μｍにすることができる。
【００１４】
【表１】
次に、導電性ペーストの導電成分の含有率を変更させて、各導体層３２〜４３の厚さが異なる多層セラミック基板の試験結果を表２に示す。
【００１６】
【表２】
表２において導電性ペーストの欄に表示されている「Ａ」はキャビティ部２の配線用導体層３２〜３５、「Ｂ］はボンディング用導体層３６、「Ｃ］はシールドグランド用導体層３７，４３、「Ｄ］はコイル部４のコイル用導体層３８、［Ｅ」はコンデンサ部６のコンデンサ用導体層３９〜４２を表しており、試験結果の欄に表示されている「○」印は合格、「×」印は不合格、「△」印は不合格ではあるが不具合が軽微な場合を表している。なお、表２には比較のため、従来の多層セラミック基板の試験結果を合わせて示している。そして、導電性ペーストの導電成分含有率が９０ｗｔ％，８０ｗｔ％，７０ｗｔ％，６０ｗｔ％，５０ｗｔ％，３０ｗｔ％であるとき、それぞれによって形成される導体層の厚さは８〜１５μｍ、６〜１０μｍ、５〜９μｍ、３〜７μｍ、１〜５μｍ、０．８〜３μｍとされる。
【００１８】
表２には、キャビティ部２の配線用導体層３２〜３５の厚さを薄くするにつれて、キャビティ部２の変形量が小さくなることが示されている。また、ボンディング用導体層３６の厚さを厚くするにつれてボンディング性が向上することが示されている。さらに、コイル部４のコイル用導体層３８の厚さを厚くするにつれて電気特性が向上することが示されている。
【００１９】
以上の試験結果から、各導体層３２〜４３の好ましい厚さをその効果と合わせて表３に示す。表３における「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」は、表２中の「Ａ」〜「Ｅ」と同様の内容を表わしている。
【００２０】
【表３】
キャビティ部２の配線用導体層３２〜３５、コンデンサ部６のコンデンサ用導体層３９〜４２及びシールドグランド導体層３７，４３の厚さを０．８〜５μｍにすることにより、キャビティ部２の変形量や多層セラミック基板１のそり量を小さくすることができる。また、ボンディング用導体層３６の厚さを５〜１０μｍにすることにより、ボンディング性が向上する。一方、コイル部４のコイル用導体層３８は、占有面積が狭く、収縮応力歪も受けにくいため、逆に厚さを６〜１５μｍと厚くして抵抗値を低くし、電気特性を向上させる。こうして、焼成時の収縮応力歪が少なく、そりや変形のない多層セラミック基板が得られる。
【００２２】
なお、本発明に係る多層セラミック基板は前記実施例に限定するものではなく、その要旨の範囲内で種々に変形することができる。特に、各導体層の厚さをコントロールする方法としては、さらに導電性ペーストの粘度をコントロールする方法がある。すなわち、導電性ペーストの粘度を高くすると印刷された導電性ペーストの膜厚は厚くなり、粘度を低くすると印刷された導電性ペーストの膜厚は薄くなることを利用するものである。
【００２３】
【発明の効果】
以上の説明で明らかなように、本発明によれば、導電性ペーストによる複数の導体層を厚さの異なる少なくとも２種類の導体層にて構成し、かつ、薄い方の導体層の厚さを０．８〜５μｍとし、厚い方の導体層の厚さを６〜１５μｍとしたので、占有面積が広く、吸収応力歪を受け易い導体層、あるいは、構造的に弱いキャビティ部の配線用導体層等には薄い方の導体層を使用することにより、変形やそりのない多層セラミック基板を得ることができる。また、占有面積が狭く、かつ、収縮応力歪を受けにくい導体層には厚い方の導体層を使用することにより、電気特性等を向上させることができる。
【００２４】
この結果、設計に際して、導体層の位置やキャビティ部の構造等の制約が少ない多層セラミック基板が得られる。
【図面の簡単な説明】
【図１】本発明に係る多層セラミック基板の一実施例を示す断面図。
【符号の説明】
１…多層セラミック基板
１０〜２２…セラミックシート
３２，３３，３４，３５…キャビティ部配線用導体層
３６…ボンディング用導体層
３７…シールドグランド用導体層
３８…コイル用導体層
３９，４０，４１，４２…コンデンサ用導体層
４３…シールドグランド用導体層
Claims (2)
- 複数のセラミック層と複数の導体層を交互に積層し、焼成してなる多層セラミック基板において、
記複数の導体層が、厚さが異なる少なくとも２種類の導体層にて構成され、かつ、薄い方の導体層の厚さが０．８μｍ〜５μｍの範囲内であり、厚い方の導体層の厚さが６μｍ〜１５μｍの範囲であるとともに、占有面積が広く、収縮応力歪を受け易い導体層を前記薄い方の導体層で構成したことを特徴とする多層セラミック基板。 - キャビティ部の配線用導体層を、厚さ０．８μｍ〜５μｍの範囲内の導体層としたことを特徴とする請求項１記載の多層セラミック基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07995292A JP3661704B2 (ja) | 1992-04-01 | 1992-04-01 | 多層セラミック基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07995292A JP3661704B2 (ja) | 1992-04-01 | 1992-04-01 | 多層セラミック基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283863A JPH05283863A (ja) | 1993-10-29 |
| JP3661704B2 true JP3661704B2 (ja) | 2005-06-22 |
Family
ID=13704649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07995292A Expired - Lifetime JP3661704B2 (ja) | 1992-04-01 | 1992-04-01 | 多層セラミック基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3661704B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308872B1 (ko) * | 2000-02-23 | 2001-11-03 | 이상헌 | 다층 멀티칩 모듈 |
| US6744129B2 (en) * | 2002-01-11 | 2004-06-01 | Microtune (San Diego), Inc. | Integrated ground shield |
| JP2005210044A (ja) | 2003-12-26 | 2005-08-04 | Tdk Corp | インダクタ素子内蔵基板およびパワーアンプモジュール |
| WO2006040941A1 (ja) * | 2004-10-08 | 2006-04-20 | Matsushita Electric Industrial Co., Ltd. | 積層セラミック部品とその製造方法 |
| JP2009081306A (ja) * | 2007-09-26 | 2009-04-16 | Tdk Corp | 高周波用電子部品 |
| JP2022014982A (ja) * | 2020-07-08 | 2022-01-21 | 太陽誘電株式会社 | セラミック電子部品 |
| CN117118373B (zh) * | 2023-10-19 | 2024-03-22 | 西南应用磁学研究所(中国电子科技集团公司第九研究所) | 一种基于三维匹配电路的大功率射频电路及设计方法 |
-
1992
- 1992-04-01 JP JP07995292A patent/JP3661704B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05283863A (ja) | 1993-10-29 |
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| JPH0515292B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050315 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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