JPH1040681A - センス回路 - Google Patents
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- JPH1040681A JPH1040681A JP8195004A JP19500496A JPH1040681A JP H1040681 A JPH1040681 A JP H1040681A JP 8195004 A JP8195004 A JP 8195004A JP 19500496 A JP19500496 A JP 19500496A JP H1040681 A JPH1040681 A JP H1040681A
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- 108090000699 N-Type Calcium Channels Proteins 0.000 claims 7
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- 108091006146 Channels Proteins 0.000 claims 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 センス動作に起因したメモリ回路の電源ノイ
ズの発生を抑える。 【解決手段】 メモリセルアレイ２０中の例えばメモリ
セルＭ１に対するアクセスで、ビット線対ＢＬ，ＢＬＢ
の間には微小電位差が生じ、センス回路３０は、センス
開始信号SLNGB が“Ｌ”になるとセンス動作を開始す
る。インバータは３７は“Ｈ”の信号SLNGをＮＭＯＳ３
５のゲートに与え、インバータ３８は“Ｌ”の信号SLPG
をＰＭＯＳ３６のゲートに与える。これにより、センス
アンプ３３，３４が活性化し、ビット線対ＢＬ，ＢＬＢ
の間には電位差が開く。ここで、インバータ３８の出力
する信号SLPGの“Ｌ”レベルは、電源電位ＶCCとＶSSの
間の中間電位であり、ＰＭＯＳ３６のオン抵抗は、電源
電位ＶSSをゲートに入力した場合よりも増加する。即
ち、ＰＭＯＳ３６における電圧降下が大きくなり、電源
ノイズが低減する。
ズの発生を抑える。 【解決手段】 メモリセルアレイ２０中の例えばメモリ
セルＭ１に対するアクセスで、ビット線対ＢＬ，ＢＬＢ
の間には微小電位差が生じ、センス回路３０は、センス
開始信号SLNGB が“Ｌ”になるとセンス動作を開始す
る。インバータは３７は“Ｈ”の信号SLNGをＮＭＯＳ３
５のゲートに与え、インバータ３８は“Ｌ”の信号SLPG
をＰＭＯＳ３６のゲートに与える。これにより、センス
アンプ３３，３４が活性化し、ビット線対ＢＬ，ＢＬＢ
の間には電位差が開く。ここで、インバータ３８の出力
する信号SLPGの“Ｌ”レベルは、電源電位ＶCCとＶSSの
間の中間電位であり、ＰＭＯＳ３６のオン抵抗は、電源
電位ＶSSをゲートに入力した場合よりも増加する。即
ち、ＰＭＯＳ３６における電圧降下が大きくなり、電源
ノイズが低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに接
続されたビット線の間の電位差を検知してそれを増幅す
るセンス回路に関するものである。
続されたビット線の間の電位差を検知してそれを増幅す
るセンス回路に関するものである。
【０００２】
【従来の技術】図２は、従来のＤＲＡＭの要部を示す回
路図である。ＤＲＡＭでは、メモリセルアレイ１中に複
数のメモリセルＭ１，Ｍ２，…を備えている。各メモリ
セルＭ１，Ｍ２，…は同様の構成であり、平行平板容量
２とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
という）３とを有している。各容量２の一方の電極は、
ＮＭＯＳ３のソースに接続され、該容量２の他方の電極
には、セルプレート電位を設定する基準電位ＶCPが与え
られる接続になっている。図２中のメモリセルＭ１にお
けるＮＭＯＳ３のドレインは、ビット線ＢＬに接続さ
れ、該ＮＭＯＳ３のゲートがワード線ＷＬ０に接続され
ている。メモリセルＭ２のＮＭＯＳ３のドレインは、ビ
ット線ＢＬＢに接続され、この該ＮＭＯＳ３のゲート
が、ワード線ＷＬ１に接続されている。メモリセルアレ
イ１から導出されたビット線対ＢＬ，ＢＬＢには、イコ
ライズ回路４が接続されている。イコライズ回路４は各
ビット線ＢＬ，ＢＬＢの電位を同一レベルに設定するも
のであり、ビット線プリチャージ用の基準電位ＶBLがソ
ースに接続された２個のＮＭＯＳ４ａ，４ｂを備えてい
る。各ＮＭＯＳ４ａ，４ｂのドレインは、ビット線対Ｂ
Ｌ，ＢＬＢにそれぞれ接続され、これらＮＭＯＳ４ａ，
４ｂのゲートには、制御信号EQM が共通に与えられるよ
うになっている。各基準電位ＶCP及び基準電位ＶBLは、
共に電源電位ＶCCの約１／２の中間電位であり、ＶＣＰ
発生回路５及びＶＢＬ発生回路６でそれぞれ生成されて
与えられる構成である。
路図である。ＤＲＡＭでは、メモリセルアレイ１中に複
数のメモリセルＭ１，Ｍ２，…を備えている。各メモリ
セルＭ１，Ｍ２，…は同様の構成であり、平行平板容量
２とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
という）３とを有している。各容量２の一方の電極は、
ＮＭＯＳ３のソースに接続され、該容量２の他方の電極
には、セルプレート電位を設定する基準電位ＶCPが与え
られる接続になっている。図２中のメモリセルＭ１にお
けるＮＭＯＳ３のドレインは、ビット線ＢＬに接続さ
れ、該ＮＭＯＳ３のゲートがワード線ＷＬ０に接続され
ている。メモリセルＭ２のＮＭＯＳ３のドレインは、ビ
ット線ＢＬＢに接続され、この該ＮＭＯＳ３のゲート
が、ワード線ＷＬ１に接続されている。メモリセルアレ
イ１から導出されたビット線対ＢＬ，ＢＬＢには、イコ
ライズ回路４が接続されている。イコライズ回路４は各
ビット線ＢＬ，ＢＬＢの電位を同一レベルに設定するも
のであり、ビット線プリチャージ用の基準電位ＶBLがソ
ースに接続された２個のＮＭＯＳ４ａ，４ｂを備えてい
る。各ＮＭＯＳ４ａ，４ｂのドレインは、ビット線対Ｂ
Ｌ，ＢＬＢにそれぞれ接続され、これらＮＭＯＳ４ａ，
４ｂのゲートには、制御信号EQM が共通に与えられるよ
うになっている。各基準電位ＶCP及び基準電位ＶBLは、
共に電源電位ＶCCの約１／２の中間電位であり、ＶＣＰ
発生回路５及びＶＢＬ発生回路６でそれぞれ生成されて
与えられる構成である。
【０００３】ビット線対ＢＬ，ＢＬＢの先に、センス回
路１０が接続されている。センス回路１０において、ビ
ット線対ＢＬ，ＢＬＢはトランスファゲートを構成する
２つのＮＭＯＳ１１，１２を介してセンスアンプノード
ＮＡ，ＮＡＢにそれぞれ接続されている。即ち、各ＮＭ
ＯＳ１１，１２のゲートには、制御信号TGが入力され、
該制御信号TGに基づきＮＭＯＳ１１，１２がオンして各
ノードＮＡ，ＮＡＢとビット対ＢＬ，ＢＬＢとが、それ
ぞれ接続される構成である。ノードＮＡとノードＮＡＢ
の間には、ソース同士が接続された２つのＰチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳという）１３ａ，
１３ｂで構成されたセンスアンプ１３と、ソース同士が
接続された２つのＮＭＯＳ１４ａ，１４ｂで構成された
センスアンプ１４とが、設けられている。ノードＮＡ
は、ＰＭＯＳ１３ａ及びＮＭＯＳ１４ａのドレインと、
ＰＭＯＳ１３ｂ及びＮＭＯＳ１４ｂのゲートに接続され
ている。ノードＮＡＢは、ＰＭＯＳ１３ｂ及びＮＭＯＳ
１４ｂのドレインと、ＰＭＯＳ１３ａ及びＮＭＯＳ１４
ａのゲートに接続されている。
路１０が接続されている。センス回路１０において、ビ
ット線対ＢＬ，ＢＬＢはトランスファゲートを構成する
２つのＮＭＯＳ１１，１２を介してセンスアンプノード
ＮＡ，ＮＡＢにそれぞれ接続されている。即ち、各ＮＭ
ＯＳ１１，１２のゲートには、制御信号TGが入力され、
該制御信号TGに基づきＮＭＯＳ１１，１２がオンして各
ノードＮＡ，ＮＡＢとビット対ＢＬ，ＢＬＢとが、それ
ぞれ接続される構成である。ノードＮＡとノードＮＡＢ
の間には、ソース同士が接続された２つのＰチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳという）１３ａ，
１３ｂで構成されたセンスアンプ１３と、ソース同士が
接続された２つのＮＭＯＳ１４ａ，１４ｂで構成された
センスアンプ１４とが、設けられている。ノードＮＡ
は、ＰＭＯＳ１３ａ及びＮＭＯＳ１４ａのドレインと、
ＰＭＯＳ１３ｂ及びＮＭＯＳ１４ｂのゲートに接続され
ている。ノードＮＡＢは、ＰＭＯＳ１３ｂ及びＮＭＯＳ
１４ｂのドレインと、ＰＭＯＳ１３ａ及びＮＭＯＳ１４
ａのゲートに接続されている。
【０００４】ＰＭＯＳ１３ａ，１３ｂのソースは、ソー
スが電源電位ＶCCに接続されたＰＭＯＳ１５のドレイン
に接続されている。ＮＭＯＳ１４ａ，１４ｂのソース
は、ソースが電源電位ＶSSに接続されたＮＭＯＳ１６の
ドレインに接続されている。ＮＭＯＳ１６のゲートに
は、センス開始信号SLNGB がインバータ１７を介して信
号SLNGとなって与えられる構成になっている。ＮＭＯＳ
１５には、信号SLNGがインバータ１８を介して信号SLPG
になって与えられる構成である。各インバータ１７，１
８は、電源電位ＶCCと電源電位ＶSS間に接続され、入力
信号のレベルに応じて出力信号のレベルを電位ＶCCまた
は電位ＶSSに設定する構成である。実際のＤＲＡＭで
は、メモリセルアレイ１からは複数組のビット線対Ｂ
Ｌ，ＢＬＢが導出されているので、それらに対応して複
数のセンス回路１０がアレイ化されている。ただし、Ｐ
ＭＯＳ１５，ＮＭＯＳ１６，インバータ１７，１８は、
複数のセンス回路で共用される構成である。図３は、図
２の動作を示す波形図であり、この図３を参照しつつ、
ＤＲＡＭの動作を説明する。
スが電源電位ＶCCに接続されたＰＭＯＳ１５のドレイン
に接続されている。ＮＭＯＳ１４ａ，１４ｂのソース
は、ソースが電源電位ＶSSに接続されたＮＭＯＳ１６の
ドレインに接続されている。ＮＭＯＳ１６のゲートに
は、センス開始信号SLNGB がインバータ１７を介して信
号SLNGとなって与えられる構成になっている。ＮＭＯＳ
１５には、信号SLNGがインバータ１８を介して信号SLPG
になって与えられる構成である。各インバータ１７，１
８は、電源電位ＶCCと電源電位ＶSS間に接続され、入力
信号のレベルに応じて出力信号のレベルを電位ＶCCまた
は電位ＶSSに設定する構成である。実際のＤＲＡＭで
は、メモリセルアレイ１からは複数組のビット線対Ｂ
Ｌ，ＢＬＢが導出されているので、それらに対応して複
数のセンス回路１０がアレイ化されている。ただし、Ｐ
ＭＯＳ１５，ＮＭＯＳ１６，インバータ１７，１８は、
複数のセンス回路で共用される構成である。図３は、図
２の動作を示す波形図であり、この図３を参照しつつ、
ＤＲＡＭの動作を説明する。
【０００５】制御信号EQM が“Ｈ”レベルから“Ｌ”レ
ベルに変化することで、イコライズ回路４中のＮＭＯＳ
４ａ，４ｂがオフ状態になり、ビット線対ＢＬ，ＢＬＢ
が基準電位ＶBLから切り離される。この状態で、ワード
線ＷＬ０が選択されて昇圧レベルの電位ＶCC＋Ｖt ＋α
に立ち上がると、ビット線対ＢＬ，ＢＬＢの間に、メモ
リセルの情報に応じた微小電位差が生じる。ワード線Ｗ
Ｌ０の立ち上がるのと同時に、制御信号TGも昇圧レベル
の電位ＶCC＋Ｖt ＋αに立ち上がり、ＮＭＯＳ１１，１
２がオンする。これにより、ビット線対ＢＬ，ＢＬＢが
ノードＮＡ，ＮＡＢに接続される。
ベルに変化することで、イコライズ回路４中のＮＭＯＳ
４ａ，４ｂがオフ状態になり、ビット線対ＢＬ，ＢＬＢ
が基準電位ＶBLから切り離される。この状態で、ワード
線ＷＬ０が選択されて昇圧レベルの電位ＶCC＋Ｖt ＋α
に立ち上がると、ビット線対ＢＬ，ＢＬＢの間に、メモ
リセルの情報に応じた微小電位差が生じる。ワード線Ｗ
Ｌ０の立ち上がるのと同時に、制御信号TGも昇圧レベル
の電位ＶCC＋Ｖt ＋αに立ち上がり、ＮＭＯＳ１１，１
２がオンする。これにより、ビット線対ＢＬ，ＢＬＢが
ノードＮＡ，ＮＡＢに接続される。
【０００６】センス動作は、センス開始信号SLNGB が
“Ｈ”レベルから“Ｌ”レベルに変化することで開始さ
れる。センス開始信号SLNGB が“Ｌ”レベルに変化する
と、インバータ１７により、センスアンプ活性化信号SL
NGが“Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化
し、センスアンプ活性化信号SLPGが“Ｈ”レベルから
“Ｌ”レベル（電位ＶSS）に変化する。これにより、Ｐ
ＭＯＳ１５とＮＭＯＳ１６が共にオン状態になって、セ
ンスアンプ１３，１４が活性化する。活性化したセンス
アンプ１３，１４によって、ビット線対ＢＬ，ＢＬＢと
ノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビ
ット線対ＢＬ，ＢＬＢに対するＰＭＯＳ１５とＮＭＯＳ
１６を介した充放電が行われて微小電位差が増幅され
る。
“Ｈ”レベルから“Ｌ”レベルに変化することで開始さ
れる。センス開始信号SLNGB が“Ｌ”レベルに変化する
と、インバータ１７により、センスアンプ活性化信号SL
NGが“Ｌ”レベルから“Ｈ”レベル（電位ＶCC) に変化
し、センスアンプ活性化信号SLPGが“Ｈ”レベルから
“Ｌ”レベル（電位ＶSS）に変化する。これにより、Ｐ
ＭＯＳ１５とＮＭＯＳ１６が共にオン状態になって、セ
ンスアンプ１３，１４が活性化する。活性化したセンス
アンプ１３，１４によって、ビット線対ＢＬ，ＢＬＢと
ノードＮＡ，ＮＡＢにおける微小電位差が感知され、ビ
ット線対ＢＬ，ＢＬＢに対するＰＭＯＳ１５とＮＭＯＳ
１６を介した充放電が行われて微小電位差が増幅され
る。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭでは、次のような課題があった。センス回路１
０のセンス動作で発生するビット線対ＢＬ，ＢＬＢの充
放電電流と、ＰＭＯＳ１５とＮＭＯＳ１６に電源電位Ｖ
CC，ＶSSを供給する配線の寄生抵抗とによる電圧降下の
ため、電源電位ＶCC，ＶSSに電源ノイズが発生する。こ
の電源ノイズのため、従来のＤＲＡＭでは、周辺回路の
動作マージンが悪化していた。
ＤＲＡＭでは、次のような課題があった。センス回路１
０のセンス動作で発生するビット線対ＢＬ，ＢＬＢの充
放電電流と、ＰＭＯＳ１５とＮＭＯＳ１６に電源電位Ｖ
CC，ＶSSを供給する配線の寄生抵抗とによる電圧降下の
ため、電源電位ＶCC，ＶSSに電源ノイズが発生する。こ
の電源ノイズのため、従来のＤＲＡＭでは、周辺回路の
動作マージンが悪化していた。
【０００８】
【課題を解決するための手段】センス回路は、ビット線
対に接続され、メモリセルの保持データに応じた該ビッ
ト線対の間の微小電位差を感知する第１及び第２のセン
スアンプ回路と、そのビット線対と第１及び第２のセン
スアンプの間の導通制御を行うトランスファゲートとを
有している。さらに、センス回路は、与えられた制御信
号に基づき、論理レベルが互いに相補的な第１の活性化
信号と第２の活性化信号とを生成する活性化信号生成回
路と、第１のセンスアンプと第１の電源電位との間に接
続され、ゲートに入力された第１の活性化信号に基づき
オン、オフし、このオン状態のとき該第１のセンスアン
プを活性化する第１のＭＯＳトランジスタと、第２のセ
ンスアンプと第１の電源電位よりも高い第２の電源電位
との間に接続され、第２の活性化信号をゲートに入力し
てオン、オフし、このオン状態のとき該第２のセンスア
ンプを活性化する第２のＭＯＳトランジスタとを、備え
ている。そして、第１及び第２のセンスアンプを活性化
して各ビット線に対する第１及び第２の電源電位からの
充放電を行い、ビット線対の間の微小電位差を保持デー
タの論理レベルに対応した電位差に設定する構成であ
る。
対に接続され、メモリセルの保持データに応じた該ビッ
ト線対の間の微小電位差を感知する第１及び第２のセン
スアンプ回路と、そのビット線対と第１及び第２のセン
スアンプの間の導通制御を行うトランスファゲートとを
有している。さらに、センス回路は、与えられた制御信
号に基づき、論理レベルが互いに相補的な第１の活性化
信号と第２の活性化信号とを生成する活性化信号生成回
路と、第１のセンスアンプと第１の電源電位との間に接
続され、ゲートに入力された第１の活性化信号に基づき
オン、オフし、このオン状態のとき該第１のセンスアン
プを活性化する第１のＭＯＳトランジスタと、第２のセ
ンスアンプと第１の電源電位よりも高い第２の電源電位
との間に接続され、第２の活性化信号をゲートに入力し
てオン、オフし、このオン状態のとき該第２のセンスア
ンプを活性化する第２のＭＯＳトランジスタとを、備え
ている。そして、第１及び第２のセンスアンプを活性化
して各ビット線に対する第１及び第２の電源電位からの
充放電を行い、ビット線対の間の微小電位差を保持デー
タの論理レベルに対応した電位差に設定する構成であ
る。
【０００９】前記課題を解決するために、第１〜第８の
発明は、センス回路中の活性化信号生成回路を次のよう
な構成にしている。即ち、第１〜第８の発明における活
性化信号生成回路は、第２の活性化信号の論理レベルの
うちの第２のＭＯＳトランジスタをオン状態にする論理
レベルを、第１の電源電位と第２の電源電位の間の中間
電位に設定する構成にしている。第１〜第８の発明によ
れば、以上のようにセンス回路を構成したので、第１の
活性化信号と第２の活性化信号が第１及び第２のＭＯＳ
トランジスタのゲートに与えられて、第１及び第２のセ
ンスアンプが活性化する。これにより、ビット線対の間
の微小電位差が、保持データの論理レベルに対応した電
位差に設定される。ここで、第２の活性化信号のレベル
は、第１の電源電位と第２の電源電位の間の中間電位に
設定されているので、第２のＭＯＳトランジスタの動作
領域が従来とは異なると共に、該第２のＭＯＳトランジ
スタにおけるオン抵抗が増加する。従って、前記課題を
解決することができる。
発明は、センス回路中の活性化信号生成回路を次のよう
な構成にしている。即ち、第１〜第８の発明における活
性化信号生成回路は、第２の活性化信号の論理レベルの
うちの第２のＭＯＳトランジスタをオン状態にする論理
レベルを、第１の電源電位と第２の電源電位の間の中間
電位に設定する構成にしている。第１〜第８の発明によ
れば、以上のようにセンス回路を構成したので、第１の
活性化信号と第２の活性化信号が第１及び第２のＭＯＳ
トランジスタのゲートに与えられて、第１及び第２のセ
ンスアンプが活性化する。これにより、ビット線対の間
の微小電位差が、保持データの論理レベルに対応した電
位差に設定される。ここで、第２の活性化信号のレベル
は、第１の電源電位と第２の電源電位の間の中間電位に
設定されているので、第２のＭＯＳトランジスタの動作
領域が従来とは異なると共に、該第２のＭＯＳトランジ
スタにおけるオン抵抗が増加する。従って、前記課題を
解決することができる。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＤＲＡＭの要部
の回路図である。このＤＲＡＭでは、メモリセルアレイ
２０中に複数のメモリセルＭ１，Ｍ２，…を備えてい
る。各メモリセルＭ１，Ｍ２，…は同様の構成であり、
容量素子である平行平板容量２１とＮＭＯＳ２２とで構
成されている。各容量２１の一方の電極は、ＮＭＯＳ２
２のソースに接続され、該容量２１の他方の電極には、
セルプレート電位を設定する第１の基準電位である電位
ＶCPが与えられる接続になっている。電位ＶCPは、第１
の電源電位ＶSSと第２の電源電位ＶCCの中間の、約１／
２ＶCCの電位であり、ＶＣＰ発生回路２３で生成された
ものである。図１中のメモリセルＭ１におけるＮＭＯＳ
２２のドレインは、ビット線ＢＬに接続され、該ＮＭＯ
Ｓ２２のゲートがワード線ＷＬ０に接続されている。メ
モリセルＭ２のＮＭＯＳ２２のドレインは、ビット線Ｂ
ＬＢに接続され、この該ＮＭＯＳ２２のゲートが、ワー
ド線ＷＬ１に接続されている。メモリセルアレイ１０か
ら導出されたビット線対ＢＬ，ＢＬＢには、イコライズ
回路２５が接続されている。
の回路図である。このＤＲＡＭでは、メモリセルアレイ
２０中に複数のメモリセルＭ１，Ｍ２，…を備えてい
る。各メモリセルＭ１，Ｍ２，…は同様の構成であり、
容量素子である平行平板容量２１とＮＭＯＳ２２とで構
成されている。各容量２１の一方の電極は、ＮＭＯＳ２
２のソースに接続され、該容量２１の他方の電極には、
セルプレート電位を設定する第１の基準電位である電位
ＶCPが与えられる接続になっている。電位ＶCPは、第１
の電源電位ＶSSと第２の電源電位ＶCCの中間の、約１／
２ＶCCの電位であり、ＶＣＰ発生回路２３で生成された
ものである。図１中のメモリセルＭ１におけるＮＭＯＳ
２２のドレインは、ビット線ＢＬに接続され、該ＮＭＯ
Ｓ２２のゲートがワード線ＷＬ０に接続されている。メ
モリセルＭ２のＮＭＯＳ２２のドレインは、ビット線Ｂ
ＬＢに接続され、この該ＮＭＯＳ２２のゲートが、ワー
ド線ＷＬ１に接続されている。メモリセルアレイ１０か
ら導出されたビット線対ＢＬ，ＢＬＢには、イコライズ
回路２５が接続されている。
【００１１】イコライズ回路２５は各ビット線ＢＬ，Ｂ
ＬＢの電位を同一レベルに設定するものであり、ビット
線プリチャージ用の第２の基準電位ＶBLがソースに与え
られた２個のＮＭＯＳ２５ａ，２５ｂを備えている。各
ＮＭＯＳ２５ａ，２５ｂのドレインは、ビット線対Ｂ
Ｌ，ＢＬＢにそれぞれ接続され、これらＮＭＯＳ２５
ａ，２５ｂのゲートには、プリチャージ制御信号EQM が
共通に与えられるようになっている。電位ＶBLは、第１
の電源電位ＶSSと第２の電源電位ＶCCの中間の約１／２
ＶCCの電位であり、ＶＢＬ発生回路２６で生成されたも
のである。ビット線対ＢＬ，ＢＬＢの先に、センス回路
３０が接続されている。センス回路３０において、ビッ
ト線対ＢＬ，ＢＬＢは、トランスファゲートを構成する
２つのＮＭＯＳ３１，３２を介してセンスアンプノード
ＮＡ，ＮＡＢにそれぞれ接続されている。即ち、各ＮＭ
ＯＳ３１，３２のゲートには、制御信号TGが入力され、
該制御信号TGに基づきＮＭＯＳ３１，３２がオンし、ノ
ードＮＡ，ＮＡＢとビット対ＢＬ，ＢＬＢとが接続され
る構成である。
ＬＢの電位を同一レベルに設定するものであり、ビット
線プリチャージ用の第２の基準電位ＶBLがソースに与え
られた２個のＮＭＯＳ２５ａ，２５ｂを備えている。各
ＮＭＯＳ２５ａ，２５ｂのドレインは、ビット線対Ｂ
Ｌ，ＢＬＢにそれぞれ接続され、これらＮＭＯＳ２５
ａ，２５ｂのゲートには、プリチャージ制御信号EQM が
共通に与えられるようになっている。電位ＶBLは、第１
の電源電位ＶSSと第２の電源電位ＶCCの中間の約１／２
ＶCCの電位であり、ＶＢＬ発生回路２６で生成されたも
のである。ビット線対ＢＬ，ＢＬＢの先に、センス回路
３０が接続されている。センス回路３０において、ビッ
ト線対ＢＬ，ＢＬＢは、トランスファゲートを構成する
２つのＮＭＯＳ３１，３２を介してセンスアンプノード
ＮＡ，ＮＡＢにそれぞれ接続されている。即ち、各ＮＭ
ＯＳ３１，３２のゲートには、制御信号TGが入力され、
該制御信号TGに基づきＮＭＯＳ３１，３２がオンし、ノ
ードＮＡ，ＮＡＢとビット対ＢＬ，ＢＬＢとが接続され
る構成である。
【００１２】ノードＮＡとノードＮＡＢの間には、第１
及び第２のセンスアンプ３３，３４が接続されている。
センスアンプ３３は、ソース同士が接続された２つのＮ
ＭＯＳ３３ａ，３３ｂで構成されている。センスアンプ
３４は、ソース同士が接続された２つのＰＭＯＳ３４
ａ，３４ｂで構成されている。ノードＮＡは、ＮＭＯＳ
３３ａ及びＰＭＯＳ３４ａのドレインと、ＮＭＯＳ３３
ｂ及びＰＭＯＳ３４ｂのゲートに接続されている。ノー
ドＮＡＢは、ＮＭＯＳ３３ｂ及びＰＭＯＳ３４ｂのドレ
インと、ＮＭＯＳ３３ａ及びＰＭＯＳ３４ａのゲートに
接続されている。ＮＭＯＳ３３ａ，３４ｂのソースは、
ソースが電源電位ＶSSに接続された第１のＭＯＳトラン
ジスタであるＮＭＯＳ３５のドレインに接続されてい
る。ＰＭＯＳ３４ａ，３４ｂのソースは、ソースが電源
電位ＶCCに接続された第２のＭＯＳトランジスタである
ＰＭＯＳ３６のドレインに接続されている。
及び第２のセンスアンプ３３，３４が接続されている。
センスアンプ３３は、ソース同士が接続された２つのＮ
ＭＯＳ３３ａ，３３ｂで構成されている。センスアンプ
３４は、ソース同士が接続された２つのＰＭＯＳ３４
ａ，３４ｂで構成されている。ノードＮＡは、ＮＭＯＳ
３３ａ及びＰＭＯＳ３４ａのドレインと、ＮＭＯＳ３３
ｂ及びＰＭＯＳ３４ｂのゲートに接続されている。ノー
ドＮＡＢは、ＮＭＯＳ３３ｂ及びＰＭＯＳ３４ｂのドレ
インと、ＮＭＯＳ３３ａ及びＰＭＯＳ３４ａのゲートに
接続されている。ＮＭＯＳ３３ａ，３４ｂのソースは、
ソースが電源電位ＶSSに接続された第１のＭＯＳトラン
ジスタであるＮＭＯＳ３５のドレインに接続されてい
る。ＰＭＯＳ３４ａ，３４ｂのソースは、ソースが電源
電位ＶCCに接続された第２のＭＯＳトランジスタである
ＰＭＯＳ３６のドレインに接続されている。
【００１３】このセンス回路３０には、さらに、第１の
活性化信号SLNGと第２の活性化信号SLPGとを生成する活
性化信号生成回路が設けられている。活性化信号生成回
路は、第１手段のインバータ３７と第２手段のインバー
タ３８とで構成されている。インバータ３７には、制御
信号であるセンス開始信号SLNGB がゲート入力され、該
該インバータ３７が活性化信号SLNGを出力する構成であ
る。インバータ３８は、活性化信号SLNGに対して相補的
論理レベルを示す活性化信号SLPGを出力するものであ
り、ＰＭＯＳ３８ａとＮＭＯＳ３８ｂで構成されてい
る。これらＰＭＯＳ３８ａとＮＭＯＳ３８ｂのゲートに
は活性化信号SLNGが共通に入力されると共に、そのドレ
イン同士は接続されている。ＰＭＯＳ３８ａのソースは
電源電位ＶCCに接続されている。ＮＭＯＳ３８ｂのソー
スは、従来とは異なり、基準電位ＶBLに接続されてい
る。インバータ３７の出力する活性化信号SLNGがＮＭＯ
Ｓ３５のゲートに与えられ、インバータ３８の出力する
活性化信号SLPGがＰＭＯＳ３６のゲートに与えられる接
続である。
活性化信号SLNGと第２の活性化信号SLPGとを生成する活
性化信号生成回路が設けられている。活性化信号生成回
路は、第１手段のインバータ３７と第２手段のインバー
タ３８とで構成されている。インバータ３７には、制御
信号であるセンス開始信号SLNGB がゲート入力され、該
該インバータ３７が活性化信号SLNGを出力する構成であ
る。インバータ３８は、活性化信号SLNGに対して相補的
論理レベルを示す活性化信号SLPGを出力するものであ
り、ＰＭＯＳ３８ａとＮＭＯＳ３８ｂで構成されてい
る。これらＰＭＯＳ３８ａとＮＭＯＳ３８ｂのゲートに
は活性化信号SLNGが共通に入力されると共に、そのドレ
イン同士は接続されている。ＰＭＯＳ３８ａのソースは
電源電位ＶCCに接続されている。ＮＭＯＳ３８ｂのソー
スは、従来とは異なり、基準電位ＶBLに接続されてい
る。インバータ３７の出力する活性化信号SLNGがＮＭＯ
Ｓ３５のゲートに与えられ、インバータ３８の出力する
活性化信号SLPGがＰＭＯＳ３６のゲートに与えられる接
続である。
【００１４】図１では簡単のためセンス回路３０を一つ
のみ示しとているが、通常のＤＲＡＭでは、メモリセル
アレイ２０からは複数組のビット線対ＢＬ，ＢＬＢが導
出されているので、それらに対応して複数のセンス回路
３０がアレイ化されている。ただし、ＮＭＯＳ３５，Ｐ
ＭＯＳ３６，インバータ３７，３８は、複数のセン回路
３０で共用される構成である。図４は、図１の動作を示
す波形図であり、この図４を参照しつつ、ＤＲＡＭの動
作を説明する。プリチャージ制御信号EQM が、図４のタ
イミングで、“Ｈ”レベルから“Ｌ”レベルに変化する
ことで、イコライズ回路２５中のＮＭＯＳ２５ａ，２５
ｂがオフ状態になり、ビット線対ＢＬ，ＢＬＢが基準電
位ＶBLから切り離される。この状態で、ワード線ＷＬ０
が選択されて昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上
がると、ビット線対ＢＬ，ＢＬＢの間に、メモリセルの
保持情報に応じた微小電位差が生じる。ワード線ＷＬ０
の立ち上がるのと同時に、制御信号TGも昇圧レベルの電
位ＶCC＋Ｖt ＋αに立ち上がり、トランスファゲートの
ＮＭＯＳ３１，３２がオンする。これにより、ビット線
対ＢＬ，ＢＬＢが、ノードＮＡ，ＮＡＢに接続される。
のみ示しとているが、通常のＤＲＡＭでは、メモリセル
アレイ２０からは複数組のビット線対ＢＬ，ＢＬＢが導
出されているので、それらに対応して複数のセンス回路
３０がアレイ化されている。ただし、ＮＭＯＳ３５，Ｐ
ＭＯＳ３６，インバータ３７，３８は、複数のセン回路
３０で共用される構成である。図４は、図１の動作を示
す波形図であり、この図４を参照しつつ、ＤＲＡＭの動
作を説明する。プリチャージ制御信号EQM が、図４のタ
イミングで、“Ｈ”レベルから“Ｌ”レベルに変化する
ことで、イコライズ回路２５中のＮＭＯＳ２５ａ，２５
ｂがオフ状態になり、ビット線対ＢＬ，ＢＬＢが基準電
位ＶBLから切り離される。この状態で、ワード線ＷＬ０
が選択されて昇圧レベルの電位ＶCC＋Ｖt ＋αに立ち上
がると、ビット線対ＢＬ，ＢＬＢの間に、メモリセルの
保持情報に応じた微小電位差が生じる。ワード線ＷＬ０
の立ち上がるのと同時に、制御信号TGも昇圧レベルの電
位ＶCC＋Ｖt ＋αに立ち上がり、トランスファゲートの
ＮＭＯＳ３１，３２がオンする。これにより、ビット線
対ＢＬ，ＢＬＢが、ノードＮＡ，ＮＡＢに接続される。
【００１５】センス動作は、センス開始信号SLNGB が
“Ｈ”レベルから“Ｌ”レベルに変化することで開始さ
れる。センス開始信号SLNGB が“Ｌ”レベルに変化する
と、インバータ３７により、活性化信号SLNGが“Ｌ”レ
ベルから“Ｈ”レベル（電位ＶCC) に変化し、ＮＭＯＳ
３８ｂがオンして活性化信号SLPGが“Ｈ”レベルから
“Ｌ”レベルに変化する。活性化信号SLPGの“Ｌ”レベ
ルは、ＮＭＯＳ３８ｂによって、基準電位ＶBLに設定さ
れる。これにより、活性化信号SLNGの“Ｈ”レベルを入
力するＮＭＯＳ３５と、活性化信号SLPGの“Ｌ”レベル
を入力するＰＭＯＳ３６が共にオン状態になり、センス
アンプ３３，３４が活性化する。活性化したセンスアン
プ３３，３４によって、ビット線対ＢＬ，ＢＬＢとノー
ドＮＡ，ＮＡＢにおける微小電位差が感知され、ビット
線対ＢＬ，ＢＬＢに対するＰＭＯＳ３６とＮＭＯＳ３５
を介した充放電が行われる。そして、各ビット線ＢＬ，
ＢＬＢの電位差が、メモリセルの保持するデータに対応
した値になる。以上のように、この第１の実施形態で
は、インバータ３８の出力する活性化信号SLPGの“Ｌ”
レベルは、基準電位ＶBL（１／２ＶCC）に設定され、該
基準電位ＶBLがＰＭＯＳ３６のゲートに与えられる構成
である。従って、次の（ａ）〜（ｃ）のような効果が得
られる。
“Ｈ”レベルから“Ｌ”レベルに変化することで開始さ
れる。センス開始信号SLNGB が“Ｌ”レベルに変化する
と、インバータ３７により、活性化信号SLNGが“Ｌ”レ
ベルから“Ｈ”レベル（電位ＶCC) に変化し、ＮＭＯＳ
３８ｂがオンして活性化信号SLPGが“Ｈ”レベルから
“Ｌ”レベルに変化する。活性化信号SLPGの“Ｌ”レベ
ルは、ＮＭＯＳ３８ｂによって、基準電位ＶBLに設定さ
れる。これにより、活性化信号SLNGの“Ｈ”レベルを入
力するＮＭＯＳ３５と、活性化信号SLPGの“Ｌ”レベル
を入力するＰＭＯＳ３６が共にオン状態になり、センス
アンプ３３，３４が活性化する。活性化したセンスアン
プ３３，３４によって、ビット線対ＢＬ，ＢＬＢとノー
ドＮＡ，ＮＡＢにおける微小電位差が感知され、ビット
線対ＢＬ，ＢＬＢに対するＰＭＯＳ３６とＮＭＯＳ３５
を介した充放電が行われる。そして、各ビット線ＢＬ，
ＢＬＢの電位差が、メモリセルの保持するデータに対応
した値になる。以上のように、この第１の実施形態で
は、インバータ３８の出力する活性化信号SLPGの“Ｌ”
レベルは、基準電位ＶBL（１／２ＶCC）に設定され、該
基準電位ＶBLがＰＭＯＳ３６のゲートに与えられる構成
である。従って、次の（ａ）〜（ｃ）のような効果が得
られる。
【００１６】（ａ） ＰＭＯＳ３６におけるオン抵抗
は、従来のように電位ＶSSでオン状態になる場合よりも
大きくなり、充放電を行う際の該ＰＭＯＳ３６での電圧
降下が大きくなる。そのため、電源ＶCCを供給する配線
における寄生抵抗での電圧降下が最小限に抑えられ、周
辺回路の動作マージンが悪化しない。 （ｂ） ＰＭＯＳ３６のゲート電位が、基準電位ＶBL
（１／２ＶCC）に設定されるので、該ＰＭＯＳ３６での
ドレイン電流対ドレイン・ソース間電圧特性が、従来と
は異なり、定電流源でビット線対ＢＬ，ＢＬＢへの充電
を行っているのに近くなり、充電のピーク電流を低減で
きる。 （ｃ） ビット線対ＢＬ，ＢＬＢをプリチャージする電
位ＶBLで、ＰＭＯＳ３６をオンさせるので、ビット線対
ＢＬ，ＢＬＢのプリチャージ状態をモニタして、充電電
流を選択することになり、電位ＶBLの値が変化しても、
その値にかかわらず、常に一定のビット線対の充電スピ
ードが得られる。例えば、ビット線ＢＬのプリチャージ
電位が１／２ＶCC＋δＶの場合には、ビット線ＢＬに対
する充電電流はδＶ分の電荷量が少なくてよい。このと
きには、活性化信号SLPGの電位レベルもδＶ上昇し、Ｐ
ＭＯＳ３６のセンスアンプ３３への活性化能力が低下す
る。即ち、ビット線ＢＬに対する充電電流の減少分、Ｐ
ＭＯＳ３６に対する活性化能力が低下し、充電スピード
が変わらない。
は、従来のように電位ＶSSでオン状態になる場合よりも
大きくなり、充放電を行う際の該ＰＭＯＳ３６での電圧
降下が大きくなる。そのため、電源ＶCCを供給する配線
における寄生抵抗での電圧降下が最小限に抑えられ、周
辺回路の動作マージンが悪化しない。 （ｂ） ＰＭＯＳ３６のゲート電位が、基準電位ＶBL
（１／２ＶCC）に設定されるので、該ＰＭＯＳ３６での
ドレイン電流対ドレイン・ソース間電圧特性が、従来と
は異なり、定電流源でビット線対ＢＬ，ＢＬＢへの充電
を行っているのに近くなり、充電のピーク電流を低減で
きる。 （ｃ） ビット線対ＢＬ，ＢＬＢをプリチャージする電
位ＶBLで、ＰＭＯＳ３６をオンさせるので、ビット線対
ＢＬ，ＢＬＢのプリチャージ状態をモニタして、充電電
流を選択することになり、電位ＶBLの値が変化しても、
その値にかかわらず、常に一定のビット線対の充電スピ
ードが得られる。例えば、ビット線ＢＬのプリチャージ
電位が１／２ＶCC＋δＶの場合には、ビット線ＢＬに対
する充電電流はδＶ分の電荷量が少なくてよい。このと
きには、活性化信号SLPGの電位レベルもδＶ上昇し、Ｐ
ＭＯＳ３６のセンスアンプ３３への活性化能力が低下す
る。即ち、ビット線ＢＬに対する充電電流の減少分、Ｐ
ＭＯＳ３６に対する活性化能力が低下し、充電スピード
が変わらない。
【００１７】第２の実施形態 図５は、本発明の第２の実施形態を示すＤＲＡＭの要部
の回路図であり、図１中の要素と共通する要素には共通
の符号が付されている。このＤＲＡＭは、第１の実施形
態と同様のメモリセルアレイ２０と、イコライズ回路２
５と、ＶＣＰ発生回路２３と、ＶＢＬ発生回路２６と、
図１とは異なるセンス回路４０とを備えている。センス
回路４０は、ビット線対ＢＬ，ＢＬＢの先に接続されて
いる。センス回路４０において、ビット線対ＢＬ，ＢＬ
Ｂは、トランスファゲートを構成する２つのＮＭＯＳ４
１，４２を介し、センスアンプノードＮＡ，ＮＡＢにそ
れぞれ接続されている。ノードＮＡとノードＮＡＢの間
には、第１及び第２のセンスアンプ４３，４４が接続さ
れている。センスアンプ４３は、ソース同士が接続され
た２つのＮＭＯＳ４３ａ，４３ｂで構成されている。セ
ンスアンプ４４は、ソース同士が接続された２つのＰＭ
ＯＳ４４ａ，４４ｂで構成されている。ノードＮＡは、
ＮＭＯＳ４３ａ及びＰＭＯＳ４４ａのドレインと、ＮＭ
ＯＳ４３ｂ及びＰＭＯＳ４４ｂのゲートに接続されてい
る。ノードＮＡＢは、ＮＭＯＳ４３ｂ及びＰＭＯＳ４４
ｂのドレインと、ＮＭＯＳ４３ａ及びＰＭＯＳ４４ａの
ゲートに接続されている。ＮＭＯＳ４３ａ，４４ｂのソ
ースは、ソースが電源電位ＶSSに接続された第１のＭＯ
ＳトランジスタであるＮＭＯＳ４５のドレインに接続さ
れている。ＰＭＯＳ４４ａ，４４ｂのソースは、ソース
が電源電位ＶCCに接続された第２のＭＯＳトランジスタ
であるＰＭＯＳ４６のドレインに接続されている。
の回路図であり、図１中の要素と共通する要素には共通
の符号が付されている。このＤＲＡＭは、第１の実施形
態と同様のメモリセルアレイ２０と、イコライズ回路２
５と、ＶＣＰ発生回路２３と、ＶＢＬ発生回路２６と、
図１とは異なるセンス回路４０とを備えている。センス
回路４０は、ビット線対ＢＬ，ＢＬＢの先に接続されて
いる。センス回路４０において、ビット線対ＢＬ，ＢＬ
Ｂは、トランスファゲートを構成する２つのＮＭＯＳ４
１，４２を介し、センスアンプノードＮＡ，ＮＡＢにそ
れぞれ接続されている。ノードＮＡとノードＮＡＢの間
には、第１及び第２のセンスアンプ４３，４４が接続さ
れている。センスアンプ４３は、ソース同士が接続され
た２つのＮＭＯＳ４３ａ，４３ｂで構成されている。セ
ンスアンプ４４は、ソース同士が接続された２つのＰＭ
ＯＳ４４ａ，４４ｂで構成されている。ノードＮＡは、
ＮＭＯＳ４３ａ及びＰＭＯＳ４４ａのドレインと、ＮＭ
ＯＳ４３ｂ及びＰＭＯＳ４４ｂのゲートに接続されてい
る。ノードＮＡＢは、ＮＭＯＳ４３ｂ及びＰＭＯＳ４４
ｂのドレインと、ＮＭＯＳ４３ａ及びＰＭＯＳ４４ａの
ゲートに接続されている。ＮＭＯＳ４３ａ，４４ｂのソ
ースは、ソースが電源電位ＶSSに接続された第１のＭＯ
ＳトランジスタであるＮＭＯＳ４５のドレインに接続さ
れている。ＰＭＯＳ４４ａ，４４ｂのソースは、ソース
が電源電位ＶCCに接続された第２のＭＯＳトランジスタ
であるＰＭＯＳ４６のドレインに接続されている。
【００１８】このセンス回路４０には、さらに、第１の
活性化信号SLNGと第２の活性化信号SLPGとを生成する第
１の実施形態とは異なる活性化信号生成回路が設けられ
ている。活性化信号生成回路は、第１手段のインバータ
４７と第２手段のインバータ４８とで構成されている。
インバータ４７には、制御信号のセンス開始信号SLNGB
がゲートに入力され、該該インバータ４７が活性化信号
SLNGを出力する構成である。インバータ４８は、活性化
信号SLNGに対して相補的論理レベルを示す活性化信号SL
PGを出力するものであり、第１のＰＭＯＳ４８ａと第２
のＰＭＯＳ４８ｂとで構成されている。ＰＭＯＳ４８ａ
のゲートには、活性化信号SLNGが入力され、ＰＭＯＳ４
８ｂのゲートには、センス開始信号SLNGB が入力される
接続である。ＰＭＯＳ４８ａのドレインとＰＭＯＳ４８
ｂのドレインとが接続されている。ＰＭＯＳ４８ａのソ
ースは、電源電位ＶCCに接続され、ＰＭＯＳ４８ｂのソ
ースは基準電位ＶBLに接続されている。インバータ４７
の出力する活性化信号SLNGが、ＮＭＯＳ４５のゲートに
与えられ、インバータ４８の出力する活性化信号SLPG
が、ＰＭＯＳ４６のゲートに与えられる接続である。
活性化信号SLNGと第２の活性化信号SLPGとを生成する第
１の実施形態とは異なる活性化信号生成回路が設けられ
ている。活性化信号生成回路は、第１手段のインバータ
４７と第２手段のインバータ４８とで構成されている。
インバータ４７には、制御信号のセンス開始信号SLNGB
がゲートに入力され、該該インバータ４７が活性化信号
SLNGを出力する構成である。インバータ４８は、活性化
信号SLNGに対して相補的論理レベルを示す活性化信号SL
PGを出力するものであり、第１のＰＭＯＳ４８ａと第２
のＰＭＯＳ４８ｂとで構成されている。ＰＭＯＳ４８ａ
のゲートには、活性化信号SLNGが入力され、ＰＭＯＳ４
８ｂのゲートには、センス開始信号SLNGB が入力される
接続である。ＰＭＯＳ４８ａのドレインとＰＭＯＳ４８
ｂのドレインとが接続されている。ＰＭＯＳ４８ａのソ
ースは、電源電位ＶCCに接続され、ＰＭＯＳ４８ｂのソ
ースは基準電位ＶBLに接続されている。インバータ４７
の出力する活性化信号SLNGが、ＮＭＯＳ４５のゲートに
与えられ、インバータ４８の出力する活性化信号SLPG
が、ＰＭＯＳ４６のゲートに与えられる接続である。
【００１９】図１では簡単のためセンス回路４０を一つ
のみ示しとているが、通常のＤＲＡＭでは、メモリセル
アレイ２０から複数組のビット線対ＢＬ，ＢＬＢが導出
されているので、それらに対応して複数のセンス回路４
０がアレイ化されている。ただし、ＮＭＯＳ４５，ＰＭ
ＯＳ４６，インバータ４７，４８は、複数のセンス回路
４０で共用される構成である。図６は、図５の動作を示
す波形図であり、この図５を参照しつつ、ＤＲＡＭの動
作を説明する。この第２の実施形態のＤＲＡＭの動作
は、基本的に第１の実施形態と同様である。即ち、プリ
チャージ制御信号EQM により、イコライズ回路２５中の
ＮＭＯＳ２５ａ，２５ｂがオフ状態になってから、トラ
ンスファゲートのＮＭＯＳ４１，４２がオンし、ビット
線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接続されるま
での動作は、第１の実施形態と同様である。センス開始
信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化する
ことでセンス動作が開始される。センス開始信号SLNGB
が“Ｌ”レベルに変化すると、インバータ４７により、
活性化信号SLNGが“Ｌ”レベルから“Ｈ”レベル（電位
ＶCC) に変化する。これと同時にＰＭＯＳ４８ｂがオン
して活性化信号SLPGが“Ｈ”レベルから“Ｌ”レベルに
変化する。活性化信号SLPGの“Ｌ”レベルは、ＰＭＯＳ
４８ｂによって、基準電位ＶBLに設定される。
のみ示しとているが、通常のＤＲＡＭでは、メモリセル
アレイ２０から複数組のビット線対ＢＬ，ＢＬＢが導出
されているので、それらに対応して複数のセンス回路４
０がアレイ化されている。ただし、ＮＭＯＳ４５，ＰＭ
ＯＳ４６，インバータ４７，４８は、複数のセンス回路
４０で共用される構成である。図６は、図５の動作を示
す波形図であり、この図５を参照しつつ、ＤＲＡＭの動
作を説明する。この第２の実施形態のＤＲＡＭの動作
は、基本的に第１の実施形態と同様である。即ち、プリ
チャージ制御信号EQM により、イコライズ回路２５中の
ＮＭＯＳ２５ａ，２５ｂがオフ状態になってから、トラ
ンスファゲートのＮＭＯＳ４１，４２がオンし、ビット
線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接続されるま
での動作は、第１の実施形態と同様である。センス開始
信号SLNGB が“Ｈ”レベルから“Ｌ”レベルに変化する
ことでセンス動作が開始される。センス開始信号SLNGB
が“Ｌ”レベルに変化すると、インバータ４７により、
活性化信号SLNGが“Ｌ”レベルから“Ｈ”レベル（電位
ＶCC) に変化する。これと同時にＰＭＯＳ４８ｂがオン
して活性化信号SLPGが“Ｈ”レベルから“Ｌ”レベルに
変化する。活性化信号SLPGの“Ｌ”レベルは、ＰＭＯＳ
４８ｂによって、基準電位ＶBLに設定される。
【００２０】これにより、活性化信号SLNGの“Ｈ”レベ
ルを入力するＮＭＯＳ４５と、活性化信号SLPGが“Ｌ”
レベルを入力するＰＭＯＳ４６が共にオン状態になっ
て、センスアンプ４３，４４が活性化する。活性化した
センスアンプ４３，４４によって、ビット線対ＢＬ，Ｂ
ＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知さ
れ、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ４６とＮ
ＭＯＳ４５を介した充放電が行われる。そして、各ビッ
ト線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデ
ータに対応した値になる。以上のように、この第２の実
施形態では、活性化信号SLPGの“Ｌ”レベルは、基準電
位ＶBL（１／２ＶCC）に設定されてＰＭＯＳ４６のゲー
トに与えられる構成なので、第１の実施形態と同様の
（ａ）から（ｃ）の効果が期待できる。そのうえ、セン
ス開始信号SLNGB でインバータ４８のＰＭＯＳ４８ｂが
オンするので、活性化信号SLPGの立ち下がりをインバー
タ１つ分だけ速くできる。
ルを入力するＮＭＯＳ４５と、活性化信号SLPGが“Ｌ”
レベルを入力するＰＭＯＳ４６が共にオン状態になっ
て、センスアンプ４３，４４が活性化する。活性化した
センスアンプ４３，４４によって、ビット線対ＢＬ，Ｂ
ＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知さ
れ、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ４６とＮ
ＭＯＳ４５を介した充放電が行われる。そして、各ビッ
ト線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデ
ータに対応した値になる。以上のように、この第２の実
施形態では、活性化信号SLPGの“Ｌ”レベルは、基準電
位ＶBL（１／２ＶCC）に設定されてＰＭＯＳ４６のゲー
トに与えられる構成なので、第１の実施形態と同様の
（ａ）から（ｃ）の効果が期待できる。そのうえ、セン
ス開始信号SLNGB でインバータ４８のＰＭＯＳ４８ｂが
オンするので、活性化信号SLPGの立ち下がりをインバー
タ１つ分だけ速くできる。
【００２１】第３の実施形態 図７は、本発明の第３の実施形態を示すＤＲＡＭの要部
の回路図であり、図１、図５中の要素と共通する要素に
は共通の符号が付されている。このＤＲＡＭは、第１及
び第２の実施形態と同様のメモリセルアレイ２０、イコ
ライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回
路２６と、図１或いは図５とは異なるセンス回路５０と
を、備えている。センス回路５０は、ビット線対ＢＬ，
ＢＬＢの先に接続されている。センス回路５０におい
て、ビット線対ＢＬ，ＢＬＢは、トランスファゲートを
構成する２つのＮＭＯＳ５１，５２を介してセンスアン
プノードＮＡ，ＮＡＢにそれぞれ接続されている。ノー
ドＮＡとノードＮＡＢの間には、第１及び第２のセンス
アンプ５３，５４が接続されている。センスアンプ５３
は、ソース同士が接続された２つのＮＭＯＳ５３ａ，５
３ｂで構成されている。センスアンプ５４は、ソース同
士が接続された２つのＰＭＯＳ５４ａ，５４ｂで構成さ
れている。
の回路図であり、図１、図５中の要素と共通する要素に
は共通の符号が付されている。このＤＲＡＭは、第１及
び第２の実施形態と同様のメモリセルアレイ２０、イコ
ライズ回路２５、ＶＣＰ発生回路２３及びＶＢＬ発生回
路２６と、図１或いは図５とは異なるセンス回路５０と
を、備えている。センス回路５０は、ビット線対ＢＬ，
ＢＬＢの先に接続されている。センス回路５０におい
て、ビット線対ＢＬ，ＢＬＢは、トランスファゲートを
構成する２つのＮＭＯＳ５１，５２を介してセンスアン
プノードＮＡ，ＮＡＢにそれぞれ接続されている。ノー
ドＮＡとノードＮＡＢの間には、第１及び第２のセンス
アンプ５３，５４が接続されている。センスアンプ５３
は、ソース同士が接続された２つのＮＭＯＳ５３ａ，５
３ｂで構成されている。センスアンプ５４は、ソース同
士が接続された２つのＰＭＯＳ５４ａ，５４ｂで構成さ
れている。
【００２２】ノードＮＡは、ＮＭＯＳ５３ａ及びＰＭＯ
Ｓ５４ａのドレインと、ＮＭＯＳ５３ｂ及びＰＭＯＳ５
４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭ
ＯＳ５３ｂ及びＰＭＯＳ５４ｂのドレインと、ＮＭＯＳ
５３ａ及びＰＭＯＳ５４ａのゲートに接続されている。
ＮＭＯＳ５３ａ，５４ｂのソースは、ソースが電源電位
ＶSSに接続された第１のＭＯＳトランジスタであるＮＭ
ＯＳ５５のドレインに接続されている。ＰＭＯＳ５４
ａ，５４ｂのソースは、ソースが電源電位ＶCCに接続さ
れた第２のＭＯＳトランジスタであるＰＭＯＳ５６のド
レインに接続されている。このセンス回路５０には、第
１の活性化信号SLNGと第２の活性化信号SLPGとを生成す
る第１及び第２の実施形態とは異なる活性化信号生成回
路が設けられている。活性化信号生成回路は、第１手段
のインバータ５７と第２手段のインバータ５８とで構成
されている。インバータ５７には、制御信号であるセン
ス開始信号SLNGB がゲート入力され、該該インバータ５
７が活性化信号SLNGを出力する構成である。インバータ
５８は、活性化信号SLNGに対して相補的論理レベルを示
す活性化信号SLPGを出力するものであり、第１のＰＭＯ
Ｓ５８ａと第２のＰＭＯＳ５８ｂとＮＭＯＳ５８ｃとで
構成されている。
Ｓ５４ａのドレインと、ＮＭＯＳ５３ｂ及びＰＭＯＳ５
４ｂのゲートに接続されている。ノードＮＡＢは、ＮＭ
ＯＳ５３ｂ及びＰＭＯＳ５４ｂのドレインと、ＮＭＯＳ
５３ａ及びＰＭＯＳ５４ａのゲートに接続されている。
ＮＭＯＳ５３ａ，５４ｂのソースは、ソースが電源電位
ＶSSに接続された第１のＭＯＳトランジスタであるＮＭ
ＯＳ５５のドレインに接続されている。ＰＭＯＳ５４
ａ，５４ｂのソースは、ソースが電源電位ＶCCに接続さ
れた第２のＭＯＳトランジスタであるＰＭＯＳ５６のド
レインに接続されている。このセンス回路５０には、第
１の活性化信号SLNGと第２の活性化信号SLPGとを生成す
る第１及び第２の実施形態とは異なる活性化信号生成回
路が設けられている。活性化信号生成回路は、第１手段
のインバータ５７と第２手段のインバータ５８とで構成
されている。インバータ５７には、制御信号であるセン
ス開始信号SLNGB がゲート入力され、該該インバータ５
７が活性化信号SLNGを出力する構成である。インバータ
５８は、活性化信号SLNGに対して相補的論理レベルを示
す活性化信号SLPGを出力するものであり、第１のＰＭＯ
Ｓ５８ａと第２のＰＭＯＳ５８ｂとＮＭＯＳ５８ｃとで
構成されている。
【００２３】ＰＭＯＳ５８ａとＮＭＯＳ５８ｃのゲート
には活性化信号SLNGが共通に入力され、ＰＭＯＳ５８ｂ
のゲートには、センス開始信号SLNGB が入力される接続
になっている。ＰＭＯＳ５８ａとＰＭＯＳ５８ｂとＮＭ
ＯＳ５８ｃのドレインは、共通に接続されている。ＰＭ
ＯＳ５８ａのソースは、電源電位ＶCCに接続され、ＰＭ
ＯＳ５８ｂとＮＭＯＳ５８ｃのソースが、基準電位ＶBL
に接続されている。インバータ５７の出力する活性化信
号SLNGがＮＭＯＳ５５のゲートに与えられ、インバータ
５８の出力する活性化信号SLPGが、ＰＭＯＳ５６のゲー
トに与えられる接続である。図１では簡単のためセンス
回路５０を一つのみ示しとているが、実際のＤＲＡＭで
は、それらに対応して複数のセンス回路５０がアレイ化
されている。図８は、図７の動作を示す波形図であり、
この図を参照しつつ、図７の動作を説明する。
には活性化信号SLNGが共通に入力され、ＰＭＯＳ５８ｂ
のゲートには、センス開始信号SLNGB が入力される接続
になっている。ＰＭＯＳ５８ａとＰＭＯＳ５８ｂとＮＭ
ＯＳ５８ｃのドレインは、共通に接続されている。ＰＭ
ＯＳ５８ａのソースは、電源電位ＶCCに接続され、ＰＭ
ＯＳ５８ｂとＮＭＯＳ５８ｃのソースが、基準電位ＶBL
に接続されている。インバータ５７の出力する活性化信
号SLNGがＮＭＯＳ５５のゲートに与えられ、インバータ
５８の出力する活性化信号SLPGが、ＰＭＯＳ５６のゲー
トに与えられる接続である。図１では簡単のためセンス
回路５０を一つのみ示しとているが、実際のＤＲＡＭで
は、それらに対応して複数のセンス回路５０がアレイ化
されている。図８は、図７の動作を示す波形図であり、
この図を参照しつつ、図７の動作を説明する。
【００２４】この第３の実施形態における動作も、第１
及び第２の実施形態と基本的に同じである。よって、第
１のブリチャージ制御信号EQM により、イコライズ回路
２５中のＮＭＯＳ２５ａ，２５ｂがオフ状態になってか
ら、トランスファゲートのＮＭＯＳ５１，５２がオン
し、ビット線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接
続されるまでの動作は、第１及び第２の実施形態と同様
である。センス開始信号SLNGB が“Ｈ”レベルから
“Ｌ”レベルに変化することでセンス動作が開始され
る。センス開始信号SLNGB が“Ｌ”レベルに変化する
と、インバータ５７により、活性化信号SLNGが“Ｌ”レ
ベルから“Ｈ”レベル（電位ＶCC) に変化する。これと
同時にＰＭＯＳ５８ｂがオンして活性化信号SLPGが
“Ｈ”レベルから“Ｌ”レベルに変化する。ＰＭＯＳ５
８ｂがオンしてから、１インバータ分遅れてＮＭＯＳ５
８ｃがオンする。ＮＭＯＳ５８ｃがオンすることで、活
性化信号SLPGのレベルが安定し、該活性化信号SLPGの
“Ｌ”レベルは、基準電位ＶBLに設定される。
及び第２の実施形態と基本的に同じである。よって、第
１のブリチャージ制御信号EQM により、イコライズ回路
２５中のＮＭＯＳ２５ａ，２５ｂがオフ状態になってか
ら、トランスファゲートのＮＭＯＳ５１，５２がオン
し、ビット線対ＢＬ，ＢＬＢがノードＮＡ，ＮＡＢに接
続されるまでの動作は、第１及び第２の実施形態と同様
である。センス開始信号SLNGB が“Ｈ”レベルから
“Ｌ”レベルに変化することでセンス動作が開始され
る。センス開始信号SLNGB が“Ｌ”レベルに変化する
と、インバータ５７により、活性化信号SLNGが“Ｌ”レ
ベルから“Ｈ”レベル（電位ＶCC) に変化する。これと
同時にＰＭＯＳ５８ｂがオンして活性化信号SLPGが
“Ｈ”レベルから“Ｌ”レベルに変化する。ＰＭＯＳ５
８ｂがオンしてから、１インバータ分遅れてＮＭＯＳ５
８ｃがオンする。ＮＭＯＳ５８ｃがオンすることで、活
性化信号SLPGのレベルが安定し、該活性化信号SLPGの
“Ｌ”レベルは、基準電位ＶBLに設定される。
【００２５】これにより、活性化信号SLNGの“Ｈ”レベ
ルを入力するＮＭＯＳ５５と、活性化信号SLPGの“Ｌ”
レベルを入力するＰＭＯＳ５６が共にオン状態になっ
て、センスアンプ５３，５４が活性化する。活性化した
センスアンプ５３，５４によって、ビット線対ＢＬ，Ｂ
ＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知さ
れ、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ５６とＮ
ＭＯＳ５５を介した充放電が行われる。そして、各ビッ
ト線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデ
ータに対応した値になる。以上のように、この第３の実
施形態では、活性化信号SLPGの“Ｌ”レベルは、基準電
位ＶBL（１／２ＶCC）に設定されてＰＭＯＳ５６のゲー
トに与えられる構成なので、第１及び第２の実施形態に
おける（ａ）と（ｂ）の効果が期待できる。そのうえ、
センス開始信号SLNGB でインバータ５８のＰＭＯＳ５８
ｂがオンするので、活性化信号SLPGの立ち下がりをイン
バータ１つ分だけ速くできる。さらに、ＮＭＯＳ５８ｃ
を設けているので、活性化信号SLPGの立ち下がり電位レ
ベルを第２の実施形態よりも確実にできる。
ルを入力するＮＭＯＳ５５と、活性化信号SLPGの“Ｌ”
レベルを入力するＰＭＯＳ５６が共にオン状態になっ
て、センスアンプ５３，５４が活性化する。活性化した
センスアンプ５３，５４によって、ビット線対ＢＬ，Ｂ
ＬＢとノードＮＡ，ＮＡＢにおける微小電位差が感知さ
れ、ビット線対ＢＬ，ＢＬＢに対するＰＭＯＳ５６とＮ
ＭＯＳ５５を介した充放電が行われる。そして、各ビッ
ト線ＢＬ，ＢＬＢの電位差が、メモリセルの保持するデ
ータに対応した値になる。以上のように、この第３の実
施形態では、活性化信号SLPGの“Ｌ”レベルは、基準電
位ＶBL（１／２ＶCC）に設定されてＰＭＯＳ５６のゲー
トに与えられる構成なので、第１及び第２の実施形態に
おける（ａ）と（ｂ）の効果が期待できる。そのうえ、
センス開始信号SLNGB でインバータ５８のＰＭＯＳ５８
ｂがオンするので、活性化信号SLPGの立ち下がりをイン
バータ１つ分だけ速くできる。さらに、ＮＭＯＳ５８ｃ
を設けているので、活性化信号SLPGの立ち下がり電位レ
ベルを第２の実施形態よりも確実にできる。
【００２６】第４の実施形態 図９は、本発明の第４の実施形態を示すＤＲＡＭの要部
の回路図であり、図１、図５及び図７中の要素と共通す
る要素には共通の符号が付されている。前記第１の実施
形態では活性化信号SLPGの電位を基準電位ＶBLに設定し
ていたが、このＤＲＡＭでは、活性化信号SLPGの電位を
基準電位ＶCPに設定することを特徴にしている。図９の
ＤＲＡＭは、第１〜第３の実施形態と同様のメモリセル
アレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３
及びＶＢＬ発生回路２６とを備えると共に、基準電位Ｖ
CPを入力するセンス回路６０を備えている。
の回路図であり、図１、図５及び図７中の要素と共通す
る要素には共通の符号が付されている。前記第１の実施
形態では活性化信号SLPGの電位を基準電位ＶBLに設定し
ていたが、このＤＲＡＭでは、活性化信号SLPGの電位を
基準電位ＶCPに設定することを特徴にしている。図９の
ＤＲＡＭは、第１〜第３の実施形態と同様のメモリセル
アレイ２０、イコライズ回路２５、ＶＣＰ発生回路２３
及びＶＢＬ発生回路２６とを備えると共に、基準電位Ｖ
CPを入力するセンス回路６０を備えている。
【００２７】センス回路６０の構成は、図１とほぼ同様
であり、ビット線対ＢＬ，ＢＬＢが、トランスファゲー
トを構成する２つのＮＭＯＳ６１，６２を介してセンス
アンプノードＮＡ，ＮＡＢにそれぞれ接続されている。
ノードＮＡとノードＮＡＢの間には、第１及び第２のセ
ンスアンプ６３，６４が接続されている。センスアンプ
６３は、ソース同士が接続された２つのＮＭＯＳ６３
ａ，６３ｂで構成されている。センスアンプ６４は、ソ
ース同士が接続された２つのＰＭＯＳ６４ａ，６４ｂで
構成されている。ノードＮＡは、ＮＭＯＳ６３ａ及びＰ
ＭＯＳ６４ａのドレインと、ＮＭＯＳ６３ｂ及びＰＭＯ
Ｓ６４ｂのゲートに接続されている。ノードＮＡＢは、
ＮＭＯＳ６３ｂ及びＰＭＯＳ６４ｂのドレインと、ＮＭ
ＯＳ６３ａ及びＰＭＯＳ６４ａのゲートに接続されてい
る。ＮＭＯＳ６３ａ，６４ｂのソースは、ソースが電源
電位ＶSSに接続された第１のＭＯＳトランジスタである
ＮＭＯＳ６５のドレインに接続されている。ＰＭＯＳ６
４ａ，６４ｂのソースは、ソースが電源電位ＶCCに接続
された第２のＭＯＳトランジスタであるＰＭＯＳ６６の
ドレインに接続されている。
であり、ビット線対ＢＬ，ＢＬＢが、トランスファゲー
トを構成する２つのＮＭＯＳ６１，６２を介してセンス
アンプノードＮＡ，ＮＡＢにそれぞれ接続されている。
ノードＮＡとノードＮＡＢの間には、第１及び第２のセ
ンスアンプ６３，６４が接続されている。センスアンプ
６３は、ソース同士が接続された２つのＮＭＯＳ６３
ａ，６３ｂで構成されている。センスアンプ６４は、ソ
ース同士が接続された２つのＰＭＯＳ６４ａ，６４ｂで
構成されている。ノードＮＡは、ＮＭＯＳ６３ａ及びＰ
ＭＯＳ６４ａのドレインと、ＮＭＯＳ６３ｂ及びＰＭＯ
Ｓ６４ｂのゲートに接続されている。ノードＮＡＢは、
ＮＭＯＳ６３ｂ及びＰＭＯＳ６４ｂのドレインと、ＮＭ
ＯＳ６３ａ及びＰＭＯＳ６４ａのゲートに接続されてい
る。ＮＭＯＳ６３ａ，６４ｂのソースは、ソースが電源
電位ＶSSに接続された第１のＭＯＳトランジスタである
ＮＭＯＳ６５のドレインに接続されている。ＰＭＯＳ６
４ａ，６４ｂのソースは、ソースが電源電位ＶCCに接続
された第２のＭＯＳトランジスタであるＰＭＯＳ６６の
ドレインに接続されている。
【００２８】このセンス回路６０には、さらに、第１の
活性化信号SLNGと第２の活性化信号SLPGとを生成する活
性化信号生成回路が設けられている。活性化信号生成回
路は、第１手段のインバータ６７と第２手段のインバー
タ６８とで構成されている。インバータ６７には、制御
信号であるセンス開始信号SLNGB がゲート入力され、該
該インバータ６７が活性化信号SLNGを出力する構成であ
る。インバータ６８は、活性化信号SLNGに対して相補的
論理レベルを示す活性化信号SLPGを出力するものであ
り、ＰＭＯＳ６８ａとＮＭＯＳ６８ｂとで構成されてい
る。ＰＭＯＳ６８ａとＮＭＯＳ６８ｃのゲートには、活
性化信号SLNGが共通に入力される接続になっている。Ｐ
ＭＯＳ６８ａとＮＭＯＳ６８ｂのドレインは、共通に接
続されている。ＰＭＯＳ６８ａのソースは、電源電位Ｖ
CCに接続され、ＮＭＯＳ６８ｂのソースが基準電位ＶCP
に接続されている。インバータ６７の出力する活性化信
号SLNGが、ＮＭＯＳ６５のゲートに与えられ、インバー
タ６８の出力する活性化信号SLPGが、ＰＭＯＳ６６のゲ
ートに与えられる接続である。
活性化信号SLNGと第２の活性化信号SLPGとを生成する活
性化信号生成回路が設けられている。活性化信号生成回
路は、第１手段のインバータ６７と第２手段のインバー
タ６８とで構成されている。インバータ６７には、制御
信号であるセンス開始信号SLNGB がゲート入力され、該
該インバータ６７が活性化信号SLNGを出力する構成であ
る。インバータ６８は、活性化信号SLNGに対して相補的
論理レベルを示す活性化信号SLPGを出力するものであ
り、ＰＭＯＳ６８ａとＮＭＯＳ６８ｂとで構成されてい
る。ＰＭＯＳ６８ａとＮＭＯＳ６８ｃのゲートには、活
性化信号SLNGが共通に入力される接続になっている。Ｐ
ＭＯＳ６８ａとＮＭＯＳ６８ｂのドレインは、共通に接
続されている。ＰＭＯＳ６８ａのソースは、電源電位Ｖ
CCに接続され、ＮＭＯＳ６８ｂのソースが基準電位ＶCP
に接続されている。インバータ６７の出力する活性化信
号SLNGが、ＮＭＯＳ６５のゲートに与えられ、インバー
タ６８の出力する活性化信号SLPGが、ＰＭＯＳ６６のゲ
ートに与えられる接続である。
【００２９】図１０は、図９の動作を示す波形図であ
る。このＤＲＡＭでは、センス回路６０中のＮＭＯＳ６
８ｂのソースに基準電位ＶBLと同じ電位（１／２ＶCC）
の基準電位ＶCPが入力される構成であり、活性化信号SL
PGの電位も図４と同じになる。即ち、第１の実施形態と
まったく同じ動作が行われる。以上のように、この第４
の実施形態では、ＮＭＯＳ６８ｂのソースに基準電位Ｖ
CPを入力する構成にしているので、第１の実施形態にお
ける（ｃ）の効果は得られないが、（ａ）及び（ｂ）の
効果が得られる。
る。このＤＲＡＭでは、センス回路６０中のＮＭＯＳ６
８ｂのソースに基準電位ＶBLと同じ電位（１／２ＶCC）
の基準電位ＶCPが入力される構成であり、活性化信号SL
PGの電位も図４と同じになる。即ち、第１の実施形態と
まったく同じ動作が行われる。以上のように、この第４
の実施形態では、ＮＭＯＳ６８ｂのソースに基準電位Ｖ
CPを入力する構成にしているので、第１の実施形態にお
ける（ｃ）の効果は得られないが、（ａ）及び（ｂ）の
効果が得られる。
【００３０】第５の実施形態 図１１は、本発明の第５の実施形態を示すＤＲＡＭの要
部の回路図であり、図１、図５、図７及び図９中の要素
と共通する要素には共通の符号が付されている。活性化
信号SLPGの電位レベルを設定する電位は、基準電位ＶBL
でも基準電位ＶCPでもどちらを用いても電源ノイズの減
少させることを、第４の実施形態では説明している。こ
の第５の実施形態では、基準電位ＶBLと基準電位ＶCPと
の間がトランスファゲート等の接続手段７０で接続可能
な構成のＤＲＡＭを説明する。まず、ＤＲＡＭの構成を
説明する。このＤＲＡＭは、第１〜第４の実施形態と同
様のメモリセルアレイ２０、イコライズ回路２５、ＶＣ
Ｐ発生回路２３及びＶＢＬ発生回路２６とを備えてい
る。接続手段７０は、オン状態のとき基準電位ＶBLと基
準電位ＶCPとを接続する構成である。
部の回路図であり、図１、図５、図７及び図９中の要素
と共通する要素には共通の符号が付されている。活性化
信号SLPGの電位レベルを設定する電位は、基準電位ＶBL
でも基準電位ＶCPでもどちらを用いても電源ノイズの減
少させることを、第４の実施形態では説明している。こ
の第５の実施形態では、基準電位ＶBLと基準電位ＶCPと
の間がトランスファゲート等の接続手段７０で接続可能
な構成のＤＲＡＭを説明する。まず、ＤＲＡＭの構成を
説明する。このＤＲＡＭは、第１〜第４の実施形態と同
様のメモリセルアレイ２０、イコライズ回路２５、ＶＣ
Ｐ発生回路２３及びＶＢＬ発生回路２６とを備えてい
る。接続手段７０は、オン状態のとき基準電位ＶBLと基
準電位ＶCPとを接続する構成である。
【００３１】一方、ビット線対のＢＬ，ＢＬＢの先に、
センス回路８０が接続されている。ンス回路８０の構成
は、図１とほぼ同様であり、ビット線対ＢＬ，ＢＬＢ
が、トランスファゲートを構成する２つのＮＭＯＳ８
１，８２を介してセンスアンプノードＮＡ，ＮＡＢにそ
れぞれ接続されている。ノードＮＡとノードＮＡＢの間
には、第１及び第２のセンスアンプ８３，８４が接続さ
れている。センスアンプ８３は、ソース同士が接続され
た２つのＮＭＯＳ８３ａ，８３ｂで構成されている。セ
ンスアンプ８４は、ソース同士が接続された２つのＰＭ
ＯＳ８４ａ，８４ｂで構成されている。
センス回路８０が接続されている。ンス回路８０の構成
は、図１とほぼ同様であり、ビット線対ＢＬ，ＢＬＢ
が、トランスファゲートを構成する２つのＮＭＯＳ８
１，８２を介してセンスアンプノードＮＡ，ＮＡＢにそ
れぞれ接続されている。ノードＮＡとノードＮＡＢの間
には、第１及び第２のセンスアンプ８３，８４が接続さ
れている。センスアンプ８３は、ソース同士が接続され
た２つのＮＭＯＳ８３ａ，８３ｂで構成されている。セ
ンスアンプ８４は、ソース同士が接続された２つのＰＭ
ＯＳ８４ａ，８４ｂで構成されている。
【００３２】ノードＮＡは、ＮＭＯＳ８３ａ及びＰＭＯ
Ｓ８４ａのドレインと、ＮＭＯＳ８３ｂ及びＰＭＯＳ８
４ｂのゲートとに接続されている。ノードＮＡＢは、Ｎ
ＭＯＳ８３ｂ及びＰＭＯＳ８４ｂのドレインと、ＮＭＯ
Ｓ８３ａ及びＰＭＯＳ８４ａのゲートとに接続されてい
る。ＮＭＯＳ８３ａ，８４ｂのソースは、ソースが電源
電位ＶSSに接続された第１のＭＯＳトランジスタである
ＮＭＯＳ８５のドレインに接続されている。ＰＭＯＳ８
４ａ，８４ｂのソースは、ソースが電源電位ＶCCに接続
された第２のＭＯＳトランジスタであるＰＭＯＳ８６の
ドレインに接続されている。このセンス回路８０には、
第１の活性化信号SLNGと第２の活性化信号SLPGとを生成
する活性化信号生成回路が設けられている。活性化信号
生成回路は、第１手段のインバータ８７と第２手段のイ
ンバータ８８とで構成されている。インバータ８７に
は、制御信号であるセンス開始信号SLNGB がゲート入力
され、該該インバータ８７が、活性化信号SLNGを出力す
る構成である。インバータ８８は、活性化信号SLNGに対
して相補的論理レベルを示す活性化信号SLPGを出力する
ものであり、ＰＭＯＳ８８ａとＮＭＯＳ８８ｂで構成さ
れている。ＰＭＯＳ８８ａとＮＭＯＳ８８ｂのゲートに
は、活性化信号SLNGが共通に入力される接続になってい
る。ＰＭＯＳ８８ａとＮＭＯＳ８８ｂのドレインは、共
通に接続されている。ＰＭＯＳ８８ａのソースは、電源
電位ＶCCに接続され、ＮＭＯＳ８８ｂのソースが同じ電
位レベルの基準電位ＶCP，ＶBLに接続されている。イン
バータ８７の出力する活性化信号SLNGがＮＭＯＳ８５の
ゲートに与えられ、インバータ８８の出力する活性化信
号SLPGがＰＭＯＳ８６のゲートに与えられる接続であ
る。
Ｓ８４ａのドレインと、ＮＭＯＳ８３ｂ及びＰＭＯＳ８
４ｂのゲートとに接続されている。ノードＮＡＢは、Ｎ
ＭＯＳ８３ｂ及びＰＭＯＳ８４ｂのドレインと、ＮＭＯ
Ｓ８３ａ及びＰＭＯＳ８４ａのゲートとに接続されてい
る。ＮＭＯＳ８３ａ，８４ｂのソースは、ソースが電源
電位ＶSSに接続された第１のＭＯＳトランジスタである
ＮＭＯＳ８５のドレインに接続されている。ＰＭＯＳ８
４ａ，８４ｂのソースは、ソースが電源電位ＶCCに接続
された第２のＭＯＳトランジスタであるＰＭＯＳ８６の
ドレインに接続されている。このセンス回路８０には、
第１の活性化信号SLNGと第２の活性化信号SLPGとを生成
する活性化信号生成回路が設けられている。活性化信号
生成回路は、第１手段のインバータ８７と第２手段のイ
ンバータ８８とで構成されている。インバータ８７に
は、制御信号であるセンス開始信号SLNGB がゲート入力
され、該該インバータ８７が、活性化信号SLNGを出力す
る構成である。インバータ８８は、活性化信号SLNGに対
して相補的論理レベルを示す活性化信号SLPGを出力する
ものであり、ＰＭＯＳ８８ａとＮＭＯＳ８８ｂで構成さ
れている。ＰＭＯＳ８８ａとＮＭＯＳ８８ｂのゲートに
は、活性化信号SLNGが共通に入力される接続になってい
る。ＰＭＯＳ８８ａとＮＭＯＳ８８ｂのドレインは、共
通に接続されている。ＰＭＯＳ８８ａのソースは、電源
電位ＶCCに接続され、ＮＭＯＳ８８ｂのソースが同じ電
位レベルの基準電位ＶCP，ＶBLに接続されている。イン
バータ８７の出力する活性化信号SLNGがＮＭＯＳ８５の
ゲートに与えられ、インバータ８８の出力する活性化信
号SLPGがＰＭＯＳ８６のゲートに与えられる接続であ
る。
【００３３】図１２は、図１１の動作を示す波形図であ
る。このＤＲＡＭでは、センス回路８０中のＮＭＯＳ８
８ｂのソースに、ほぼ同じ電位（１／２ＶCC）の基準電
位ＶBLと基準電位ＶCPが入力される構成であり、活性化
信号SLPGの電位も図４と同じになる。即ち、第１の実施
形態とまったく同じ動作が行われる。以上のように、こ
の第５の実施形態では、ＮＭＯＳ８８ｂのソースに基準
電位ＶCPと基準電位ＶBLを入力する構成にしているの
で、第１の実施形態における（ａ）〜（ｃ）と同様の効
果が得られる。
る。このＤＲＡＭでは、センス回路８０中のＮＭＯＳ８
８ｂのソースに、ほぼ同じ電位（１／２ＶCC）の基準電
位ＶBLと基準電位ＶCPが入力される構成であり、活性化
信号SLPGの電位も図４と同じになる。即ち、第１の実施
形態とまったく同じ動作が行われる。以上のように、こ
の第５の実施形態では、ＮＭＯＳ８８ｂのソースに基準
電位ＶCPと基準電位ＶBLを入力する構成にしているの
で、第１の実施形態における（ａ）〜（ｃ）と同様の効
果が得られる。
【００３４】第６の実施形態 図１３は、本発明の第６の実施形態を示すＤＲＡＭの要
部の回路図であり、図１、図５、図７、図９及び図１１
中の要素と共通する要素には共通の符号が付されてい
る。第１から第５の実施形態では、活性化信号SLPGの電
位レベルを設定する電位は、基準電位ＶBLあるいは基準
電位ＶCPとしていたが、この第６の実施形態では、ソー
ス電位発生回路９０を設け、基準電位ＶBLや基準電位Ｖ
CPとは独立の第３の基準電位ＶX で活性化信号SLPGの
“Ｌ”レベルを設定する構成にしている。
部の回路図であり、図１、図５、図７、図９及び図１１
中の要素と共通する要素には共通の符号が付されてい
る。第１から第５の実施形態では、活性化信号SLPGの電
位レベルを設定する電位は、基準電位ＶBLあるいは基準
電位ＶCPとしていたが、この第６の実施形態では、ソー
ス電位発生回路９０を設け、基準電位ＶBLや基準電位Ｖ
CPとは独立の第３の基準電位ＶX で活性化信号SLPGの
“Ｌ”レベルを設定する構成にしている。
【００３５】このＤＲＡＭは、第１〜第５の実施形態と
同様のメモリセルアレイ２０、イコライズ回路２５、Ｖ
ＣＰ発生回路２３及びＶＢＬ発生回路２６とを備えてい
る。ビット線対のＢＬ，ＢＬＢの先に、センス回路１０
０が接続されている。センス回路１００の構成は、図１
とほぼ同様であり、ビット線対ＢＬ，ＢＬＢが、トラン
スファゲートを構成する２つのＮＭＯＳ１０１，１０２
を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接
続されている。ノードＮＡとノードＮＡＢの間には、第
１及び第２のセンスアンプ１０３，１０４が接続されて
いる。センスアンプ１０３は、ソース同士が接続された
２つのＮＭＯＳ１０３ａ，１０３ｂで構成されている。
センスアンプ１０４は、ソース同士が接続された２つの
ＰＭＯＳ１０４ａ，１０４ｂとで構成されている。ノー
ドＮＡは、ＮＭＯＳ１０３ａ及びＰＭＯＳ１０４ａのド
レインと、ＮＭＯＳ１０３ｂ及びＰＭＯＳ１０４ｂのゲ
ートとに接続されている。ノードＮＡＢは、ＮＭＯＳ１
０３ｂ及びＰＭＯＳ１０４ｂのドレインと、ＮＭＯＳ１
０３ａ及びＰＭＯＳ１０４ａのゲートとに接続されてい
る。ＮＭＯＳ１０３ａ，１０４ｂのソースは、ソースが
電源電位ＶSSに接続された第１のＭＯＳトランジスタで
あるＮＭＯＳ１０５のドレインに接続されている。ＰＭ
ＯＳ１０４ａ，１０４ｂのソースは、ソースが電源電位
ＶCCに接続された第２のＭＯＳトランジスタであるＰＭ
ＯＳ１０６のドレインに接続されている。
同様のメモリセルアレイ２０、イコライズ回路２５、Ｖ
ＣＰ発生回路２３及びＶＢＬ発生回路２６とを備えてい
る。ビット線対のＢＬ，ＢＬＢの先に、センス回路１０
０が接続されている。センス回路１００の構成は、図１
とほぼ同様であり、ビット線対ＢＬ，ＢＬＢが、トラン
スファゲートを構成する２つのＮＭＯＳ１０１，１０２
を介してセンスアンプノードＮＡ，ＮＡＢにそれぞれ接
続されている。ノードＮＡとノードＮＡＢの間には、第
１及び第２のセンスアンプ１０３，１０４が接続されて
いる。センスアンプ１０３は、ソース同士が接続された
２つのＮＭＯＳ１０３ａ，１０３ｂで構成されている。
センスアンプ１０４は、ソース同士が接続された２つの
ＰＭＯＳ１０４ａ，１０４ｂとで構成されている。ノー
ドＮＡは、ＮＭＯＳ１０３ａ及びＰＭＯＳ１０４ａのド
レインと、ＮＭＯＳ１０３ｂ及びＰＭＯＳ１０４ｂのゲ
ートとに接続されている。ノードＮＡＢは、ＮＭＯＳ１
０３ｂ及びＰＭＯＳ１０４ｂのドレインと、ＮＭＯＳ１
０３ａ及びＰＭＯＳ１０４ａのゲートとに接続されてい
る。ＮＭＯＳ１０３ａ，１０４ｂのソースは、ソースが
電源電位ＶSSに接続された第１のＭＯＳトランジスタで
あるＮＭＯＳ１０５のドレインに接続されている。ＰＭ
ＯＳ１０４ａ，１０４ｂのソースは、ソースが電源電位
ＶCCに接続された第２のＭＯＳトランジスタであるＰＭ
ＯＳ１０６のドレインに接続されている。
【００３６】このセンス回路８０には、第１の活性化信
号SLNGと第２の活性化信号SLPGとを生成する活性化信号
生成回路が設けられている。活性化信号生成回路は、第
１手段のインバータ１０７と第２手段のインバータ１０
８とで構成されている。インバータ１０７には、制御信
号であるセンス開始信号SLNGB がゲート入力され、該該
インバータ１０７が活性化信号SLNGを出力する構成であ
る。インバータ１０８は、活性化信号SLNGに対して相補
的論理レベルを示す活性化信号SLPGを出力するものであ
り、ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂで構成されて
いる。ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂのゲートに
は、活性化信号SLNGが共通に入力される接続になってい
る。ＰＭＯＳ１０８ａとＮＭＯＳ１０６ｂのドレイン
は、共通に接続されている。ＰＭＯＳ１０８ａのソース
は、電源電位ＶCCに接続され、ＮＭＯＳ１０８ｂのソー
スが、ソース電位発生回路９０からの電位基準電位ＶX
に接続されている。インバータ１０８の出力する活性化
信号SLNGが、ＮＭＯＳ１０５のゲートに与えられ、イン
バータ１０８の出力する活性化信号SLPGが、ＰＭＯＳ１
０６のゲートに与えられる接続である。
号SLNGと第２の活性化信号SLPGとを生成する活性化信号
生成回路が設けられている。活性化信号生成回路は、第
１手段のインバータ１０７と第２手段のインバータ１０
８とで構成されている。インバータ１０７には、制御信
号であるセンス開始信号SLNGB がゲート入力され、該該
インバータ１０７が活性化信号SLNGを出力する構成であ
る。インバータ１０８は、活性化信号SLNGに対して相補
的論理レベルを示す活性化信号SLPGを出力するものであ
り、ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂで構成されて
いる。ＰＭＯＳ１０８ａとＮＭＯＳ１０８ｂのゲートに
は、活性化信号SLNGが共通に入力される接続になってい
る。ＰＭＯＳ１０８ａとＮＭＯＳ１０６ｂのドレイン
は、共通に接続されている。ＰＭＯＳ１０８ａのソース
は、電源電位ＶCCに接続され、ＮＭＯＳ１０８ｂのソー
スが、ソース電位発生回路９０からの電位基準電位ＶX
に接続されている。インバータ１０８の出力する活性化
信号SLNGが、ＮＭＯＳ１０５のゲートに与えられ、イン
バータ１０８の出力する活性化信号SLPGが、ＰＭＯＳ１
０６のゲートに与えられる接続である。
【００３７】図１４は、図１３の動作を示す波形図であ
る。このＤＲＡＭでは、ベース電位発生回路９０を設
け、センス回路１００中のＮＭＯＳ１０８ｂのソースに
は、基準電位ＶX が入力される構成である。基準電位Ｖ
X は、基準電位ＶBLや基準電位ＶCPとは異なり、独立に
変更が可能である。よって、基準電位ＶX のレベルを適
切に選択することで、第１の実施形態の（ａ）及び
（ｂ）の効果を、さらに確実したＤＲＡＭを構成でき
る。なお、本発明は、上記実施形態に限定されず種々の
変形が可能である。例えば、メモリセルアレイ２０、イ
コライズ回路２５の内部の構成は、第１〜第８の実施形
態に限定されず、他の回路構成でもよい。また、第４の
実施形態では、第１の実施形態のセンス回路３０と同様
のセンス回路６０に基準電位ＶCPを与え、活性化信号SL
NGのレベルを基準電位ＶCPに設定しているが、センス回
路６０の構成を第２及び第３の実施形態のセンス回路４
０，５０と同様の構成にした場合でも、適用が可能であ
る。この場合にも、第２第３の実施形態と同じ効果が得
られる。
る。このＤＲＡＭでは、ベース電位発生回路９０を設
け、センス回路１００中のＮＭＯＳ１０８ｂのソースに
は、基準電位ＶX が入力される構成である。基準電位Ｖ
X は、基準電位ＶBLや基準電位ＶCPとは異なり、独立に
変更が可能である。よって、基準電位ＶX のレベルを適
切に選択することで、第１の実施形態の（ａ）及び
（ｂ）の効果を、さらに確実したＤＲＡＭを構成でき
る。なお、本発明は、上記実施形態に限定されず種々の
変形が可能である。例えば、メモリセルアレイ２０、イ
コライズ回路２５の内部の構成は、第１〜第８の実施形
態に限定されず、他の回路構成でもよい。また、第４の
実施形態では、第１の実施形態のセンス回路３０と同様
のセンス回路６０に基準電位ＶCPを与え、活性化信号SL
NGのレベルを基準電位ＶCPに設定しているが、センス回
路６０の構成を第２及び第３の実施形態のセンス回路４
０，５０と同様の構成にした場合でも、適用が可能であ
る。この場合にも、第２第３の実施形態と同じ効果が得
られる。
【００３８】
【発明の効果】以上詳細に説明したように、第１〜第８
の発明によれば、活性化信号生成回路を、第２の活性化
信号の論理レベルのうちの第２のＭＯＳトランジスタを
オン状態にする論理レベルを、第１の電源電位と第２の
電源電位の間の中間電位に設定する構成にしている。そ
のため、第２の活性化信号のレベルが、中間電位に設定
され、第２のＭＯＳトランジスタの動作領域が従来の電
源電位に設定される場合とは異なると共に、該第２のＭ
ＯＳトランジスタにおけるオン抵抗が増加する。よっ
て、ビット線対に対する充放電の際のピーク電流を低減
できると共に電源ノイズの発生が防止でき、周辺回路で
の動作マージンの悪化が防止できる。
の発明によれば、活性化信号生成回路を、第２の活性化
信号の論理レベルのうちの第２のＭＯＳトランジスタを
オン状態にする論理レベルを、第１の電源電位と第２の
電源電位の間の中間電位に設定する構成にしている。そ
のため、第２の活性化信号のレベルが、中間電位に設定
され、第２のＭＯＳトランジスタの動作領域が従来の電
源電位に設定される場合とは異なると共に、該第２のＭ
ＯＳトランジスタにおけるオン抵抗が増加する。よっ
て、ビット線対に対する充放電の際のピーク電流を低減
できると共に電源ノイズの発生が防止でき、周辺回路で
の動作マージンの悪化が防止できる。
【図１】本発明の第１の実施形態を示すＤＲＡＭの要部
の回路図である。
の回路図である。
【図２】従来のＤＲＡＭの要部を示す回路図である。
【図３】図２の動作を示す波形図である。
【図４】図１の動作を示す波形図である。
【図５】本発明の第２の実施形態を示すＤＲＡＭの要部
の回路図である。
の回路図である。
【図６】図５の動作を示す波形図である。
【図７】本発明の第３の実施形態を示すＤＲＡＭの要部
の回路図である。
の回路図である。
【図８】図７の動作を示す波形図である。
【図９】本発明の第４の実施形態を示すＤＲＡＭの要部
の回路図である。
の回路図である。
【図１０】図９の動作を示す波形図である。
【図１１】本発明の第５の実施形態を示すＤＲＡＭの要
部の回路図である。
部の回路図である。
【図１２】図１１の動作を示す波形図である。
【図１３】本発明の第６の実施形態を示すＤＲＡＭの要
部の回路図である。
部の回路図である。
【図１４】図１３の動作を示す波形図である。
２１ 平行平板容
量 ２０ メモリセル
アレイ ２３ ＶＣＰ発生
回路 ２５ イコライズ
回路 ２６ ＶＢＬ発生
回路 ３０，４０，５０，６０，８０，１００ センス回路 ３３，４３，５３，６３，８３，１０３ 第１のセン
スアンプ ３４，４４，５４，６４，８４，１０４ 第２のセン
スアンプ ３５，４５，５５，６５，８５，１０５ ＮＭＯＳ
（第１のＭＯＳトランジスタ） ３６，４６，５６，６６，８６，１０６ ＰＭＯＳ
（第２のＭＯＳトランジスタ） ３７，４７，５７，６７，８７，１０７ インバータ
（第１手段） ３８，４８，５８，６８，８８，１０８ インバータ
（第２手段） ７０ トランスフ
ァゲート ９０ ソース電位
発生回路 ＶCC，ＶSS 第１及び第
２の電源電位 ＶCP，ＶBL 第１及び第
２の基準電位 Ｍ１，Ｍ２ メモリセル ＢＬ，ＢＬＢ ビット線
量 ２０ メモリセル
アレイ ２３ ＶＣＰ発生
回路 ２５ イコライズ
回路 ２６ ＶＢＬ発生
回路 ３０，４０，５０，６０，８０，１００ センス回路 ３３，４３，５３，６３，８３，１０３ 第１のセン
スアンプ ３４，４４，５４，６４，８４，１０４ 第２のセン
スアンプ ３５，４５，５５，６５，８５，１０５ ＮＭＯＳ
（第１のＭＯＳトランジスタ） ３６，４６，５６，６６，８６，１０６ ＰＭＯＳ
（第２のＭＯＳトランジスタ） ３７，４７，５７，６７，８７，１０７ インバータ
（第１手段） ３８，４８，５８，６８，８８，１０８ インバータ
（第２手段） ７０ トランスフ
ァゲート ９０ ソース電位
発生回路 ＶCC，ＶSS 第１及び第
２の電源電位 ＶCP，ＶBL 第１及び第
２の基準電位 Ｍ１，Ｍ２ メモリセル ＢＬ，ＢＬＢ ビット線
Claims (8)
- 【請求項１】 ビット線対に接続され、メモリセルの保
持データに応じた該ビット線対の間の微小電位差を感知
する第１及び第２のセンスアンプ回路と、 前記ビット線対と前記第１及び第２のセンスアンプの間
の導通制御を行うトランスファゲートと、 与えられた制御信号に基づき、論理レベルが互いに相補
的な第１の活性化信号と第２の活性化信号とを生成する
活性化信号生成回路と、 前記第１のセンスアンプと第１の電源電位との間に接続
され、ゲートに入力された前記第１の活性化信号に基づ
きオン、オフし、このオン状態のとき該第１のセンスア
ンプを活性化する第１のＭＯＳトランジスタと、 前記第２のセンスアンプと前記第１の電源電位よりも高
い第２の電源電位との間に接続され、前記第２の活性化
信号をゲートに入力してオン、オフし、このオン状態の
とき該第２のセンスアンプを活性化する第２のＭＯＳト
ランジスタとを備え、 前記第１及び第２のセンスアンプを活性化して前記各ビ
ット線に対する前記第１及び第２の電源電位からの充放
電を行い、前記ビット線対の間の微小電位差を前記保持
データの論理レベルに対応した電位差に設定するセンス
回路において、 前記活性化信号生成回路は、前記第２の活性化信号の論
理レベルのうちの前記第２のＭＯＳトランジスタをオン
状態にする論理レベルを、前記第１の電源電位と第２の
電源電位の間の中間電位に設定する構成にしたことを特
徴とするセンス回路。 - 【請求項２】 ２つの電極のうちの一方の電極が第１の
電源電位と第２の電源電位の間の第１の基準電位に設定
された容量素子をそれぞれ有したメモリセルがアレイ化
されて構成されたメモリセルアレイと、前記容量素子の
他方の電極に接続されて前記メモリセルアレイ中の複数
のメモリセルにデータをそれぞれ送受するビット線対
と、前記ビット線対を前記第１の電源電位と前記第２の
電源電位の間の第２の基準電位にプリチャージするイコ
ライズ回路とを備えたメモリ回路に設けられ、 前記ビット線対の間に接続され、選択した前記メモリセ
ルの保持データに対するアクセスで該ビット線対の間に
表れる微小電位差を感知するＮ型チャネルＭＯＳトラン
ジスタで構成された第１のセンスアンプとＰ型チャネル
ＭＯＳトランジスタで構成された第２のセンスアンプ
と、 前記ビット線対と前記第１及び第２のセンスアンプの間
の導通制御を行うトランスファゲートと、 与えられた制御信号に基づき、論理レベルが互いに相補
的な第１の活性化信号と第２の活性化信号とを生成する
活性化信号生成回路と、 ソースが前記第１の電源電位に接続されると共にドレイ
ンが前記第１のセンスアンプに接続され、ゲートに入力
された前記第１の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第１のセンスアンプを活性化する第
１のＭＯＳトランジスタと、 ソースが前記第２の電源電位に接続されると共にドレイ
ンが前記第２のセンスアンプに接続され、ゲートに入力
された前記第２の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第２のセンスアンプを活性化する第
２のＭＯＳトランジスタとを備えたセンス回路におい
て、 前記活性化信号生成回路は、 前記制御信号をゲートに入力して該制御信号のレベルに
応じた論理レベルの前記第１の活性化信号を出力する第
１手段と、 ソースが前記第２の電源電位に接続されて前記第１の活
性化信号をゲートに入力するＰ型チャネルＭＯＳトラン
ジスタと、ドレインが該Ｐ型チャネルＭＯＳトランジス
タのドレインに接続されると共にソースが前記第１の基
準電位または前記第２の基準電位に接続され、前記第１
の活性化信号をゲート入力して該ドレインから前記第２
の活性化信号を出力するＮ型チャネルＭＯＳトランジス
タとを備えた第２手段とで構成したことを特徴とするセ
ンス回路。 - 【請求項３】 請求項２記載のメモリ回路に設けられ、 前記ビット線対の間に接続され、選択した前記メモリセ
ルの保持データに対するアクセスで該ビット線対の間に
表れる微小電位差を感知するＮ型チャネルＭＯＳトラン
ジスタで構成された第１のセンスアンプとＰ型チャネル
ＭＯＳトランジスタで構成された第２のセンスアンプ
と、 前記ビット線対と前記第１及び第２のセンスアンプの間
の導通制御を行うトランスファゲートと、 与えられた制御信号に基づき、論理レベルが互いに相補
的な第１の活性化信号と第２の活性化信号とを生成する
活性化信号生成回路と、 ソースが前記第１の電源電位に接続されると共にドレイ
ンが前記第１のセンスアンプに接続され、ゲートに入力
された前記第１の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第１のセンスアンプを活性化する第
１のＭＯＳトランジスタと、 ソースが前記第２の電源電位に接続されると共にドレイ
ンが前記第２のセンスアンプに接続され、ゲートに入力
された前記第２の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第２のセンスアンプを活性化する第
２のＭＯＳトランジスタとを備えたセンス回路におい
て、 前記活性化信号生成回路は、 前記制御信号をゲートに入力して該制御信号のレベルに
応じた論理レベルの前記第１の活性化信号を出力する第
１手段と、 ソースが前記第２の電源電位に接続されて前記第１の活
性化信号をゲートに入力する第１のＰ型チャネルＭＯＳ
トランジスタと、ドレインが該第１のＰ型チャネルＭＯ
Ｓトランジスタのドレインに接続されると共にソースが
前記第１の基準電位または前記第２の基準電位に接続さ
れ、前記制御信号をゲートに入力して該ドレインから前
記第２の活性化信号を出力する第２のＰ型チャネルＭＯ
Ｓトランジスタとを備えた第２手段とで構成したことを
特徴とするセンス回路。 - 【請求項４】 請求項２記載のメモリ回路に設けられ、 前記ビット線対の間に接続され、選択した前記メモリセ
ルの保持データに対するアクセスで該ビット線対の間に
表れる微小電位差を感知するＮ型チャネルＭＯＳトラン
ジスタで構成された第１のセンスアンプとＰ型チャネル
ＭＯＳトランジスタで構成された第２のセンスアンプ
と、 前記ビット線対と前記第１及び第２のセンスアンプの間
の導通制御を行うトランスファゲートと、 与えられた制御信号に基づき、論理レベルが互いに相補
的な第１の活性化信号と第２の活性化信号とを生成する
活性化信号生成回路と、 ソースが第１の電源電位に接続されると共にドレインが
前記第１のセンスアンプに接続され、ゲートに入力され
た前記第１の活性化信号に基づきオン、オフし、このオ
ン状態のとき該第１のセンスアンプを活性化する第１の
ＭＯＳトランジスタと、 ソースが前記第２の電源電位に接続されると共にドレイ
ンが前記第２のセンスアンプに接続され、ゲートに入力
された前記第２の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第２のセンスアンプを活性化する第
２のＭＯＳトランジスタとを備えたセンス回路におい
て、 前記活性化信号生成回路は、 前記制御信号をゲートに入力して該制御信号のレベルに
応じた論理レベルの前記第１の活性化信号を出力する第
１手段と、 ソースが前記第２の電源電位に接続されて前記第１の活
性化信号をゲートに入力する第１のＰ型チャネルＭＯＳ
トランジスタと、ドレインが該第１のＰ型チャネルＭＯ
Ｓトランジスタのドレインに接続されると共にソースが
前記第１の基準電位または前記第２の基準電位に接続さ
れ、前記制御信号をゲートに入力する第２のＰ型チャネ
ルＭＯＳトランジスタと、ドレインが該第１及び第２の
Ｐ型チャネルＭＯＳトランジスタのドレインに接続され
ると共にソースが前記第１の基準電位または前記第２の
基準電位に接続され、前記第１の活性化信号をゲートに
入力するＮ型チャネルＭＯＳトランジスタとを有し、前
記第２のＰ型チャネルＭＯＳトランジスタ及びＮ型チャ
ネルＭＯＳトランジスタのドレインから前記第２の活性
化信号を出力する第２手段とで構成したことを特徴とす
るセンス回路。 - 【請求項５】 前記第１の基準電位と前記第２の基準電
位を接続する手段を有したことを特徴とする請求項２、
３または４記載のセンス回路。 - 【請求項６】 請求項２、３または４記載の第１のセン
スアンプ、第２のセンスアンプ及びトランスファゲート
と、 前記第１の基準電位と前記第２の基準電位とは独立に第
３の基準電位を出力するソース電位発生回路と、 前記制御信号をゲートに入力して該制御信号のレベルに
応じた論理レベルの第１の活性化信号を出力する第１手
段と、ソースが前記第２の電源電位に接続されて前記第
１の活性化信号をゲートに入力するＰ型チャネルＭＯＳ
トランジスタと、ドレインが該Ｐ型チャネルＭＯＳトラ
ンジスタのドレインに接続されると共にソースが前記第
３の基準電位に接続され、前記第１の活性化信号をゲー
トに入力して該ドレインから、該第１の活性化信号号と
は相補的な論理レベルの第２の活性化信号を出力するＮ
型チャネルＭＯＳトランジスタとを有した第２手段とで
構成された活性化信号生成回路と、 ソースが前記第１の電源電位に接続されると共にドレイ
ンが前記第１のセンスアンプに接続され、ゲートに入力
された前記第１の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第１のセンスアンプを活性化する第
１のＭＯＳトランジスタと、 ソースが前記第２の電源電位に接続されると共にドレイ
ンが前記第２のセンスアンプに接続され、ゲートに入力
された前記第２の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第２のセンスアンプを活性化する第
２のＭＯＳトランジスタとを、 備えたことを特徴とするセンス回路。 - 【請求項７】 請求項２、３または４記載の第１のセン
スアンプ、第２のセンスアンプ及びトランスファゲート
と、 前記第１の基準電位と前記第２の基準電位とは独立に第
３の基準電位を出力するソース電位発生回路と、 前記制御信号をゲート入力して該制御信号のレベルに応
じた論理レベルの第１の活性化信号を出力する第１手段
と、ソースが前記第２の電源電位に接続されて前記第１
の活性化信号をゲートに入力する第１のＰ型チャネルＭ
ＯＳトランジスタと、ドレインが該第１のＰ型チャネル
ＭＯＳトランジスタのドレインに接続されると共にソー
スが前記第３の基準電に接続され、前記制御信号をゲー
トに入力して該ドレインから前記第１の活性化信号とは
相補的な論理レベルの第２の活性化信号を出力する第２
のＰ型チャネルＭＯＳトランジスタとを有する第２手段
とで構成された活性化信号生成回路と、 ソースが前記第１の電源電位に接続されると共にドレイ
ンが前記第１のセンスアンプに接続され、ゲートに入力
された前記第１の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第１のセンスアンプを活性化する第
１のＭＯＳトランジスタと、 ソースが前記第２の電源電位に接続されると共にドレイ
ンが前記第２のセンスアンプに接続され、ゲートに入力
された前記第２の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第２のセンスアンプを活性化する第
２のＭＯＳトランジスタとを、 備えたことを特徴とするセンス回路。 - 【請求項８】 請求項２、３または４記載の第１のセン
スアンプ、第２のセンスアンプ及びトランスファゲート
と、 前記第１の基準電位と前記第２の基準電位とは独立に第
３の基準電位を出力するソース電位発生回路と、 前記制御信号をゲートに入力して該制御信号のレベルに
応じた論理レベルの第１の活性化信号を出力する第１手
段と、ソースが前記第２の電源電位に接続されて前記第
１の活性化信号をゲートに入力する第１のＰ型チャネル
ＭＯＳトランジスタと、ドレインが該第１のＰ型チャネ
ルＭＯＳトランジスタのドレインに接続されると共にソ
ースが前記第３の基準電位に接続され、前記制御信号を
ゲートに入力する第２のＰ型チャネルＭＯＳトランジス
タと、ドレインが該第１及び第２のＰ型チャネルＭＯＳ
トランジスタのドレインに接続されると共にソースが前
記第１の基準電位または前記第２の基準電位に接続さ
れ、前記第１の活性化信号をゲートを入力するＮ型チャ
ネルＭＯＳトランジスタとを有し、該第２のＰ型チャネ
ルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジ
スタのドレインから出力する第２手段とで構成された活
性化信号生成回路と、 ソースが前記第１の電源電位に接続されると共にドレイ
ンが前記第１のセンスアンプに接続され、ゲートに入力
された前記第１の活性化信号に基づきオン、オフし、こ
のオン状態のとき該第１のセンスアンプを活性化する第
１のＭＯＳトランジスタと、 ソースが前記２の電源電位に接続されると共にドレイン
が前記第２のセンスアンプに接続され、ゲートに入力さ
れた前記第２の活性化信号に基づきオン、オフし、この
オン状態のとき該第２のセンスアンプを活性化する第２
のＭＯＳトランジスタとを、 備えたことを特徴とするセンス回路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000048334A (ko) * | 1998-12-29 | 2000-07-25 | 포만 제프리 엘 | 부스트 감지 접지 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959916A (en) * | 1998-02-06 | 1999-09-28 | International Business Machines Corporation | Write driver and bit line precharge apparatus and method |
| US6128236A (en) * | 1998-12-17 | 2000-10-03 | Nippon Steel Semiconductor Corp. | Current sensing differential amplifier with high rejection of power supply variations and method for an integrated circuit memory device |
| KR100361862B1 (ko) | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 센싱전류 감소방법 |
| JP2000243085A (ja) * | 1999-02-22 | 2000-09-08 | Hitachi Ltd | 半導体装置 |
| US6535415B2 (en) * | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
| US6236605B1 (en) * | 1999-03-26 | 2001-05-22 | Fujitsu Limited | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier |
| JP2001084767A (ja) * | 1999-08-30 | 2001-03-30 | Internatl Business Mach Corp <Ibm> | センスアンプ |
| JP4366858B2 (ja) * | 2000-09-18 | 2009-11-18 | ソニー株式会社 | Ｍｏｓトランジスタ回路 |
| US6850441B2 (en) * | 2002-01-18 | 2005-02-01 | Sandisk Corporation | Noise reduction technique for transistors and small devices utilizing an episodic agitation |
| JP4032039B2 (ja) * | 2004-04-06 | 2008-01-16 | 株式会社東芝 | 半導体記憶装置 |
| KR100702004B1 (ko) * | 2004-08-02 | 2007-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법 |
| JP4411616B2 (ja) * | 2006-07-24 | 2010-02-10 | エルピーダメモリ株式会社 | 半導体記憶装置及びその制御方法 |
| KR20130068482A (ko) * | 2011-12-15 | 2013-06-26 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| FR3017897B1 (fr) * | 2014-02-21 | 2019-09-27 | I.T.H.P.P | Systeme de forage rotary par decharges electriques |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
| US10236036B2 (en) | 2017-05-09 | 2019-03-19 | Micron Technology, Inc. | Sense amplifier signal boost |
| JP7065637B2 (ja) * | 2018-02-22 | 2022-05-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Family Cites Families (9)
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|---|---|---|---|---|
| JPS61158094A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | ダイナミツク型メモリのセンスアンプ駆動回路 |
| JPH0752670B2 (ja) * | 1987-10-14 | 1995-06-05 | キヤノン株式会社 | 電界発光素子及びその製造方法 |
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| JPH0574156A (ja) * | 1991-09-13 | 1993-03-26 | Sumitomo Metal Ind Ltd | 半導体記憶回路 |
| JPH06150646A (ja) * | 1992-11-13 | 1994-05-31 | Nec Corp | 半導体メモリ |
| JPH06302189A (ja) * | 1993-02-22 | 1994-10-28 | Toshiba Corp | 半導体記憶装置 |
| JPH06309869A (ja) * | 1993-04-28 | 1994-11-04 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5508965A (en) * | 1993-09-14 | 1996-04-16 | Fujitsu Limited | Semiconductor memory device |
| US5539701A (en) * | 1994-08-05 | 1996-07-23 | Nippon Steel Corporation | Sense circuit for semiconductor memory devices |
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000048334A (ko) * | 1998-12-29 | 2000-07-25 | 포만 제프리 엘 | 부스트 감지 접지 회로 |
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