JP3674733B2 - 多重変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フレームフォーマットのオーバーヘッドアクセスの機能を拡充した多重変換装置に関する。
同期系に於けるフレームフォーマットのオーバーヘッドは、フレーム同期バイトやセクション・トレース・バイト等の各種の機能のバイトや未定義バイトを含むもので、それぞれのバイト位置は予め規定されている。このようなオーバーヘッドの任意のバイトに対してアクセス（挿入／抽出）を可能とするフューチャ・オーバーヘッド・アクセスを容易にすることが要望されている。
【０００２】
【従来の技術】
図２３は従来例の要部説明図であり、２００はオーバーヘッド挿入部、２１０はオーバーヘッド抽出部、２０１は挿入側パルス発生回路（ＰＧ）、２０２は挿入側一般オーバーヘッド・インタフェース回路（ＧＯＨ ＩＮＦ）、２０３は一般オーバーヘッド挿入回路（ＧＯＨ ＩＮ）、２１１は抽出側パルス発生回路（ＰＧ）、２１２は抽出側一般オーバーヘッド・インタフェース回路（ＧＯＨ ＩＮＦ）、２１３は一般オーバーヘッド抽出回路（ＧＯＨ ＤＰ）を示す。
【０００３】
挿入側パルス発生回路２０１と抽出側パルス発生回路２１１は、フレームパルスＦＰに同期して一般オーバーヘッドの挿入又は抽出のタイミング信号を発生して、一般オーバーヘッド挿入回路２０３又は一般オーバーヘッド抽出回路２１３に加える。又挿入側一般オーバーヘッド・インタフェース回路２０２は、挿入するオーバーヘッド・データを一般オーバーヘッド挿入回路２０３に入力し、メインデータＭＤに挿入する。又一般オーバーヘッド抽出回路２１３は、メインデータＭＤから一般オーバーヘッド・データを抽出し、抽出側一般オーバーヘッド・インタフェース回路２１２に転送する。
【０００４】
フレームパルスＦＰは、一般オーバーヘッドのフレーム同期バイトの先頭に同期したパルスであり、このフレームパルスＦＰに同期して、挿入側パルス発生回路２０１及び抽出側パルス発生回路２１１から、各バイトの位置を示すタイミング信号を発生する。従って、このタイミング信号により一般オーバーヘッドの各バイト位置を識別することができる。
【０００５】
例えばＳＴＳ−３（ＳＴＭ−１相当の１５５Ｍｂｐｓ）やＳＴＳ−１２（ＳＴＭ−４相当の６２２Ｍｂｐｓ）程度の伝送速度の場合、前述の構成により、一般オーバーヘッド挿入回路２０３に於いては、挿入側パルス発生回路２０１からのタイミング信号を基にバイト位置を識別して所定の一般オーバーヘッド・データを挿入することができ、又一般オーバーヘッド抽出回路２１３に於いては、抽出側パルス発生回路２１１からのタイミング信号を基に、所定の一般オーバーヘッド・データを抽出することができる。
【０００６】
【発明が解決しようとする課題】
伝送速度を数１０Ｇｂｐｓ程度に高速化して伝送容量の増大を図り、又ネットワークの多様化を図るような場合に、任意に設定されたフューチャ・オーバーヘッドのアクセス（挿入／抽出）が考えられる。このようなフューチャ・オーバーヘッドのアクセスは、未定義バイトを含む各種の組合せに対して行う構成が必要となり、その組合せ数は膨大となるから、総ての組合せに対応する為には、単純な組合せ回路によって構成する場合、回路規模が膨大となって装置の大型化並びにコストアップとなる問題があり、且つタイミング・マージンの不足が生じる問題がある。即ち、伝送容量の増大やアプリケーションの機能追加等に対応して、任意に設定したフューチャ・オーバーヘッドのアクセスを可能とすることが容易でない問題が生じていた。
本発明は、任意に設定されたフューチャ・オーバーヘッドのアクセスを容易にすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明の多重変換装置は、（１）同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、アクセス設定アドレス及び前記フューチャ・オーバーヘッド・データを設定するフューチャ・オーバーヘッド・アクセス設定部２５と、このフューチャ・オーバーヘッド・アクセス設定部２５からの前記アクセス設定アドレスに従ってタイミング信号を生成する挿入タイミング変換回路５と、この挿入タイミング変換回路５からのタイミング信号に従って前記フューチャ・オーバーヘッド・アクセス設定部２５からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド・データ・サブ挿入回路６と、このフューチャ・オーバーヘッド・データ・サブ挿入回路６により挿入した前記フューチャ・オーバーヘッド・データをメインデータに挿入するフューチャ・オーバーヘッド挿入回路７と、このフューチャ・オーバーヘッド挿入回路７からのメインデータに、一般オーバーヘッド・データを挿入する一般オーバーヘッド挿入部３とを備えている。従って、フューチャ・オーバーヘッド設定部２５に設定した所望のアクセス設定アドレスに従った位置に、所望のフューチャ・オーバーヘッド・データを挿入することができる。
【０００８】
又（２）同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、メインデータの一般オーバーヘッド・データを抽出する一般オーバーヘッド抽出部１３と、フューチャ・オーバーヘッドのアクセス設定アドレスを設定するフューチャ・オーバーヘッド・アクセス設定部２５と、このフューチャ・オーバーヘッド・アクセス設定部２５からの前記アクセス設定アドレスを基にタイミング信号を出力する抽出タイミング変換／多重化回路１５と、この抽出タイミング変換／多重化回路１５からのタイミング信号に従って前記メインデータからフューチャ・オーバーヘッド・データを抽出するフューチャ・オーバーヘッド抽出回路１６とを備えている。従って、オーバーヘッド挿入部に於いて挿入したフューチャ・オーバーヘッド・データを、アクセス設定アドレスに従って抽出することができる。
【０００９】
又（３）挿入するフューチャ・オーバーヘッド・データの直並列変換を行ってフューチャ・オーバーヘッド・データ・サブ挿入回路６に加える挿入側フューチャ・オーバーヘッド・インタフェース回路８と、フューチャ・オーバーヘッド抽出回路１６により抽出したフューチャ・オーバーヘッド・データの並直列変換を行う抽出側フューチャ・オーバーヘッド・インタフェース回路９と、設定したアクセス設定アドレスを挿入タイミング変換回路５及び抽出タイミング変換／多重化回路１５に加えるフューチャ・オーバーヘッド挿入／抽出設定回路１０とを含むフューチャ・オーバーヘッド・アクセス設定部２５を備えることができる。
【００１０】
又（４）フューチャ・オーバーヘッド挿入／抽出設定回路１０に設定し且つパリティビットを付加したアクセス設定アドレスのパリティチェックを行い、パリティエラー検出によりパリティ・アラーム信号を出力するパリティ検出回路１７を備えることができる。このパリティチェックにより、フューチャ・オーバーヘッド・データの挿入の信頼性を向上することができる。
【００１１】
又（５）フューチャ・オーバーヘッド挿入／抽出設定回路１０に設定された前記アクセス設定アドレスを相互に比較して重複設定の有無を検出する重複設定検出回路１８を備えることができる。この重複設定検出回路１８により、誤って同一バイト位置に同一又は異なるフューチャ・オーバーヘッド・データを挿入する誤設定を検出し、それに基づいて修正することにより、フューチャ・オーバーヘッド・データの挿入の信頼性を向上することができる。
【００１２】
又（６）フューチャ・オーバーヘッド挿入／抽出設定回路１０に設定された複数の前記アクセス設定アドレスをタイミング信号により選択して、同一タイミングで選択出力された二つのアクセス設定アドレスを比較する重複判定部と、この重複判定部からの比較一致による重複設定判定出力信号を保持して重複設定アラーム信号を出力する出力部とを備えることができる。
【００１３】
又（７）直並列変換したメインデータを複数グループに分けたグループ対応のフューチャ・オーバーヘッド挿入回路と一般オーバーヘッド挿入部とを含むオーバーヘッド挿入部と、グループ対応のオーバーヘッド挿入部のフューチャ・オーバーヘッド挿入回路に、アクセス設定アドレスに従ったタイミングのフューチャ・オーバーヘッド・データを入力して、メインデータのグループに挿入するフューチャ・オーバーヘッド・アクセス挿入部と、グループ対応のオーバーヘッド挿入部の一般オーバーヘッド挿入部に、一般オーバーヘッド・データを入力してメインデータのグループに挿入する一般オーバーヘッド・アクセス挿入部とを備えることができる。
【００１４】
又（８）直並列変換したメインデータを複数グループに分けたグループ対応のフューチャ・オーバーヘッド抽出回路と一般オーバーヘッド抽出回路とを含むオーバーヘッド抽出部と、グループ対応のオーバーヘッド抽出部のフューチャ・オーバーヘッド抽出回路に、アクセス設定アドレスに従ったタイミング信号を入力してフューチャ・オーバーヘッド・データを抽出するフューチャ・オーバーヘッド・アクセス抽出部と、グループ対応の前記オーバーヘッド抽出部の一般オーバーヘッド抽出回路に、タイミング信号を加えて一般オーバーヘッド・データを抽出する一般オーバーヘッド・アクセス抽出部とを備えることができる。
【００１５】
又（９）同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、一般オーバーヘッド・データを挿入する一般オーバーヘッド挿入部と、アクセス設定アドレス及び前記フューチャ・オーバーヘッド・データを設定するフューチャ・オーバーヘッド・アクセス設定部と、このフューチャ・オーバーヘッド・アクセス設定部からの前記アクセス設定アドレスに従ってタイミング信号を生成する挿入タイミング変換回路と、この挿入タイミング変換回路からのタイミング信号に従ってフューチャ・オーバーヘッド・アクセス設定部からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド・データ・サブ挿入回路と、一般オーバーヘッド挿入部により一般オーバーヘッド・データを挿入したメインデータに、フューチャ・オーバーヘッド・データ・サブ挿入回路からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド挿入回路とを含むことができる。この構成により一般オーバーヘッドに於ける定義済みのバイトに対してフューチャ・オーバーヘッド・データを上書きすることが可能となり、各種のテスト機能を実現することも可能となる。
【００１６】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１は挿入側パルス発生部（ＰＧ）、２は挿入側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、３は一般オーバーヘッド挿入部（ＧＯＨ ＩＮ）、４はフューチャ・オーバーヘッド挿入用サブ・パルス発生回路（ＳＰＧ）、５は挿入タイミング変換回路（ＴＣ）、６はフューチャ・オーバーヘッド・データ・サブ挿入回路（ＦＯＨ ＳＩＮ）、７はフューチャ・オーバーヘッド挿入回路（ＦＯＨ ＩＮ）、８は挿入側フューチャ・オーバーヘッド・インタフェース回路、９は抽出側フューチャ・オーバーヘッド・インタフェース回路、１０はフューチャ・オーバーヘッド挿入／抽出設定回路である。
【００１７】
又１１は抽出側パルス発生部（ＰＧ）、１２は抽出側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、１３は一般オーバーヘッド抽出部（ＧＯＨＤＰ）、１４はフューチャ・オーバーヘッド抽出用サブ・パルス発生回路（ＳＰＧ）、１５は抽出タイミング変換／多重化回路（ＴＣＭ）、１６はフューチャ・オーバーヘッド抽出回路（ＦＯＨ ＤＰ）、１７はパリティ検出回路、１８は重複設定検出回路である。
【００１８】
又２１はフューチャ・オーバーヘッド挿入部、２２はフューチャ・オーバーヘッド抽出部、２３はオーバーヘッド挿入部、２４はオーバーヘッド抽出部、２５はフューチャ・オーバーヘッド・アクセス設定部、２６はアラーム検出部、ＭＤはメインデータ、ＦＰはフレームパルス、ＡＬＭはアラーム信号、ＴＩＭ１〜２７，Ｐ１〜１２はタイミング信号、ＣＯＬｘはコラム信号、ＲＯＷｘはロウ信号、ＦＯＨｘはフューチャ・オーバーヘッド・データを示す。
【００１９】
この実施の形態は、オーバーヘッド挿入部２３と、オーバーヘッド抽出部２４と、フューチャ・オーバーヘッド・アクセス設定部２５と、アラーム検出部２６とを含む多重変換装置の要部を示し、オーバーヘッド挿入部２３は、挿入側パルス発生部１と、挿入側一般オーバーヘッド・インタフェース部２と、一般オーバーヘッド挿入部３と、フューチャ・オーバーヘッド挿入部２１とにより構成され、このフューチャ・オーバーヘッド挿入部２１は、フューチャ・オーバーヘッド挿入用サブ・パルス発生回路４と、挿入タイミング変換回路５と、フューチャ・オーバーヘッド・データ・サブ挿入回路６と、フューチャ・オーバーヘッド挿入回路７とにより構成されている。
【００２０】
又オーバーヘッド抽出部２４は、抽出側パルス発生部１１と、抽出側一般オーバーヘッド・インタフェース部１２と、一般オーバーヘッド抽出部１３と、フューチャ・オーバーヘッド抽出部２２とにより構成され、このフューチャ・オーバーヘッド抽出部２２は、フューチャ・オーバーヘッド抽出用サブ・パルス発生回路１４と、抽出タイミング変換／多重化回路１５と、フューチャ・オーバーヘッド抽出回路１６とにより構成されている。
【００２１】
又フューチャ・オーバーヘッド・アクセス設定部２５は、挿入側フューチャ・オーバーヘッド・インタフェース回路８と、抽出側フューチャ・オーバーヘッド・インタフェース回路９と、フューチャ・オーバーヘッド挿入／抽出設定回路１０とから構成され、例えば、図示を省略したパーソナルコンピュータ等により構成された制御装置等から各種の設定が行われる。又アラーム検出部２６は、パリティ検出回路１７と、重複設定検出回路１８とから構成され、アラーム信号ＡＬＭを前述のパーソナルコンピュータ等の制御装置に送出する。
【００２２】
以下前述のフューチャ・オーバーヘッドをＦＯＨ、一般オーバーヘッドをＧＯＨと略称して説明する。オーバーヘッド挿入部２３の挿入側パルス発生部１と、オーバーヘッド抽出部２４の抽出側パルス発生部１１とは、フレームパルスＦＰに同期してタイミング信号を出力するものであり、オーバーヘッド挿入部２３に於いて、ＧＯＨ挿入部３はこのタイミング信号に従って、ＦＯＨ挿入部２１からＦＯＨが挿入されたメインデータＭＤに、挿入側ＧＯＨインタフェース部２からのＧＯＨを挿入する。又ＧＯＨ抽出部１３に於いてはメインデータＭＤからＧＯＨを抽出して抽出側ＧＯＨインタフェース部１２に転送する。
【００２３】
又ＦＯＨ挿入用サブ・パルス発生回路４は、ＦＯＨ挿入用のタイミング信号ＴＩＭ１〜２７，Ｐ１〜１２を発生し、挿入タイミング変換回路５は、ＦＯＨ挿入／抽出設定回路１０からのアクセス設定アドレス信号のカラム信号ＣＯＬｘとロウ信号ＲＯＷｘとに従った挿入時間位置を示すタイミング信号を出力する。又ＦＯＨデータ・サブ挿入回路６は、挿入側ＦＯＨインタフェース回路８からのＦＯＨデータＦＯＨｘを、挿入タイミング変換回路５からのタイミング信号に従った時間位置に多重化し、このＦＯＨデータを、ＦＯＨ挿入回路７に於いてメインデータＭＤに挿入する。
【００２４】
又オーバーヘッド抽出部２４に於いては、ＦＯＨ抽出用サブ・パルス発生回路１４からのタイミング信号を抽出タイミング変換／多重化回路１５に入力する。この抽出タイミング変換／多重化回路１５は、ＦＯＨ挿入／抽出設定回路１０からのＦＯＨ挿入位置を示すカラム信号ＣＯＬｘとロウ信号ＲＯＷｘとによる位置情報により、ＦＯＨ抽出用サブ・パルス発生回路１４からのタイミング信号の中から唯一のタイミング信号（時間位置）を選択し、且つ前述の位置情報より、そのメインデータＭＤから抽出する為の情報（空間位置）に変換し、更に、この空間位置情報で区別されるメインデータＭＤ毎に抽出タイミング信号を時分割多重化して、ＦＯＨ抽出回路１６に入力し、このＦＯＨ抽出回路１６に於いてメインデータＭＤからＦＯＨを抽出する。
【００２５】
又ＦＯＨアクセス設定部２５の挿入側ＦＯＨインタフェース回路８は、図示を省略したパーソナルコンピュータ等の装置から直列に入力されたＦＯＨデータを並列に変換し、ＦＯＨデータＦＯＨｘとしてＦＯＨデータ・サブ挿入回路６に入力する。又抽出側ＦＯＨインタフェース回路９は、ＦＯＨ抽出回路１６に於いて抽出したＦＯＨデータの並直列変換を行って、パーソナルコンピュータ等の装置に送出する。又ＦＯＨ挿入／抽出設定回路１０は、パーソナルコンピュータ等の装置からのＦＯＨのアクセス設定アドレスのコラム信号ＣＯＬｘとロウ信号ＲＯＷｘとを、挿入タイミング変換回路５及び抽出タイミング変換／多重化回路１５に入力する。
【００２６】
図２はフレームフォーマットの説明図であり、ＳＴＳ−４８（２．４Ｇｂｐｓ）の場合を示し、１フレームは、４３２０バイト×９列の構成を有し、又オーバーヘッドは４８バイト×３×９の構成で、ペイロードは４１７６バイト×９の構成となる。ＳＴＳ−１の場合、Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｄ１〜Ｄ１２，Ｅ１，Ｅ２，Ｆ１，Ｈ１〜Ｈ３，Ｋ１，Ｋ２，Ｚ１，Ｚ２は、それぞれ１バイト構成であるが、ＳＴＳ−４８の場合は、４８倍となるから、下方のＡ１，Ａ２，Ｃ１として示すように、それぞれ＃１〜＃４８バイト構成となる。以下複数バイト構成のオーバーヘッドバイトについてもそれぞれＡ１バイト，Ａ２バイト，Ｃ１バイト等の表現により説明する。
【００２７】
図３はオーバーヘッドの説明図であり、図２に示すＳＴＳ−４８の場合のオーバーヘッド・バイトとその機能，用途を示し、例えば、図２の下方に示すＡ１バイトの＃１〜＃４８バイトとＡ２バイトの＃１〜＃４８バイトとはフレーム同期バイト、又Ｃ１バイトの先頭の＃１バイトはセクション・トレース・バイト、Ｂ１バイトの先頭の＃１バイトはＢＩＰ−８（Ｂit Ｉnterleaved Ｐarity ８）バイト、Ｅ１バイトの先頭の＃１バイトはオーダーワイヤ機能のバイトであり、Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｄ１〜Ｄ１２，Ｅ１，Ｅ２，Ｆ１，Ｈ１〜Ｈ３，Ｋ１，Ｋ２，Ｚ１，Ｚ２の各バイトについてそれぞれ図示のように定義されている。
【００２８】
又図３の最下欄に示すように、それぞれの機能，用途が定義されたバイト以外のオーバーヘッド・バイトを、将来の機能拡張等の為のフューチャ・オーバーヘッド・バイトとするもので、図２に示すＳＴＳ−４８のフレームフォーマットのオーバーヘッドに於いて、３４１バイトが前述のように機能，用途が定義された一般オーバーヘッド・バイトであり、それ以外の９５５バイトをフューチャ・オーバーヘッド・バイト（ＦＯＨバイト）とするものである。
【００２９】
本発明に於いては、前述のＦＯＨバイトを任意に設定して挿入送出し、且つ設定されたＦＯＨバイトを受信側で抽出するものである。前述のように、図１に於けるＦＯＨアクセス設定部２５のフューチャ・オーバーヘッド挿入／抽出設定回路１０に、図２に示すフレームフォーマットの場合の９５５バイトの中の所望の単一又は複数のバイト位置を指定し、そのバイト位置をフレームフォーマットに於けるコラム信号ＣＯＬｘとロウ番号ＲＯＷｘとからなるアクセス設定アドレスとして設定する。このアクセス設定アドレスを挿入タイミング変換回路５に加え、又挿入側ＦＯＨインタフェース回路８を介してＦＯＨバイトをＦＯＨデータ・サブ挿入回路６に加えることにより、指定したバイト位置にＦＯＨデータを挿入することができる。又オーバーヘッド抽出部２４に於いては、設定された単一又は複数のアクセス設定アドレスに従った抽出タイミング変換／多重化回路１５からのタイミング信号に従ってＦＯＨデータを抽出することができる。
【００３０】
図４，図５は本発明の第１の実施の形態のタイミングチャートであり、図２に示すフレームフォーマットを３２並列データ（４バイト並列）とした場合に、１フレームが９７２０バイトとなる場合を示し、図４に於いては、フレームパルスＦＰと、メインデータＭＤと、タイミング信号ＴＭ１〜ＴＭ２７とを示す。従って、オーバーヘッドは３６バイト、ペイロードは１０４４バイトとなる。又タイミング信号ＴＭ１〜ＴＭ２７は、１２バイト幅で、Ａ１，Ａ２，Ｃ１バイト等のそれぞれのオーバーヘッド・バイトの位置を示すものである。
【００３１】
又図５は、オーバーヘッドの例えばＡ１，Ａ２，Ｃ１バイトの部分を拡大して示すもので、４並列の各列を“００”，“０１”，“１０”，“１１”で示す。又タイミング信号Ｐ１〜Ｐ１２は、１バイト幅で、Ａ１，Ａ２，Ｃ１バイト等のそれぞれオーバーヘッド・バイト位置を示すものである。又ＣＯＬｘ，ＲＯＷｘは、オーバーヘッドの各バイト位置と、その中の１バイト位置とを指定する１２ビット構成の設定情報であり、ＬＮはその設定情報の中の２ビット構成で４並列の各列を指定する情報である。又ＦＯＨｘは８ビット構成のフューチャ・オーバーヘッド・データを示す。
【００３２】
図６乃至図１０はＦＯＨ挿入タイミングチャートであり、図６は図５に示すメインデータＭＤと同一のメインデータＭＤのそれぞれ４８バイト構成のＡ１，Ａ２，Ｃ１バイトと、ＦＯＨデータ・サブ挿入回路６（図１参照）からのＳＤＴ１〜ＳＤＴ４とによるＦＯＨデータとを示し、α，β，γの各バイトを、Ｃ１バイトの先頭バイト＃１以外の＃１８，＃３４，＃２０のバイト位置を指定して、ＦＯＨデータとして挿入する場合を示す。
【００３３】
図７は、図６のＳＤＴ１〜ＳＤ４と、アクセス設定アドレスＡＤ１〜ＡＤ３と、タイミング信号ＴＭ１〜ＴＭ３と、ＦＯＨデータＦＯＨ１〜ＦＯＨ３と、ライン選択信号ＬＮ１〜ＬＮ３とを示し、アクセス設定アドレスＡＤ１をＲＯＷ０（ｈ），ＣＯＬ７１（ｈ）とすることにより、Ｃ１＃１８のアクセス設定を行い、アクセス設定アドレスＡＤ２をＲＯＷ０（ｈ），ＣＯＬ８１（ｈ）とすることにより、Ｃ１＃３４のアクセス設定を行い、アクセス設定アドレスＡＤ３をＲＯＷ０（ｈ），ＣＯＬ７３（ｈ）とすることにより、Ｃ１＃２０のアクセス設定を行う。
【００３４】
アクセス設定アドレスＡＤ１により、図４及び図５に示すタイミング信号ＴＭ３，Ｐ５を選択したタイミング信号ＴＭ１となり、ライン信号ＬＮ１を“０１”とすることにより、ＦＯＨ１のαは、ＳＤＴ２に示すタイミングでＦＯＨ挿入回路７（図１参照）に入力される。又アクセス設定アドレスＡＤ２により、タイミング信号ＴＭ３，Ｐ９を選択したタイミング信号ＴＭ２となり、ライン信号ＬＮを“０１”とすることにより、ＦＯＨ２のβは、ＳＤＴ２に示すタイミングでＦＯＨ挿入回路７に入力される。又アクセス設定アドレスＡＤ３により、タイミング信号ＴＭ３，Ｐ５を選択したタイミング信号ＴＭ３となり、ライン信号ＬＮを“１１”とすることにより、ＦＯＨ３のγは、ＳＤＴ４に示すタイミングでＦＯＨ挿入回路７に入力される。
【００３５】
図８は、図７のＴＭ３，ＦＯＨ３，ＬＮ３と共に、α，β，γのＦＯＨデータが挿入されたメインデータＭＤを示す。なお、ＦＯＨ挿入回路７に於いては、オーバーヘッド・バイトを総て“０”とし、ＦＯＨデータ・サブ挿入回路６からのＦＯＨデータα，β，γとの論理和をとり、ＧＯＨ挿入部３に於いて挿入側ＧＯＨインタフェース部２からのＧＯＨバイトとの論理和をとることにより、ＧＯＨバイトを挿入したメインデータＭＤとして出力することができる。
【００３６】
即ち、図９に示すように、タイミング信号Ａ１ＴＭによるＡ１バイトＧＯＨＡ１のρ（ｈ）と、タイミング信号Ａ２ＴＭによるＡ２バイトＧＯＨＡ２のσ（ｈ）と、タイミング信号Ｃ１＃１ＴＭによるＣ１＃１バイトＧＯＨＣ１＃１のλ（ｈ）とが挿入されて、下方のＭＤに示すオーバーヘッドが形成される。従って、任意に指定したオーバーヘッドのバイト位置に、ＦＯＨデータを挿入するように制御することができる。
【００３７】
図１０は、前述のＦＯＨ挿入の概念を示すもので、メインデータＭＤのオーバーヘッドのバイト位置Ｅ，ＧにＦＯＨｘのδ，εを挿入する場合、アクセス設定アドレスのロウ信号ＲＯＷｘ＝ζとコラム信号ＣＯＬｘ＝ηとに従って、バイト位置Ｅを示すタイミング信号ＴＭｘが出力され、又次のフレームによるアクセス設定アドレスのロウ信号ＲＯＷｘ＝θとコラム信号ＣＯＬｘ＝μとに従って、バイト位置Ｇを示すタイミング信号ＴＭｘが出力されるから、下方のメインデータＭＤとして示すように、Ａ〜Ｚのバイトの中のＥ，Ｇの位置にＦＯＨｘ＝δ，εがそれぞれ挿入される。又ＦＯＨｘを抽出する場合は、アクセス設定アドレスに従ったタイミング信号ＴＭｘにより、挿入処理と逆の処理によってＡ〜Ｚのバイトの中のＥ，Ｇの位置にＦＯＨｘ＝δ，εを抽出することができる。
【００３８】
図１１は設定情報の説明図であり、ＳＴＳ−１９２（１０Ｇｂｐｓ）の場合のパーソナルコンピュータ等の装置からの設定情報のフォーマットの一例を示し、ＳＴＳ−４８の場合の４倍の容量であり、ＧＰ１〜ＧＰ４はそれぞれ２５６ビットからなるグループを示し、各グループは、ＣＯＬ１，ＲＯＷ１〜ＣＯＬ１６，ＲＯＷ１６からなる１６個のアクセス設定アドレスを有し、コラム信号ＣＯＬは、８ビットｂ０〜ｂ７により０〜１４３を有効設定とし、残りの１４４〜２５５を無効設定とする。又ロウ信号ＲＯＷは８ビットの中の４ビットｂ０〜ｂ３により０〜８を有効設定とし、残りの９〜１５を無効設定とする。それによって、ＦＯＨを任意に設定することができる。
【００３９】
図１２及び図１３はオーバーヘッド・アクセス設定の説明図であり、前述の場合のＳＴＳ−１９２（１０Ｇｂｐｓ）のオーバーヘッドを示し、オーバーヘッドのＡ１，Ｂ１，Ｄ１，Ｈ１，Ｂ２，Ｄ４，Ｄ７，Ｄ１０，Ｚ１バイトを第１バイト１ｓｔＢｙｔｅ、Ａ２，Ｅ１，Ｄ２，Ｈ２，Ｋ１，Ｄ５，Ｄ８，Ｄ１１，Ｚ２バイトを第２バイト２ｎｄＢｙｔｅ、Ｃ１，Ｆ１，Ｄ３，Ｈ３，Ｋ２，Ｄ６，Ｄ９，Ｄ１２，Ｅ２バイトを第３バイト３ｒｄＢｙｔｅとし、第１，第２，第３バイトをそれぞれ第１〜第４グループＧＰ１〜ＧＰ４とした場合を示す。
【００４０】
そして、縦方向の０〜９はロウ番号、横方向の１〜４８はコラム番号であり、図１２に展開して示す第１バイト及び図１３に展開して示す第２，第３バイトについて、グループ番号とロウ番号とコラム番号とにより、＃１〜＃１９２のバイト位置を指定することができる。なお、＃１〜＃１９２のバイト位置の右側の数値は、コラム信号のデコード値を示す。
【００４１】
図１４は本発明の実施の形態のパリティ検出回路の説明図であり、図１に示すアラーム検出部２６のパリティ検出回路１７の要部を示し、３１はシフトレジスタ（Ｓ−Ｒｅｇ）、３２はパリティ判定部、３３，３４はアンド回路（ＡＮＤ）、３５はカウンタ（Ｄ−ＣＮＴ）、３６はレジスタ、３７はオア回路（ＯＲ）であり、シフトレジスタ３１はデータ端子Ｄとイネーブル端子Ｅと出力端子Ｑ０〜Ｑ１５とを有し、又カウンタ３５は、データ端子Ｄとロード端子Ｌとイネーブル端子Ｅと出力端子Ｑ０〜Ｑ６とを有する場合を示す。
【００４２】
パーソナルコンピュータ等の装置からのアクセス設定アドレスが、ＦＯＨ挿入／抽出設定回路１０（図１参照）から直列データＳＤＴとして出力され、パリティ検出回路１７に入力される。この直列データＳＤＴがシフトレジスタ３１に入力され、直並列変換イネーブル信号Ｓ／ＰＥにより直列データは並列データに変換されてパリティ判定部３２に入力される。この場合、有効８ビットのコラム信号と有効４ビットのロウ信号とに対して１ビットのパリティビットが付加された２バイト構成のアクセス設定アドレス信号が直列データＳＤＴとして入力され、シフトレジスタ３１の出力端子Ｑ０〜Ｑ１２からパリティビットと有効ビットとの合計１３ビットが並列に変換されて出力される。
【００４３】
パリティ判定部３２は、奇パリティ（Ｏｄｄ ＰＴＹ）の時は排他的ノア回路（Ｅ−ＮＯＲ）、偶パリティ（Ｅｖｅｎ ＰＴＹ）の時は排他的オア回路（Ｅ−ＯＲ）により構成することができる。パリティエラーが発生した時に、パリティ判定部３２から“１”を出力してアンド回路３３に加えるものであり、又カウントイネーブル信号ＣＥがアンド回路３３，３４に入力される。
【００４４】
従って、パリティエラーの場合に、カウントイネーブル信号ＣＥのタイミングでロード信号ＬＯＡＤがカウンタ３５のロード端子Ｌに加えられ、又データ端子Ｄに加えられているレジスタ３６に設定された６４が、カウンタ３５にロードされる。それにより、オア回路３７の出力のパリティアラーム信号Ｐ−ＡＬＡＲＭが“１”となり、アンド回路３４の出力のイネーブル信号ＥＮがカウンタ３５のイネーブル端子Ｅに加えられるから、カウンタ３５は図示を省略したクロック信号のダウンカウントを開始する。
【００４５】
その後、パリティエラーが発生しないと、６４クロック信号のカウントにより出力端子Ｑ０〜Ｑ６はオール“０”となり、パリティアラーム信号Ｐ−ＡＬＡＲＭも“０”となる。又その後にパリティエラーが発生すると、再びカウンタ３５にはレジスタ３６からの６４がロードされ、“１”のパリティアラーム信号Ｐ−ＡＬＡＲＭは継続して出力される。このパリティアラーム信号Ｐ−ＡＬＡＲＭは、パーソナルコンピュータ等の装置へ転送される。
【００４６】
図１５は本発明の実施の形態のパリティ検出回路の動作説明図であり、前述の直列データＳＤＴは、それぞれ２バイト（１６ビット）構成のアクセス設定データＳｅｔ１，Ｓｅｔ２，Ｓｅｔ３，・・・からなるもので、各アクセス設定データＳｅｔ１，Ｓｅｔ２，Ｓｅｔ３，・・・は、１〜８ビットのコラム信号ＣＯＬと、１’〜４’のロウ信号ＲＯＷと、パリティビットＰとを含み、直並列変換イネーブル信号Ｓ／ＰＥは、８ビットのコラム信号ＣＯＬと４ビットのロウ信号ＲＯＷと１ビットのパリティビットＰとの期間に“１”となる。
【００４７】
シフトレジスタ３１の出力端子Ｑ０〜Ｑ１２からのデータは、ＤＴ（０）〜ＤＴ（１２）に示すものとなり、直並列変換イネーブル信号Ｓ／ＰＥが“０”となった時のシフトレジスタ３１の出力端子Ｑ０〜Ｑ１２からのデータは、Ｐ，１’〜４’，１〜８となる。そして、パリティ判定部３２はパリティエラーの有無を判定し、パリティエラー有りの場合は、ＰＴのＥＲのようにパリティエラー検出信号を出力する。
【００４８】
その時に、カウントイネーブル信号ＣＥが“１”となるから、アンド回路３３から“１”のロード信号ＬＯＡＤがカウンタ３５のロード端子Ｌに加えられる。即ち、パリティエラーにより、パリティエラー検出信号が“１”となった時に、ロード信号ＬＯＡＤが“１”となり、パリティエラーがない時は、パリティエラー検出信号は“０”であるから、ロード信号ＬＯＡＤも“０”となる。
【００４９】
図１６は本発明の実施の形態の重複設定検出回路の説明図であり、図１に示すアラーム検出部２６の重複設定検出回路１８の要部を示す。４１はタイミング生成回路、４２は排他的オア回路、４３はＦＯＨ挿入／抽出設定回路（図１の１０に対応する）、４４は重複判定部、４５はノア回路、４６はオア回路、４７はアンド回路、４８，４９はフリップフロップ、５０はノア回路、５１はアンド回路、５２は排他的オア回路である。
【００５０】
タイミング生成回路４１は、フレームパルスＦＰに従ってタイミング信号ＴＡ１，ＴＡ２，・・・，ＴＡ１’，ＴＡ２’・・・を出力してアンド回路４２に入力する。アンド回路４２からタイミング信号Ｔ１，Ｔ２，・・・が出力されて、各重複判定部４４に入力される。又ＦＯＨ挿入／抽出設定回路４３からのコラム信号とロウ信号とからなるアクセス設定アドレスＳｅｔ１，Ｓｅｔ２，・・・が重複判定部４４に入力される。
【００５１】
アクセス設定アドレスＳｅｔ１，Ｓｅｔ２，・・・は、例えば、前述のように、８ビット構成のコラム信号ＣＯＬと４ビット構成のロウ信号ＲＯＷとからなるもので、ＦＯＨバイトとしてアクセス可能としたアドレス数についての相互の重複設定の有無を検出する。即ち、重複判定部４４は、タイミング信号Ｔ１，Ｔ２，・・・により選択されたアクセス設定アドレスＳ１，Ｓ２，・・・を排他的オア回路５２によりビット対応に比較し、一致している場合、即ち、重複設定された場合に、排他的オア回路５２の出力信号が“０”となる。又ノア回路５０からタイミング信号Ｔ１，Ｔ２，・・・が総て“０”の時に、“１”のマスク信号ＭＳＫがノア回路４５に加えられる。
【００５２】
このマスク信号ＭＳＫが“０”で、アクセス設定アドレスが重複していることにより、排他的オア回路５２の出力信号は“０”となると、ノア回路４５の出力信号は“１”となり、フレームパルスＦＰが“０”の時に、アンド回路４７の出力信号が“１”となって、フリップフロップ４８がセットされ、次のフレームパルスＦＰのタイミングでフリップフロップ４９がセットされ、その出力端子Ｑが“１”となり、アクセス設定アドレスの重複設定を示す重複アラーム信号ＤＡＬＭがパーソナルコンピュータ等の装置へ送出される。
【００５３】
又アクセス設定アドレスが重複していないと、排他的オア回路５２の出力信号は“１”となり、従って、ノア回路４５の出力信号は“０”となる。それにより、フリップフロップ４８，４９はリセット状態となるから、重複アラーム信号ＤＡＬＭは“０”を継続したものとなる。
【００５４】
図１７は本発明の実施の形態の重複設定検出回路の動作説明図であり、フレームパルスＦＰとアクセス設定アドレスのコラム信号ＣＯＬとロウ信号ＲＯＷとを基に重複設定の検出動作を行うもので、タイミング生成回路４１からタイミング信号ＴＡ１〜ＴＡ４，ＴＡ１’〜ＴＡ４’を出力し、排他的オア回路４２により、タイミング信号ＴＡ１，ＴＡ１’の排他的オア出力のタイミング信号Ｔ１を出力する。同様に、タイミング信号ＴＡ２，ＴＡ２’の排他的オア出力のタイミング信号Ｔ２、タイミング信号ＴＡ３，ＴＡ３’の排他的オア出力のタイミング信号Ｔ３、タイミング信号ＴＡ４，ＴＡ４’の排他的オア出力のタイミング信号Ｔ４を出力する場合を示す。
【００５５】
このタイミング信号Ｔ１〜Ｔ４は、例えば、タイミング信号Ｔ１が“１”の期間に、順次タイミング信号Ｔ２，Ｔ３，Ｔ４，Ｔ２が“１”となり、次にタイミング信号Ｔ２が“１”の期間に、順次タイミング信号Ｔ３，Ｔ４が“１”となり、次のタイミング信号Ｔ３が“１”の期間に、順次タイミング信号Ｔ１，Ｔ２が“１”となり、次のタイミング信号Ｔ４が“１”の期間に、順次タイミング信号Ｔ３，Ｔ１，Ｔ２，Ｔ３が“１”となる。
【００５６】
アクセス設定アドレス信号Ｓ１〜Ｓ４はタイミング信号Ｔ１〜Ｔ４に対応して出力され、又マスク信号ＭＳＫが“０”の時にＣＭＰで示す組合せでアクセス設定アドレス信号Ｓ１〜Ｓ４の比較が行われる。なお、×印は比較を行わない期間であり、又１−２又は２−１はアクセス設定アドレス信号Ｓ１，Ｓ２の比較、１−３又は３−１はアクセス設定アドレス信号Ｓ１，Ｓ３の比較、１−４又は４−１はアクセス設定アドレス信号Ｓ１，Ｓ４の比較、２−３又は３−２はアクセス設定アドレス信号Ｓ２，Ｓ３の比較、２−４，４−２はアクセス設定アドレス信号Ｓ２，Ｓ４の比較、３−４又は４−３はアクセス設定アドレス信号Ｓ３，Ｓ４の比較を示す。
【００５７】
前述のようにして、アクセス設定アドレスＳ１〜Ｓ４の相互間のビット対応の比較が排他的オア回路５２により行うもので、ＦＯＨの任意の設定を可能とすると共に、重複した誤設定を検出して信頼性を向上することができる。
【００５８】
図１８は本発明の第２の実施の形態のオーバーヘッド挿入部の説明図であり、図１のオーバーヘッド挿入部２３の構成に対応するもので、メインデータＭＤを直並列変換し、ｎ個のグループのメインデータＭＤ１〜ＭＤｎとして処理する場合を示す。同図に於いて、図１と同一符号は同一部分を示し、４−１〜４−ｎはＦＯＨ挿入用サブ・パルス発生回路（ＳＰＧ）、５−１〜５−ｎは挿入タイミング変換回路（ＴＣ）、６−１〜６−ｎはＦＯＨデータ・サブ挿入回路（ＦＯＨＳＩＮ）、７−１〜７−ｎはＦＯＨ挿入回路（ＦＯＨ ＩＮ）、２１−１〜２１−ｎはメインデータＭＤ１〜ＭＤｎ対応のＦＯＨＭ挿入部である。
【００５９】
例えば、ＳＴＳ−１９２に適用する場合、ｎ＝４として、ＳＴＳ−４８に相当する第１〜第４グループ対応にＦＯＨ挿入部２１−１〜２１−４を設け、ＦＯＨアクセス設定部２５のＦＯＨ挿入／抽出設定回路１０に設定したアクセス設定アドレスに従った時間位置及び空間位置に、挿入側ＦＯＨインタフェース回路８からのＦＯＨバイトを、ＦＯＨデータ・サブ挿入回路６−１〜６−４に於いて挿入し、ＦＯＨ挿入回路７−１〜７−４に於いてメインデータＭＤ１〜ＭＤ４に挿入し、ＧＯＨ挿入部３に於いてＧＯＨバイトをメインデータＭＤ１〜ＭＤ４にそれぞれ挿入し、図示を省略した並列直列変換部に於いて直列データに変換して、ＳＴＳ−１９２のフレームを構成することができる。
【００６０】
図１９は本発明の第３の実施の形態のオーバーヘッド抽出部の説明図であり、図１に示すオーバーヘッド抽出部２４に於けるＧＯＨ抽出部１３にはメインデータＭＤが入力され、ＧＯＨ抽出後にＦＯＨ抽出部２２に入力される構成であるが、この実施の形態は、メインデータＭＤを直並列変換し、ｎ個のグループのメインデータＭＤ１〜ＭＤｎをそれぞれＦＯＨ抽出部６０−１〜６０−ｎに入力し、ＦＯＨを抽出した後、ＧＯＨ抽出部６３に入力して、ＧＯＨの抽出を行う場合を示し、図１と同一符号は同一部分を示す。
【００６１】
又図１９に於いて、６１は抽出側パルス発生部（ＰＧ）、６２は抽出側ＧＯＨインタフェース部（ＧＯＨ ＩＮＦ）、６４−１〜６４−ｎはＦＯＨ抽出用サブ・パルス発生回路（ＳＰＧ）、６５−１〜６５−ｎは抽出タイミング変換／多重化回路（ＴＣＭ）、６６−１〜６６−ｎはＦＯＨ抽出回路（ＦＯＨ ＤＰ）である。
【００６２】
例えば、ＳＴＳ−１９２に適用する場合、直並列変換してグループに分ける時に、ｎ＝４として、ＳＴＳ−４８相当の第１〜第４グループ対応に、ＦＯＨ抽出部６０−１〜６０−４を設け、ＦＯＨアクセス設定部２５のＦＯＨ挿入／抽出設定回路１０に設定したアクセス設定アドレスに従った時間位置及び空間位置のＦＯＨを、ＦＯＨ抽出回路６６−１〜６６−４に於いて抽出し、ＦＯＨアクセス設定部２５の抽出側ＦＯＨインタフェース部９に転送する。又ＧＯＨ抽出部６３に於いてＧＯＨを抽出し、抽出側ＧＯＨインタフェース部６２に転送する。即ち、ＦＯＨを抽出した後に、ＧＯＨを抽出する場合を示す。
【００６３】
図２０は本発明の第４の実施の形態の説明図であり、７１は挿入側パルス発生部（ＰＧ）、７２は挿入側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、７３は一般オーバーヘッド挿入部（ＧＯＨ ＩＮ）、７４はフューチャ・オーバーヘッド挿入用サブ・パルス発生回路（ＳＰＧ）、７５は挿入タイミング変換回路（ＴＣ）、７６はフューチャ・オーバーヘッド・データ・サブ挿入回路（ＦＯＨ ＳＩＮ）、７７はフューチャ・オーバーヘッド挿入回路（ＦＯＨＩＮ）、７８は挿入側フューチャ・オーバーヘッド・インタフェース回路、７９は抽出側フューチャ・オーバーヘッド・インタフェース回路、８０はフューチャ・オーバーヘッド挿入／抽出設定回路である。
【００６４】
又８１は抽出側パルス発生部（ＰＧ）、８２は抽出側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、８３は一般オーバーヘッド抽出部（ＧＯＨＤＰ）、８４はフューチャ・オーバーヘッド抽出用サブ・パルス発生回路（ＳＰＧ）、８５は抽出タイミング変換／多重化回路（ＴＣＭ）、８６はフューチャ・オーバーヘッド抽出回路（ＦＯＨ ＤＰ）、８７はパリティ検出回路、８８は重複設定検出回路である。
【００６５】
又９１はフューチャ・オーバーヘッド挿入部、９２はフューチャ・オーバーヘッド抽出部、９３はオーバーヘッド挿入部、９４はオーバーヘッド抽出部、９５はフューチャ・オーバーヘッド・アクセス設定部、９６はアラーム検出部、ＭＤはメインデータ、ＦＰはフレームパルス、ＡＬＭはアラーム信号を示す。
【００６６】
この実施の形態は、オーバーヘッド抽出部９４と、ＦＯＨアクセス設定部９５と、アラーム検出部９６との構成は、図１に示す実施の形態と同様であり、又ＦＯＨ挿入部９１とＦＯＨ抽出部９２との構成も、図１に示す実施の形態と同様であるから、それらの重複した説明は省略する。この実施の形態に於いては、オーバーヘッド挿入部９３のＧＯＨ挿入部７３に於いてＧＯＨを挿入した後に、前述の実施の形態に於けるように、ＦＯＨ挿入／抽出設定回路８０に設定されたアクセス設定アドレスに従って、ＦＯＨ挿入部９１に於いてＦＯＨを挿入する。
【００６７】
この場合、ＧＯＨデータに対して、ＦＯＨデータを上書きすることが可能となるから、このＦＯＨデータをテストデータとして、各種のテスト機能を実現することができる。例えば、Ａ１バイトのパターンを一部変更したパターンのＦＯＨデータを上書きすることにより、Ａ１バイトを用いた同期回路のテストを行うことができる。
【００６８】
なお、図１に示す実施の形態に於いては、ＦＯＨ挿入部２１の後段にＧＯＨ挿入部３を配置したことにより、ＦＯＨの設定誤りにより、ＧＯＨの定義したバイト位置にＦＯＨを挿入しても、ＧＯＨ挿入部３に於いて正しいＧＯＨに書換えることができる。
【００６９】
図２１は本発明の第５の実施の形態のオーバーヘッド挿入部の説明図であり、ＳＴＳ−１９２に於けるオーバーヘッド挿入部を構成を示し、１２８並列として４グループ化したオーバーヘッド挿入部を示し、１０１は挿入側パルス発生部（ＰＧ）、１０２は挿入側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、１０３−１〜１０３−４は一般オーバーヘッド挿入部（ＧＯＨ ＩＮ）、１０４−１〜１０４−４はフューチャ・オーバーヘッド挿入用サブ・パルス発生回路（ＳＰＧ）、１０５−１〜１０５−４は挿入タイミング変換回路（ＴＣ）、１０６−１〜１０６−４はフューチャ・オーバーヘッド・データ・サブ挿入回路（ＦＯＨ ＳＩＮ）、１０７−１〜１０７−４はフューチャ・オーバーヘッド挿入回路（ＦＯＨ ＩＮ）、１０８−１〜１０８−４は挿入側フューチャ・オーバーヘッド・インタフェース回路、１１０−１〜１１０−４はフューチャ・オーバーヘッド挿入設定回路である。
【００７０】
又１２３−１〜１２３−４はグループ対応のオーバーヘッド挿入部、１３１は一般オーバーヘッド・アクセス挿入部（ＧＯＨＡ）、１３２−１〜１３２−４はフューチャ・オーバーヘッド・アクセス挿入部、１３３はオーバーヘッド・マスク部、１３４は一般オーバーヘッド・マスク部を示す。なお、アラーム検出部等の構成は図示を省略している。
【００７１】
挿入側パルス発生部１０１は、前述の実施の形態と同様にフレームパルスに同期して各部のタイミング信号を発生する。又ＦＯＨ挿入設定回路１１０−１〜１１０−４は、図示を省略したパーソナルコンピュータ等の装置から設定されるアクセス設定アドレスを、挿入タイミング変換回路１０５−１〜１０５−４に入力するもので、４グループに分けた構成として図示しているが、実際は１ブロックとして構成される。
【００７２】
又挿入側ＦＯＨインタフェース回路１０８−１〜１０８−４は、挿入するＦＯＨの直並列変換とリタイミングとを行い、各グループ毎に分けてＦＯＨアクセス挿入部１３２−１〜１３２−４に入力するもので、これらの回路も４グループに分けた構成として図示しているが、実際は１ブロックとして構成される。又ＦＯＨ挿入用サブ・パルス発生回路１０４−１〜１０４−４は、それぞれグループ対応にＦＯＨ挿入用のタイミング信号を生成して、挿入タイミング変換回路１０５−１〜１０５−４に入力する。
【００７３】
挿入タイミング変換回路１０５−１〜１０５−４は、ＦＯＨ挿入用サブ・パルス発生回路１０４−１〜１０４−４からのＦＯＨ挿入用タイミング信号と、ＦＯＨ挿入設定回路１１０−１〜１１０−４からのアクセス設定アドレス信号とを基にメインデータに対する挿入タイミングを選択し、ＦＯＨデータ・サブ挿入回路１０６−１〜１０６−４に入力する。ＦＯＨデータ・サブ挿入回路１０６−１〜１０６−４は、この挿入タイミングに従って、挿入側ＦＯＨインタフェース回路１０８−１〜１０８−４からのＦＯＨを、グループ単位で並列挿入処理する。
【００７４】
オーバーヘッド挿入部１２３−１〜１２３−４のＦＯＨ挿入回路１０７−１〜１０７−４は、オーバーヘッド・マスク部１３３からのメインデータＭＤ１〜ＭＤ４のオーバーヘッドについて総てオール“０”としたマスク信号と、ＦＯＨアクセス挿入部１３２−１〜１３２−４からのＦＯＨとの論理和によって、ＦＯＨを挿入する。
【００７５】
又ＧＯＨマスク部１３４は、挿入されたＦＯＨを除くオーバーヘッドについて総てオール“０”としたマスク信号を出力するもので、ＧＯＨ挿入部１０３−１〜１０３−４は、このマスク信号と、ＧＯＨアクセス挿入部１３１からのＧＯＨとの論理和により、ＧＯＨの固定挿入を行うものである。従って、並列処理により高速大容量伝送を実現する場合に於いても、任意にＦＯＨを設定してオーバーヘッドに挿入することができる。
【００７６】
図２２は本発明の第６の実施の形態のオーバーヘッド抽出部の説明図であり、図２１に示すオーバーヘッド挿入部と共に多重変換装置を構成する場合を示し、１５１は抽出側パルス発生部（ＰＧ）、１５２は抽出側ＧＯＨインタフェース部（ＧＯＨ ＩＮＦ）、１５３−１〜１５３−４はＧＯＨ抽出部（ＧＯＨ ＤＰ）、１５４−１〜１５４−４はＦＯＨ抽出用サブ・パルス発生回路、１５５−１〜１５５−４は抽出タイミング変換／多重化回路、１５６−１〜１５６−４はＦＯＨ抽出回路（ＦＯＨ ＤＰ）、１５９は抽出側ＦＯＨインタフェース回路、１６０−１〜１６０−４はＦＯＨ抽出設定部、１６１はＧＯＨアクセス抽出部（ＧＯＨＡ）、１６２−１〜１６２−４はＦＯＨアクセス抽出部である。
【００７７】
ＳＴＳ−１９２のメインデータを１２８並列に変換して４グループＭＤ１〜ＭＤ４として処理する場合を示し、抽出側パルス発生部１５１は、フレームパルスに同期して各部のタイミング信号を発生し、ＦＯＨ抽出用サブ・パルス発生回路１５４−１〜１５４−４及びＧＯＨアクセス抽出部１６１に入力する。ＦＯＨ抽出用サブ・パルス発生回路１５４−１〜１５４−４は、各グループ対応のＦＯＨ抽出用のタイミング信号を発生する。
【００７８】
ＦＯＨアクセス抽出部１６２−１〜１６２−４の抽出タイミング変換／多重化回路１５５−１〜１５５−４は、ＦＯＨ抽出用サブ・パルス発生回路１５４−１〜１５４−４からのタイミング信号と、ＦＯＨ抽出設定部１６０−１〜１６０−４からのアクセス設定アドレス信号とに基づいてグループ対応のＦＯＨ抽出タイミング信号を発生して、グループ対応のＦＯＨ抽出回路１５６−１〜１５６−４に入力する。
【００７９】
ＦＯＨ抽出回路１５６−１〜１５６−４は、メインデータＭＤ１〜ＭＤ４からＦＯＨ抽出タイミング信号に従ってＦＯＨを抽出し、抽出側ＦＯＨインタフェース回路１５９に転送する。又ＧＯＨ抽出部１５３−１〜１５３−４は、ＧＯＨアクセス抽出部１６１からのＧＯＨ抽出タイミング信号に従ってＧＯＨを抽出し、抽出側ＧＯＨインタフェース部１５２に転送する。従って、並列処理により高速大容量伝送を実現する場合に於いても、任意に設定挿入したＦＯＨを容易に抽出することができる。
【００８０】
【発明の効果】
以上説明したように、本発明は、アクセス設定アドレス及びＦＯＨデータを設定するＦＯＨアクセス設定部２５と、アクセス設定アドレスに従ってタイミング信号を生成する挿入タイミング変換回路５と、タイミング信号に従ってＦＯＨデータを挿入するＦＯＨデータ・サブ挿入回路６と、このＦＯＨデータをメインデータＭＤに挿入するＦＯＨ挿入回路７と、ＧＯＨデータを挿入するＧＯＨ挿入部３とを含み、アクセス設定アドレスにより指定した所望のバイト位置に、ＦＯＨデータを挿入することができる。その場合に、ＦＯＨデータ・サブ挿入回路６により、予めＦＯＨデータを挿入バイト位置に配置した状態で、ＦＯＨ挿入回路７に入力し、次にＧＯＨ挿入部３に入力するから、高速にＦＯＨデータを挿入することができ、タイミングのマージン不足となることを回避できる。
【００８１】
又ＦＯＨデータの抽出に於いても、単一又は複数のアクセス設定アドレスに従ったタイミング信号を抽出タイミング変換／多重化回路１５により生成して時分割的に多重化し、ＦＯＨ抽出回路１６に於いてＦＯＨデータを抽出することができる。
【００８２】
又アクセス設定アドレスについてのパリティ検出回路１７によるパリティ・エラーの検出又は重複設定検出回路１８による重複設定の検出とを行うことにより、任意に設定可能としたＦＯＨデータの誤挿入を防止し、信頼性を向上することができる利点がある。
【００８３】
又高速大容量のフレームフォーマットの場合に、直並列変換して複数のグループに分けて、それぞれのグループ対応にＦＯＨデータの挿入又は抽出を行う構成とすることにより、比較的低速動作の回路素子により構成することができるから、大規模集積回路として経済的に実現することができる利点がある。
【００８４】
又ＧＯＨ挿入部３の後段に、ＦＯＨ挿入部２１を配置した場合は、メインデータＭＤに挿入したＧＯＨに対して、ＦＯＨを上書きすることが可能となり、各種のテスト機能を実現することができる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】フレームフォーマットの説明図である。
【図３】オーバーヘッドの説明図である。
【図４】本発明の第１の実施の形態のタイミングチャートである。
【図５】本発明の第１の実施の形態のタイミングチャートである。
【図６】ＦＯＨ挿入タイミングチャートである。
【図７】ＦＯＨ挿入タイミングチャートである。
【図８】ＦＯＨ挿入タイミングチャートである。
【図９】ＦＯＨ挿入タイミングチャートである。
【図１０】ＦＯＨ挿入タイミングチャートである。
【図１１】設定情報の説明図である。
【図１２】オーバーヘッド・アクセス設定の説明図である。
【図１３】オーバーヘッド・アクセス設定の説明図である。
【図１４】本発明の実施の形態のパリティ検出回路の説明図である。
【図１５】本発明の実施の形態のパリティ検出回路の動作説明図である。
【図１６】本発明の実施の形態の重複設定検出回路の説明図である。
【図１７】本発明の実施の形態の重複設定検出回路の動作説明図である。
【図１８】本発明の第２の実施の形態のオーバーヘッド挿入部の説明図である。
【図１９】本発明の第３の実施の形態のオーバーヘッド抽出部の説明図である。
【図２０】本発明の第４の実施の形態の説明図である。
【図２１】本発明の第５の実施の形態のオーバーヘッド挿入部の説明図である。
【図２２】本発明の第６の実施の形態のオーバーヘッド抽出部の説明図である。
【図２３】従来例の要部説明図である。
【符号の説明】
１ 挿入側パルス発生部（ＰＧ）
２ 挿入側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）
３ 一般オーバーヘッド挿入部（ＧＯＨ ＩＮ）
４ フューチャ・オーバーヘッド挿入用サブ・パルス発生回路（ＳＰＧ）
５ 挿入タイミング変換回路（ＴＣ）
６ フューチャ・オーバーヘッド・データ・サブ挿入回路（ＦＯＨ ＳＩＮ）
７ フューチャ・オーバーヘッド挿入回路（ＦＯＨ ＩＮ）
８ 挿入側フューチャ・オーバーヘッド・インタフェース回路
９ 抽出側フューチャ・オーバーヘッド・インタフェース回路
１０ フューチャ・オーバーヘッド挿入／抽出設定回路
１１ 抽出側パルス発生部（ＰＧ）
１２ 抽出側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）
１３ 一般オーバーヘッド抽出部（ＧＯＨ ＤＰ）
１４ フューチャ・オーバーヘッド抽出用サブ・パルス発生回路（ＳＰＧ）
１５ 抽出タイミング変換／多重化回路（ＴＣＭ）
１６ フューチャ・オーバーヘッド抽出回路（ＦＯＨ ＤＰ）
１７ パリティ検出回路
１８ 重複設定検出回路
２１ フューチャ・オーバーヘッド挿入部
２２ フューチャ・オーバーヘッド抽出部
２３ オーバーヘッド挿入部
２４ オーバーヘッド抽出部
２５ フューチャ・オーバーヘッド・アクセス設定部
２６ アラーム検出部
【発明の属する技術分野】
本発明は、フレームフォーマットのオーバーヘッドアクセスの機能を拡充した多重変換装置に関する。
同期系に於けるフレームフォーマットのオーバーヘッドは、フレーム同期バイトやセクション・トレース・バイト等の各種の機能のバイトや未定義バイトを含むもので、それぞれのバイト位置は予め規定されている。このようなオーバーヘッドの任意のバイトに対してアクセス（挿入／抽出）を可能とするフューチャ・オーバーヘッド・アクセスを容易にすることが要望されている。
【０００２】
【従来の技術】
図２３は従来例の要部説明図であり、２００はオーバーヘッド挿入部、２１０はオーバーヘッド抽出部、２０１は挿入側パルス発生回路（ＰＧ）、２０２は挿入側一般オーバーヘッド・インタフェース回路（ＧＯＨ ＩＮＦ）、２０３は一般オーバーヘッド挿入回路（ＧＯＨ ＩＮ）、２１１は抽出側パルス発生回路（ＰＧ）、２１２は抽出側一般オーバーヘッド・インタフェース回路（ＧＯＨ ＩＮＦ）、２１３は一般オーバーヘッド抽出回路（ＧＯＨ ＤＰ）を示す。
【０００３】
挿入側パルス発生回路２０１と抽出側パルス発生回路２１１は、フレームパルスＦＰに同期して一般オーバーヘッドの挿入又は抽出のタイミング信号を発生して、一般オーバーヘッド挿入回路２０３又は一般オーバーヘッド抽出回路２１３に加える。又挿入側一般オーバーヘッド・インタフェース回路２０２は、挿入するオーバーヘッド・データを一般オーバーヘッド挿入回路２０３に入力し、メインデータＭＤに挿入する。又一般オーバーヘッド抽出回路２１３は、メインデータＭＤから一般オーバーヘッド・データを抽出し、抽出側一般オーバーヘッド・インタフェース回路２１２に転送する。
【０００４】
フレームパルスＦＰは、一般オーバーヘッドのフレーム同期バイトの先頭に同期したパルスであり、このフレームパルスＦＰに同期して、挿入側パルス発生回路２０１及び抽出側パルス発生回路２１１から、各バイトの位置を示すタイミング信号を発生する。従って、このタイミング信号により一般オーバーヘッドの各バイト位置を識別することができる。
【０００５】
例えばＳＴＳ−３（ＳＴＭ−１相当の１５５Ｍｂｐｓ）やＳＴＳ−１２（ＳＴＭ−４相当の６２２Ｍｂｐｓ）程度の伝送速度の場合、前述の構成により、一般オーバーヘッド挿入回路２０３に於いては、挿入側パルス発生回路２０１からのタイミング信号を基にバイト位置を識別して所定の一般オーバーヘッド・データを挿入することができ、又一般オーバーヘッド抽出回路２１３に於いては、抽出側パルス発生回路２１１からのタイミング信号を基に、所定の一般オーバーヘッド・データを抽出することができる。
【０００６】
【発明が解決しようとする課題】
伝送速度を数１０Ｇｂｐｓ程度に高速化して伝送容量の増大を図り、又ネットワークの多様化を図るような場合に、任意に設定されたフューチャ・オーバーヘッドのアクセス（挿入／抽出）が考えられる。このようなフューチャ・オーバーヘッドのアクセスは、未定義バイトを含む各種の組合せに対して行う構成が必要となり、その組合せ数は膨大となるから、総ての組合せに対応する為には、単純な組合せ回路によって構成する場合、回路規模が膨大となって装置の大型化並びにコストアップとなる問題があり、且つタイミング・マージンの不足が生じる問題がある。即ち、伝送容量の増大やアプリケーションの機能追加等に対応して、任意に設定したフューチャ・オーバーヘッドのアクセスを可能とすることが容易でない問題が生じていた。
本発明は、任意に設定されたフューチャ・オーバーヘッドのアクセスを容易にすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明の多重変換装置は、（１）同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、アクセス設定アドレス及び前記フューチャ・オーバーヘッド・データを設定するフューチャ・オーバーヘッド・アクセス設定部２５と、このフューチャ・オーバーヘッド・アクセス設定部２５からの前記アクセス設定アドレスに従ってタイミング信号を生成する挿入タイミング変換回路５と、この挿入タイミング変換回路５からのタイミング信号に従って前記フューチャ・オーバーヘッド・アクセス設定部２５からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド・データ・サブ挿入回路６と、このフューチャ・オーバーヘッド・データ・サブ挿入回路６により挿入した前記フューチャ・オーバーヘッド・データをメインデータに挿入するフューチャ・オーバーヘッド挿入回路７と、このフューチャ・オーバーヘッド挿入回路７からのメインデータに、一般オーバーヘッド・データを挿入する一般オーバーヘッド挿入部３とを備えている。従って、フューチャ・オーバーヘッド設定部２５に設定した所望のアクセス設定アドレスに従った位置に、所望のフューチャ・オーバーヘッド・データを挿入することができる。
【０００８】
又（２）同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、メインデータの一般オーバーヘッド・データを抽出する一般オーバーヘッド抽出部１３と、フューチャ・オーバーヘッドのアクセス設定アドレスを設定するフューチャ・オーバーヘッド・アクセス設定部２５と、このフューチャ・オーバーヘッド・アクセス設定部２５からの前記アクセス設定アドレスを基にタイミング信号を出力する抽出タイミング変換／多重化回路１５と、この抽出タイミング変換／多重化回路１５からのタイミング信号に従って前記メインデータからフューチャ・オーバーヘッド・データを抽出するフューチャ・オーバーヘッド抽出回路１６とを備えている。従って、オーバーヘッド挿入部に於いて挿入したフューチャ・オーバーヘッド・データを、アクセス設定アドレスに従って抽出することができる。
【０００９】
又（３）挿入するフューチャ・オーバーヘッド・データの直並列変換を行ってフューチャ・オーバーヘッド・データ・サブ挿入回路６に加える挿入側フューチャ・オーバーヘッド・インタフェース回路８と、フューチャ・オーバーヘッド抽出回路１６により抽出したフューチャ・オーバーヘッド・データの並直列変換を行う抽出側フューチャ・オーバーヘッド・インタフェース回路９と、設定したアクセス設定アドレスを挿入タイミング変換回路５及び抽出タイミング変換／多重化回路１５に加えるフューチャ・オーバーヘッド挿入／抽出設定回路１０とを含むフューチャ・オーバーヘッド・アクセス設定部２５を備えることができる。
【００１０】
又（４）フューチャ・オーバーヘッド挿入／抽出設定回路１０に設定し且つパリティビットを付加したアクセス設定アドレスのパリティチェックを行い、パリティエラー検出によりパリティ・アラーム信号を出力するパリティ検出回路１７を備えることができる。このパリティチェックにより、フューチャ・オーバーヘッド・データの挿入の信頼性を向上することができる。
【００１１】
又（５）フューチャ・オーバーヘッド挿入／抽出設定回路１０に設定された前記アクセス設定アドレスを相互に比較して重複設定の有無を検出する重複設定検出回路１８を備えることができる。この重複設定検出回路１８により、誤って同一バイト位置に同一又は異なるフューチャ・オーバーヘッド・データを挿入する誤設定を検出し、それに基づいて修正することにより、フューチャ・オーバーヘッド・データの挿入の信頼性を向上することができる。
【００１２】
又（６）フューチャ・オーバーヘッド挿入／抽出設定回路１０に設定された複数の前記アクセス設定アドレスをタイミング信号により選択して、同一タイミングで選択出力された二つのアクセス設定アドレスを比較する重複判定部と、この重複判定部からの比較一致による重複設定判定出力信号を保持して重複設定アラーム信号を出力する出力部とを備えることができる。
【００１３】
又（７）直並列変換したメインデータを複数グループに分けたグループ対応のフューチャ・オーバーヘッド挿入回路と一般オーバーヘッド挿入部とを含むオーバーヘッド挿入部と、グループ対応のオーバーヘッド挿入部のフューチャ・オーバーヘッド挿入回路に、アクセス設定アドレスに従ったタイミングのフューチャ・オーバーヘッド・データを入力して、メインデータのグループに挿入するフューチャ・オーバーヘッド・アクセス挿入部と、グループ対応のオーバーヘッド挿入部の一般オーバーヘッド挿入部に、一般オーバーヘッド・データを入力してメインデータのグループに挿入する一般オーバーヘッド・アクセス挿入部とを備えることができる。
【００１４】
又（８）直並列変換したメインデータを複数グループに分けたグループ対応のフューチャ・オーバーヘッド抽出回路と一般オーバーヘッド抽出回路とを含むオーバーヘッド抽出部と、グループ対応のオーバーヘッド抽出部のフューチャ・オーバーヘッド抽出回路に、アクセス設定アドレスに従ったタイミング信号を入力してフューチャ・オーバーヘッド・データを抽出するフューチャ・オーバーヘッド・アクセス抽出部と、グループ対応の前記オーバーヘッド抽出部の一般オーバーヘッド抽出回路に、タイミング信号を加えて一般オーバーヘッド・データを抽出する一般オーバーヘッド・アクセス抽出部とを備えることができる。
【００１５】
又（９）同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、一般オーバーヘッド・データを挿入する一般オーバーヘッド挿入部と、アクセス設定アドレス及び前記フューチャ・オーバーヘッド・データを設定するフューチャ・オーバーヘッド・アクセス設定部と、このフューチャ・オーバーヘッド・アクセス設定部からの前記アクセス設定アドレスに従ってタイミング信号を生成する挿入タイミング変換回路と、この挿入タイミング変換回路からのタイミング信号に従ってフューチャ・オーバーヘッド・アクセス設定部からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド・データ・サブ挿入回路と、一般オーバーヘッド挿入部により一般オーバーヘッド・データを挿入したメインデータに、フューチャ・オーバーヘッド・データ・サブ挿入回路からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド挿入回路とを含むことができる。この構成により一般オーバーヘッドに於ける定義済みのバイトに対してフューチャ・オーバーヘッド・データを上書きすることが可能となり、各種のテスト機能を実現することも可能となる。
【００１６】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１は挿入側パルス発生部（ＰＧ）、２は挿入側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、３は一般オーバーヘッド挿入部（ＧＯＨ ＩＮ）、４はフューチャ・オーバーヘッド挿入用サブ・パルス発生回路（ＳＰＧ）、５は挿入タイミング変換回路（ＴＣ）、６はフューチャ・オーバーヘッド・データ・サブ挿入回路（ＦＯＨ ＳＩＮ）、７はフューチャ・オーバーヘッド挿入回路（ＦＯＨ ＩＮ）、８は挿入側フューチャ・オーバーヘッド・インタフェース回路、９は抽出側フューチャ・オーバーヘッド・インタフェース回路、１０はフューチャ・オーバーヘッド挿入／抽出設定回路である。
【００１７】
又１１は抽出側パルス発生部（ＰＧ）、１２は抽出側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、１３は一般オーバーヘッド抽出部（ＧＯＨＤＰ）、１４はフューチャ・オーバーヘッド抽出用サブ・パルス発生回路（ＳＰＧ）、１５は抽出タイミング変換／多重化回路（ＴＣＭ）、１６はフューチャ・オーバーヘッド抽出回路（ＦＯＨ ＤＰ）、１７はパリティ検出回路、１８は重複設定検出回路である。
【００１８】
又２１はフューチャ・オーバーヘッド挿入部、２２はフューチャ・オーバーヘッド抽出部、２３はオーバーヘッド挿入部、２４はオーバーヘッド抽出部、２５はフューチャ・オーバーヘッド・アクセス設定部、２６はアラーム検出部、ＭＤはメインデータ、ＦＰはフレームパルス、ＡＬＭはアラーム信号、ＴＩＭ１〜２７，Ｐ１〜１２はタイミング信号、ＣＯＬｘはコラム信号、ＲＯＷｘはロウ信号、ＦＯＨｘはフューチャ・オーバーヘッド・データを示す。
【００１９】
この実施の形態は、オーバーヘッド挿入部２３と、オーバーヘッド抽出部２４と、フューチャ・オーバーヘッド・アクセス設定部２５と、アラーム検出部２６とを含む多重変換装置の要部を示し、オーバーヘッド挿入部２３は、挿入側パルス発生部１と、挿入側一般オーバーヘッド・インタフェース部２と、一般オーバーヘッド挿入部３と、フューチャ・オーバーヘッド挿入部２１とにより構成され、このフューチャ・オーバーヘッド挿入部２１は、フューチャ・オーバーヘッド挿入用サブ・パルス発生回路４と、挿入タイミング変換回路５と、フューチャ・オーバーヘッド・データ・サブ挿入回路６と、フューチャ・オーバーヘッド挿入回路７とにより構成されている。
【００２０】
又オーバーヘッド抽出部２４は、抽出側パルス発生部１１と、抽出側一般オーバーヘッド・インタフェース部１２と、一般オーバーヘッド抽出部１３と、フューチャ・オーバーヘッド抽出部２２とにより構成され、このフューチャ・オーバーヘッド抽出部２２は、フューチャ・オーバーヘッド抽出用サブ・パルス発生回路１４と、抽出タイミング変換／多重化回路１５と、フューチャ・オーバーヘッド抽出回路１６とにより構成されている。
【００２１】
又フューチャ・オーバーヘッド・アクセス設定部２５は、挿入側フューチャ・オーバーヘッド・インタフェース回路８と、抽出側フューチャ・オーバーヘッド・インタフェース回路９と、フューチャ・オーバーヘッド挿入／抽出設定回路１０とから構成され、例えば、図示を省略したパーソナルコンピュータ等により構成された制御装置等から各種の設定が行われる。又アラーム検出部２６は、パリティ検出回路１７と、重複設定検出回路１８とから構成され、アラーム信号ＡＬＭを前述のパーソナルコンピュータ等の制御装置に送出する。
【００２２】
以下前述のフューチャ・オーバーヘッドをＦＯＨ、一般オーバーヘッドをＧＯＨと略称して説明する。オーバーヘッド挿入部２３の挿入側パルス発生部１と、オーバーヘッド抽出部２４の抽出側パルス発生部１１とは、フレームパルスＦＰに同期してタイミング信号を出力するものであり、オーバーヘッド挿入部２３に於いて、ＧＯＨ挿入部３はこのタイミング信号に従って、ＦＯＨ挿入部２１からＦＯＨが挿入されたメインデータＭＤに、挿入側ＧＯＨインタフェース部２からのＧＯＨを挿入する。又ＧＯＨ抽出部１３に於いてはメインデータＭＤからＧＯＨを抽出して抽出側ＧＯＨインタフェース部１２に転送する。
【００２３】
又ＦＯＨ挿入用サブ・パルス発生回路４は、ＦＯＨ挿入用のタイミング信号ＴＩＭ１〜２７，Ｐ１〜１２を発生し、挿入タイミング変換回路５は、ＦＯＨ挿入／抽出設定回路１０からのアクセス設定アドレス信号のカラム信号ＣＯＬｘとロウ信号ＲＯＷｘとに従った挿入時間位置を示すタイミング信号を出力する。又ＦＯＨデータ・サブ挿入回路６は、挿入側ＦＯＨインタフェース回路８からのＦＯＨデータＦＯＨｘを、挿入タイミング変換回路５からのタイミング信号に従った時間位置に多重化し、このＦＯＨデータを、ＦＯＨ挿入回路７に於いてメインデータＭＤに挿入する。
【００２４】
又オーバーヘッド抽出部２４に於いては、ＦＯＨ抽出用サブ・パルス発生回路１４からのタイミング信号を抽出タイミング変換／多重化回路１５に入力する。この抽出タイミング変換／多重化回路１５は、ＦＯＨ挿入／抽出設定回路１０からのＦＯＨ挿入位置を示すカラム信号ＣＯＬｘとロウ信号ＲＯＷｘとによる位置情報により、ＦＯＨ抽出用サブ・パルス発生回路１４からのタイミング信号の中から唯一のタイミング信号（時間位置）を選択し、且つ前述の位置情報より、そのメインデータＭＤから抽出する為の情報（空間位置）に変換し、更に、この空間位置情報で区別されるメインデータＭＤ毎に抽出タイミング信号を時分割多重化して、ＦＯＨ抽出回路１６に入力し、このＦＯＨ抽出回路１６に於いてメインデータＭＤからＦＯＨを抽出する。
【００２５】
又ＦＯＨアクセス設定部２５の挿入側ＦＯＨインタフェース回路８は、図示を省略したパーソナルコンピュータ等の装置から直列に入力されたＦＯＨデータを並列に変換し、ＦＯＨデータＦＯＨｘとしてＦＯＨデータ・サブ挿入回路６に入力する。又抽出側ＦＯＨインタフェース回路９は、ＦＯＨ抽出回路１６に於いて抽出したＦＯＨデータの並直列変換を行って、パーソナルコンピュータ等の装置に送出する。又ＦＯＨ挿入／抽出設定回路１０は、パーソナルコンピュータ等の装置からのＦＯＨのアクセス設定アドレスのコラム信号ＣＯＬｘとロウ信号ＲＯＷｘとを、挿入タイミング変換回路５及び抽出タイミング変換／多重化回路１５に入力する。
【００２６】
図２はフレームフォーマットの説明図であり、ＳＴＳ−４８（２．４Ｇｂｐｓ）の場合を示し、１フレームは、４３２０バイト×９列の構成を有し、又オーバーヘッドは４８バイト×３×９の構成で、ペイロードは４１７６バイト×９の構成となる。ＳＴＳ−１の場合、Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｄ１〜Ｄ１２，Ｅ１，Ｅ２，Ｆ１，Ｈ１〜Ｈ３，Ｋ１，Ｋ２，Ｚ１，Ｚ２は、それぞれ１バイト構成であるが、ＳＴＳ−４８の場合は、４８倍となるから、下方のＡ１，Ａ２，Ｃ１として示すように、それぞれ＃１〜＃４８バイト構成となる。以下複数バイト構成のオーバーヘッドバイトについてもそれぞれＡ１バイト，Ａ２バイト，Ｃ１バイト等の表現により説明する。
【００２７】
図３はオーバーヘッドの説明図であり、図２に示すＳＴＳ−４８の場合のオーバーヘッド・バイトとその機能，用途を示し、例えば、図２の下方に示すＡ１バイトの＃１〜＃４８バイトとＡ２バイトの＃１〜＃４８バイトとはフレーム同期バイト、又Ｃ１バイトの先頭の＃１バイトはセクション・トレース・バイト、Ｂ１バイトの先頭の＃１バイトはＢＩＰ−８（Ｂit Ｉnterleaved Ｐarity ８）バイト、Ｅ１バイトの先頭の＃１バイトはオーダーワイヤ機能のバイトであり、Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｄ１〜Ｄ１２，Ｅ１，Ｅ２，Ｆ１，Ｈ１〜Ｈ３，Ｋ１，Ｋ２，Ｚ１，Ｚ２の各バイトについてそれぞれ図示のように定義されている。
【００２８】
又図３の最下欄に示すように、それぞれの機能，用途が定義されたバイト以外のオーバーヘッド・バイトを、将来の機能拡張等の為のフューチャ・オーバーヘッド・バイトとするもので、図２に示すＳＴＳ−４８のフレームフォーマットのオーバーヘッドに於いて、３４１バイトが前述のように機能，用途が定義された一般オーバーヘッド・バイトであり、それ以外の９５５バイトをフューチャ・オーバーヘッド・バイト（ＦＯＨバイト）とするものである。
【００２９】
本発明に於いては、前述のＦＯＨバイトを任意に設定して挿入送出し、且つ設定されたＦＯＨバイトを受信側で抽出するものである。前述のように、図１に於けるＦＯＨアクセス設定部２５のフューチャ・オーバーヘッド挿入／抽出設定回路１０に、図２に示すフレームフォーマットの場合の９５５バイトの中の所望の単一又は複数のバイト位置を指定し、そのバイト位置をフレームフォーマットに於けるコラム信号ＣＯＬｘとロウ番号ＲＯＷｘとからなるアクセス設定アドレスとして設定する。このアクセス設定アドレスを挿入タイミング変換回路５に加え、又挿入側ＦＯＨインタフェース回路８を介してＦＯＨバイトをＦＯＨデータ・サブ挿入回路６に加えることにより、指定したバイト位置にＦＯＨデータを挿入することができる。又オーバーヘッド抽出部２４に於いては、設定された単一又は複数のアクセス設定アドレスに従った抽出タイミング変換／多重化回路１５からのタイミング信号に従ってＦＯＨデータを抽出することができる。
【００３０】
図４，図５は本発明の第１の実施の形態のタイミングチャートであり、図２に示すフレームフォーマットを３２並列データ（４バイト並列）とした場合に、１フレームが９７２０バイトとなる場合を示し、図４に於いては、フレームパルスＦＰと、メインデータＭＤと、タイミング信号ＴＭ１〜ＴＭ２７とを示す。従って、オーバーヘッドは３６バイト、ペイロードは１０４４バイトとなる。又タイミング信号ＴＭ１〜ＴＭ２７は、１２バイト幅で、Ａ１，Ａ２，Ｃ１バイト等のそれぞれのオーバーヘッド・バイトの位置を示すものである。
【００３１】
又図５は、オーバーヘッドの例えばＡ１，Ａ２，Ｃ１バイトの部分を拡大して示すもので、４並列の各列を“００”，“０１”，“１０”，“１１”で示す。又タイミング信号Ｐ１〜Ｐ１２は、１バイト幅で、Ａ１，Ａ２，Ｃ１バイト等のそれぞれオーバーヘッド・バイト位置を示すものである。又ＣＯＬｘ，ＲＯＷｘは、オーバーヘッドの各バイト位置と、その中の１バイト位置とを指定する１２ビット構成の設定情報であり、ＬＮはその設定情報の中の２ビット構成で４並列の各列を指定する情報である。又ＦＯＨｘは８ビット構成のフューチャ・オーバーヘッド・データを示す。
【００３２】
図６乃至図１０はＦＯＨ挿入タイミングチャートであり、図６は図５に示すメインデータＭＤと同一のメインデータＭＤのそれぞれ４８バイト構成のＡ１，Ａ２，Ｃ１バイトと、ＦＯＨデータ・サブ挿入回路６（図１参照）からのＳＤＴ１〜ＳＤＴ４とによるＦＯＨデータとを示し、α，β，γの各バイトを、Ｃ１バイトの先頭バイト＃１以外の＃１８，＃３４，＃２０のバイト位置を指定して、ＦＯＨデータとして挿入する場合を示す。
【００３３】
図７は、図６のＳＤＴ１〜ＳＤ４と、アクセス設定アドレスＡＤ１〜ＡＤ３と、タイミング信号ＴＭ１〜ＴＭ３と、ＦＯＨデータＦＯＨ１〜ＦＯＨ３と、ライン選択信号ＬＮ１〜ＬＮ３とを示し、アクセス設定アドレスＡＤ１をＲＯＷ０（ｈ），ＣＯＬ７１（ｈ）とすることにより、Ｃ１＃１８のアクセス設定を行い、アクセス設定アドレスＡＤ２をＲＯＷ０（ｈ），ＣＯＬ８１（ｈ）とすることにより、Ｃ１＃３４のアクセス設定を行い、アクセス設定アドレスＡＤ３をＲＯＷ０（ｈ），ＣＯＬ７３（ｈ）とすることにより、Ｃ１＃２０のアクセス設定を行う。
【００３４】
アクセス設定アドレスＡＤ１により、図４及び図５に示すタイミング信号ＴＭ３，Ｐ５を選択したタイミング信号ＴＭ１となり、ライン信号ＬＮ１を“０１”とすることにより、ＦＯＨ１のαは、ＳＤＴ２に示すタイミングでＦＯＨ挿入回路７（図１参照）に入力される。又アクセス設定アドレスＡＤ２により、タイミング信号ＴＭ３，Ｐ９を選択したタイミング信号ＴＭ２となり、ライン信号ＬＮを“０１”とすることにより、ＦＯＨ２のβは、ＳＤＴ２に示すタイミングでＦＯＨ挿入回路７に入力される。又アクセス設定アドレスＡＤ３により、タイミング信号ＴＭ３，Ｐ５を選択したタイミング信号ＴＭ３となり、ライン信号ＬＮを“１１”とすることにより、ＦＯＨ３のγは、ＳＤＴ４に示すタイミングでＦＯＨ挿入回路７に入力される。
【００３５】
図８は、図７のＴＭ３，ＦＯＨ３，ＬＮ３と共に、α，β，γのＦＯＨデータが挿入されたメインデータＭＤを示す。なお、ＦＯＨ挿入回路７に於いては、オーバーヘッド・バイトを総て“０”とし、ＦＯＨデータ・サブ挿入回路６からのＦＯＨデータα，β，γとの論理和をとり、ＧＯＨ挿入部３に於いて挿入側ＧＯＨインタフェース部２からのＧＯＨバイトとの論理和をとることにより、ＧＯＨバイトを挿入したメインデータＭＤとして出力することができる。
【００３６】
即ち、図９に示すように、タイミング信号Ａ１ＴＭによるＡ１バイトＧＯＨＡ１のρ（ｈ）と、タイミング信号Ａ２ＴＭによるＡ２バイトＧＯＨＡ２のσ（ｈ）と、タイミング信号Ｃ１＃１ＴＭによるＣ１＃１バイトＧＯＨＣ１＃１のλ（ｈ）とが挿入されて、下方のＭＤに示すオーバーヘッドが形成される。従って、任意に指定したオーバーヘッドのバイト位置に、ＦＯＨデータを挿入するように制御することができる。
【００３７】
図１０は、前述のＦＯＨ挿入の概念を示すもので、メインデータＭＤのオーバーヘッドのバイト位置Ｅ，ＧにＦＯＨｘのδ，εを挿入する場合、アクセス設定アドレスのロウ信号ＲＯＷｘ＝ζとコラム信号ＣＯＬｘ＝ηとに従って、バイト位置Ｅを示すタイミング信号ＴＭｘが出力され、又次のフレームによるアクセス設定アドレスのロウ信号ＲＯＷｘ＝θとコラム信号ＣＯＬｘ＝μとに従って、バイト位置Ｇを示すタイミング信号ＴＭｘが出力されるから、下方のメインデータＭＤとして示すように、Ａ〜Ｚのバイトの中のＥ，Ｇの位置にＦＯＨｘ＝δ，εがそれぞれ挿入される。又ＦＯＨｘを抽出する場合は、アクセス設定アドレスに従ったタイミング信号ＴＭｘにより、挿入処理と逆の処理によってＡ〜Ｚのバイトの中のＥ，Ｇの位置にＦＯＨｘ＝δ，εを抽出することができる。
【００３８】
図１１は設定情報の説明図であり、ＳＴＳ−１９２（１０Ｇｂｐｓ）の場合のパーソナルコンピュータ等の装置からの設定情報のフォーマットの一例を示し、ＳＴＳ−４８の場合の４倍の容量であり、ＧＰ１〜ＧＰ４はそれぞれ２５６ビットからなるグループを示し、各グループは、ＣＯＬ１，ＲＯＷ１〜ＣＯＬ１６，ＲＯＷ１６からなる１６個のアクセス設定アドレスを有し、コラム信号ＣＯＬは、８ビットｂ０〜ｂ７により０〜１４３を有効設定とし、残りの１４４〜２５５を無効設定とする。又ロウ信号ＲＯＷは８ビットの中の４ビットｂ０〜ｂ３により０〜８を有効設定とし、残りの９〜１５を無効設定とする。それによって、ＦＯＨを任意に設定することができる。
【００３９】
図１２及び図１３はオーバーヘッド・アクセス設定の説明図であり、前述の場合のＳＴＳ−１９２（１０Ｇｂｐｓ）のオーバーヘッドを示し、オーバーヘッドのＡ１，Ｂ１，Ｄ１，Ｈ１，Ｂ２，Ｄ４，Ｄ７，Ｄ１０，Ｚ１バイトを第１バイト１ｓｔＢｙｔｅ、Ａ２，Ｅ１，Ｄ２，Ｈ２，Ｋ１，Ｄ５，Ｄ８，Ｄ１１，Ｚ２バイトを第２バイト２ｎｄＢｙｔｅ、Ｃ１，Ｆ１，Ｄ３，Ｈ３，Ｋ２，Ｄ６，Ｄ９，Ｄ１２，Ｅ２バイトを第３バイト３ｒｄＢｙｔｅとし、第１，第２，第３バイトをそれぞれ第１〜第４グループＧＰ１〜ＧＰ４とした場合を示す。
【００４０】
そして、縦方向の０〜９はロウ番号、横方向の１〜４８はコラム番号であり、図１２に展開して示す第１バイト及び図１３に展開して示す第２，第３バイトについて、グループ番号とロウ番号とコラム番号とにより、＃１〜＃１９２のバイト位置を指定することができる。なお、＃１〜＃１９２のバイト位置の右側の数値は、コラム信号のデコード値を示す。
【００４１】
図１４は本発明の実施の形態のパリティ検出回路の説明図であり、図１に示すアラーム検出部２６のパリティ検出回路１７の要部を示し、３１はシフトレジスタ（Ｓ−Ｒｅｇ）、３２はパリティ判定部、３３，３４はアンド回路（ＡＮＤ）、３５はカウンタ（Ｄ−ＣＮＴ）、３６はレジスタ、３７はオア回路（ＯＲ）であり、シフトレジスタ３１はデータ端子Ｄとイネーブル端子Ｅと出力端子Ｑ０〜Ｑ１５とを有し、又カウンタ３５は、データ端子Ｄとロード端子Ｌとイネーブル端子Ｅと出力端子Ｑ０〜Ｑ６とを有する場合を示す。
【００４２】
パーソナルコンピュータ等の装置からのアクセス設定アドレスが、ＦＯＨ挿入／抽出設定回路１０（図１参照）から直列データＳＤＴとして出力され、パリティ検出回路１７に入力される。この直列データＳＤＴがシフトレジスタ３１に入力され、直並列変換イネーブル信号Ｓ／ＰＥにより直列データは並列データに変換されてパリティ判定部３２に入力される。この場合、有効８ビットのコラム信号と有効４ビットのロウ信号とに対して１ビットのパリティビットが付加された２バイト構成のアクセス設定アドレス信号が直列データＳＤＴとして入力され、シフトレジスタ３１の出力端子Ｑ０〜Ｑ１２からパリティビットと有効ビットとの合計１３ビットが並列に変換されて出力される。
【００４３】
パリティ判定部３２は、奇パリティ（Ｏｄｄ ＰＴＹ）の時は排他的ノア回路（Ｅ−ＮＯＲ）、偶パリティ（Ｅｖｅｎ ＰＴＹ）の時は排他的オア回路（Ｅ−ＯＲ）により構成することができる。パリティエラーが発生した時に、パリティ判定部３２から“１”を出力してアンド回路３３に加えるものであり、又カウントイネーブル信号ＣＥがアンド回路３３，３４に入力される。
【００４４】
従って、パリティエラーの場合に、カウントイネーブル信号ＣＥのタイミングでロード信号ＬＯＡＤがカウンタ３５のロード端子Ｌに加えられ、又データ端子Ｄに加えられているレジスタ３６に設定された６４が、カウンタ３５にロードされる。それにより、オア回路３７の出力のパリティアラーム信号Ｐ−ＡＬＡＲＭが“１”となり、アンド回路３４の出力のイネーブル信号ＥＮがカウンタ３５のイネーブル端子Ｅに加えられるから、カウンタ３５は図示を省略したクロック信号のダウンカウントを開始する。
【００４５】
その後、パリティエラーが発生しないと、６４クロック信号のカウントにより出力端子Ｑ０〜Ｑ６はオール“０”となり、パリティアラーム信号Ｐ−ＡＬＡＲＭも“０”となる。又その後にパリティエラーが発生すると、再びカウンタ３５にはレジスタ３６からの６４がロードされ、“１”のパリティアラーム信号Ｐ−ＡＬＡＲＭは継続して出力される。このパリティアラーム信号Ｐ−ＡＬＡＲＭは、パーソナルコンピュータ等の装置へ転送される。
【００４６】
図１５は本発明の実施の形態のパリティ検出回路の動作説明図であり、前述の直列データＳＤＴは、それぞれ２バイト（１６ビット）構成のアクセス設定データＳｅｔ１，Ｓｅｔ２，Ｓｅｔ３，・・・からなるもので、各アクセス設定データＳｅｔ１，Ｓｅｔ２，Ｓｅｔ３，・・・は、１〜８ビットのコラム信号ＣＯＬと、１’〜４’のロウ信号ＲＯＷと、パリティビットＰとを含み、直並列変換イネーブル信号Ｓ／ＰＥは、８ビットのコラム信号ＣＯＬと４ビットのロウ信号ＲＯＷと１ビットのパリティビットＰとの期間に“１”となる。
【００４７】
シフトレジスタ３１の出力端子Ｑ０〜Ｑ１２からのデータは、ＤＴ（０）〜ＤＴ（１２）に示すものとなり、直並列変換イネーブル信号Ｓ／ＰＥが“０”となった時のシフトレジスタ３１の出力端子Ｑ０〜Ｑ１２からのデータは、Ｐ，１’〜４’，１〜８となる。そして、パリティ判定部３２はパリティエラーの有無を判定し、パリティエラー有りの場合は、ＰＴのＥＲのようにパリティエラー検出信号を出力する。
【００４８】
その時に、カウントイネーブル信号ＣＥが“１”となるから、アンド回路３３から“１”のロード信号ＬＯＡＤがカウンタ３５のロード端子Ｌに加えられる。即ち、パリティエラーにより、パリティエラー検出信号が“１”となった時に、ロード信号ＬＯＡＤが“１”となり、パリティエラーがない時は、パリティエラー検出信号は“０”であるから、ロード信号ＬＯＡＤも“０”となる。
【００４９】
図１６は本発明の実施の形態の重複設定検出回路の説明図であり、図１に示すアラーム検出部２６の重複設定検出回路１８の要部を示す。４１はタイミング生成回路、４２は排他的オア回路、４３はＦＯＨ挿入／抽出設定回路（図１の１０に対応する）、４４は重複判定部、４５はノア回路、４６はオア回路、４７はアンド回路、４８，４９はフリップフロップ、５０はノア回路、５１はアンド回路、５２は排他的オア回路である。
【００５０】
タイミング生成回路４１は、フレームパルスＦＰに従ってタイミング信号ＴＡ１，ＴＡ２，・・・，ＴＡ１’，ＴＡ２’・・・を出力してアンド回路４２に入力する。アンド回路４２からタイミング信号Ｔ１，Ｔ２，・・・が出力されて、各重複判定部４４に入力される。又ＦＯＨ挿入／抽出設定回路４３からのコラム信号とロウ信号とからなるアクセス設定アドレスＳｅｔ１，Ｓｅｔ２，・・・が重複判定部４４に入力される。
【００５１】
アクセス設定アドレスＳｅｔ１，Ｓｅｔ２，・・・は、例えば、前述のように、８ビット構成のコラム信号ＣＯＬと４ビット構成のロウ信号ＲＯＷとからなるもので、ＦＯＨバイトとしてアクセス可能としたアドレス数についての相互の重複設定の有無を検出する。即ち、重複判定部４４は、タイミング信号Ｔ１，Ｔ２，・・・により選択されたアクセス設定アドレスＳ１，Ｓ２，・・・を排他的オア回路５２によりビット対応に比較し、一致している場合、即ち、重複設定された場合に、排他的オア回路５２の出力信号が“０”となる。又ノア回路５０からタイミング信号Ｔ１，Ｔ２，・・・が総て“０”の時に、“１”のマスク信号ＭＳＫがノア回路４５に加えられる。
【００５２】
このマスク信号ＭＳＫが“０”で、アクセス設定アドレスが重複していることにより、排他的オア回路５２の出力信号は“０”となると、ノア回路４５の出力信号は“１”となり、フレームパルスＦＰが“０”の時に、アンド回路４７の出力信号が“１”となって、フリップフロップ４８がセットされ、次のフレームパルスＦＰのタイミングでフリップフロップ４９がセットされ、その出力端子Ｑが“１”となり、アクセス設定アドレスの重複設定を示す重複アラーム信号ＤＡＬＭがパーソナルコンピュータ等の装置へ送出される。
【００５３】
又アクセス設定アドレスが重複していないと、排他的オア回路５２の出力信号は“１”となり、従って、ノア回路４５の出力信号は“０”となる。それにより、フリップフロップ４８，４９はリセット状態となるから、重複アラーム信号ＤＡＬＭは“０”を継続したものとなる。
【００５４】
図１７は本発明の実施の形態の重複設定検出回路の動作説明図であり、フレームパルスＦＰとアクセス設定アドレスのコラム信号ＣＯＬとロウ信号ＲＯＷとを基に重複設定の検出動作を行うもので、タイミング生成回路４１からタイミング信号ＴＡ１〜ＴＡ４，ＴＡ１’〜ＴＡ４’を出力し、排他的オア回路４２により、タイミング信号ＴＡ１，ＴＡ１’の排他的オア出力のタイミング信号Ｔ１を出力する。同様に、タイミング信号ＴＡ２，ＴＡ２’の排他的オア出力のタイミング信号Ｔ２、タイミング信号ＴＡ３，ＴＡ３’の排他的オア出力のタイミング信号Ｔ３、タイミング信号ＴＡ４，ＴＡ４’の排他的オア出力のタイミング信号Ｔ４を出力する場合を示す。
【００５５】
このタイミング信号Ｔ１〜Ｔ４は、例えば、タイミング信号Ｔ１が“１”の期間に、順次タイミング信号Ｔ２，Ｔ３，Ｔ４，Ｔ２が“１”となり、次にタイミング信号Ｔ２が“１”の期間に、順次タイミング信号Ｔ３，Ｔ４が“１”となり、次のタイミング信号Ｔ３が“１”の期間に、順次タイミング信号Ｔ１，Ｔ２が“１”となり、次のタイミング信号Ｔ４が“１”の期間に、順次タイミング信号Ｔ３，Ｔ１，Ｔ２，Ｔ３が“１”となる。
【００５６】
アクセス設定アドレス信号Ｓ１〜Ｓ４はタイミング信号Ｔ１〜Ｔ４に対応して出力され、又マスク信号ＭＳＫが“０”の時にＣＭＰで示す組合せでアクセス設定アドレス信号Ｓ１〜Ｓ４の比較が行われる。なお、×印は比較を行わない期間であり、又１−２又は２−１はアクセス設定アドレス信号Ｓ１，Ｓ２の比較、１−３又は３−１はアクセス設定アドレス信号Ｓ１，Ｓ３の比較、１−４又は４−１はアクセス設定アドレス信号Ｓ１，Ｓ４の比較、２−３又は３−２はアクセス設定アドレス信号Ｓ２，Ｓ３の比較、２−４，４−２はアクセス設定アドレス信号Ｓ２，Ｓ４の比較、３−４又は４−３はアクセス設定アドレス信号Ｓ３，Ｓ４の比較を示す。
【００５７】
前述のようにして、アクセス設定アドレスＳ１〜Ｓ４の相互間のビット対応の比較が排他的オア回路５２により行うもので、ＦＯＨの任意の設定を可能とすると共に、重複した誤設定を検出して信頼性を向上することができる。
【００５８】
図１８は本発明の第２の実施の形態のオーバーヘッド挿入部の説明図であり、図１のオーバーヘッド挿入部２３の構成に対応するもので、メインデータＭＤを直並列変換し、ｎ個のグループのメインデータＭＤ１〜ＭＤｎとして処理する場合を示す。同図に於いて、図１と同一符号は同一部分を示し、４−１〜４−ｎはＦＯＨ挿入用サブ・パルス発生回路（ＳＰＧ）、５−１〜５−ｎは挿入タイミング変換回路（ＴＣ）、６−１〜６−ｎはＦＯＨデータ・サブ挿入回路（ＦＯＨＳＩＮ）、７−１〜７−ｎはＦＯＨ挿入回路（ＦＯＨ ＩＮ）、２１−１〜２１−ｎはメインデータＭＤ１〜ＭＤｎ対応のＦＯＨＭ挿入部である。
【００５９】
例えば、ＳＴＳ−１９２に適用する場合、ｎ＝４として、ＳＴＳ−４８に相当する第１〜第４グループ対応にＦＯＨ挿入部２１−１〜２１−４を設け、ＦＯＨアクセス設定部２５のＦＯＨ挿入／抽出設定回路１０に設定したアクセス設定アドレスに従った時間位置及び空間位置に、挿入側ＦＯＨインタフェース回路８からのＦＯＨバイトを、ＦＯＨデータ・サブ挿入回路６−１〜６−４に於いて挿入し、ＦＯＨ挿入回路７−１〜７−４に於いてメインデータＭＤ１〜ＭＤ４に挿入し、ＧＯＨ挿入部３に於いてＧＯＨバイトをメインデータＭＤ１〜ＭＤ４にそれぞれ挿入し、図示を省略した並列直列変換部に於いて直列データに変換して、ＳＴＳ−１９２のフレームを構成することができる。
【００６０】
図１９は本発明の第３の実施の形態のオーバーヘッド抽出部の説明図であり、図１に示すオーバーヘッド抽出部２４に於けるＧＯＨ抽出部１３にはメインデータＭＤが入力され、ＧＯＨ抽出後にＦＯＨ抽出部２２に入力される構成であるが、この実施の形態は、メインデータＭＤを直並列変換し、ｎ個のグループのメインデータＭＤ１〜ＭＤｎをそれぞれＦＯＨ抽出部６０−１〜６０−ｎに入力し、ＦＯＨを抽出した後、ＧＯＨ抽出部６３に入力して、ＧＯＨの抽出を行う場合を示し、図１と同一符号は同一部分を示す。
【００６１】
又図１９に於いて、６１は抽出側パルス発生部（ＰＧ）、６２は抽出側ＧＯＨインタフェース部（ＧＯＨ ＩＮＦ）、６４−１〜６４−ｎはＦＯＨ抽出用サブ・パルス発生回路（ＳＰＧ）、６５−１〜６５−ｎは抽出タイミング変換／多重化回路（ＴＣＭ）、６６−１〜６６−ｎはＦＯＨ抽出回路（ＦＯＨ ＤＰ）である。
【００６２】
例えば、ＳＴＳ−１９２に適用する場合、直並列変換してグループに分ける時に、ｎ＝４として、ＳＴＳ−４８相当の第１〜第４グループ対応に、ＦＯＨ抽出部６０−１〜６０−４を設け、ＦＯＨアクセス設定部２５のＦＯＨ挿入／抽出設定回路１０に設定したアクセス設定アドレスに従った時間位置及び空間位置のＦＯＨを、ＦＯＨ抽出回路６６−１〜６６−４に於いて抽出し、ＦＯＨアクセス設定部２５の抽出側ＦＯＨインタフェース部９に転送する。又ＧＯＨ抽出部６３に於いてＧＯＨを抽出し、抽出側ＧＯＨインタフェース部６２に転送する。即ち、ＦＯＨを抽出した後に、ＧＯＨを抽出する場合を示す。
【００６３】
図２０は本発明の第４の実施の形態の説明図であり、７１は挿入側パルス発生部（ＰＧ）、７２は挿入側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、７３は一般オーバーヘッド挿入部（ＧＯＨ ＩＮ）、７４はフューチャ・オーバーヘッド挿入用サブ・パルス発生回路（ＳＰＧ）、７５は挿入タイミング変換回路（ＴＣ）、７６はフューチャ・オーバーヘッド・データ・サブ挿入回路（ＦＯＨ ＳＩＮ）、７７はフューチャ・オーバーヘッド挿入回路（ＦＯＨＩＮ）、７８は挿入側フューチャ・オーバーヘッド・インタフェース回路、７９は抽出側フューチャ・オーバーヘッド・インタフェース回路、８０はフューチャ・オーバーヘッド挿入／抽出設定回路である。
【００６４】
又８１は抽出側パルス発生部（ＰＧ）、８２は抽出側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、８３は一般オーバーヘッド抽出部（ＧＯＨＤＰ）、８４はフューチャ・オーバーヘッド抽出用サブ・パルス発生回路（ＳＰＧ）、８５は抽出タイミング変換／多重化回路（ＴＣＭ）、８６はフューチャ・オーバーヘッド抽出回路（ＦＯＨ ＤＰ）、８７はパリティ検出回路、８８は重複設定検出回路である。
【００６５】
又９１はフューチャ・オーバーヘッド挿入部、９２はフューチャ・オーバーヘッド抽出部、９３はオーバーヘッド挿入部、９４はオーバーヘッド抽出部、９５はフューチャ・オーバーヘッド・アクセス設定部、９６はアラーム検出部、ＭＤはメインデータ、ＦＰはフレームパルス、ＡＬＭはアラーム信号を示す。
【００６６】
この実施の形態は、オーバーヘッド抽出部９４と、ＦＯＨアクセス設定部９５と、アラーム検出部９６との構成は、図１に示す実施の形態と同様であり、又ＦＯＨ挿入部９１とＦＯＨ抽出部９２との構成も、図１に示す実施の形態と同様であるから、それらの重複した説明は省略する。この実施の形態に於いては、オーバーヘッド挿入部９３のＧＯＨ挿入部７３に於いてＧＯＨを挿入した後に、前述の実施の形態に於けるように、ＦＯＨ挿入／抽出設定回路８０に設定されたアクセス設定アドレスに従って、ＦＯＨ挿入部９１に於いてＦＯＨを挿入する。
【００６７】
この場合、ＧＯＨデータに対して、ＦＯＨデータを上書きすることが可能となるから、このＦＯＨデータをテストデータとして、各種のテスト機能を実現することができる。例えば、Ａ１バイトのパターンを一部変更したパターンのＦＯＨデータを上書きすることにより、Ａ１バイトを用いた同期回路のテストを行うことができる。
【００６８】
なお、図１に示す実施の形態に於いては、ＦＯＨ挿入部２１の後段にＧＯＨ挿入部３を配置したことにより、ＦＯＨの設定誤りにより、ＧＯＨの定義したバイト位置にＦＯＨを挿入しても、ＧＯＨ挿入部３に於いて正しいＧＯＨに書換えることができる。
【００６９】
図２１は本発明の第５の実施の形態のオーバーヘッド挿入部の説明図であり、ＳＴＳ−１９２に於けるオーバーヘッド挿入部を構成を示し、１２８並列として４グループ化したオーバーヘッド挿入部を示し、１０１は挿入側パルス発生部（ＰＧ）、１０２は挿入側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）、１０３−１〜１０３−４は一般オーバーヘッド挿入部（ＧＯＨ ＩＮ）、１０４−１〜１０４−４はフューチャ・オーバーヘッド挿入用サブ・パルス発生回路（ＳＰＧ）、１０５−１〜１０５−４は挿入タイミング変換回路（ＴＣ）、１０６−１〜１０６−４はフューチャ・オーバーヘッド・データ・サブ挿入回路（ＦＯＨ ＳＩＮ）、１０７−１〜１０７−４はフューチャ・オーバーヘッド挿入回路（ＦＯＨ ＩＮ）、１０８−１〜１０８−４は挿入側フューチャ・オーバーヘッド・インタフェース回路、１１０−１〜１１０−４はフューチャ・オーバーヘッド挿入設定回路である。
【００７０】
又１２３−１〜１２３−４はグループ対応のオーバーヘッド挿入部、１３１は一般オーバーヘッド・アクセス挿入部（ＧＯＨＡ）、１３２−１〜１３２−４はフューチャ・オーバーヘッド・アクセス挿入部、１３３はオーバーヘッド・マスク部、１３４は一般オーバーヘッド・マスク部を示す。なお、アラーム検出部等の構成は図示を省略している。
【００７１】
挿入側パルス発生部１０１は、前述の実施の形態と同様にフレームパルスに同期して各部のタイミング信号を発生する。又ＦＯＨ挿入設定回路１１０−１〜１１０−４は、図示を省略したパーソナルコンピュータ等の装置から設定されるアクセス設定アドレスを、挿入タイミング変換回路１０５−１〜１０５−４に入力するもので、４グループに分けた構成として図示しているが、実際は１ブロックとして構成される。
【００７２】
又挿入側ＦＯＨインタフェース回路１０８−１〜１０８−４は、挿入するＦＯＨの直並列変換とリタイミングとを行い、各グループ毎に分けてＦＯＨアクセス挿入部１３２−１〜１３２−４に入力するもので、これらの回路も４グループに分けた構成として図示しているが、実際は１ブロックとして構成される。又ＦＯＨ挿入用サブ・パルス発生回路１０４−１〜１０４−４は、それぞれグループ対応にＦＯＨ挿入用のタイミング信号を生成して、挿入タイミング変換回路１０５−１〜１０５−４に入力する。
【００７３】
挿入タイミング変換回路１０５−１〜１０５−４は、ＦＯＨ挿入用サブ・パルス発生回路１０４−１〜１０４−４からのＦＯＨ挿入用タイミング信号と、ＦＯＨ挿入設定回路１１０−１〜１１０−４からのアクセス設定アドレス信号とを基にメインデータに対する挿入タイミングを選択し、ＦＯＨデータ・サブ挿入回路１０６−１〜１０６−４に入力する。ＦＯＨデータ・サブ挿入回路１０６−１〜１０６−４は、この挿入タイミングに従って、挿入側ＦＯＨインタフェース回路１０８−１〜１０８−４からのＦＯＨを、グループ単位で並列挿入処理する。
【００７４】
オーバーヘッド挿入部１２３−１〜１２３−４のＦＯＨ挿入回路１０７−１〜１０７−４は、オーバーヘッド・マスク部１３３からのメインデータＭＤ１〜ＭＤ４のオーバーヘッドについて総てオール“０”としたマスク信号と、ＦＯＨアクセス挿入部１３２−１〜１３２−４からのＦＯＨとの論理和によって、ＦＯＨを挿入する。
【００７５】
又ＧＯＨマスク部１３４は、挿入されたＦＯＨを除くオーバーヘッドについて総てオール“０”としたマスク信号を出力するもので、ＧＯＨ挿入部１０３−１〜１０３−４は、このマスク信号と、ＧＯＨアクセス挿入部１３１からのＧＯＨとの論理和により、ＧＯＨの固定挿入を行うものである。従って、並列処理により高速大容量伝送を実現する場合に於いても、任意にＦＯＨを設定してオーバーヘッドに挿入することができる。
【００７６】
図２２は本発明の第６の実施の形態のオーバーヘッド抽出部の説明図であり、図２１に示すオーバーヘッド挿入部と共に多重変換装置を構成する場合を示し、１５１は抽出側パルス発生部（ＰＧ）、１５２は抽出側ＧＯＨインタフェース部（ＧＯＨ ＩＮＦ）、１５３−１〜１５３−４はＧＯＨ抽出部（ＧＯＨ ＤＰ）、１５４−１〜１５４−４はＦＯＨ抽出用サブ・パルス発生回路、１５５−１〜１５５−４は抽出タイミング変換／多重化回路、１５６−１〜１５６−４はＦＯＨ抽出回路（ＦＯＨ ＤＰ）、１５９は抽出側ＦＯＨインタフェース回路、１６０−１〜１６０−４はＦＯＨ抽出設定部、１６１はＧＯＨアクセス抽出部（ＧＯＨＡ）、１６２−１〜１６２−４はＦＯＨアクセス抽出部である。
【００７７】
ＳＴＳ−１９２のメインデータを１２８並列に変換して４グループＭＤ１〜ＭＤ４として処理する場合を示し、抽出側パルス発生部１５１は、フレームパルスに同期して各部のタイミング信号を発生し、ＦＯＨ抽出用サブ・パルス発生回路１５４−１〜１５４−４及びＧＯＨアクセス抽出部１６１に入力する。ＦＯＨ抽出用サブ・パルス発生回路１５４−１〜１５４−４は、各グループ対応のＦＯＨ抽出用のタイミング信号を発生する。
【００７８】
ＦＯＨアクセス抽出部１６２−１〜１６２−４の抽出タイミング変換／多重化回路１５５−１〜１５５−４は、ＦＯＨ抽出用サブ・パルス発生回路１５４−１〜１５４−４からのタイミング信号と、ＦＯＨ抽出設定部１６０−１〜１６０−４からのアクセス設定アドレス信号とに基づいてグループ対応のＦＯＨ抽出タイミング信号を発生して、グループ対応のＦＯＨ抽出回路１５６−１〜１５６−４に入力する。
【００７９】
ＦＯＨ抽出回路１５６−１〜１５６−４は、メインデータＭＤ１〜ＭＤ４からＦＯＨ抽出タイミング信号に従ってＦＯＨを抽出し、抽出側ＦＯＨインタフェース回路１５９に転送する。又ＧＯＨ抽出部１５３−１〜１５３−４は、ＧＯＨアクセス抽出部１６１からのＧＯＨ抽出タイミング信号に従ってＧＯＨを抽出し、抽出側ＧＯＨインタフェース部１５２に転送する。従って、並列処理により高速大容量伝送を実現する場合に於いても、任意に設定挿入したＦＯＨを容易に抽出することができる。
【００８０】
【発明の効果】
以上説明したように、本発明は、アクセス設定アドレス及びＦＯＨデータを設定するＦＯＨアクセス設定部２５と、アクセス設定アドレスに従ってタイミング信号を生成する挿入タイミング変換回路５と、タイミング信号に従ってＦＯＨデータを挿入するＦＯＨデータ・サブ挿入回路６と、このＦＯＨデータをメインデータＭＤに挿入するＦＯＨ挿入回路７と、ＧＯＨデータを挿入するＧＯＨ挿入部３とを含み、アクセス設定アドレスにより指定した所望のバイト位置に、ＦＯＨデータを挿入することができる。その場合に、ＦＯＨデータ・サブ挿入回路６により、予めＦＯＨデータを挿入バイト位置に配置した状態で、ＦＯＨ挿入回路７に入力し、次にＧＯＨ挿入部３に入力するから、高速にＦＯＨデータを挿入することができ、タイミングのマージン不足となることを回避できる。
【００８１】
又ＦＯＨデータの抽出に於いても、単一又は複数のアクセス設定アドレスに従ったタイミング信号を抽出タイミング変換／多重化回路１５により生成して時分割的に多重化し、ＦＯＨ抽出回路１６に於いてＦＯＨデータを抽出することができる。
【００８２】
又アクセス設定アドレスについてのパリティ検出回路１７によるパリティ・エラーの検出又は重複設定検出回路１８による重複設定の検出とを行うことにより、任意に設定可能としたＦＯＨデータの誤挿入を防止し、信頼性を向上することができる利点がある。
【００８３】
又高速大容量のフレームフォーマットの場合に、直並列変換して複数のグループに分けて、それぞれのグループ対応にＦＯＨデータの挿入又は抽出を行う構成とすることにより、比較的低速動作の回路素子により構成することができるから、大規模集積回路として経済的に実現することができる利点がある。
【００８４】
又ＧＯＨ挿入部３の後段に、ＦＯＨ挿入部２１を配置した場合は、メインデータＭＤに挿入したＧＯＨに対して、ＦＯＨを上書きすることが可能となり、各種のテスト機能を実現することができる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】フレームフォーマットの説明図である。
【図３】オーバーヘッドの説明図である。
【図４】本発明の第１の実施の形態のタイミングチャートである。
【図５】本発明の第１の実施の形態のタイミングチャートである。
【図６】ＦＯＨ挿入タイミングチャートである。
【図７】ＦＯＨ挿入タイミングチャートである。
【図８】ＦＯＨ挿入タイミングチャートである。
【図９】ＦＯＨ挿入タイミングチャートである。
【図１０】ＦＯＨ挿入タイミングチャートである。
【図１１】設定情報の説明図である。
【図１２】オーバーヘッド・アクセス設定の説明図である。
【図１３】オーバーヘッド・アクセス設定の説明図である。
【図１４】本発明の実施の形態のパリティ検出回路の説明図である。
【図１５】本発明の実施の形態のパリティ検出回路の動作説明図である。
【図１６】本発明の実施の形態の重複設定検出回路の説明図である。
【図１７】本発明の実施の形態の重複設定検出回路の動作説明図である。
【図１８】本発明の第２の実施の形態のオーバーヘッド挿入部の説明図である。
【図１９】本発明の第３の実施の形態のオーバーヘッド抽出部の説明図である。
【図２０】本発明の第４の実施の形態の説明図である。
【図２１】本発明の第５の実施の形態のオーバーヘッド挿入部の説明図である。
【図２２】本発明の第６の実施の形態のオーバーヘッド抽出部の説明図である。
【図２３】従来例の要部説明図である。
【符号の説明】
１ 挿入側パルス発生部（ＰＧ）
２ 挿入側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）
３ 一般オーバーヘッド挿入部（ＧＯＨ ＩＮ）
４ フューチャ・オーバーヘッド挿入用サブ・パルス発生回路（ＳＰＧ）
５ 挿入タイミング変換回路（ＴＣ）
６ フューチャ・オーバーヘッド・データ・サブ挿入回路（ＦＯＨ ＳＩＮ）
７ フューチャ・オーバーヘッド挿入回路（ＦＯＨ ＩＮ）
８ 挿入側フューチャ・オーバーヘッド・インタフェース回路
９ 抽出側フューチャ・オーバーヘッド・インタフェース回路
１０ フューチャ・オーバーヘッド挿入／抽出設定回路
１１ 抽出側パルス発生部（ＰＧ）
１２ 抽出側一般オーバーヘッド・インタフェース部（ＧＯＨ ＩＮＦ）
１３ 一般オーバーヘッド抽出部（ＧＯＨ ＤＰ）
１４ フューチャ・オーバーヘッド抽出用サブ・パルス発生回路（ＳＰＧ）
１５ 抽出タイミング変換／多重化回路（ＴＣＭ）
１６ フューチャ・オーバーヘッド抽出回路（ＦＯＨ ＤＰ）
１７ パリティ検出回路
１８ 重複設定検出回路
２１ フューチャ・オーバーヘッド挿入部
２２ フューチャ・オーバーヘッド抽出部
２３ オーバーヘッド挿入部
２４ オーバーヘッド抽出部
２５ フューチャ・オーバーヘッド・アクセス設定部
２６ アラーム検出部
Claims (9)
- 同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、
アクセス設定アドレス及び前記フューチャ・オーバーヘッド・データを設定するフューチャ・オーバーヘッド・アクセス設定部と、
該フューチャ・オーバーヘッド・アクセス設定部からの前記アクセス設定アドレスに従ってタイミング信号を生成する挿入タイミング変換回路と、
該挿入タイミング変換回路からのタイミング信号に従って前記フューチャ・オーバーヘッド・アクセス設定部からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド・データ・サブ挿入回路と、
該フューチャ・オーバーヘッド・データ・サブ挿入回路により挿入した前記フューチャ・オーバーヘッド・データをメインデータに挿入するフューチャ・オーバーヘッド挿入回路と、
該フューチャ・オーバーヘッド挿入回路からのメインデータに、一般オーバーヘッド・データを挿入する一般オーバーヘッド挿入部と
を備えたことを特徴とする多重変換装置。 - 同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、
メインデータの一般オーバーヘッド・データを抽出する一般オーバーヘッド抽出部と、
フューチャ・オーバーヘッドのアクセス設定アドレスを設定するフューチャ・オーバーヘッド・アクセス設定部と、
該フューチャ・オーバーヘッド・アクセス設定部からの前記アクセス設定アドレスを基にタイミング信号を出力する抽出タイミング変換／多重化回路と、
該抽出タイミング変換／多重化回路からのタイミング信号に従って前記メインデータからフューチャ・オーバーヘッド・データを抽出するフューチャ・オーバーヘッド抽出回路と
を備えたことを特徴とする多重変換装置。 - 挿入するフューチャ・オーバーヘッド・データの直並列変換を行ってフューチャ・オーバーヘッド・データ・サブ挿入回路に加える挿入側フューチャ・オーバーヘッド・インタフェース回路と、フューチャ・オーバーヘッド抽出回路により抽出したフューチャ・オーバーヘッド・データの並直列変換を行う抽出側フューチャ・オーバーヘッド・インタフェース回路と、設定したアクセス設定アドレスを挿入タイミング変換回路及び抽出タイミング変換／多重化回路に加えるフューチャ・オーバーヘッド挿入／抽出設定回路とを含むフューチャ・オーバーヘッド・アクセス設定部を備えたことを特徴とする請求項１又は２記載の多重変換装置。
- 前記フューチャ・オーバーヘッド挿入／抽出設定回路に設定し且つパリティビットを付加したアクセス設定アドレスのパリティチェックを行い、パリティエラー検出によりパリティ・アラーム信号を出力するパリティ検出回路を備えたことを特徴とする請求項１又は２又は３記載の多重変換装置。
- 前記フューチャ・オーバーヘッド挿入／抽出設定回路に設定された前記アクセス設定アドレスを相互に比較して重複設定の有無を検出する重複設定検出回路を備えたことを特徴とする請求項１乃至４の何れ１項記載の多重変換装置。
- 前記フューチャ・オーバーヘッド挿入／抽出設定回路に設定された複数の前記アクセス設定アドレスをタイミング信号により選択して、同一タイミングで選択出力された二つのアクセス設定アドレスを比較する重複判定部と、該重複判定部からの比較一致による重複設定判定出力信号を保持して重複設定アラーム信号を出力する出力部とを備えたことを特徴とする請求項５記載の多重変換装置。
- 直並列変換したメインデータを複数グループに分けたグループ対応のフューチャ・オーバーヘッド挿入回路と一般オーバーヘッド挿入部とを含むオーバーヘッド挿入部と、前記グループ対応の前記オーバーヘッド挿入部の前記フューチャ・オーバーヘッド挿入回路に、アクセス設定アドレスに従ったタイミングのフューチャ・オーバーヘッド・データを入力して前記メインデータのグループに挿入するフューチャ・オーバーヘッド・アクセス挿入部と、前記グループ対応の前記オーバーヘッド挿入部の前記一般オーバーヘッド挿入部に、一般オーバーヘッド・データを入力して前記メインデータのグループに挿入する一般オーバーヘッド・アクセス挿入部とを備えたことを特徴とする請求項１記載の多重変換装置。
- 直並列変換したメインデータを複数グループに分けたグループ対応のフューチャ・オーバーヘッド抽出回路と一般オーバーヘッド抽出回路とを含むオーバーヘッド抽出部と、前記グループ対応の前記オーバーヘッド抽出部の前記フューチャ・オーバーヘッド抽出回路に、アクセス設定アドレスに従ったタイミング信号を入力してフューチャ・オーバーヘッド・データを抽出するフューチャ・オーバーヘッド・アクセス抽出部と、前記グループ対応の前記オーバーヘッド抽出部の前記一般オーバーヘッド抽出回路に、タイミング信号を加えて一般オーバーヘッド・データを抽出する一般オーバーヘッド・アクセス抽出部とを備えたことを特徴とする請求項２記載の多重変換装置。
- 同期系のフレームフォーマットのオーバーヘッドにフューチャ・オーバーヘッド・データの挿入又は抽出を行う多重変換装置に於いて、
一般オーバーヘッド・データを挿入する一般オーバーヘッド挿入部と、
アクセス設定アドレス及び前記フューチャ・オーバーヘッド・データを設定するフューチャ・オーバーヘッド・アクセス設定部と、
該フューチャ・オーバーヘッド・アクセス設定部からの前記アクセス設定アドレスに従ってタイミング信号を生成する挿入タイミング変換回路と、
該挿入タイミング変換回路からのタイミング信号に従って前記フューチャ・オーバーヘッド・アクセス設定部からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド・データ・サブ挿入回路と、
前記一般オーバーヘッド挿入部により一般オーバーヘッド・データを挿入したメインデータに、前記フューチャ・オーバーヘッド・データ・サブ挿入回路からのフューチャ・オーバーヘッド・データを挿入するフューチャ・オーバーヘッド挿入回路と
を備えたことを特徴とする多重変換装置。
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