JP4005014B2

JP4005014B2 - 液晶表示装置

Info

Publication number: JP4005014B2
Application number: JP2003371194A
Authority: JP
Inventors: 栄治大平; 一博石田; 広伸阿部
Original assignee: 株式会社日立ディスプレイズ
Priority date: 2003-10-30
Filing date: 2003-10-30
Publication date: 2007-11-07
Anticipated expiration: 2022-11-07
Also published as: JP2004110063A

Description

この発明は、表示装置に関し、例えば単純マトリックス方式の液晶表示パネルを用いて電圧平均化法により駆動されるものに利用して有効な技術に関するものである。

単純マトリックス方式の液晶表示パネルを線順次方式でかつ電圧平均化法で駆動する場合、走査線電極及び信号線電極に印加する選択／非選択電圧は、例えば特開昭５４−２０９６号公報に記載されているような、電圧平均化法で決められたような一定の電圧である。
特開昭５４−２０９６号公報

単純マトリックス方式の液晶表示パネルを駆動する信号線駆動回路では、シリアルに取り込まれた画像データを一斉にパラレルに出力させる。そして、交流化駆動のために、交流化信号が反転すると、液晶表示パネルの信号線電極に供給される表示出力信号が一斉に極性が反転させられる。高精細化や画面の大型化に伴い信号線数が増大し、複数個からなる液晶駆動回路がほぼ一斉に表示出力信号を送出させるために、駆動電流が実装基板上の電源線に集中して流れることとなって大きなノイズを発生させてしまう。液晶表示パネルにおいては、走査線電極と信号線電極の交点に容量に加えられる１Ｈ期間の実効電圧により液晶画素の点灯／非点灯を制御するため、上記のようなノイズの発生によって実効電圧が変化して点灯／非点灯の濃淡ムラを生じさせたり、実装基板において信号線に伝わり他の入力信号を歪ませて誤動作させてしまうという問題が生じる。

この発明の目的は、簡単な構成により表示品質の向上と動作の安定化を実現した液晶駆動回路と液晶表示装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、クロックパルスに同期してシリアルに入力された画像データを取り込み、表示タイミング信号に従ってシリアルに取り込まれた画像データに基づいて形成された表示出力信号をパラレルに出力させる液晶駆動回路に入力端子の他に出力回路と出力端子を設けておき、複数からなる液晶駆動回路を縦列形態に接続し、液晶駆動回路における内部配線及び出力回路を遅延手段として用いて各液晶駆動回路毎の表示出力信号の出力タイミングが時間的に分散されるようにする。

上記した手段によれば、各液晶駆動回路毎に駆動電流が時間的に分散されるので、高精細化や大画面化においても、実装基板上の電源線に流れるピーク電流値が低減されて電源ノイズによる表示品質の低下や誤動作を防止できる。

図１には、この発明に係る液晶駆動回路を用いた液晶表示装置の一実施例の概略ブロック図が示されている。同図には、液晶表示パネルとその信号線（セグメント）に供給される表示出力信号を形成する液晶駆動回路及びそのコントロール回路が代表として例示的に示され、液晶表示パネルの表示に必要な走査線駆動回路は本発明に直接関係が無いので省略されている。

液晶表示パネルＬＣＤの縦方向に延長されるようにされる信号線電極は、高精細化のために高密度に形成される。それ故、半導体集積回路装置により構成される液晶駆動回路の出力端子のピッチと、上記液晶表示パネルＬＣＤの信号線電極のピッチとを合わせ込むために、特に制限されないが、信号線は奇数番目と偶数番目のものを駆動する液晶駆動回路が上下に振り分けられる。

例えば、下側に設けられた液晶駆動回路ＳＤＬ１〜ＳＤＬ５…等は、奇数番目の信号線を駆動するようにされ、上側に設けられた液晶駆動回路ＳＤＲ１〜ＳＤＲ５…等は、偶数番目の信号線を駆動するようにされる。このように駆動回路を表示パネルの上下に振り分けることにより、液晶駆動回路からみた液晶表示パネルの信号線のピッチを２倍に広くでき、液晶駆動回路の出力端子とそれに接続される液晶表示パネルＬＣＤの信号線のピッチをほぼ合わせ込むことができる。

この実施例の液晶駆動回路ＳＤＬ１〜ＳＤＲ５等は、それぞれが入力端子と出力端子を持つようにされる。つまり、入力端子からはシリアルに入力される画像データＤＡＴＡと交流化信号及びクロックパルスＴＰ等が供給される。これらの信号ＤＡＴＡ，ＴＰは、そのまま出力回路と出力端子を通して出力させるようにする。

液晶表示パネルＬＣＤは、高精細化や大画面等により約６００本〜１０００本もの信号線を持つのに対して、半導体集積回路装置により構成される液晶駆動回路は、８０ないし１６０本程度の出力端子しか持ち得ない。そのため、１つの液晶表示パネルＬＣＤを駆動するためには多数個の液晶駆動回路が用いられ、１ライン分のシリアル入力される画像データＤＡＴＡは、各液晶駆動回路が順次に取り込むようにされる。つまり、パネルの左端の初段の液晶駆動回路ＳＤＬ１（ＳＤＲ１）が有効となって、それに対応した画像データＤＡＴＡの取り込みが終了すると、次段の液晶駆動回路ＳＤＬ２（ＳＤＲ２）が有効となってそれに対応した画像データＤＡＴＡを取り込むという動作を繰り返す。

この実施例では、従来のように実装基板上に形成された入力信号線に対して液晶駆動回路がパラレルに接続されのではなく、各液晶駆動回路を通して順次にクロックパルスＴＰとそれに同期して入力されるシリアル画像データＤＡＴＡと、交流化信号が供給される。それ故、下側の液晶駆動回路ＳＤＬ１〜ＳＤＬ５を例にして説明すると、初段の液晶駆動回路ＳＤＬ１にシリアル画像データが取り込まれると、かかる液晶駆動回路ＳＤＬ１の入力回路及び内部配線と出力回路が信号伝送経路として用いられて次段の液晶駆動回路ＳＤＬ２に伝えられる。このとき、上記内部配線や出力回路は、遅延回路として利用され、次段の液晶駆動回路ＳＤＬ２に伝えられる入力信号は、コントロール回路ＣＯＮＴから出力される信号バスの信号ＤＡＴＡ，ＴＰ等との関係では遅延させられたものとなる。ただし、上記画像データＤＡＴＡや交流化信号とクロックパルスＴＰとの相対的な時間関係は保たれているので、その取り込みや表示出力には何ら支障は生じない。以下、上記液晶駆動回路ＳＤＬ３、ＳＤＬ４、ＳＤＬ５…の順に入力信号が伝えられ、その前段回路は遅延回路として作用させられる。

このため、シリアルに入力された画像データは、各液晶駆動回路ＳＤＬ１〜ＳＤＬ５等での遅延時間に相当する時間だけずれて順次に液晶駆動回路ＳＤＬ２〜ＳＤＬ５等に取り込まれるとともに、パラレル出力動作を行う表示タイミングＴＰも同様に遅延させられるために、上記の遅延時間だけずれて、初段の液晶駆動回路ＳＤＬ１、第２段目の液晶駆動回路ＳＤＬ２・・・・・図示しない最終段の液晶駆動回路のように表示出力信号が出力される。このことは、上側の液晶駆動回路ＳＤＲ１〜ＳＤＲ５等においても同様である。

これにより、表示駆動電流が上記のように液晶駆動回路の数ずつが分散されて出力されるために、高精細化や大画面化により信号線の数が増大しても実装基板上の電源線に流れるピーク電流が分散されて流れることになる。これにより、電源線に流れるピーク電流を大幅に低減させることができる。

図２には、この発明に係る液晶駆動回路を用いた液晶表示装置の他の一実施例の概略ブロック図が示されている。同図には、液晶表示パネルとその信号線に供給される表示出力信号を形成する液晶駆動回路及びそのコントロール回路が代表として例示的に示され、液晶表示パネルの表示に必要な走査線駆動回路は本発明に直接関係が無いので省略されている。また、前記のように液晶表示パネルＬＣＤの上側に設けられる液晶駆動回路も省略されている。

この実施例の液晶駆動回路では、８０本ないし１６０本程度の表示出力信号しか持ち得ないのに対して、駆動される液晶表示パネルＬＣＤの信号線の数は高精細化や大画面化により１０００本以上に増大される傾向にあり、上記液晶駆動回路の数も多くなって、最終段回路では加算された遅延時間により１つの走査タイミング期間に表示出力が間に合わなくなってしまう虞れがある。つまり、表示データのシリアル取り込み信号の周期Ｔの１／２を上限にして最終段の液晶駆動回路に対する遅延時間を設定する必要がある。逆に、従来回路における電源ノイズのピーク部の時間幅が約２０ｎｓ程度であるので、これと同じかそれより大きくなるように最終段液晶駆動回路の総遅延時間が設定される必要がある。この実施例では、表示出力数と上記のような遅延時間の条件を考慮して液晶駆動回路を複数組に分割して構成される。

この実施例では、液晶駆動回路が奇数番目と偶数番目の液晶駆動回路に２分割される。つまり、第１と第３及び第５段目の液晶駆動回路が初段回路としてコントロール回路ＣＯＮＴから出力される画像データＤＡＴＡやクロックパルスＴＰ等をパラレルに取り込むようにされる。そして、偶数番目の液晶駆動回路ＳＤＬ２、ＳＤＬ４等は、その前段とされる液晶駆動回路ＳＤＬ１、ＳＤＬ３等を通して入力される遅延信号が供給される。

この構成では、液晶表示パネルＬＣＤの高精細化や大画面化により、いかに液晶駆動回路の数が増大しようとも、表示出力タイミングが２つに分割されるのもであるので、例えば表示データのシリアル取り込み信号の周期Ｔの１／２を上限にし、電源ノイズのピーク部の時間幅を下限とする範囲を広くでき、各液晶駆動回路での遅延時間の設定が容易になる。

図３には、この発明に係る液晶駆動回路を用いた液晶表示装置の更に他の一実施例の概略ブロック図が示されている。この実施例では、表示出力タイミングが３つに分割する例が示されている。つまり、入力の信号バスに対して、３個ずつの液晶駆動回路ＳＤＬ１〜ＳＤＬ３等が縦列形態にされるようにする。これにより、液晶駆動回路の出力タイミングを３つに分散させて電源線に発生するピーク電流をほぼ１／３に緩和させることができる。以下、同様に縦列形態にされる液晶駆動回路の数を増加すれば、それに応じて電源線に流れるピーク電流値も低減され、最終的には図１の実施例が最もピーク電流が小さくされるが、反面遅延時間の制約による限界が生じるものとなる。

図４には、液晶駆動回路の一実施例の概略ブロック図が示されている。この実施例では、入力端子には入力回路としての入力保護回路が設けられる。これらの保護回路を通した信号は、内部配線を通して内部ロジック・駆動回路（ドライバ）等に供給される。内部配線には、バッファ（出力）回路が設けられて出力端子から信号送出を行う機能が設けられる。これらの内部配線での信号伝播遅延時間やバッファ回路での信号伝播遅延時間により、出力端子から出力される信号は、入力端子から入力れる各信号に対して遅延させられるものとなる。

上記入力保護回路は、入力端子から入り込んでくる急峻電流や静電気による破壊から内部回路を保護するとともに、内部ロジックや駆動回路へ信号伝達する際の入力波形の歪の整形と振幅を安定化させる。すなわち、外部と内部配線を電気的に分離させる役割を持ち、半導体装置一般に設けられることが常識となっている回路である。

入力端子から供給されるタイミング信号は、後述するようなラインクロック信号ＣＬ１、データラッチクロック信号ＣＬ２、交流化信号Ｍの３本であり、画像データＤＡＴＡは、特に制限されないが、４ビットデータとされる。このため、入力端子の合計７本とされる。なお、後述するような駆動電圧発生回路により形成された駆動電圧が入力される入力端子は、一種の電源端子と見做されるので同図では省略されている。

内部ロジック・駆動回路は、後述するようにシリアル／パラレル変換動作を行うラインデータラッチ回路と、データラッチ回路の出力信号をレベルシフトを行うレベルシフト回路と、このレベルシフト回路を通した出力信号により駆動されて、駆動電圧を出力させる出力ＭＯＳＦＥＴ（ドライバ）から構成される。

図５には、液晶駆動回路の他の一実施例の概略ブロック図が示されている。液晶駆動回路においては、前記図１のように液晶表示パネルの上下に振り分けられて実装基板に設けられることが多い。このため、前記図１の実施例のように入力端子と出力端子とが固定されているときには、表示パネルの上側と下側に配置される液晶駆動回路とでは、一方側では入力端子と出力端子とが順に接続されて実装基板上の配線は最短にされる。これに対して、他方側では、信号伝達方向と入力端子と出力端子とが逆になるため、実装基板上に形成される配線長が長くなるとともに、入力側と出力側とが交差してしまう。

この実施例では、入力端子と出力端子とを入れ換えて使用できるように、２組の入出力端子に対応してそれぞれ双方向バッファが設けられる。双方向バッファは、入力保護回路を通してシフト方向制御信号が供給されて、その信号伝達方向が決定される。例えば、シフト方向制御信号がハイレベルなら、入出力端子Ｌが入力端子とされ、それに対応して設けられた双方向バッファが入力回路として動作させられる。このとき、入力回路として動作させられる双方向バッファは、前記入力保護回路の機能も兼ねるようにされる。上記のシフト方向制御信号がハイレベルのときには入出力端子Ｒに対応して設けられた双方向バッファが出力回路として動作させられる。それ故、かかる入出力端子Ｒは出力端子として用いられる。このような構成により、例えば図１の下側に設けられた液晶駆動回路として動作させられる。

逆に、シフト方向制御信号がロウレベルなら、入出力端子Ｒが入力端子とされ、それに対応して設けられた双方向バッファが入力回路として動作させられる。このとき、入力回路として動作させられる双方向バッファは、上記同様に入力保護回路の機能も兼ねるようにされる。上記のシフト方向制御信号がロウレベルのときには入出力端子Ｌに対応して設けられた双方向バッファが出力回路として動作させられる。それ故、かかる入出力端子Ｌは出力端子として用いられる。このような構成により、例えば図１の上側に設けられた液晶駆動回路として動作させられる。

このような構成により、実装基板上では最短距離をもって液晶駆動回路を縦列形態に接続させることができる。そして、半導体集積回路装置に形成された内部配線が信号伝達経路として利用されるものであるために、実装基板上に形成されるプリント領域を減らすことができ、配線レイアウトの簡素化を図ることができるものとなる。

図６には、この発明に係る液晶駆動回路を液晶表示モジュールに実装したときの一実施例の要部外観図が示されている。この実施例では、特に制限されないが、テープキャリア方式によってなる液晶駆動装置が液晶表示パネルとプリント基板に実装される。画素データとタイミングパルスに対応する入力側アウタリード端子がプリント基板の配線層により電気的に結線される状態が示されている。このようにして、複数個から半導体チップに形成された液晶駆動回路の入力端子と出力端子とが順に接続される。

図７には、この発明に係る液晶表示装置の一実施例の概略全体ブロック図が示されている。液晶表示パネル制御装置は、マイクロプロセッサＣＰＵ等から表示データを受けて、表示パネルの動作に必要なクロックパルスＣＬ１，ＣＬ２、表示データＤin、フレーム信号ＦＬＭを形成する。

この実施例では、１フレーム（１画面の表示期間）毎に交流化のための極性を切り換えると、比較的低い周波数により極性反転が行われて交流化に伴う画面のチラツキが問題になる。そこで、１フレーム中の複数走査線毎に極性を切り換えて、交流化周波数を数百Ｈｚのように高くして交流化に伴うチラツキを防止する。このため、交流化信号発生回路が設けられ、走査線に選択タイミングに対応したクロックパルスＣＬ１を計数して、複数走査線毎に交流化信号Ｍの極性を変化させる。

直列抵抗とオペアンプは、電圧発生回路であり、駆動電圧Ｖ１〜Ｖ６を形成して、走査ドライバ及びデータドライバに供給する。液晶表示パネルは、走査線の数がＸ１ないしＸｍのｍ本からなり、信号線がＹ１ないしＹｎのｎ本から構成される。これにより、液晶表示パネルは、ｍ×ｎのような画素から構成される。

走査線駆動回路は、複数の半導体集積回路装置から構成され、クロックパルスＣＬ１により、シフト動作を行うシフトレジスタと、その出力信号を受けて駆動電圧発生回路により形成された駆動電圧Ｖ１又はＶ５とＶ２又はＶ６を交流化信号により切り替えて対応する走査線電極に出力させて走査線電極を選択／非選択レベルにする。

シフトレジスタの出力信号が選択レベルにされると、駆動電圧Ｖ１を対応した走査線電極に出力する。このとき、他の走査線駆動電圧は、シフトレジスタの出力信号の非選択レベルに応じて駆動電圧Ｖ５にされる。シフトレジスタは、クロックパルスＣＬ１に同期し、上記選択レベルを順次シフトするので、次のタイミングでは、次の走査線電極が代わって選択レベルにされる。このようにして、走査線電極が順次選択される。上記のように、１フレーム中の複数走査線毎に極性を切り換えるものでは、交流化信号Ｍにより、駆動電圧Ｖ１に代えてＶ２のような選択レベルに、Ｖ５に代えてＶ６のような非選択レベルにされる。

画素データＤinは、クロックパルスＣＬ２に同期してシリアル／パラレル変換回路にシリアルに入力される。１走査線分に対応した信号線電極の画素信号は、１Ｈ期間（クロックパルスＣＬ１の１周期内）に、クロックパルスＣＬ２に同期してシリアルに入力される。このようにシリアルに取り込まれた１走査線分の画素信号は、パラレルに前記のようなラインデータラッチ回路に取り込まれる。

信号線駆動回路は、上記のように複数個からなる液晶駆動回路により構成されるものであり、上記のようなシリアル／パラレル変換動作を行うラインデータラッチ回路と、レベルシフト回路に供給してレベルシフトを行う。すなわち、ラインデータラッチ回路は、５Ｖ系の回路により構成されており、５Ｖのようなハイレベルと、０Ｖのようなロウレベルを出力する。これに対して、ドライバはスイッチＭＯＳＦＥＴから構成されており、駆動電圧発生回路により形成された駆動電圧Ｖ１、Ｖ３，Ｖ４及びＶ２のような比較的大きな電圧範囲の電圧をレベル損失なく出力させるように上記ラッチ回路の出力信号をレベルシフト回路によりレベルシフトさせるものである。

上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）クロックパルスに同期してシリアルに入力された画像データを取り込み、表示タイミング信号に従ってシリアルに取り込まれた画像データに基づいて形成された表示出力信号をパラレルに出力させる液晶駆動回路に入力端子の他に出力回路と出力端子を設けておき、複数からなる液晶駆動回路を縦列形態に接続し、液晶駆動回路における内部配線及び出力回路を遅延手段として用いて各液晶駆動回路毎の表示出力信号の出力タイミングが時間的に分散されるようにすることにより、高精細化や大画面化においても、実装基板上の電源線に流れるピーク電流値を低減されるので電源ノイズによる表示品質の低下や誤動作を防止できるという効果が得られる。
（２）上記入力回路と出力回路は、制御信号に従って双方向に信号伝達方向が切り替えられる双方向バッファとし、それに対応して入力端子と出力端子が決めるようにすることにより、表示パネルの信号電極の両側に液晶駆動回路を振り分けて設けるときに、実装基板上において上記液晶駆動回路を縦列形態に接続させる配線を最短に形成できるという効果が得られる。
（３）シリアルな画像データに対応して液晶駆動回路を複数組に分割し、各組における初段回路の入力端子には、実装基板上に形成された入力信号線に対してパラレルに接続し、各組の初段回路の出力回路の信号が次段回路の入力信号とされるように縦列接続させることにより、液晶表示パネルの高精細化や大画面に対して、表示データのシリアル取り込み信号の周期に対応した上限の遅延時間と電源ノイズのピーク部の時間幅を考慮して下限との範囲を広くできるという効果が得られる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、表示パネルは、必ずしも高精細化あるいは大画面化されたものでなくともよい。このように信号線の数が少ない場合には、電源装置の電源供給能力の小さな安価なものを用いたり、実装基板に形成される配線を細くしたものを用いることができる等の利点が生じる。

液晶表示パネルは、上記のような単純マトリックス構成のもの他、ＴＦＴ（薄膜トランジスタ）を用いた、アクティブマトリッスク構成のものであってもよい。すなわち、この発明は、シリアルに画像データを取り込んで、パラレルに表示信号を出力させる液晶駆動回路と液晶表示装置に広く利用できる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、クロックパルスに同期してシリアルに入力された画像データを取り込み、表示タイミング信号に従ってシリアルに取り込まれた画像データに基づいて形成された表示出力信号をパラレルに出力させる液晶駆動回路に入力端子の他に出力回路と出力端子を設けておき、複数からなる液晶駆動回路を縦列形態に接続し、液晶駆動回路における内部配線及び出力回路を遅延手段として用いて各液晶駆動回路毎の表示出力信号の出力タイミングが時間的に分散されるようにすることにより、高精細化や大画面化においても、実装基板上の電源線に流れるピーク電流値を低減されるので電源ノイズによる表示品質の低下や誤動作を防止できる。

上記入力回路と出力回路は、制御信号に従って双方向に信号伝達方向が切り替えられる双方向バッファとし、それに対応して入力端子と出力端子が決めるようにすることにより、表示パネルの信号電極の両側に液晶駆動回路を振り分けて設けるときに、実装基板上において上記液晶駆動回路を縦列形態に接続させる配線を最短に形成できる。

シリアルな画像データに対応して液晶駆動回路を複数組に分割し、各組における初段回路の入力端子には、実装基板上に形成された入力信号線に対してパラレルに接続し、各組の初段回路の出力回路の信号が次段回路の入力信号とされるように縦列接続させることにより、液晶表示パネルの高精細化や大画面に対して、表示データのシリアル取り込み信号の周期に対応した上限の遅延時間と電源ノイズのピーク部の時間幅を考慮して下限との範囲を広くできる。

この発明に係る液晶駆動回路を用いた液晶表示装置の一実施例を示す概略ブロック図である。この発明に係る液晶駆動回路を用いた液晶表示装置の他の一実施例を示す概略ブロック図である。この発明に係る液晶駆動回路を用いた液晶表示装置の更に他の一実施例を示す概略ブロック図である。この発明に係る液晶駆動回路の一実施例を示す概略ブロック図である。この発明に係る液晶駆動回路の他の一実施例を示す概略ブロック図である。この発明に係る液晶駆動回路を液晶表示モジュールに実装したときの一実施例を示す要部外観図である。この発明に係る液晶表示装置の一実施例を示す概略全体ブロック図である。

符号の説明

ＳＤＬ１〜ＳＤＬ５，ＳＤＲ１〜ＳＤＲ５…液晶駆動回路、ＣＯＮＴ…コントロール回路、ＣＰＵ…マイクロプロセッサ。

Claims

信号線と走査線とがマトリックス配置されている表示領域を有する液晶表示装置において、
複数本の信号線が接続された半導体集積回路が複数個前記表示領域の周辺に配置されており、
前記半導体集積回路は、画像データに基づいて表示出力信号を形成して前記表示領域に出力させるものであり、
前記画像データは、隣接する半導体集積回路を介して順にそれぞれの半導体集積回路に供給され、
前記表示領域に前記表示出力信号を出力させる表示タイミング信号は、隣接する半導体集積回路を介して順にそれぞれの半導体集積回路に供給され、
前記半導体集積回路はバッファ回路を有しており、該バッファ回路は、前記画像データ及び表示タイミング信号の伝送経路に配置されていることを特徴とする液晶表示装置。
前記液晶表示装置は、アクティブマトリックス型であることを特徴とする請求項１記載の液晶表示装置。
前記液晶表示装置は、単純マトリックス型であることを特徴とする請求項１記載の液晶表示装置。