JP4080582B2

JP4080582B2 - 半導体集積回路装置

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Publication number: JP4080582B2
Application number: JP35275697A
Authority: JP
Inventors: 真理子加来; 和英米谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 2008-04-23
Anticipated expiration: 2017-12-22
Also published as: US6492707B1; JPH11186486A; US20030034539A1

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置（ＬＳＩ）に係り、特にＬＳＩチップ上の信号配線を外部ピンに接続するためのパッドのインピーダンス調整方式に関する。
【０００２】
【従来の技術】
ＬＳＩの入出力ピンのインピーダンスは、パッケージ外部の配線、リードフレーム、金ボンディング、ＬＳＩチップ上のパッド、及びこのパッドに接続される信号配線の容量及び抵抗により決まり、このインピーダンスにより入力信号の速度やノイズ、波形歪み等が決まる。信号速度の点では、容量や抵抗は小さい方がよいが、ノイズ対策上からはある程度の容量及び抵抗を持たせることが必要となる。従って、これらの点を考慮した上で、ユーザーが要求する入出力特性を実現するように、入出力ピンの容量及び抵抗が設計される。この入出力ピンの容量及び抵抗の調整にとって自由度が高いのは、ＬＳＩチップ上のパッド及びこれに接続される信号配線の部分である。しかし、ＬＳＩが大規模化され、素子及び配線が微細化，高密度化された場合、ＬＳＩチップ上のパッド及び信号配線部でのインピーダンス調整は容易ではなくなってきている。
【０００３】
その事情を、以下に具体的に説明する。図１３は、ＤＲＡＭチップの一例のレイアウトである。ＤＲＡＭチップ１は、例えば図示のように４分割されたメモリセルブロック２が配置され、各メモリセルブロック２の各端部にカラムデコーダ３及びロウデコーダ４が配置され、左右のメモリセルブロックの間には周辺回路７が配置される。上下のメモリセルブロック２の間は周辺回路５が配置される領域であり、ここには更に、図１４に拡大図を示したように、アドレスバスやデータバス等のバス線８が配設され、各信号線を外部に取り出すためのパッド６が配置される。
【０００４】
この様に、パッド６の配列に隣接して余分なスペースのない状態でバス線８が配置されると、あるパット６のインピーダンスを、他のパッドにつながる信号配線に影響を与えずに調整することは難しい。
【０００５】
例えば、注目するパッド６に容量を付加したい場合に、図１５に示すようにパッド６につながる信号線８ａに接続されるキャパシタ９を配置したとする。キャパシタ９は例えば、隣接する信号線８ａ，８ｂの通過を妨げないように、信号線８ａ〜８ｃの下に絶縁膜により分離された状態で埋め込み形成したとしても、隣接する信号線８ｂ，８ｃとキャパシタ９の間には容量結合が生じるため、これらの信号線８ｂ，８ｃの容量が増大する。
【０００６】
また、パッド６とこれにつながる信号線８ａの間に抵抗を挿入すべく、例えば図１６に示すように折れ曲がった抵抗用導体１０を配置したとすると、やはりその近くに配設された他の信号線８ｂ，８ｃとの間に無用な容量結合を生じる。また前述のように、高密度化されたＬＳＩでは、この様な抵抗導体１０を配設するスペースがないのが通常であり、更にこの様な抵抗導体１０を配置するとその部分には同じ層の他の信号配線を通すことができないことになる。即ち、図１６のような調整方式は、基本的な素子及び配線のレイアウトの変更を伴わないと実行できない。
【０００７】
【発明が解決しようとする課題】
以上のように、高密度化されたＬＳＩチップでは、他のパッドや信号線のインピーダンスや配置に影響を与えることなく、また基本レイアウトの設計変更を伴うことなく、あるパットのインピーダンス調整を行うことが難しいという問題があった。
【０００８】
この発明は、上記事情を考慮してなされたもので、他のパッドや信号配線の特性や配置に影響を与えることなく、また基本レイアウトの設計変更を伴うことなく、あるパットのインピーダンス調整を行うことを可能とした半導体集積回路装置を提供することを目的としている。
【０００９】
【発明を解決するための手段】
本発明は、半導体基板に複数の素子とこれらを接続する信号配線が形成され、必要な信号配線を外部ピンに接続するための複数のパッドが配列形成された半導体集積回路装置において、少なくとも一つのパッドに対して、そのパッドに接続され、且つそのパッドの周囲を取り囲むように配設されたインピーダンス調整用導体パターンであるキャパシタ用導体と、このキャパシタ用導体とこれが接続されたパッドとの間のスペースに挿入されキャパシタ用導体及びパッドとの間で容量結合する電源線導体とを有し、前記キャパシタ用導体と電源線導体の組み合わせパターンが各層で互いに反転パターンとなるように絶縁層を挟んで多層に配設され、各層のキャパシタ用導体同士及び電源線導体同士が相互接続されて、キャパシタ用導体は水平方向及び垂直方向に隣接する電源線導体と容量結合することを特徴とする。
【００１０】
本発明は、また、半導体基板に半導体素子、この半導体素子に接続される信号配線及びこの信号配線に接続されるパッドが形成された半導体集積回路装置において、前記パッドが形成された最上層に形成されて、前記パッドを取り囲み前記パッドに接続されたキャパシタ用導体と、前記最上層に形成されて前記パッドとキャパシタ用導体との間のスペースに挿入されキャパシタ用導体及びパッドとそれぞれ容量結合する第１の電源線導体と、前記最上層のキャパシタ用導体の外側に形成されて前記キャパシタ用導体と容量結合し、前記第１の電源線導体と接続された第２の電源線導体とを備え、前記第１の電源線導体、キャパシタ用導体及び第２の電源線導体は、前記パッドを、この順に内周側から外周側へ取り囲み、前記第１の電源線導体は、第１の切欠部及び第２の切欠部を有し、前記キャパシタ用導体は、第３の切欠部を有し、前記第２の電源線導体は、第４の切欠部を有し、前記第２の切欠部、第３の切欠部及び第４の切欠部は、直線上に配置され、前記パッドと前記キャパシタ用導体とは第１の切欠部を通る導体によって相互に接続され、第２、第３及び第４の切欠部を通って前記パッドから外側に延びる導体が形成され、前記第１の電源線導体の第２の切欠部の一端と前記第２の電源線導体の第４の切欠部の一端とが前記第３の切欠部を通って相互に接続され、前記第１の電源線導体の第２の切欠部の他端と前記第２の電源線導体の第４の切欠部の他端とが前記第３の切欠部を通って相互に接続されていることを特徴とする。
【００１１】
本発明は、更に、半導体基板に複数の素子とこれらを接続する信号配線が形成され、必要な信号配線を１つ以上の外部ピンに接続するための複数のパッドが配列形成された半導体集積回路装置において、少なくとも一つのパッドに対して、そのパッドに接続され、且つそのパッドの周囲を取り囲むように配設されたインピーダンス調整用導体パターンと、このインピータンス調整用導体パターンとこれが接続されたパッドとの間のスペースに挿入されインピーダンス調整用導体パターン及びパッドとの間で容量結合する第１の電源線導体と、前記インピーダンス調整用導体パターンの外側に形成されて前記インピーダンス調整用導体パターンと容量結合し、前記第１の電源線導体と接続された第２の電源線導体とを備え、前記インピーダンス調整用導体パターンは、絶縁層を挟んで多層に配設されて、各層のインピーダンス調整用パターンの間のコンタクト孔の有無によりインピーダンス調整量が選択されることを特徴とする。
【００１４】
更にまたこの発明において、前記インピーダンス調整用導体パターンが、デザインルール上から配線レイアウトが禁止されるパッド周囲の禁止領域内を含んで配設されてもよい。
【００１５】
この発明によると、注目するパッドの周囲を取り囲むように、キャパシタ用導体、抵抗用導体等のインピーダンス調整用導体パターンを配設することにより、パッド配列に隣接して配置されるバス線のインピーダンスに影響を与えることなく、またレイアウト変更を伴うことなく、その注目するパッドのインピーダンスを調整することができる。
【００１６】
インピーダンス調整用導体パターンがキャパシタ用導体である場合には、このキャパシタ用導体とこれが接続されたパッドとの間のスペースに、キャパシタ用導体及びパッドとの間で容量結合する電源線導体（ＶSS導体又はＶCC導体）を挿入することにより、パッドの容量を大きいものとすることができる。
【００１７】
また、インピーダンス用パターンが、パッドとこれが接続される信号線との間に挿入される抵抗用導体である場合には、これをパッドの周囲に渦巻き状に配設することにより、バス線の領域で長く導体パターンを引き回すことなく、パッドの抵抗を挿入することができる。
【００１８】
更に、この発明において、インピーダンス用導体パターンを多層に配設することにより、より大きなインピーダンス調整量を得ることができる。特にキャパシタ用導体とＶSS導体の組み合わせパターンを多層化する場合、絶縁層を挟んで互いに略反転パターンとなるように多層に配設して、各層のキャパシタ用導体同士及び電源線導体同士を相互接続さすれば、キャパシタ用導体は水平方向及び垂直方向に隣接する電源線導体と容量結合するから、パッドに対して大きな容量を入れることができる。
【００１９】
更にまた、この発明において、インピーダンス調整用導体が絶縁層を挟んで多層に配設され、各層のインピーダンス調整用パターンの間のコンタクト孔の有無によりインピーダンス調整がなされるようにすれば、コンタクト孔の設計変更のみでインピーダンス調整量の簡単な変更が可能となる。
【００２０】
また、パッドの周囲には通常、バッド間の短絡事故等を防止するために、デザインルール上から配線レイアウトを禁止する所定幅の禁止領域が設定されているが、この発明におけるインピーダンス調整用導体パターンはそのパッドとの短絡は問題にならないから、禁止領域を含んでインピーダンス調整用導体パターンを配置することにより、バス線領域に影響を与えず、より小さい面積でインピーダンス調整を行うことができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明をＤＲＡＭに適用した実施例を説明する。
図１は、この発明の一実施例によるＤＲＡＭチップのパッド部のレイアウトであり、図２は図１のＡ−Ａ′断面図である。シリコン基板１１には、図示しないが多数の素子及び配線が形成され、表面が絶縁膜１２で覆われて、この上にパッド１３が配置されている。図では、インピーダンス調整を行う注目するパッド１３ａとこれに隣接するパッド１３ｂの部分のみを示している。
【００２２】
パッド１３ａは、図１に示すようにバス線領域１７の信号配線１７ａに接続されるが、この実施例ではパッド１３ａの容量調整のために、パッド１３ａをほぼ３／４周にわたって取り囲むように、パッド１３ａと連続するキャパシタ用導体１４が配設されている。パッド１３ａとキャパシタ用導体１４の間のスペースには、ＶCC線及びＶSS線の二つの電源線の一方（この例ではＶSS線）につながるＶSS導体１５が挿入されている。この実施例の場合、ＶSS導体１５は、パッド１３ａとキャパシタ用導体１４の間のスペースから更に、キャパシタ用導体１４の外側に連続してキャパシタ用導体１４を取り囲むように配設されている。
【００２３】
この実施例によると、パッド１３ａとこれにつながる信号配線１７ａの間或いは信号配線１７ａの下にキャパシタを配置する従来方式と異なり、パッド１３ａの周囲のスペースでの配線間容量を利用して、パッド容量を増加させることができる。従ってこの実施例によれば、バス線領域１７に配設される他の信号配線１７ｂ等に殆ど影響を与えることがない。また通常使用されていないパッドの周囲を利用するため、基本レイアウトの設計変更も必要がない。
【００２４】
図１では、一点鎖線で示す範囲内がデザインルール上で配線レイアウトを禁止されている禁止領域１８であるが、この実施例ではキャパシタ用導体１４及びＶSS導体１５をこの禁止領域１８の外に配置している。従ってデザインルールの変更も要しない。
【００２５】
図３は、上記実施例の容量調整を多層構造に拡張した実施例の第１層及び第２層目のレイアウトを示している。図３（ａ）に示す第２層目は、上記実施例とほぼ同様のパターンで、パッド１３ａの周囲にキャパシタ用導体１４とＶSS導体１５が配置されている。図３（ｂ）に示す第１層目は、層間絶縁膜を介して第１層目のレイアウトに重なる形で埋め込まれるもので、第１層目とはほぼ反転パターンとなるように、キャパシタ用導体１４ｂとＶSS導体１５ａが配設されている。言い換えれば、第２層目のキャパシタ用導体１４は、第１層目のＶSS導体１５に層間絶縁膜を介してほぼ全面的に対向し、同様に第２層目のＶSS導体１５は、第１層目のキャパシタ用導体１４ｂに層間絶縁膜を介してほぼ全面的に対向するように、各層の導体パターンが形成されている。
【００２６】
そして、各層のキャパシタ導体１４と１４ｂの間、ＶSS導体１５と１５ｂの間は、それぞれコンタクト孔１９，２０を介して相互接続される。
この実施例によると、各層のキャパシタ導体１４，１４ｂは、ＶSS導体１５，１５ｂに対して水平方向及び垂直方向に容量結合することになる。従って先の実施例に比べて、パッド１３ａにより大きな容量を付加することができる。
【００２７】
図４は、図３の実施例を更に拡張して、３層の導体パターンにより容量調整を行うようにした実施例である。即ちこの実施例の場合、先の実施例の上部パターンであるキャパシタ用導体１４及びＶSS導体１５が第３層であり、その下のキャパシタ用導体１４ｂ及びＶSS導体１５ｂが第２層であり、更にその下に第１層目のキャパシタ用導体１４ｃ及びＶSS導体１５ｃが配設されている。図３の実施例と同様に、第３層目のキャパシタ用導体１４及びＶSS導体１５に対して、第２層目のキャパシタ用導体１４ｂ及びＶSS導体１５ｂは略反転パターンとしており、第１層目のキャパシタ用導体１４ｃ及びＶSS導体１５ｃは、第３層目のキャパシタ用導体１４及びＶSS導体１５と略同じパターンとしている。各層の間は層間絶縁膜２０，２１により分離されて、コンタクト孔１９により接続されている。図の断面では、他のコンタクト孔が見えないが、各層の間で対応する導体が同様にコンタクト孔により接続される。
【００２８】
この実施例によると、パッド１３ａに対して更に大きな容量を付加することが可能である。
なお、図３及び図４の実施例においては、各層間を接続するコンタクト孔を開けるか開けないかという選択を行うことにより、パッド１３ａに付加する容量値を複数の値から選択することができる。コンタクト孔を設けない場合、下層のキャパシタ用導体は使用されない捨てパターンとなる（但し、下層のＶSS導体は容量増加に寄与する）が、コンタクト孔の設計変更のみでパッド容量を変更できるという点で有効である。
【００２９】
図５は、この発明の別の実施例であり、注目するパッド１３ａとこれが接続される信号配線１７ａの間に抵抗を挿入する場合のレイアウトである。この実施例の場合、パッド１３ａを取り囲むように配設した渦巻き状の抵抗用導体３１を介してパッド１３ａと信号配線１７ａの間が接続される。
【００３０】
この実施例によれば、バス線領域１７に配設される他の信号配線１７ｂ等に殆ど影響を与えることがなく、また通常使用されていないパッドの周囲を利用するため、基本レイアウトの設計変更も行うことなく、パッド１３ａに抵抗を挿入することができる。
【００３１】
図５においては、禁止領域１８内に一部含まれるように、抵抗用導体３１を配設した例を示しているが、これは抵抗用導体３１がパッド１３ａと短絡したとしても本質的欠陥とならないために許容される。但しこの場合にはデザインルールの変更が必要となる。パッド間及びパッド列とバス線領域の間に抵抗用導体３１を配置する十分なスペースがある場合には、禁止領域１８の外側にのみ抵抗用導体３１を配置することが、デザインルール変更を要しないため好ましい。
【００３２】
図６は、図５の実施例におけるパッド１３ａと抵抗用導体３１とを、層の異なる導体とした実施例である。即ちパッド１３ａを最上層導体とし、その下に層間絶縁膜で分離された形で抵抗用導体３１が配設されている。この場合、抵抗用導体３１はバッド１３ａで覆われる範囲内にまで渦巻き状のパターンとしている。そしてこの抵抗用導体の渦巻きの中心部でコンタクト孔３２を介してパッド１３ａと抵抗用導体３１が接続されている。
【００３３】
この実施例によると、パッド１３ａの面積領域内をも利用することにより、図５の実施例に比べてより小さいスペース内で大きな抵抗をパッドに挿入することが可能になる。
【００３４】
更に、渦巻き状の抵抗用導体３１を多層構造とすることもできる。図７は、３層構造とした実施例を示している。最上層（第３層目）の抵抗用導体３１、第２層目の抵抗用導体３１ｂ及び第１層目の抵抗用導体３１ｃはいずれも、先の実施例で説明した渦巻き状パターンを持つものとし、これらが層間絶縁膜２０，２１を介して積層されている。各層の抵抗用導体３１，３１ｂ，３１ｃの間は、コンタクト孔３３を介して順次直列接続されて、パッドと信号配線の間に挿入される。
【００３５】
図８は、図７の実施例での３層の抵抗用導体３１，３１ｂ，３１ｃのパターンと相互接続状態を模式的な分解斜視図で示している。
この実施例によれば、先の実施例に比べて更に大きな抵抗をパッドに挿入することができる。
【００３６】
なお、多層に抵抗用導体を積層する場合に、キャパシタ用導体の実施例と同様に、コンタクト孔の設計変更で挿入する抵抗値を変更することが可能となる。例えば、図８に破線で示したように、コンタクト孔３３を各層絶縁膜に開けると、抵抗用導体３１，３１ｂ，３１ｃを直列接続してパッド１３ａと対応する信号配線１７ａの間に挿入することができる。これに対して、コンタクト孔３３を設けず、第３層目の抵抗用導体３１を別のコンタクト孔３４により信号配線１７ａに直接接続すれば、より小さい抵抗値を挿入できる。この場合も、抵抗用導体３１ａ，３１ｃは捨てパターンとなる。この実施例も、コンタクト孔の設計変更のみでパッドに挿入する抵抗値を適宜変更することができるという点で効果的である。
【００３７】
図９は、パッド部以外の面積を殆ど使用することなく、パッド容量を増大させることを可能とする実施例の要部構造を示す模式的な分解斜視図である。注目するパッド１３ａの直下の基板１１の表面にはＶSSに設定されるｐ＋型拡散層４１が形成され、この上に層間絶縁膜を介してキャパシタ用導体４２が、更にこの上に層間絶縁膜を介してＶSS導体４３が積層され、更にその上に層間絶縁膜を介してパッド１３ａが配置される。ｐ＋型拡散層４１とＶSS導体４３は、互いに共通接続され、パッド１３ａとキャパシタ用導体４２の間も互いに共通接続される。図ではこれらの相互接続を簡単な模式的配線で示しているが、実際にはパッド１３ａの領域の外で図示しないコンタクト孔により接続される。ｐ＋型拡散層４１、キャパシタ用導体４２及びＶSS導体４３はいずれも、パッド１３ａとほぼ同じ面積をもって形成されている。
【００３８】
この実施例によると、キャパシタ用導体４２は上下のＶSS導体４３及びｐ＋型拡散層４１と容量結合し、パッド１３ａはその下のＶSS導体４３に容量結合するから、パッド１３ａには大きな容量が挿入されることになる。しかも、面積増大が殆ど要らないため、バッド列の間のスペースが極めて小さい場合にも適用することができる。
【００３９】
図１の実施例では、キャパシタ用導体１４は、ＶSS導体１５を通過させるスペースを確保するために、パッド１３ａを完全には１周せず、（３／４）＋α周するようにパターン形成したが、付加する容量がより小さいものでよければ、より短いパターンとすることができる。しかし、あまり短いものでは実用上十分な容量を付加することが難しいから、好ましくはパッド１３ａを少なくとも半周するようにキャパシタ用導体をパターン形成すればよい。
【００４０】
図５以下の実施例で示した抵抗用導体３１についても、ほぼ同様のことが言える。例えば図５では、抵抗用導体３１を、パッド１３ａを２周する渦巻き状としているが、図１０に示すように、１周のみでもよく、更に図１１に示すように少なくともパッド１３ａを半周させれば、微小な抵抗値付加が可能である。
【００４１】
更にこの発明は、抵抗と容量を同時に付加する場合にも適用することができる。例えば、図１２は、図１０のレイアウトを基本として、抵抗用導体３１とパッド１３ａとの間のスペースに、図１の実施例と同様にＶSS導体１５を配設した実施例である。この様にすれば、パッド１３ａに対して抵抗と同時に容量を付加することが可能である。
【００４２】
また、実施例では一つのパッドに着目してこれに容量或いは抵抗を付加する場合を説明したが、他のパッドについても同様のインピーダンス調整用パターンを予めレイアウトしておくことにより、各信号配線の遅延によるスキュー対策が容易になる。
この発明は、ＤＲＡＭに限らず、他の各種ＬＳＩにも同様に適用することができる。
【００４３】
【発明の効果】
以上述べたようにこの発明によれば、注目するパッドの周囲を取り囲むように、キャパシタ用導体、抵抗用導体等のインピーダンス調整用導体パターンを配設することにより、パッド配列に隣接して配置されるバス線のインピーダンスに影響を与えることなく、またレイアウト変更を伴うことなく、その注目するパッドのインピーダンスを調整を可能としたＬＳＩを得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＤＲＡＭチップのパッド回りの導体パターンを示す図である。
【図２】図１のＡ−Ａ′断面図である。
【図３】この発明の他の実施例によるＤＲＡＭチップのパッド回りの第１層及び第２層導体パターンを示す図である。
【図４】この発明の更に他の実施例によるＤＲＡＭチップの断面構造を示す図である。
【図５】この発明の更に他の実施例によるＤＲＡＭチップのパッド回りの導体パターンを示す図である。
【図６】この発明の更に他の実施例によるＤＲＡＭチップのパッド回りの導体パターンを示す図である。
【図７】この発明の更に他の実施例によるＤＲＡＭチップの断面構造を示す図である。
【図８】図７の実施例の層間接続関係を示す模式的分解斜視図である。
【図９】この発明の更に他の実施例によるＤＲＡＭチップの模式的分解斜視図である。
【図１０】図５の実施例を変形した実施例のレイアウトを示す図である。
【図１１】図５の実施例を変形した実施例のレイアウトを示す図である。
【図１２】図１０の実施例を変形した実施例のレイアウトを示す図である。
【図１３】従来のＤＲＡＭチップの概略レイアウトを示す図である。
【図１４】図１３におけるパッド列及びこれに隣接するバス線領域のレイアウトを示す図である。
【図１５】従来のＬＳＩにおけるパッドの容量調整法の一つを示す図である。
【図１６】従来のＬＳＩにおけるパッドの抵抗調整法の一つを示す図である。
【符号の説明】
１１…シリコン基板
１２…絶縁膜
１３…パッド
１４…キャパシタ用導体
１５…ＶSS導体
１７…バス線領域
１７ａ，１７ｂ…信号配線
１８…禁止領域
１９、２０…コンタクト孔、
３１…抵抗用導体

Claims

半導体基板に複数の素子とこれらを接続する信号配線が形成され、必要な信号配線を外部ピンに接続するための複数のパッドが配列形成された半導体集積回路装置において、
少なくとも一つのパッドに対して、そのパッドに接続され、且つそのパッドの周囲を取り囲むように配設されたインピーダンス調整用導体パターンであるキャパシタ用導体と、
このキャパシタ用導体とこれが接続されたパッドとの間のスペースに挿入されキャパシタ用導体及びパッドとの間で容量結合する電源線導体とを有し、
前記キャパシタ用導体と電源線導体の組み合わせパターンが各層で互いに反転パターンとなるように絶縁層を挟んで多層に配設され、各層のキャパシタ用導体同士及び電源線導体同士が相互接続されて、キャパシタ用導体は水平方向及び垂直方向に隣接する電源線導体と容量結合する
ことを特徴とする半導体集積回路装置。
半導体基板に半導体素子、この半導体素子に接続される信号配線及びこの信号配線に接続されるパッドが形成された半導体集積回路装置において、
前記パッドが形成された最上層に形成されて、前記パッドを取り囲み前記パッドに接続されたキャパシタ用導体と、
前記最上層に形成されて前記パッドとキャパシタ用導体との間のスペースに挿入されキャパシタ用導体及びパッドとそれぞれ容量結合する第１の電源線導体と、
前記最上層のキャパシタ用導体の外側に形成されて前記キャパシタ用導体と容量結合し、前記第１の電源線導体と接続された第２の電源線導体とを備え、
前記第１の電源線導体、キャパシタ用導体及び第２の電源線導体は、前記パッドを、この順に内周側から外周側へ取り囲み
前記第１の電源線導体は、第１の切欠部及び第２の切欠部を有し、
前記キャパシタ用導体は、第３の切欠部を有し、
前記第２の電源線導体は、第４の切欠部を有し、
前記第２の切欠部、第３の切欠部及び第４の切欠部は、直線上に配置され、
前記パッドと前記キャパシタ用導体とは第１の切欠部を通る導体によって相互に接続され、
第２、第３及び第４の切欠部を通って前記パッドから外側に延びる導体が形成され、
前記第１の電源線導体の第２の切欠部の一端と前記第２の電源線導体の第４の切欠部の一端とが前記第３の切欠部を通って相互に接続され、
前記第１の電源線導体の第２の切欠部の他端と前記第２の電源線導体の第４の切欠部の他端とが前記第３の切欠部を通って相互に接続されている
ことを特徴とする半導体集積回路装置。
半導体基板に複数の素子とこれらを接続する信号配線が形成され、必要な信号配線を１つ以上の外部ピンに接続するための複数のパッドが配列形成された半導体集積回路装置において、
少なくとも一つのパッドに対して、そのパッドに接続され、且つそのパッドの周囲を取り囲むように配設されたキャパシタ用導体であるインピーダンス調整用導体パターンと、
このインピータンス調整用導体パターンとこれが接続されたパッドとの間のスペースに挿入されインピーダンス調整用導体パターン及びパッドとの間で容量結合する第１の電源線導体と、
前記インピーダンス調整用導体パターンの外側に形成されて前記インピーダンス調整用導体パターンと容量結合し、前記第１の電源線導体と接続された第２の電源線導体とを備え、
前記インピーダンス調整用導体パターンは、絶縁層を挟んで多層に配設されて、各層のインピーダンス調整用パターンの間のコンタクト孔の有無によりインピーダンス調整量が選択される
ことを特徴とする半導体集積回路装置。