JPH0513577A - 半導体集積回路配線方式 - Google Patents
半導体集積回路配線方式Info
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- JPH0513577A JPH0513577A JP18555391A JP18555391A JPH0513577A JP H0513577 A JPH0513577 A JP H0513577A JP 18555391 A JP18555391 A JP 18555391A JP 18555391 A JP18555391 A JP 18555391A JP H0513577 A JPH0513577 A JP H0513577A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 17
- 230000010354 integration Effects 0.000 abstract description 4
- 239000002184 metal Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 少ない配線層数を用いて、回路素子を任意の
場所に配置し、回路素子配置の集積度を大きくすること
ができる半導体集積回路配線方式の提供。 【構成】 セルを用いた半導体集積回路において、セル
を製作する場合には、回路素子をセル内の任意の場所に
配置し、第一の配線層をセル内の任意の場所で使用し、
第二の配線層をセル内の点線１３１と点線１３２の間の
領域で使用して、セルの実行する回路を構成する。半導
体集積回路を製作する場合には、セルを重ならないよう
に配置し、第二の配線層をセル内で使用した領域以外で
使用し、第三の配線層を集積回路の任意の場所で使用し
て回路を構成する。
場所に配置し、回路素子配置の集積度を大きくすること
ができる半導体集積回路配線方式の提供。 【構成】 セルを用いた半導体集積回路において、セル
を製作する場合には、回路素子をセル内の任意の場所に
配置し、第一の配線層をセル内の任意の場所で使用し、
第二の配線層をセル内の点線１３１と点線１３２の間の
領域で使用して、セルの実行する回路を構成する。半導
体集積回路を製作する場合には、セルを重ならないよう
に配置し、第二の配線層をセル内で使用した領域以外で
使用し、第三の配線層を集積回路の任意の場所で使用し
て回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の配線方
式に関し、特に、ゲートアレイあるいはスタンダードセ
ル方式集積回路に適用して有効な技術に関するものであ
る。
式に関し、特に、ゲートアレイあるいはスタンダードセ
ル方式集積回路に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路では、ゲートアレイ方式
あるいはスタンダードセル方式の設計が行われることが
ある。これらの方式では、特定の論理機能を実行するセ
ルをあらかじめ複数個設計し、それらを組み合わせて配
線することにより集積回路の目的とする機能を実現す
る。この方式においては、半導体集積回路内に存在する
配線は、セルを設計する時点においてセル内に配置した
回路素子間を互いに結線し当該セルの論理機能を実現す
る配線（以後セル内配線と呼ぶ）と、集積回路を設計す
る時点において複数のセル間を互いに結線し、集積回路
の目的とする機能を実現する配線（以後セル間配線と呼
ぶ）の２種に分類することができる。従来は、セル内配
線とセル間配線の実施方法として、２種の配線方式が用
いられていた。
あるいはスタンダードセル方式の設計が行われることが
ある。これらの方式では、特定の論理機能を実行するセ
ルをあらかじめ複数個設計し、それらを組み合わせて配
線することにより集積回路の目的とする機能を実現す
る。この方式においては、半導体集積回路内に存在する
配線は、セルを設計する時点においてセル内に配置した
回路素子間を互いに結線し当該セルの論理機能を実現す
る配線（以後セル内配線と呼ぶ）と、集積回路を設計す
る時点において複数のセル間を互いに結線し、集積回路
の目的とする機能を実現する配線（以後セル間配線と呼
ぶ）の２種に分類することができる。従来は、セル内配
線とセル間配線の実施方法として、２種の配線方式が用
いられていた。
【０００３】第一の従来の配線方式として、例えば「Ｎ
ＥＣ データ・ブック ゲートアレイ スタンダードセ
ル ｐ１０６」に記述されている方法がある。図５にこ
の従来の配線方式の平面図を示す。セル５１０は端子５
１５と端子５１６とを有する回路素子５１１と端子５１
３と端子５１４とを有する回路素子５１２を、前記端子
５１６と前記端子５１４とを第一の配線層を用いた配線
５１７で結線し、前記端子５１３から第一の配線層を用
いた配線５１８と第一の配線層と第二の配線層を接続す
るスルーホール５１９と第二の配線層を用いて前記端子
５１５上を通過する配線５２０と第一の配線層と第二の
配線層を接続するスルーホール５２１と第一の配線層を
用いた配線５２２とを用いて配線したピン５２３からな
る。
ＥＣ データ・ブック ゲートアレイ スタンダードセ
ル ｐ１０６」に記述されている方法がある。図５にこ
の従来の配線方式の平面図を示す。セル５１０は端子５
１５と端子５１６とを有する回路素子５１１と端子５１
３と端子５１４とを有する回路素子５１２を、前記端子
５１６と前記端子５１４とを第一の配線層を用いた配線
５１７で結線し、前記端子５１３から第一の配線層を用
いた配線５１８と第一の配線層と第二の配線層を接続す
るスルーホール５１９と第二の配線層を用いて前記端子
５１５上を通過する配線５２０と第一の配線層と第二の
配線層を接続するスルーホール５２１と第一の配線層を
用いた配線５２２とを用いて配線したピン５２３からな
る。
【０００４】前記セル５１０は半導体回路基板５００に
セル５０３として配置され、半導体回路基板５００は、
ｘ軸方向にセル５０３と接触して配置したセル５０２
と、前記セル５０２とｘ軸方向に接触して配置した端子
５２４と端子５２５を有する５０１と、前記セル５０１
とｙ軸方向に間隔ｗだけ離して配置した５２６を有する
５０４と、前記セル５０４とｘ軸方向に接触して配置し
た端子５０５と、前記セル５０５とｘ軸方向に接触して
配置した５０６と、前記セル５０６とｙ軸方向に間隔ｗ
だけ離して配置したセル５０９と、前記セル５０９とｘ
軸方向に接触して配置した端子５０８と、前記セル５０
８とｘ軸方向に接触して配置したセル５０７と、前記セ
ル５０１の前記端子５２５と前記セル５０３の前記端子
５２３とを第一の配線層を用いた配線５２７で配線し、
前記セル５０１の前記端子５２４から第一の配線層を用
いた配線５２８と第一の配線層と第二の配線層を接続す
るスルーホール５２９と第二の配線層を用いて前記配線
５２７上を横切る配線５３０と第一の配線層と第二の配
線層を接続するスルーホール５３１と第一の配線層を用
いた配線５３２とを用いて配線された前記セル５０４の
前記端子５２６からなる。
セル５０３として配置され、半導体回路基板５００は、
ｘ軸方向にセル５０３と接触して配置したセル５０２
と、前記セル５０２とｘ軸方向に接触して配置した端子
５２４と端子５２５を有する５０１と、前記セル５０１
とｙ軸方向に間隔ｗだけ離して配置した５２６を有する
５０４と、前記セル５０４とｘ軸方向に接触して配置し
た端子５０５と、前記セル５０５とｘ軸方向に接触して
配置した５０６と、前記セル５０６とｙ軸方向に間隔ｗ
だけ離して配置したセル５０９と、前記セル５０９とｘ
軸方向に接触して配置した端子５０８と、前記セル５０
８とｘ軸方向に接触して配置したセル５０７と、前記セ
ル５０１の前記端子５２５と前記セル５０３の前記端子
５２３とを第一の配線層を用いた配線５２７で配線し、
前記セル５０１の前記端子５２４から第一の配線層を用
いた配線５２８と第一の配線層と第二の配線層を接続す
るスルーホール５２９と第二の配線層を用いて前記配線
５２７上を横切る配線５３０と第一の配線層と第二の配
線層を接続するスルーホール５３１と第一の配線層を用
いた配線５３２とを用いて配線された前記セル５０４の
前記端子５２６からなる。
【０００５】第一の従来の配線方式のセルの部分の断面
図を図６に示す。半導体基板６００に端子６０２と端子
６０３を有する回路素子６０１が製作され、前記端子６
０３と第一の配線層６０５がコンタクト６０４で接続さ
れ、前記第一の配線層６０５と第二の配線層６０７がス
ルーホール６０６を用いて接続されている。
図を図６に示す。半導体基板６００に端子６０２と端子
６０３を有する回路素子６０１が製作され、前記端子６
０３と第一の配線層６０５がコンタクト６０４で接続さ
れ、前記第一の配線層６０５と第二の配線層６０７がス
ルーホール６０６を用いて接続されている。
【０００６】第一の従来配線方式では、セル内配線を製
作する場合には、セル内の任意の場所に回路素子を配置
し、セルの論理機能を実現するための配線を第一の配線
層と第二の配線層をセルの任意の領域で使用して製作す
る。配線層として２層を用いる理由は交差する配線を製
作するためには少なくとも２層必要であるからである。
セル間配線を製作する場合には、セルを間隔ｗだけ離し
て配置し、このセルを配置しない部分に第一の配線層と
第二の配線層を用いてセル間配線を製作する。この方式
によれば、図６に示すように交差する配線を製作するた
めに必要な最小配線層数である２層にて半導体回路を実
現することができる。
作する場合には、セル内の任意の場所に回路素子を配置
し、セルの論理機能を実現するための配線を第一の配線
層と第二の配線層をセルの任意の領域で使用して製作す
る。配線層として２層を用いる理由は交差する配線を製
作するためには少なくとも２層必要であるからである。
セル間配線を製作する場合には、セルを間隔ｗだけ離し
て配置し、このセルを配置しない部分に第一の配線層と
第二の配線層を用いてセル間配線を製作する。この方式
によれば、図６に示すように交差する配線を製作するた
めに必要な最小配線層数である２層にて半導体回路を実
現することができる。
【０００７】第二の従来の配線方式として、「ジャーナ
ル・オブ・ソリッド・ステートサーキット（ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲ
ＣＵＩＴＳ） Ｖｏｌ．２４ Ｎｏ．５ （１９８９）
ｐｐ．１２７１−１２７４」に記載されている方式が
ある。前記論文に示されている方式の平面図を図７に示
す。
ル・オブ・ソリッド・ステートサーキット（ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲ
ＣＵＩＴＳ） Ｖｏｌ．２４ Ｎｏ．５ （１９８９）
ｐｐ．１２７１−１２７４」に記載されている方式が
ある。前記論文に示されている方式の平面図を図７に示
す。
【０００８】セル７１０は端子７１５と端子７１６とを
有する回路素子７１１と端子７１３と端子７１４とを有
する回路素子７１２を、前記端子７１６と前記端子７１
４とを第一の配線層を用いた配線７１７で結線し、前記
端子７１３から第一の配線層を用いた配線７１８と第一
の配線層と第二の配線層を接続するスルーホール７１９
と第二の配線層を用いて前記端子７１５上を通過する配
線７２０と第二の配線層と第三の配線層を接続するスル
ーホールの機能を兼ねるピン７２１からなる。
有する回路素子７１１と端子７１３と端子７１４とを有
する回路素子７１２を、前記端子７１６と前記端子７１
４とを第一の配線層を用いた配線７１７で結線し、前記
端子７１３から第一の配線層を用いた配線７１８と第一
の配線層と第二の配線層を接続するスルーホール７１９
と第二の配線層を用いて前記端子７１５上を通過する配
線７２０と第二の配線層と第三の配線層を接続するスル
ーホールの機能を兼ねるピン７２１からなる。
【０００９】前記セル７１０は半導体回路基板７００に
セル７０３として配置され、半導体回路７００は、ｘ軸
方向にセル７０３と接触して配置したセル７０２と、前
記セル７０２とｘ軸方向に接触して配置した端子７２２
と端子７２３を有するセル７０１と、前記セル７０１と
ｙ軸方向に接触して配置した端子７０４と、前記セル７
０４とｘ軸方向に接触して配置したセル７０５と、前記
セル７０５とｘ軸方向に接触して配置したセル７０６
と、前記セル７０６とｙ軸方向に接触して配置したセル
７０９と、前記セル７０９とｘ軸方向に接触して配置し
たセル７０８と、前記セル７０８とｘ軸方向に接触して
配置した端子７２４を有するセル７０７と、前記セル７
０１の前記端子７２３と前記セル７０３の前記端子７２
１とを第三の配線層を用いた配線７２５で配線し、前記
セル７０１の前記端子７２２から第三の配線層を用いた
配線層７２６と第三の配線層と第四の配線層を接続する
スルーホール７２７と第四の配線層を用いて前記配線７
２５上を横切る配線７２８と第三の配線層と第四の配線
層を接続するスルーホール７２９と第三の配線層を用い
て前記セル７０４上を横切る配線７３０とを用いて配線
された前記セル７０７の前記端子７２４からなる。
セル７０３として配置され、半導体回路７００は、ｘ軸
方向にセル７０３と接触して配置したセル７０２と、前
記セル７０２とｘ軸方向に接触して配置した端子７２２
と端子７２３を有するセル７０１と、前記セル７０１と
ｙ軸方向に接触して配置した端子７０４と、前記セル７
０４とｘ軸方向に接触して配置したセル７０５と、前記
セル７０５とｘ軸方向に接触して配置したセル７０６
と、前記セル７０６とｙ軸方向に接触して配置したセル
７０９と、前記セル７０９とｘ軸方向に接触して配置し
たセル７０８と、前記セル７０８とｘ軸方向に接触して
配置した端子７２４を有するセル７０７と、前記セル７
０１の前記端子７２３と前記セル７０３の前記端子７２
１とを第三の配線層を用いた配線７２５で配線し、前記
セル７０１の前記端子７２２から第三の配線層を用いた
配線層７２６と第三の配線層と第四の配線層を接続する
スルーホール７２７と第四の配線層を用いて前記配線７
２５上を横切る配線７２８と第三の配線層と第四の配線
層を接続するスルーホール７２９と第三の配線層を用い
て前記セル７０４上を横切る配線７３０とを用いて配線
された前記セル７０７の前記端子７２４からなる。
【００１０】第二の従来の配線方式のセルの部分の断面
図を図８に示す。半導体基板８００に端子８０２と端子
８０３を有する回路素子８０１が製作され、前記端子８
０３と第一の配線層８０５がコンタクト８０４で接続さ
れ、前記第一の配線層８０５と第二の配線層８０７が第
一の配線層と第二の配線層を接続するスルーホール８０
６を用いて接続されており、前記第二の配線層の上に第
三の配線層８０８があり、第四の配線層８１０と第三の
配線層と第四の配線層を接続するスルーホール８０９を
用いて、接続されている。
図を図８に示す。半導体基板８００に端子８０２と端子
８０３を有する回路素子８０１が製作され、前記端子８
０３と第一の配線層８０５がコンタクト８０４で接続さ
れ、前記第一の配線層８０５と第二の配線層８０７が第
一の配線層と第二の配線層を接続するスルーホール８０
６を用いて接続されており、前記第二の配線層の上に第
三の配線層８０８があり、第四の配線層８１０と第三の
配線層と第四の配線層を接続するスルーホール８０９を
用いて、接続されている。
【００１１】第二の従来配線方式では、セル内配線を製
作する場合には、セル内の任意の場所に回路素子を配置
し、セルの論理機能を実現するための配線を第一の配線
層と第二の配線層をセルの任意の領域で使用して製作す
る。配線層として２層を用いる理由は交差する配線を製
作するためには少なくとも２層必要であるからである。
セル間配線を製作する場合には、セルを密着して配置
し、配置したセル上に第三の配線層と第四の配線層を用
いてセル間配線を製作する。この方式によれは、図７に
示すように半導体基板上の任意の場所にセル間配線を製
作することができる。
作する場合には、セル内の任意の場所に回路素子を配置
し、セルの論理機能を実現するための配線を第一の配線
層と第二の配線層をセルの任意の領域で使用して製作す
る。配線層として２層を用いる理由は交差する配線を製
作するためには少なくとも２層必要であるからである。
セル間配線を製作する場合には、セルを密着して配置
し、配置したセル上に第三の配線層と第四の配線層を用
いてセル間配線を製作する。この方式によれは、図７に
示すように半導体基板上の任意の場所にセル間配線を製
作することができる。
【００１２】
【発明が解決しようとする課題】以上に述べた従来例に
おいて、第一の従来例ではセルを配置して集積回路を製
作する場合に、セル内部のセル内配線を製作するための
配線層と、セル間配線を製作するための配線層とが同じ
配線層を用いているため、セル間配線を配置する領域に
はセルを置くことができず、セルとセルとの間にある間
隔を必要とする。ゲートアレイあるいはスタンダードセ
ル方式半導体集積回路では、全ての回路素子をセル内に
配置するため、第一の従来例では回路素子を配置できな
い領域が半導体基板上に存在することになり、回路素子
を配置する集積度を大きくすることが困難である。ま
た、第二の従来例ではセルを配置して集積回路を製作す
る場合に、セル内配線を製作する配線層とセル間配線を
製作する配線層とを別な層とするため、セルを任意の場
所に配置することが可能であり、半導体基板全面に配置
することも可能であり、回路素子を配置する集積度は改
善される。しかし、セル内部で回路素子を接続するため
の配線層として交差する配線を製作するため少なくとも
２層が必要であり、また、セル間配線を製作するための
配線層として交差する配線を製作するため少なくとも２
層が必要であるため、全体では少なくとも４層の配線層
が必要である。半導体集積回路を製造する場合において
は配線層数が多くなると、製造が難しくなる、製造コス
トが増加する、製造日数が増加する。このように従来の
半導体集積回路配線方式には解決すべき課題があった。
おいて、第一の従来例ではセルを配置して集積回路を製
作する場合に、セル内部のセル内配線を製作するための
配線層と、セル間配線を製作するための配線層とが同じ
配線層を用いているため、セル間配線を配置する領域に
はセルを置くことができず、セルとセルとの間にある間
隔を必要とする。ゲートアレイあるいはスタンダードセ
ル方式半導体集積回路では、全ての回路素子をセル内に
配置するため、第一の従来例では回路素子を配置できな
い領域が半導体基板上に存在することになり、回路素子
を配置する集積度を大きくすることが困難である。ま
た、第二の従来例ではセルを配置して集積回路を製作す
る場合に、セル内配線を製作する配線層とセル間配線を
製作する配線層とを別な層とするため、セルを任意の場
所に配置することが可能であり、半導体基板全面に配置
することも可能であり、回路素子を配置する集積度は改
善される。しかし、セル内部で回路素子を接続するため
の配線層として交差する配線を製作するため少なくとも
２層が必要であり、また、セル間配線を製作するための
配線層として交差する配線を製作するため少なくとも２
層が必要であるため、全体では少なくとも４層の配線層
が必要である。半導体集積回路を製造する場合において
は配線層数が多くなると、製造が難しくなる、製造コス
トが増加する、製造日数が増加する。このように従来の
半導体集積回路配線方式には解決すべき課題があった。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
の配線方式は、配線層を利用目的に応じて、セル内専用
配線層とセル間専用配線層とセル内セル間共用配線層と
の３種に分け、セル内配線にはセル内専用配線層をセル
内の任意の場所で用い、セル内セル間共用配線層をセル
内で限定した領域で用い、さらにセル間配線にはセル間
専用配線層を任意の場所で用い、セル内セル間共用配線
層をセル内で使用していない領域で用いることを特徴と
する。
の配線方式は、配線層を利用目的に応じて、セル内専用
配線層とセル間専用配線層とセル内セル間共用配線層と
の３種に分け、セル内配線にはセル内専用配線層をセル
内の任意の場所で用い、セル内セル間共用配線層をセル
内で限定した領域で用い、さらにセル間配線にはセル間
専用配線層を任意の場所で用い、セル内セル間共用配線
層をセル内で使用していない領域で用いることを特徴と
する。
【００１４】
【作用】本発明においては、半導体基板上に配置した回
路素子の全てにセル内専用配線層を用いて接続すること
が可能であり、さらにセル内配線層間を交差する結線は
セル内セル間兼用配線を用いて行うことができる。セル
間の配線についてはセル間専用配線層を用いて自由に配
線することが可能であり、セル内専用配線層、セル間専
用配線層、セル内セル間兼用配線層は各々１層ずつあれ
ば本発明の配線方式を行うことが可能であるから、金属
配線層を３層用いた場合にも半導体基板上の任意の場所
に回路素子を配置することが可能となる。
路素子の全てにセル内専用配線層を用いて接続すること
が可能であり、さらにセル内配線層間を交差する結線は
セル内セル間兼用配線を用いて行うことができる。セル
間の配線についてはセル間専用配線層を用いて自由に配
線することが可能であり、セル内専用配線層、セル間専
用配線層、セル内セル間兼用配線層は各々１層ずつあれ
ば本発明の配線方式を行うことが可能であるから、金属
配線層を３層用いた場合にも半導体基板上の任意の場所
に回路素子を配置することが可能となる。
【００１５】
【実施例】図１は本発明を適用したセル方式半導体集積
回路の第一の実施例を説明するための、半導体集積回路
配線方式の平面図である。
回路の第一の実施例を説明するための、半導体集積回路
配線方式の平面図である。
【００１６】図１において、セル１１０は端子１１５と
端子１１６とを有する回路素子１１１と端子１１３と端
子１１４とを有する回路素子１１２を、前記端子１１６
と前記端子１１４とを第一の配線層を用いた配線１１７
で結線し、前記端子１１３から第一の配線層を用いた配
線１１８と第一の配線層と第二の配線層を接続するスル
ーホール１１９と第二の配線層を用いて前記端子１１５
上を通過する配線１２０とを用いて配線したピン１２１
からなる。前記セル１１０における第二の配線層を用い
た配線は点線１３１と点線１３２とセル１１０の外形と
で囲まれた領域に限られることに特徴がある。
端子１１６とを有する回路素子１１１と端子１１３と端
子１１４とを有する回路素子１１２を、前記端子１１６
と前記端子１１４とを第一の配線層を用いた配線１１７
で結線し、前記端子１１３から第一の配線層を用いた配
線１１８と第一の配線層と第二の配線層を接続するスル
ーホール１１９と第二の配線層を用いて前記端子１１５
上を通過する配線１２０とを用いて配線したピン１２１
からなる。前記セル１１０における第二の配線層を用い
た配線は点線１３１と点線１３２とセル１１０の外形と
で囲まれた領域に限られることに特徴がある。
【００１７】前記セル１１０は半導体回路１００にセル
１０３として配置され、半導体回路１００は、ｘ軸方向
にセル１０３と接触して配置したセル１０２と、前記セ
ル１０２とｘ軸方向に接触して配置した端子１２２と端
子１２３を有するセル１０１と、前記セル１０１とｙ軸
方向に接触して配置した端子１０４と、前記セル１０４
とｘ軸方向に接触して配置したセル１０５と、前記セル
１０５とｘ軸方向に接触して配置したセル１０６と、前
記セル１０６とｙ軸方向に接触して配置したセル１０９
と、前記セル１０９とｘ軸方向に接触して配置したセル
１０８と、前記セル１０８とｘ軸方向に接触して配置し
た端子１２４を有するセル１０７と、前記セル１０１の
前記端子１２３と前記セル１０３の前記端子１２１とを
第二の配線層を用いた配線１２５で配線し、前記セル１
０１の前記端子１２２から第二の配線層を用いた配線層
１２６と第二の配線層と第三の配線層を接続するスルー
ホール１２７と第三の配線層を用いて前記端子１２５上
を横切る配線１２８と第二の配線層と第三の配線層を接
続するスルーホール１２９と第二の配線層を用いた配線
１３０とを用いて配線された前記セル１０７の前記端子
１２４からなる。
１０３として配置され、半導体回路１００は、ｘ軸方向
にセル１０３と接触して配置したセル１０２と、前記セ
ル１０２とｘ軸方向に接触して配置した端子１２２と端
子１２３を有するセル１０１と、前記セル１０１とｙ軸
方向に接触して配置した端子１０４と、前記セル１０４
とｘ軸方向に接触して配置したセル１０５と、前記セル
１０５とｘ軸方向に接触して配置したセル１０６と、前
記セル１０６とｙ軸方向に接触して配置したセル１０９
と、前記セル１０９とｘ軸方向に接触して配置したセル
１０８と、前記セル１０８とｘ軸方向に接触して配置し
た端子１２４を有するセル１０７と、前記セル１０１の
前記端子１２３と前記セル１０３の前記端子１２１とを
第二の配線層を用いた配線１２５で配線し、前記セル１
０１の前記端子１２２から第二の配線層を用いた配線層
１２６と第二の配線層と第三の配線層を接続するスルー
ホール１２７と第三の配線層を用いて前記端子１２５上
を横切る配線１２８と第二の配線層と第三の配線層を接
続するスルーホール１２９と第二の配線層を用いた配線
１３０とを用いて配線された前記セル１０７の前記端子
１２４からなる。
【００１８】第一の実施例の配線方式のセル部分の断面
図を図２に示す。半導体基板２００に端子２０２と端子
２０３を有する回路素子２０１が製作され、前記端子２
０３と第一の配線層２０５が回路素子の端子と第一の配
線層を接続するコンタクト２０４で接続され、前記第一
の配線層２０５と第二の配線層２０７が第一の配線層と
第二の配線層を接続するスルーホール２０６を用いて接
続されている。さらに、第二の配線層２０８と第三の配
線層２１２が第二の配線層と第三の配線層を接続するス
ルーホール２１０を通じて接続され、前記第三の配線層
２１２と第二の配線層２０９が第二の配線層と第三の配
線層を接続するスルーホール２１１を通じて接続されて
いる。第二の配線層２０８と第二の配線層２０７は点線
２１３部分で分離されており、第二の配線層２０７と第
二の配線層２０９は点線２１４部分で分離されている。
図を図２に示す。半導体基板２００に端子２０２と端子
２０３を有する回路素子２０１が製作され、前記端子２
０３と第一の配線層２０５が回路素子の端子と第一の配
線層を接続するコンタクト２０４で接続され、前記第一
の配線層２０５と第二の配線層２０７が第一の配線層と
第二の配線層を接続するスルーホール２０６を用いて接
続されている。さらに、第二の配線層２０８と第三の配
線層２１２が第二の配線層と第三の配線層を接続するス
ルーホール２１０を通じて接続され、前記第三の配線層
２１２と第二の配線層２０９が第二の配線層と第三の配
線層を接続するスルーホール２１１を通じて接続されて
いる。第二の配線層２０８と第二の配線層２０７は点線
２１３部分で分離されており、第二の配線層２０７と第
二の配線層２０９は点線２１４部分で分離されている。
【００１９】第一の実施例による配線方式では、セル内
配線を製作する場合には、セル内の任意の場所に回路素
子を配置し、セルの論理機能を実現するための配線を第
一の配線層を任意の場所で使用し、第二の配線層をセル
の限定された領域で使用して製作する。すなわち、交差
する配線を製作するために、図１の点線１３１と点線１
３２の間の領域を使用する。点線１３１と点線１３２外
部の領域は第一の配線層のみを用いて回路素子の端子に
接続する配線を製作する。セル間配線を製作する場合に
は、セルを密着して配置し、セル内で第二の配線層を用
いていない領域において第二の配線層を用いた配線１２
５を製作する。交差するセル間配線を製作するために、
半導体基板上の任意の場所において第三の配線層を用い
た配線を製作する。この方式によれば、図２に示すよう
に、セルを密着して配置し３層を用いて、セル内配線、
セル間配線を製作することが可能である。
配線を製作する場合には、セル内の任意の場所に回路素
子を配置し、セルの論理機能を実現するための配線を第
一の配線層を任意の場所で使用し、第二の配線層をセル
の限定された領域で使用して製作する。すなわち、交差
する配線を製作するために、図１の点線１３１と点線１
３２の間の領域を使用する。点線１３１と点線１３２外
部の領域は第一の配線層のみを用いて回路素子の端子に
接続する配線を製作する。セル間配線を製作する場合に
は、セルを密着して配置し、セル内で第二の配線層を用
いていない領域において第二の配線層を用いた配線１２
５を製作する。交差するセル間配線を製作するために、
半導体基板上の任意の場所において第三の配線層を用い
た配線を製作する。この方式によれば、図２に示すよう
に、セルを密着して配置し３層を用いて、セル内配線、
セル間配線を製作することが可能である。
【００２０】図３は本発明を適用したセル方式半導体集
積回路の第二の実施例を説明するための、半導体集積回
路配線方式の平面図である。
積回路の第二の実施例を説明するための、半導体集積回
路配線方式の平面図である。
【００２１】図３において、セル３１０は端子３１５と
端子３１６とを有する回路素子３１１と端子３１３と端
子３１４とを有する回路素子３１２を、前記端子３１６
と前記端子３１４とを第一の配線層を用いた配線３１７
で結線し、前記端子３１３から第一の配線層を用いた配
線３１８と第一の配線層と第二の配線層を接続するスル
ーホール３１９と第二の配線層を用いて前記端子３１５
上を通過する配線３２０とを用いて配線したピン３２１
からなる。前記セル３１０における第二の配線層を用い
た配線は点線３３７と点線３３８とセル３１０の外形と
で囲まれた領域に限られることに特徴がある。
端子３１６とを有する回路素子３１１と端子３１３と端
子３１４とを有する回路素子３１２を、前記端子３１６
と前記端子３１４とを第一の配線層を用いた配線３１７
で結線し、前記端子３１３から第一の配線層を用いた配
線３１８と第一の配線層と第二の配線層を接続するスル
ーホール３１９と第二の配線層を用いて前記端子３１５
上を通過する配線３２０とを用いて配線したピン３２１
からなる。前記セル３１０における第二の配線層を用い
た配線は点線３３７と点線３３８とセル３１０の外形と
で囲まれた領域に限られることに特徴がある。
【００２２】前記セル３１０は半導体回路３００にセル
３０３として配置され、半導体回路３００は、ｘ軸方向
にセル３０３と接触して配置したセル３０２と、前記セ
ル３０２とｘ軸方向に接触して配置した端子３２２と端
子３２３を有するセル３０１と、前記セル３０１とｙ軸
方向に接触して配置した端子３２４を有するセル３０４
と、前記セル３０４とｘ軸方向に接触して配置したセル
３０５と、前記セル３０５とｘ軸方向に接触して配置し
たセル３０６と、前記セル３０６とｙ軸方向に接触して
配置したセル３０９と、前記セル３０９とｘ軸方向に接
触して配置したセル３０８と、前記セル３０８とｘ軸方
向に接触して配置したセル３０７と、前記セル３０１の
前記端子３２３と前記セル３０３の前記端子３２１とを
第二の配線層を用いた配線３２５で配線し、前記セル３
０１の前記端子３２２から第二の配線層を用いた配線３
２６と第二の配線層と第三の配線層を接続するスルーホ
ール３２７と第三の配線層を用いて前記配線３２５上を
横切る配線３２８と第二の配線層と第三の配線層を接続
するスルーホール３２９と第二の配線層を用いた配線３
３０とを用いて配線された前記セル３０４の前記端子３
２４と、前記セル３０１と前記セル３０２と前記セル３
０３の上を横切る第三の配線層を用いた電源配線３３１
と第三の配線層を用いた電源配線３３２と、前記セル３
０４と前記セル３０５と前記セル３０６の上を横切る第
三の配線層を用いた電源配線３３３と第三の配線層を用
いた電源配線３３４と、前記セル３０７と前記セル３０
８と前記セル３０９の上を横切る第三の配線層を用いた
電源配線３３５と第三の配線層を用いた電源配線３３６
からなる。
３０３として配置され、半導体回路３００は、ｘ軸方向
にセル３０３と接触して配置したセル３０２と、前記セ
ル３０２とｘ軸方向に接触して配置した端子３２２と端
子３２３を有するセル３０１と、前記セル３０１とｙ軸
方向に接触して配置した端子３２４を有するセル３０４
と、前記セル３０４とｘ軸方向に接触して配置したセル
３０５と、前記セル３０５とｘ軸方向に接触して配置し
たセル３０６と、前記セル３０６とｙ軸方向に接触して
配置したセル３０９と、前記セル３０９とｘ軸方向に接
触して配置したセル３０８と、前記セル３０８とｘ軸方
向に接触して配置したセル３０７と、前記セル３０１の
前記端子３２３と前記セル３０３の前記端子３２１とを
第二の配線層を用いた配線３２５で配線し、前記セル３
０１の前記端子３２２から第二の配線層を用いた配線３
２６と第二の配線層と第三の配線層を接続するスルーホ
ール３２７と第三の配線層を用いて前記配線３２５上を
横切る配線３２８と第二の配線層と第三の配線層を接続
するスルーホール３２９と第二の配線層を用いた配線３
３０とを用いて配線された前記セル３０４の前記端子３
２４と、前記セル３０１と前記セル３０２と前記セル３
０３の上を横切る第三の配線層を用いた電源配線３３１
と第三の配線層を用いた電源配線３３２と、前記セル３
０４と前記セル３０５と前記セル３０６の上を横切る第
三の配線層を用いた電源配線３３３と第三の配線層を用
いた電源配線３３４と、前記セル３０７と前記セル３０
８と前記セル３０９の上を横切る第三の配線層を用いた
電源配線３３５と第三の配線層を用いた電源配線３３６
からなる。
【００２３】第二の実施例の配線方式のセル部分の断面
図を図４に示す。半導体基板４００に端子４０２と端子
４０３を有する回路素子４０１が製作され、前記端子４
０３と第一の配線層４０５が回路素子の端子と第一の配
線層を接続するコンタクト４０４で接続され、前記第一
の配線層４０５と第二の配線層４０７が第一の配線層と
第二の配線層を接続するスルーホール４０６を用いて接
続されている。さらに、第二の配線層４０８と第三の配
線層４１０が第二の配線層と第三の配線層を接続するス
ルーホール４０９を通じて接続され、第二の配線層４１
１と第三の配線層４１３が第二の配線層と第三の配線層
を接続するスルーホール４１２を通じて接続されてい
る。前記第二の配線層４０７の上部に第三の配線層４１
４と第三の配線層４１５が電源配線として存在する。前
記第二の配線層４０８と前記第二の配線層４０７は点線
４１６部分で分離されており、前記第二の配線層４０７
と前記第二の配線層４１１は点線４１７部分で分離され
ており、前記第三の配線層４１０と前記第三の配線層４
１４は点線４１６部分で分離されており、前記第三の配
線層４１３と前記第三の配線層４１５は点線４１７部分
で分離されている。
図を図４に示す。半導体基板４００に端子４０２と端子
４０３を有する回路素子４０１が製作され、前記端子４
０３と第一の配線層４０５が回路素子の端子と第一の配
線層を接続するコンタクト４０４で接続され、前記第一
の配線層４０５と第二の配線層４０７が第一の配線層と
第二の配線層を接続するスルーホール４０６を用いて接
続されている。さらに、第二の配線層４０８と第三の配
線層４１０が第二の配線層と第三の配線層を接続するス
ルーホール４０９を通じて接続され、第二の配線層４１
１と第三の配線層４１３が第二の配線層と第三の配線層
を接続するスルーホール４１２を通じて接続されてい
る。前記第二の配線層４０７の上部に第三の配線層４１
４と第三の配線層４１５が電源配線として存在する。前
記第二の配線層４０８と前記第二の配線層４０７は点線
４１６部分で分離されており、前記第二の配線層４０７
と前記第二の配線層４１１は点線４１７部分で分離され
ており、前記第三の配線層４１０と前記第三の配線層４
１４は点線４１６部分で分離されており、前記第三の配
線層４１３と前記第三の配線層４１５は点線４１７部分
で分離されている。
【００２４】第二の実施例による配線方式では、セル内
配線を制作する場合には、セル内の任意の場所に回路素
子を配置し、セルの論理機能を実現するための配線を第
一の配線層の任意の場所で使用し、第二の配線層をセル
の限定された領域で使用して製作する。すなわち、交差
する配線を製作するために、図３の点線３３７と点線３
３８の間の領域を使用する。点線３３７と点線３３８の
外部の領域は第一の配線層のみを用いて回路素子の端子
に接続する配線を製作する。セル間配線を製作する場合
には、セルを密着して配置し、セル内で第二の配線層を
用いていない領域において第二の配線層を用いた配線３
２５を製作する。さらに点線３３７と点線３３８の間の
領域上に第三の配線層を用いて電源配線を製作し、交差
するセル間配線を製作するために、半導体基板上の電源
配線を製作しない部分を使用する。この方式によれば、
図４に示すように、セルを密着して配置し３層を用い
て、セル内配線、セル間配線を製作することが可能であ
る。
配線を制作する場合には、セル内の任意の場所に回路素
子を配置し、セルの論理機能を実現するための配線を第
一の配線層の任意の場所で使用し、第二の配線層をセル
の限定された領域で使用して製作する。すなわち、交差
する配線を製作するために、図３の点線３３７と点線３
３８の間の領域を使用する。点線３３７と点線３３８の
外部の領域は第一の配線層のみを用いて回路素子の端子
に接続する配線を製作する。セル間配線を製作する場合
には、セルを密着して配置し、セル内で第二の配線層を
用いていない領域において第二の配線層を用いた配線３
２５を製作する。さらに点線３３７と点線３３８の間の
領域上に第三の配線層を用いて電源配線を製作し、交差
するセル間配線を製作するために、半導体基板上の電源
配線を製作しない部分を使用する。この方式によれば、
図４に示すように、セルを密着して配置し３層を用い
て、セル内配線、セル間配線を製作することが可能であ
る。
【００２５】以上に説明した実施例によれば、３層の配
線層を用いて、セルの任意の領域に回路素子を配置し、
セルを密着して配置し、セル間配線を実施することが可
能となる配線方式が実現できる。また、配線層は３層に
限るものではなく、３層以上の配線層を用いても配線層
を３種に分類することにより、本発明は適用可能であ
る。
線層を用いて、セルの任意の領域に回路素子を配置し、
セルを密着して配置し、セル間配線を実施することが可
能となる配線方式が実現できる。また、配線層は３層に
限るものではなく、３層以上の配線層を用いても配線層
を３種に分類することにより、本発明は適用可能であ
る。
【００２６】
【発明の効果】本発明を用いたセル方式半導体集積回路
においては、セル間配線を製作する領域を設けることな
くセルを配置することが可能であり、半導体回路素子を
配置する集積度を大きくする方法を、３層の配線層を用
いることにより実現することが可能となる。さらに、セ
ル間配線実行は上部２層の配線層を考慮することにより
行われるので、従来の自動配置配線プログラムをもちい
て簡単に行うことができる。
においては、セル間配線を製作する領域を設けることな
くセルを配置することが可能であり、半導体回路素子を
配置する集積度を大きくする方法を、３層の配線層を用
いることにより実現することが可能となる。さらに、セ
ル間配線実行は上部２層の配線層を考慮することにより
行われるので、従来の自動配置配線プログラムをもちい
て簡単に行うことができる。
【図１】本発明の第一の実施例を説明するための平面
図。
図。
【図２】本発明の第一の実施例を説明するための断面
図。
図。
【図３】本発明の第二の実施例を説明するための平面
図。
図。
【図４】本発明の第二の実施例を説明するための断面
図。
図。
【図５】第一の従来例を説明するための平面図。
【図６】第一の従来例を説明するための断面図。
【図７】第二の従来例を説明するための平面図。
【図８】第二の従来例を説明するための断面図。
１００ 半導体集積回路
１０１〜１１０ セル
１１１〜１１２ 回路素子
１１３〜１１６ 端子
１１７〜１１８ 第一の配線層を用いた配線
１１９ 第一の配線層と第二の配線層を接続するスル
ーホール １２０ 第二の配線層を用いた配線 １２１〜１２４ ピン １２５，１２６，１３０ 第二の配線層を用いた配線 １２７，１２９ 第二の配線層と第三の配線層を接続
するスルーホール １２８ 第三の配線層を用いた配線 １３１，１３２ 第二の配線層の使用目的を分ける境
界 ２００ 半導体基板 ２０１ 回路素子 ２０２，２０３ 端子 ２０４ コンタクト ２０５ 第一の配線層を用いた配線 ２０６ 第一の配線層と第二の配線層を接続するスル
ーホール ２０７〜２０９ 第二の配線層を用いた配線 ２１０，２１１ 第二の配線層と第三の配線層を接続
するスルーホール ２１２ 第三の配線層を用いた配線 ２１３，２１４ 第二の配線層の使用目的を分ける境
界 ３００ 半導体集積回路 ３０１〜３１０ セル ３１１，３１２ 回路素子 ３１３〜３１６ 端子 ３１７〜３１８ 第一の配線層を用いた配線 ３１９ 第一の配線層と第二の配線層を接続するスル
ーホール ３２０ 第二の配線層を用いた配線 ３２１〜３２４ ピン ３２５，３２６，３３０ 第二の配線層を用いた配線 ３２７，３２９ 第二の配線層と第三の配線層を接続
するスルーホール ３２８，３３１〜３３６ 第三の配線層を用いた配線 ３３７，３３８ 第二の配線層の使用目的を分ける境
界 ４００ 半導体基板 ４０１ 回路素子 ４０２，４０３ 端子 ４０４ コンタクト ４０５ 第一の配線層を用いた配線 ４０６ 第一の配線層と第二の配線層を接続するスル
ーホール ４０７，４０８，４１１ 第二の配線層を用いた配線 ４０９，４１２ 第二の配線層と第三の配線層を接続
するスルーホール ４１０，４１３〜４１５ 第三の配線層を用いた配線 ４１６，４１７ 第二の配線層の使用目的を分ける境
界 ５００ 半導体集積回路 ５０１〜５１０ セル ５１１，５１２ 回路素子 ５１３〜５１６ 端子 ５１７〜５１８，５２２ 第一の配線層を用いた配線 ５１９，５２１ 第一の配線層と第二の配線層を接続
するスルーホール ５２０ 第二の配線層を用いた配線 ５２３〜５２６ ピン ５２７，５２８，５３２ 第一の配線層を用いた配線 ５２９，５３１ 第一の配線層と第二の配線層を接続
するスルーホー ル ５３０ 第二の配線層を用いた配線 ６００ 半導体基板 ６０１ 回路素子 ６０２，６０３ 端子 ６０４ コンタクト ６０５ 第一の配線層を用いた配線 ６０６ 第一の配線層と第二の配線層を接続するスル
ーホール ６０７ 第二の配線層を用いた配線 ７００ 半導体集積回路 ７０１〜７１０ セル ７１１，７１２ 回路素子 ７１３〜７１６ 端子 ７１７，７１８ 第一の配線層を用いた配線 ７１９ 第一の配線層と第二の配線層を接続するスル
ーホール ７２０ 第二の配線層を用いた配線 ７２１〜７２４ ピン ７２５，７２６，７３０ 第三の配線層を用いた配線 ７２７，７２９ 第三の配線層と第四の配線層を接続
するスルーホール ７２８ 第四の配線層を用いた配線 ８００ 半導体基板 ８０１ 回路素子 ８０２，８０３ 端子 ８０４ コンタクト ８０５ 第一の配線層を用いた配線 ８０６ 第一の配線層と第二の配線層を接続するスル
ーホール ８０７ 第二の配線層を用いた配線 ８０８ 第三の配線層を用いた配線 ８０９ 第三の配線層と第四の配線層を接続するスル
ーホール ８１０ 第四の配線層を用いた配線
ーホール １２０ 第二の配線層を用いた配線 １２１〜１２４ ピン １２５，１２６，１３０ 第二の配線層を用いた配線 １２７，１２９ 第二の配線層と第三の配線層を接続
するスルーホール １２８ 第三の配線層を用いた配線 １３１，１３２ 第二の配線層の使用目的を分ける境
界 ２００ 半導体基板 ２０１ 回路素子 ２０２，２０３ 端子 ２０４ コンタクト ２０５ 第一の配線層を用いた配線 ２０６ 第一の配線層と第二の配線層を接続するスル
ーホール ２０７〜２０９ 第二の配線層を用いた配線 ２１０，２１１ 第二の配線層と第三の配線層を接続
するスルーホール ２１２ 第三の配線層を用いた配線 ２１３，２１４ 第二の配線層の使用目的を分ける境
界 ３００ 半導体集積回路 ３０１〜３１０ セル ３１１，３１２ 回路素子 ３１３〜３１６ 端子 ３１７〜３１８ 第一の配線層を用いた配線 ３１９ 第一の配線層と第二の配線層を接続するスル
ーホール ３２０ 第二の配線層を用いた配線 ３２１〜３２４ ピン ３２５，３２６，３３０ 第二の配線層を用いた配線 ３２７，３２９ 第二の配線層と第三の配線層を接続
するスルーホール ３２８，３３１〜３３６ 第三の配線層を用いた配線 ３３７，３３８ 第二の配線層の使用目的を分ける境
界 ４００ 半導体基板 ４０１ 回路素子 ４０２，４０３ 端子 ４０４ コンタクト ４０５ 第一の配線層を用いた配線 ４０６ 第一の配線層と第二の配線層を接続するスル
ーホール ４０７，４０８，４１１ 第二の配線層を用いた配線 ４０９，４１２ 第二の配線層と第三の配線層を接続
するスルーホール ４１０，４１３〜４１５ 第三の配線層を用いた配線 ４１６，４１７ 第二の配線層の使用目的を分ける境
界 ５００ 半導体集積回路 ５０１〜５１０ セル ５１１，５１２ 回路素子 ５１３〜５１６ 端子 ５１７〜５１８，５２２ 第一の配線層を用いた配線 ５１９，５２１ 第一の配線層と第二の配線層を接続
するスルーホール ５２０ 第二の配線層を用いた配線 ５２３〜５２６ ピン ５２７，５２８，５３２ 第一の配線層を用いた配線 ５２９，５３１ 第一の配線層と第二の配線層を接続
するスルーホー ル ５３０ 第二の配線層を用いた配線 ６００ 半導体基板 ６０１ 回路素子 ６０２，６０３ 端子 ６０４ コンタクト ６０５ 第一の配線層を用いた配線 ６０６ 第一の配線層と第二の配線層を接続するスル
ーホール ６０７ 第二の配線層を用いた配線 ７００ 半導体集積回路 ７０１〜７１０ セル ７１１，７１２ 回路素子 ７１３〜７１６ 端子 ７１７，７１８ 第一の配線層を用いた配線 ７１９ 第一の配線層と第二の配線層を接続するスル
ーホール ７２０ 第二の配線層を用いた配線 ７２１〜７２４ ピン ７２５，７２６，７３０ 第三の配線層を用いた配線 ７２７，７２９ 第三の配線層と第四の配線層を接続
するスルーホール ７２８ 第四の配線層を用いた配線 ８００ 半導体基板 ８０１ 回路素子 ８０２，８０３ 端子 ８０４ コンタクト ８０５ 第一の配線層を用いた配線 ８０６ 第一の配線層と第二の配線層を接続するスル
ーホール ８０７ 第二の配線層を用いた配線 ８０８ 第三の配線層を用いた配線 ８０９ 第三の配線層と第四の配線層を接続するスル
ーホール ８１０ 第四の配線層を用いた配線
─────────────────────────────────────────────────────
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(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 21/90 Ｗ 7353−4Ｍ
7638−4Ｍ Ｈ０１Ｌ 21/82 Ｓ
Claims (4)
- 【請求項１】 少なくとも３層の積層された配線層を積
層順に最下配線層、中間配線層、最上配線層の３種に分
け、セルの任意の場所に配置した回路素子の端子間を前
記最下配線層をセルの任意の領域で使用して結線し、前
記中間配線層をセルの限定した領域で使用して最下配線
層と交差する配線を製作したセルをあらかじめ製作し、
前記セルを半導体基板上に複数個配置して、前記セル内
で中間配線層を使用した領域以外での中間配線層と半導
体基板上の任意の部分の最上配線層を使用してセル間の
配線を製作することを特徴とする半導体集積回路配線方
式。 - 【請求項２】 ３層の積層された配線層を用いて、下か
ら第一層目を最下配線層、第二層目を中間配線層、第三
層目を最上配線層とする請求項１に記載の半導体集積回
路配線方式。 - 【請求項３】 ３層の積層された配線層を用いて、下か
ら第一層目を最下配線層、第二層目を中間配線層、第三
層目を最上配線層とし、セル内の中間配線層を用いる領
域をセルの中央部分とする請求項１に記載の半導体集積
回路配線方式。 - 【請求項４】 ３層の積層された配線層を用いて、下か
ら第一層目を最下配線層、第二層目を中間配線層、第三
層目を最上配線層とし、セルの任意の場所に配置した回
路素子の端子間を前記最下配線層をセルの任意の領域で
使用して結線し、前記中間配線層をセルの中央部分の限
定した領域で使用して最下配線層と交差する配線を製作
し、前記セルの限定した領域に最上配線層を用いてセル
を横切る配線を製作したセルをあらかじめ製作し、前記
セルを半導体基板上に複数個配置し、前記セルの限定し
た領域以外で中間配線層と最上配線層を使用してセル間
配線を製作し、前記セル上の最上配線層を電源配線とす
ることを特徴とする半導体集積回路配線方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555391A JPH0513577A (ja) | 1991-06-28 | 1991-06-28 | 半導体集積回路配線方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555391A JPH0513577A (ja) | 1991-06-28 | 1991-06-28 | 半導体集積回路配線方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513577A true JPH0513577A (ja) | 1993-01-22 |
Family
ID=16172825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18555391A Pending JPH0513577A (ja) | 1991-06-28 | 1991-06-28 | 半導体集積回路配線方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6182271B1 (en) * | 1997-03-19 | 2001-01-30 | Fujitsu Limited | Cell placement method and apparatus for integrated circuit and storage medium having cell placement program for integrated circuit stored thereon |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591856A (en) * | 1978-12-29 | 1980-07-11 | Ibm | Semiconductor integrated circuit chip structure |
-
1991
- 1991-06-28 JP JP18555391A patent/JPH0513577A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591856A (en) * | 1978-12-29 | 1980-07-11 | Ibm | Semiconductor integrated circuit chip structure |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6182271B1 (en) * | 1997-03-19 | 2001-01-30 | Fujitsu Limited | Cell placement method and apparatus for integrated circuit and storage medium having cell placement program for integrated circuit stored thereon |
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