JP4096477B2 - 画像処理システムおよびその構成方法 - Google Patents
画像処理システムおよびその構成方法 Download PDFInfo
- Publication number
- JP4096477B2 JP4096477B2 JP36491499A JP36491499A JP4096477B2 JP 4096477 B2 JP4096477 B2 JP 4096477B2 JP 36491499 A JP36491499 A JP 36491499A JP 36491499 A JP36491499 A JP 36491499A JP 4096477 B2 JP4096477 B2 JP 4096477B2
- Authority
- JP
- Japan
- Prior art keywords
- image processing
- fpga
- memory
- processing system
- image
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Length Measuring Devices By Optical Means (AREA)
- Image Input (AREA)
- Image Analysis (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、工業用途の生産設備として、生産工程上の製品の良否判定などに使用される画像処理システムおよびその構成方法に関するものである。
【０００２】
【従来の技術】
図６は従来の画像処理システムの一例を示す構成図で、この画像処理システムは、１台のカメラ１１と、モニタ１２と、操作入力用のキーパッド１３と、これら１台のカメラ１１、モニタ１２およびキーパッド１３が接続される画像処理装置ＰＡ１４とを備えている。
【０００３】
この画像処理装置ＰＡ１４は、モニタ１２に対する表示用のメモリ１４１と、ソフトデータ記憶用メモリとしてのＦＲＯＭ１４３と、１台のカメラ１１の撮像により得られる画像データ記憶用メモリとしてのＳＤＲＡＭ１４４と、１台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路、および１台のカメラ１１から得られる画像データ記憶用の回路を有するＣＭＯＳ−ＩＣ構成のコントロール回路１４５ｐと、ＦＲＯＭ１４３に記憶のソフトデータに従って画像処理装置ＰＡ１４全般の制御などの処理を行うものであって、例えば、コントロール回路１４５ｐに記憶の画像データに対し画像処理を実行して所定の測定を行い、この測定結果を利用して外観などの所定の検査を行う処理を実行するＣＰＵ１４６とを備えている。
【０００４】
上記画像処理システムは１台のカメラ１１を搭載する構成になっているが、工業用途の生産設備としての画像処理システムでは、複数台のカメラを搭載するシステム構成が標準となっている。
【０００５】
図７は複数台のカメラを搭載する従来の画像処理システムの一例を示す図で、この画像処理システムは、複数台のカメラ１１と、モニタ１２と、キーパッド１３と、これら複数台のカメラ１１、モニタ１２およびキーパッド１３が接続される画像処理装置ＰＡ２４とを備えている。
【０００６】
この画像処理装置ＰＡ２４は、モニタ１２に対する表示用のメモリ１４１と、ソフトデータ記憶用のＦＲＯＭ２４３と、複数台のカメラ１１の撮像により得られる画像データ記憶用の複数のＳＤＲＡＭ１４４と、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路、および複数台のカメラ１１から得られる画像データ記憶用の回路を有し、ＣＭＯＳ−ＩＣにより成るコントロール回路２４５ｐと、ＦＲＯＭ２４３に記憶のソフトデータに従って画像処理装置ＰＡ２４全般の制御などの処理を行うものであって、例えば、コントロール回路２４５ｐに記憶の各画像データに対し画像処理を実行して所定の測定を行い、これら測定結果を利用して外観などの所定の検査を行う処理を実行するＣＰＵ２４６とを備えている。
【０００７】
これにより、例えば、一の検査対象物の複数面に対する画像処理による外観検査などが一度で可能になる。
【０００８】
なお、特開平９−１０１２６８号公報には、被検査対象物の検査画像データを複数のウィンドウに分割して１プレーンとし、プレーンを構成するウィンドウ単位で欠陥の有無を判断する欠陥検査装置であって、同一の検査画像データについて互いにずれたウィンドウを有する複数のプレーンを設定するプレーン設定手段を有し、同一検査画像データを複数のプレーンに基づいて判断するものが開示されている。
【０００９】
【発明が解決しようとする課題】
一般的に従来の画像処理システムでは、画像処理装置は、ＣＰＵおよび複数のＣＭＯＳ−ＩＣなどを備え、カメラ毎にメモリ（ＳＤＲＡＭ）を搭載する構成になっている。このような構成では、部品点数が増えると、基板サイズの大型化および実装コストの上昇を招き、コストパフォーマンスが低下するので、部品価格を引き下げることでコストダウンが図られる場合がある。
【００１０】
例えば、図６の構成の画像処理システムでは、カメラを１台しか必要としなくても、画像処理装置に対して、複数台のカメラを備える画像処理システムの画像処理装置とあまり差のないコストがかかるために、１台のカメラで十分であるというユーザのニーズに合わせてコントロール回路を作成し、１台のカメラおよび１枚の画像メモリ用に基板を作成するなどしてコストダウンが図られる。この場合、図７の構成の画像処理システムでは、例えば、複数台のカメラの各々に対して１枚の画像メモリを割り当てる構成に基板が作成されることになる。
【００１１】
しかしながら、上記のコストダウンでは、商品のバリエーションを増やすと、勢いコストが上昇するという問題がある。つまり、商品のバリエーションを増やすと、上記コストダウンを図ることができないので、１台のカメラで十分であるというユーザ用の画像処理システムのコストが高くなるなどの問題が生じてしまうのである。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、多種の商品バリエーションに対応しうる共通設計が可能な画像処理システムおよびその構成方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために請求項１記載の発明の画像処理システムは、少なくとも１台のカメラと、このカメラから得られる画像データ記憶用の回路に少なくとも構成されるＦＰＧＡを有し、このＦＰＧＡに記憶の画像データを利用して所定の測定を行う画像処理装置とを備えるのである。
【００１４】
この構成では、ＦＰＧＡを使用して画像処理装置を構成したので、この画像処理装置は少なくとも１台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００１５】
なお、請求項１記載の画像処理システムにおいて、前記画像処理装置は外部コンピュータからロードされるコンフィギュレーションデータ記憶用の第１メモリを備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記少なくとも１台のカメラから得られる画像データ記憶用の回路に少なくとも構成される場合（請求項２）、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、少なくとも１台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００１６】
また、請求項２記載の画像処理システムにおいて、前記カメラを１台備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記１台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、前記画像処理装置は、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行い、この測定結果を利用して所定の検査を行う処理を実行するＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを記憶する第２メモリとを備える構成でもよい（請求項３）。この構成では、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、複数台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００１７】
また、請求項２記載の画像処理システムにおいて、前記カメラを複数台備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記複数台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、前記画像処理装置は、前記ＦＰＧＡに記憶の各画像データに対し画像処理を実行して前記測定を行い、これら測定結果を利用して所定の検査を行うＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを複数画像分記憶する第２メモリとを備える構成でもよい（請求項４）。この構成では、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、１台を含む所望台数のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００１８】
また、請求項３または４記載の画像処理システムにおいて、前記画像処理装置は前記画像データ記憶用の個別メモリを複数枚搭載可能に予め構成され、前記第２メモリは前記画像処理装置に搭載される個別メモリにより構成される場合（請求項５）、例えば、複数枚の欠陥画像などの必要な画像が保存可能となる。
【００１９】
また、請求項５記載の画像処理システムにおいて、前記画像処理装置は前記カメラを複数台前記ＦＰＧＡに接続可能に予め構成されて成る場合（請求項６）、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、所望台数のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００２０】
さらに、請求項１〜６のいずれかに記載の画像処理システムにおいて、前記画像処理装置は、外部コンピュータからロードされるソフトデータ記憶用の個別メモリを第３メモリとして複数枚搭載可能に予め構成され、前記第３メモリとして搭載された個別メモリに記憶のソフトデータに従って、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行う構成でもよい（請求項７）。この構成では、第３メモリとして搭載された個別メモリを切り替えるだけで、測定の切替えが可能になって多種多様な測定が可能になるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００２１】
請求項８記載の発明の画像処理システムの構成方法は、少なくとも１台のカメラと、このカメラから得られる画像データを利用して所定の測定を行う画像処理装置とにより成る画像処理システムを構成する方法であって、ＦＰＧＡを、前記カメラから得られる画像データ記憶用の回路に少なくとも構成し、前記ＦＰＧＡに記憶の画像データを利用して前記測定を行うように前記画像処理装置を構成するものである。
【００２２】
この方法では、画像処理装置は、ＦＰＧＡに記憶の画像データを利用して測定を行うように構成されるので、少なくとも１台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００２３】
なお、請求項８記載の画像処理システムの構成方法において、前記ＦＰＧＡを前記カメラから得られる画像データ記憶用の回路に少なくとも構成するためのコンフィギュレーションデータ記憶用の第１メモリを前記画像処理装置に具備し、外部コンピュータを用いて前記コンフィギュレーションデータを前記第１メモリに記憶させる場合（請求項９）、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、少なくとも１台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００２４】
【発明の実施の形態】
図１は本発明の画像処理システムに係る第１実施形態の構成図で、この図を用いて以下に第１実施形態の説明を、本発明の画像処理システムの構成方法に係る実施形態の説明とともに行う。
【００２５】
図１に示す画像処理システム１０は、例えば検査対象物（図示せず）の撮像を行うＴＶカメラなどのデジタル式のカメラ１１を１台備えるとともに、ＣＲＴまたはＬＣＤなどにより成るモニタ１２と、操作入力用のキーパッド１３と、これら１台のカメラ１１、モニタ１２およびキーパッド１３が接続される画像処理装置１４とを備えている。
【００２６】
この画像処理装置１４は、モニタ１２に対する表示用のメモリ１４１と、ＲＳ２３２Ｃケーブルまたはネットワーク接続用ケーブルなどのケーブル１５を介してパソコンＰＣ（外部コンピュータ）と接続されるコネクタ１４２と、このコネクタ１４２を介してパソコンＰＣからロードされるコンフィギュレーションデータおよびソフトデータ記憶用であって、例えば不揮発性のフラッシュメモリにより成るＦＲＯＭ１４３（第１メモリおよび第３メモリ）と、１台のカメラ１１の撮像により得られる画像データ記憶用であって、例えば揮発性のＳＲＡＭまたは（同期式）ＤＲＡＭなどにより成るＳＤＲＡＭ１４４（第２メモリ）とを備えているほか、ＦＰＧＡ (field programmable gate array)１４５とＣＰＵ１４６とを備えている。
【００２７】
ＦＰＧＡ１４５は、ＦＲＯＭ１４３に記憶のコンフィギュレーションデータにより所望の回路に構成されるものであって、そのコンフィギュレーションデータにより、１台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、１台のカメラ１１から得られる画像データ記憶用の回路とを備える。ただし、ＦＰＧＡ１４５には、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる複数画像（フレーム）分の画像データ記憶用の回路とに構成可能なものが使用される。
【００２８】
ＣＰＵ１４６は、ＦＲＯＭ１４３に記憶のソフトデータに従って画像処理装置１４全般の制御などの処理を行うものであって、例えば、ＦＰＧＡ１４５に記憶の画像データに対し画像処理を実行して所定の測定を行い、この測定結果を利用して外観などの所定の検査を行う処理を実行する。ここで、上記測定および検査は画像処理システムの仕様によって当然に相違するのであるが、例えば、位置または形状などの各種測定が行われ、一の画像データに対して複数項目の測定および複数項目の検査が行われる場合もある。また、ＣＰＵ１４６は、その検査結果で例えば不良になった画像データを後の検討などのためにＳＤＲＡＭ１４４に記憶する処理を行う。さらに、ＣＰＵ１４６は、ＩＳＰ(in system programming) 機能により、コネクタ１４２を介したパソコンＰＣからのデータをＳＤＲＡＭ１４４に一旦蓄積し、指定されたＦＲＯＭ１４３に書き込む処理を実行する。
【００２９】
次に、上記構成の画像処理システム１０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装後、ケーブル１５を介してパソコンＰＣと画像処理装置１４とを接続し、コネクタ１４２を介したパソコンＰＣから、コンフィギュレーションデータおよびソフトデータを、ＣＰＵ１４６経由でＳＤＲＡＭ１４４に一旦蓄積した後、ＦＲＯＭ１４３にロードする。この後、画像処理装置１４からケーブル１５およびパソコンＰＣを切り離す。
【００３０】
これにより、ＦＰＧＡ１４５は、１台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、１台のカメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ１４６は、ＦＲＯＭ１４３に記憶のソフトデータに従って、ＦＰＧＡ１４５に記憶の画像データに対し画像処理を実行して測定を行い、この測定結果を利用して検査を行う処理を実行するとともに、その検査結果で例えば不良になった画像データをＳＤＲＡＭ１４４に記憶する処理を行うものとなる。
【００３１】
以上により、１台のカメラ１１、モニタ１２、キーパッド１３および画像処理装置１４により成る画像処理システム１０が得られるのであるが、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる複数画像分の画像データ記憶用の回路とに構成可能なＦＰＧＡ１４５を使用して画像処理装置１４を構成したので、画像処理装置１４は、このＦＲＯＭ１４３に記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、複数台のカメラ１１を備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。このように、ＦＰＧＡやＰＬＤなどを用いて、カメラおよびメモリの搭載数を選択可能に画像処理装置を構成することで、仕様にあった部品だけを実装することが可能になるほかシステム構成の変更が容易になる。
【００３２】
なお、第１実施形態では、ＦＰＧＡを例に説明したが、ＦＰＧＡに対して基本的なプロセスの違いはあるものの機能的には同様のＰＬＤを使用してもよく、最大構成が大規模の場合にはＦＰＧＡを使用し、小規模の場合にはＰＬＤを使用する使い分けが考えられる。
【００３３】
また、第１実施形態では、ＦＰＧＡ１４５により、カメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、カメラ１１から得られる画像データ記憶用の回路とが構成されるが、これに限らず、上記制御用の回路をＦＰＧＡとは別のＩＣで構成し、そのＦＰＧＡをカメラ１１から得られる画像データ記憶用の回路に構成するようにしてもよい。
【００３４】
さらに、上記構成手順では、コンフィギュレーションデータおよびソフトデータがいわゆるＩＳＰ用ピンを介して基板（図示せず）上のＦＲＯＭ１４３にロードされる手順になっているが、これに限らず、コンフィギュレーションデータおよびソフトデータは予めＦＲＯＭ１４３に記憶され、このＦＲＯＭ１４３を画像処理装置１４に単に組み込む手順でもよい。
【００３５】
図２は本発明の画像処理システムに係る第２実施形態の構成図で、この図を用いて以下に第２実施形態の説明を行う。
【００３６】
図２に示す画像処理システム２０は、モニタ１２およびキーパッド１３を第１実施形態と同様に備えているほか、第１実施形態との相違点として、カメラ１１を複数台備えているとともに画像処理装置２４を備えている。なお、図２の例では、２台のカメラ１１が図示されているが、２台に限らず３台や４台などでもよいのは言うまでもない。
【００３７】
この画像処理装置２４は、メモリ１４１およびコネクタ１４２を第１実施形態の画像処理装置１４と同様に備えているほか、画像処理装置１４との相違点として、ＳＤＲＡＭ１４４を複数備えているとともに、ＦＲＯＭ２４３、ＦＰＧＡ２４５およびＣＰＵ２４６を備えている。
【００３８】
ＦＲＯＭ２４３は、デバイスとしては図１に示したＦＲＯＭ１４３と同じものであるが、コネクタ１４２を介してパソコンＰＣからロードされる複数台のカメラ１１用のコンフィギュレーションデータおよびソフトデータを記憶する点でＦＲＯＭ１４３と相違する。
【００３９】
ＦＰＧＡ２４５は、デバイスとしてはＦＰＧＡ１４５と同じものであるが、ＦＲＯＭ２４３に記憶のコンフィギュレーションデータにより、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる画像データ記憶用の回路とを備える点でＦＰＧＡ１４５と相違する。なお、画像処理システム２０が複数台のカメラ１１を備えるので、モニタ１２に対して分割表示処理を行う回路をＦＰＧＡ２４５の上記制御用の回路に付加する構成でもよい。
【００４０】
ＣＰＵ２４６は、デバイスとしてはＣＰＵ１４６と同じものであるが、ＦＲＯＭ２４３に記憶のソフトデータに従って画像処理装置２４全般の制御などの処理を行う点でＣＰＵ１４６と相違する。すなわち、ＣＰＵ２４６は、ＦＰＧＡ２４５に記憶の各画像データに対し画像処理を実行して所定の測定を行い、これら測定結果を利用して所定の検査を行う処理を実行するとともに、それら検査結果で例えば不良になった画像データを後の検討などのために複数のＳＤＲＡＭ１４４に記憶する処理を行う。
【００４１】
次に、上記構成の画像処理システム２０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装して画像処理装置２４をハード的に構成した後、ケーブル１５を介してパソコンＰＣと画像処理装置２４とを接続し、コネクタ１４２を介したパソコンＰＣから、上述のコンフィギュレーションデータおよびソフトデータを、ＣＰＵ２４６経由でＳＤＲＡＭ１４４に一旦蓄積した後、ＦＲＯＭ２４３にロードする。この後、画像処理装置２４からケーブル１５およびパソコンＰＣを切り離す。
【００４２】
これにより、ＦＰＧＡ２４５は、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ２４６は、ＦＲＯＭ２４３に記憶のソフトデータに従って、ＦＰＧＡ２４５に記憶の各画像データに対し画像処理を実行して測定を行い、これら測定結果を利用して検査を行う処理を実行するとともに、それら検査結果で例えば不良になった画像データを複数のＳＤＲＡＭ１４４に記憶する処理を行うものとなる。
【００４３】
以上により、複数台のカメラ１１、モニタ１２、キーパッド１３および画像処理装置２４により成る画像処理システム２０が得られるのであるが、画像処理装置２４は、このＦＲＯＭ２４３に記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、１台を含む所望台数のカメラ１１を備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００４４】
図３は本発明の画像処理システムに係る第３実施形態の構成図で、この図を用いて以下に第３実施形態の説明を行う。
【００４５】
図３に示す画像処理システム３０は、１台のカメラ１１、モニタ１２およびキーパッド１３を第１実施形態と同様に備えているほか、第１実施形態との相違点として画像処理装置３４を備えている。
【００４６】
この画像処理装置３４は、メモリ１４１、コネクタ１４２およびＦＰＧＡ１４５を第１実施形態の画像処理装置１４と同様に備えているほか、画像処理装置１４との相違点として、ＳＤＲＡＭ１４４を所定最大数（図３の例では４枚）まで搭載可能に構成され、その最大数よりも少ない複数（図３の例では２枚）のＳＤＲＡＭ１４４を備えているとともに、ＦＲＯＭ３４３およびＣＰＵ３４６を備えている。
【００４７】
ＦＲＯＭ３４３は、デバイスとしては図１に示したＦＲＯＭ１４３と同じものであるとともに、コネクタ１４２を介してパソコンＰＣからロードされ記憶するコンフィギュレーションデータも同じであるが、パソコンＰＣからロードされ記憶するソフトデータが異なる点でＦＲＯＭ１４３と相違する。
【００４８】
ＣＰＵ３４６は、デバイスとしてはＣＰＵ１４６と同じものであるが、ＦＲＯＭ３４３に記憶のソフトデータに従って画像処理装置３４全般の制御などの処理を行う点でＣＰＵ１４６と相違する。すなわち、ＣＰＵ３４６は、検査結果で例えば不良になった画像データを後の検討などのために搭載された複数のＳＤＲＡＭ１４４のいずれかに記憶する処理を行う。
【００４９】
次に、上記構成の画像処理システム３０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装して画像処理装置３４をハード的に構成した後、ケーブル１５を介してパソコンＰＣと画像処理装置３４とを接続し、コネクタ１４２を介したパソコンＰＣから、上述のコンフィギュレーションデータおよびソフトデータを、ＣＰＵ３４６経由でＳＤＲＡＭ１４４に一旦蓄積した後、ＦＲＯＭ３４３にロードする。この後、画像処理装置３４からケーブル１５およびパソコンＰＣを切り離す。
【００５０】
これにより、ＦＰＧＡ１４５は、１台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、１台のカメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ３４６は、ＦＲＯＭ３４３に記憶のソフトデータに従って、ＦＰＧＡ１４５に記憶の画像データに対し画像処理を実行して測定を行い、この測定結果を利用して検査を行う処理を実行するとともに、その検査結果で例えば不良になった画像データを搭載された複数のＳＤＲＡＭ１４４のいずれかに記憶する処理を行うものとなる。
【００５１】
以上により、１台のカメラ１１、モニタ１２、キーパッド１３および画像処理装置３４により成る画像処理システム３０が得られるのであるが、画像処理装置３４は、このＦＲＯＭ３４３に記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、所望台数のカメラ１１を備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００５２】
また、複数枚のＳＤＲＡＭ１４４を搭載可能な基板に予め構成されるから、ＳＤＲＡＭ１４４を必要枚数搭載すれば、複数枚の欠陥画像などの必要な画像が保存可能となる。
【００５３】
図４は本発明の画像処理システムに係る第４実施形態の構成図で、この図を用いて以下に第４実施形態の説明を行う。
【００５４】
図４に示す画像処理システム４０は、モニタ１２およびキーパッド１３を第１実施形態と同様に備えているほか、第１実施形態との相違点として、カメラ１１を所定最大数（図４の例では４台）まで搭載可能に構成され、その最大数よりも少ない複数台（図４の例では２台）のカメラ１１を備えているとともに、画像処理装置４４を備えている。
【００５５】
この画像処理装置４４は、メモリ１４１およびコネクタ１４２を第１実施形態の画像処理装置１４と同様に備えているほか、画像処理装置１４との相違点として、ＳＤＲＡＭ１４４を所定最大数（図では４枚）まで搭載可能に構成され、その最大数よりも少ない複数（図では２枚）のＳＤＲＡＭ１４４を備えているとともに、ＦＲＯＭ４４３、ＦＰＧＡ２４５およびＣＰＵ４４６を備えている。
【００５６】
ＦＲＯＭ４４３は、デバイスとしては図１に示したＦＲＯＭ１４３と同じものであるが、コネクタ１４２を介してパソコンＰＣからロードされる複数台のカメラ１１用のコンフィギュレーションデータおよびソフトデータを記憶する点でＦＲＯＭ１４３と相違する。
【００５７】
ＦＰＧＡ２４５は、デバイスとしてはＦＰＧＡ１４５と同じものであるが、ＦＲＯＭ４４３に記憶のコンフィギュレーションデータにより、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる画像データ記憶用の回路とを備える点でＦＰＧＡ１４５と相違する。
【００５８】
ＣＰＵ４４６は、デバイスとしてはＣＰＵ１４６と同じものであるが、ＦＲＯＭ４４３に記憶のソフトデータに従って画像処理装置４４全般の制御などの処理を行う点でＣＰＵ１４６と相違する。すなわち、ＣＰＵ４４６は、ＦＰＧＡ２４５に記憶の各画像データに対し画像処理を実行して所定の測定を行い、これら測定結果を利用して所定の検査を行う処理を実行するとともに、それら検査結果で例えば不良になった画像データを後の検討などのために搭載された複数のＳＤＲＡＭ１４４のいずれかに記憶する処理を行う。
【００５９】
次に、上記構成の画像処理システム４０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装して画像処理装置４４をハード的に構成した後、ケーブル１５を介してパソコンＰＣと画像処理装置４４とを接続し、コネクタ１４２を介したパソコンＰＣから、上述のコンフィギュレーションデータおよびソフトデータを、ＣＰＵ４４６経由でＳＤＲＡＭ１４４に一旦蓄積した後、ＦＲＯＭ４４３にロードする。この後、画像処理装置４４からケーブル１５およびパソコンＰＣを切り離す。
【００６０】
これにより、ＦＰＧＡ２４５は、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ４４６は、ＦＲＯＭ４４３に記憶のソフトデータに従って、ＦＰＧＡ２４５に記憶の各画像データに対し画像処理を実行して測定を行い、これら測定結果を利用して検査を行う処理を実行するとともに、それら検査結果で例えば不良になった画像データを搭載された複数のＳＤＲＡＭ１４４のいずれかに記憶する処理を行うものとなる。
【００６１】
以上により、複数台のカメラ１１、モニタ１２、キーパッド１３および画像処理装置４４により成る画像処理システム４０が得られるのであるが、画像処理装置４４は、このＦＲＯＭ４４３に記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、所望台数のカメラ１１を備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００６２】
また、複数枚のＳＤＲＡＭ１４４を搭載可能な基板に予め構成されるから、ＳＤＲＡＭ１４４を必要枚数搭載すれば、複数枚の欠陥画像などの必要な画像が保存可能となる。
【００６３】
さらに、図４の例において、カメラ１１を４台搭載し、そのうちの２台のカメラに対しては複数枚の画像データを残す必要があり、残りの２台のカメラに対しては画像データを残す必要がない場合、画像データを残す必要のある２台のカメラにＳＤＲＡＭ１４４を割り当てることで、効率的な画像データの保存が可能になる。
【００６４】
図５は本発明の画像処理システムに係る第５実施形態の構成図で、この図を用いて以下に第５実施形態の説明を行う。
【００６５】
図５に示す画像処理システム５０は、モニタ１２およびキーパッド１３を第１実施形態と同様に備えているほか、第１実施形態との相違点として、カメラ１１を所定最大数（図５の例では４台）備えているとともに、画像処理装置５４を備えている。
【００６６】
この画像処理装置５４は、メモリ１４１およびコネクタ１４２を第１実施形態の画像処理装置１４と同様に備えているほか、画像処理装置１４との相違点として、ＦＲＯＭをデバイスとして所定最大数（図５の例では４枚）まで搭載可能に構成され、その最大数よりも少ない複数のＦＲＯＭを備えているとともに、ＳＤＲＡＭ１４４を所定最大数（図５の例では４枚）備え、さらにＦＰＧＡ５４５およびＣＰＵ５４６を備えている。図５では、ＦＲＯＭ５４３ａ〜５４３ｄのうちＦＲＯＭ５４３ａ，５４３ｂが具備されている。
【００６７】
ＦＲＯＭ５４３ａ〜５４３ｄの各々は、デバイスとしては図１に示したＦＲＯＭ１４３と同じもので、コネクタ１４２を介してパソコンＰＣからロードされるコンフィギュレーションデータおよびソフトデータを記憶する。各ＦＲＯＭに記憶されるコンフィギュレーションデータおよびソフトデータは、当然に仕様に左右されるのであるが、通常、互いに異なり、いずれか１つのＦＲＯＭに記憶されるコンフィギュレーションデータおよびソフトデータが図１に示したＦＲＯＭ１４３のそれらと同じになる場合もある。図５の例では、ＦＰＧＡ５４５に最大数のカメラ１１が接続されるので、搭載されたＦＲＯＭ５４３ａ，５４３ｂの一方には、最大数のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、最大数のカメラ１１から得られる画像データ記憶用の回路とにＦＰＧＡ５４５を構成するためのコンフィギュレーションデータと、ＣＰＵ５４６が、ＦＰＧＡ５４５に記憶の各画像データに対し画像処理を実行して所定の測定を行い、これら測定結果を利用して所定の検査を行うとともに、それら検査結果で例えば不良になった画像データを搭載された最大数のＳＤＲＡＭ１４４のいずれかに記憶する処理を実行するのに必要な処理手順を含むソフトデータとが記憶されることになる。
【００６８】
したがって、ＦＰＧＡ５４５は、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかのコンフィギュレーションデータに応じて、カメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、カメラ１１から得られる画像データ記憶用の回路とを備える。また、ＣＰＵ５４６は、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかのソフトデータに従って、画像処理装置５４全般の制御などの処理を行う。
【００６９】
次に、上記構成の画像処理システム５０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装して画像処理装置５４をハード的に構成した後、ケーブル１５を介してパソコンＰＣと画像処理装置５４とを接続し、パソコンＰＣから、搭載されたＦＲＯＭ５４３ａ，５４３ｂの各々にコンフィギュレーションデータおよびソフトデータを上記各実施形態と同様にＳＤＲＡＭ１４４経由でロードする。この後、画像処理装置５４からケーブル１５およびパソコンＰＣを切り離す。
【００７０】
これにより、ＦＰＧＡ５４５は、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかのコンフィギュレーションデータに応じて、カメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、カメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ５４６は、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかのソフトデータに従って、画像処理装置５４全般の制御などの処理を行うものとなる。
【００７１】
以上により、画像処理装置５４は、この各ＦＲＯＭに記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、所望台数のカメラ１１を備える画像処理システム用に使用可能になるとともに所望の画像処理を行うものとなるから、第５実施形態によれば、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７２】
しかも、ユーザサイドで、ＣＰＵ５４６のアクセス先を、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかに切り替えるだけで、本画像処理システム５０のシステム構成を変更することができるとともに、検査の切替えが可能になって多種多様な検査が可能になるので、ユーザは、カメラ台数やメモリ容量を選択することで、用途にあった機能を得ることが可能となり、また生産者は、上記各部品を搭載する基板の共通化を図ることで（例えば複数台のカメラを接続可能に予め基板を構成しておくことで）、基板を作り替えたりすることなくカメラの搭載台数を変更することができるので、画像処理システムのコスト低減が可能になる。
【００７３】
さらに、画像処理システム５０は、画像処理装置５４が複数のソフトを持っており、多種多様な用途に使用可能になるので、単機能で十分なユーザあるいは複数の機能が必要なユーザの双方に対応可能となる。
【００７４】
【発明の効果】
以上のことから明らかなように、請求項１記載の発明によれば、少なくとも１台のカメラと、このカメラから得られる画像データ記憶用の回路に少なくとも構成されるＦＰＧＡを有し、このＦＰＧＡに記憶の画像データを利用して所定の測定を行う画像処理装置とを備えるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７５】
請求項２記載の発明によれば、請求項１記載の画像処理システムにおいて、前記画像処理装置は外部コンピュータからロードされるコンフィギュレーションデータ記憶用の第１メモリを備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記少なくとも１台のカメラから得られる画像データ記憶用の回路に少なくとも構成されるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７６】
請求項３記載の発明によれば、請求項２記載の画像処理システムにおいて、前記カメラを１台備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記１台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、前記画像処理装置は、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行い、この測定結果を利用して所定の検査を行う処理を実行するＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを記憶する第２メモリとを備えるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７７】
請求項４記載の発明によれば、請求項２記載の画像処理システムにおいて、前記カメラを複数台備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記複数台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、前記画像処理装置は、前記ＦＰＧＡに記憶の各画像データに対し画像処理を実行して前記測定を行い、これら測定結果を利用して所定の検査を行うＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを複数画像分記憶する第２メモリとを備えるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７８】
請求項５記載の発明によれば、請求項３または４記載の画像処理システムにおいて、前記画像処理装置は前記画像データ記憶用の個別メモリを複数枚搭載可能に予め構成され、前記第２メモリは前記画像処理装置に搭載される個別メモリにより構成されるので、例えば、複数枚の欠陥画像などの必要な画像が保存可能となる。
【００７９】
請求項６記載の発明によれば、請求項５記載の画像処理システムにおいて、前記画像処理装置は前記カメラを複数台前記ＦＰＧＡに接続可能に予め構成されて成るので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００８０】
請求項７記載の発明によれば、請求項１〜６のいずれかに記載の画像処理システムにおいて、前記画像処理装置は、外部コンピュータからロードされるソフトデータ記憶用の個別メモリを第３メモリとして複数枚搭載可能に予め構成され、前記第３メモリとして搭載された個別メモリに記憶のソフトデータに従って、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行うので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００８１】
請求項８記載の発明によれば、少なくとも１台のカメラと、このカメラから得られる画像データを利用して所定の測定を行う画像処理装置とにより成る画像処理システムを構成する方法であって、ＦＰＧＡを、前記カメラから得られる画像データ記憶用の回路に少なくとも構成し、前記ＦＰＧＡに記憶の画像データを利用して前記測定を行うように前記画像処理装置を構成するので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００８２】
請求項９記載の発明によれば、請求項８記載の画像処理システムの構成方法において、前記ＦＰＧＡを前記カメラから得られる画像データ記憶用の回路に少なくとも構成するためのコンフィギュレーションデータ記憶用の第１メモリを前記画像処理装置に具備し、外部コンピュータを用いて前記コンフィギュレーションデータを前記第１メモリに記憶させるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【図面の簡単な説明】
【図１】本発明の画像処理システムに係る第１実施形態の構成図である。
【図２】本発明の画像処理システムに係る第２実施形態の構成図である。
【図３】本発明の画像処理システムに係る第３実施形態の構成図である。
【図４】本発明の画像処理システムに係る第４実施形態の構成図である。
【図５】本発明の画像処理システムに係る第５実施形態の構成図である。
【図６】従来の画像処理システムの一例を示す構成図である。
【図７】複数台のカメラを搭載する従来の画像処理システムの一例を示す図である。
【符号の説明】
１０，２０，３０，４０，５０ 画像処理システム
１１ カメラ
１２ モニタ
１３ キーパッド
１４，２４，３４，４４，５４ 画像処理装置
１４１ メモリ
１４２ コネクタ
１４３，２４３，３４３，４４３，５４３ａ，５４３ｂ ＦＲＯＭ
１４４ ＳＤＲＡＭ
１４５，２４５，５４５ ＦＰＧＡ
１４６，２４６，３４６，４４６，５４６ ＣＰＵ
【発明の属する技術分野】
本発明は、工業用途の生産設備として、生産工程上の製品の良否判定などに使用される画像処理システムおよびその構成方法に関するものである。
【０００２】
【従来の技術】
図６は従来の画像処理システムの一例を示す構成図で、この画像処理システムは、１台のカメラ１１と、モニタ１２と、操作入力用のキーパッド１３と、これら１台のカメラ１１、モニタ１２およびキーパッド１３が接続される画像処理装置ＰＡ１４とを備えている。
【０００３】
この画像処理装置ＰＡ１４は、モニタ１２に対する表示用のメモリ１４１と、ソフトデータ記憶用メモリとしてのＦＲＯＭ１４３と、１台のカメラ１１の撮像により得られる画像データ記憶用メモリとしてのＳＤＲＡＭ１４４と、１台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路、および１台のカメラ１１から得られる画像データ記憶用の回路を有するＣＭＯＳ−ＩＣ構成のコントロール回路１４５ｐと、ＦＲＯＭ１４３に記憶のソフトデータに従って画像処理装置ＰＡ１４全般の制御などの処理を行うものであって、例えば、コントロール回路１４５ｐに記憶の画像データに対し画像処理を実行して所定の測定を行い、この測定結果を利用して外観などの所定の検査を行う処理を実行するＣＰＵ１４６とを備えている。
【０００４】
上記画像処理システムは１台のカメラ１１を搭載する構成になっているが、工業用途の生産設備としての画像処理システムでは、複数台のカメラを搭載するシステム構成が標準となっている。
【０００５】
図７は複数台のカメラを搭載する従来の画像処理システムの一例を示す図で、この画像処理システムは、複数台のカメラ１１と、モニタ１２と、キーパッド１３と、これら複数台のカメラ１１、モニタ１２およびキーパッド１３が接続される画像処理装置ＰＡ２４とを備えている。
【０００６】
この画像処理装置ＰＡ２４は、モニタ１２に対する表示用のメモリ１４１と、ソフトデータ記憶用のＦＲＯＭ２４３と、複数台のカメラ１１の撮像により得られる画像データ記憶用の複数のＳＤＲＡＭ１４４と、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路、および複数台のカメラ１１から得られる画像データ記憶用の回路を有し、ＣＭＯＳ−ＩＣにより成るコントロール回路２４５ｐと、ＦＲＯＭ２４３に記憶のソフトデータに従って画像処理装置ＰＡ２４全般の制御などの処理を行うものであって、例えば、コントロール回路２４５ｐに記憶の各画像データに対し画像処理を実行して所定の測定を行い、これら測定結果を利用して外観などの所定の検査を行う処理を実行するＣＰＵ２４６とを備えている。
【０００７】
これにより、例えば、一の検査対象物の複数面に対する画像処理による外観検査などが一度で可能になる。
【０００８】
なお、特開平９−１０１２６８号公報には、被検査対象物の検査画像データを複数のウィンドウに分割して１プレーンとし、プレーンを構成するウィンドウ単位で欠陥の有無を判断する欠陥検査装置であって、同一の検査画像データについて互いにずれたウィンドウを有する複数のプレーンを設定するプレーン設定手段を有し、同一検査画像データを複数のプレーンに基づいて判断するものが開示されている。
【０００９】
【発明が解決しようとする課題】
一般的に従来の画像処理システムでは、画像処理装置は、ＣＰＵおよび複数のＣＭＯＳ−ＩＣなどを備え、カメラ毎にメモリ（ＳＤＲＡＭ）を搭載する構成になっている。このような構成では、部品点数が増えると、基板サイズの大型化および実装コストの上昇を招き、コストパフォーマンスが低下するので、部品価格を引き下げることでコストダウンが図られる場合がある。
【００１０】
例えば、図６の構成の画像処理システムでは、カメラを１台しか必要としなくても、画像処理装置に対して、複数台のカメラを備える画像処理システムの画像処理装置とあまり差のないコストがかかるために、１台のカメラで十分であるというユーザのニーズに合わせてコントロール回路を作成し、１台のカメラおよび１枚の画像メモリ用に基板を作成するなどしてコストダウンが図られる。この場合、図７の構成の画像処理システムでは、例えば、複数台のカメラの各々に対して１枚の画像メモリを割り当てる構成に基板が作成されることになる。
【００１１】
しかしながら、上記のコストダウンでは、商品のバリエーションを増やすと、勢いコストが上昇するという問題がある。つまり、商品のバリエーションを増やすと、上記コストダウンを図ることができないので、１台のカメラで十分であるというユーザ用の画像処理システムのコストが高くなるなどの問題が生じてしまうのである。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、多種の商品バリエーションに対応しうる共通設計が可能な画像処理システムおよびその構成方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために請求項１記載の発明の画像処理システムは、少なくとも１台のカメラと、このカメラから得られる画像データ記憶用の回路に少なくとも構成されるＦＰＧＡを有し、このＦＰＧＡに記憶の画像データを利用して所定の測定を行う画像処理装置とを備えるのである。
【００１４】
この構成では、ＦＰＧＡを使用して画像処理装置を構成したので、この画像処理装置は少なくとも１台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００１５】
なお、請求項１記載の画像処理システムにおいて、前記画像処理装置は外部コンピュータからロードされるコンフィギュレーションデータ記憶用の第１メモリを備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記少なくとも１台のカメラから得られる画像データ記憶用の回路に少なくとも構成される場合（請求項２）、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、少なくとも１台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００１６】
また、請求項２記載の画像処理システムにおいて、前記カメラを１台備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記１台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、前記画像処理装置は、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行い、この測定結果を利用して所定の検査を行う処理を実行するＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを記憶する第２メモリとを備える構成でもよい（請求項３）。この構成では、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、複数台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００１７】
また、請求項２記載の画像処理システムにおいて、前記カメラを複数台備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記複数台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、前記画像処理装置は、前記ＦＰＧＡに記憶の各画像データに対し画像処理を実行して前記測定を行い、これら測定結果を利用して所定の検査を行うＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを複数画像分記憶する第２メモリとを備える構成でもよい（請求項４）。この構成では、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、１台を含む所望台数のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００１８】
また、請求項３または４記載の画像処理システムにおいて、前記画像処理装置は前記画像データ記憶用の個別メモリを複数枚搭載可能に予め構成され、前記第２メモリは前記画像処理装置に搭載される個別メモリにより構成される場合（請求項５）、例えば、複数枚の欠陥画像などの必要な画像が保存可能となる。
【００１９】
また、請求項５記載の画像処理システムにおいて、前記画像処理装置は前記カメラを複数台前記ＦＰＧＡに接続可能に予め構成されて成る場合（請求項６）、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、所望台数のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００２０】
さらに、請求項１〜６のいずれかに記載の画像処理システムにおいて、前記画像処理装置は、外部コンピュータからロードされるソフトデータ記憶用の個別メモリを第３メモリとして複数枚搭載可能に予め構成され、前記第３メモリとして搭載された個別メモリに記憶のソフトデータに従って、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行う構成でもよい（請求項７）。この構成では、第３メモリとして搭載された個別メモリを切り替えるだけで、測定の切替えが可能になって多種多様な測定が可能になるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００２１】
請求項８記載の発明の画像処理システムの構成方法は、少なくとも１台のカメラと、このカメラから得られる画像データを利用して所定の測定を行う画像処理装置とにより成る画像処理システムを構成する方法であって、ＦＰＧＡを、前記カメラから得られる画像データ記憶用の回路に少なくとも構成し、前記ＦＰＧＡに記憶の画像データを利用して前記測定を行うように前記画像処理装置を構成するものである。
【００２２】
この方法では、画像処理装置は、ＦＰＧＡに記憶の画像データを利用して測定を行うように構成されるので、少なくとも１台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００２３】
なお、請求項８記載の画像処理システムの構成方法において、前記ＦＰＧＡを前記カメラから得られる画像データ記憶用の回路に少なくとも構成するためのコンフィギュレーションデータ記憶用の第１メモリを前記画像処理装置に具備し、外部コンピュータを用いて前記コンフィギュレーションデータを前記第１メモリに記憶させる場合（請求項９）、画像処理装置は、第１メモリに記憶させるべきコンフィギュレーションデータを変更するだけで、少なくとも１台のカメラを備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００２４】
【発明の実施の形態】
図１は本発明の画像処理システムに係る第１実施形態の構成図で、この図を用いて以下に第１実施形態の説明を、本発明の画像処理システムの構成方法に係る実施形態の説明とともに行う。
【００２５】
図１に示す画像処理システム１０は、例えば検査対象物（図示せず）の撮像を行うＴＶカメラなどのデジタル式のカメラ１１を１台備えるとともに、ＣＲＴまたはＬＣＤなどにより成るモニタ１２と、操作入力用のキーパッド１３と、これら１台のカメラ１１、モニタ１２およびキーパッド１３が接続される画像処理装置１４とを備えている。
【００２６】
この画像処理装置１４は、モニタ１２に対する表示用のメモリ１４１と、ＲＳ２３２Ｃケーブルまたはネットワーク接続用ケーブルなどのケーブル１５を介してパソコンＰＣ（外部コンピュータ）と接続されるコネクタ１４２と、このコネクタ１４２を介してパソコンＰＣからロードされるコンフィギュレーションデータおよびソフトデータ記憶用であって、例えば不揮発性のフラッシュメモリにより成るＦＲＯＭ１４３（第１メモリおよび第３メモリ）と、１台のカメラ１１の撮像により得られる画像データ記憶用であって、例えば揮発性のＳＲＡＭまたは（同期式）ＤＲＡＭなどにより成るＳＤＲＡＭ１４４（第２メモリ）とを備えているほか、ＦＰＧＡ (field programmable gate array)１４５とＣＰＵ１４６とを備えている。
【００２７】
ＦＰＧＡ１４５は、ＦＲＯＭ１４３に記憶のコンフィギュレーションデータにより所望の回路に構成されるものであって、そのコンフィギュレーションデータにより、１台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、１台のカメラ１１から得られる画像データ記憶用の回路とを備える。ただし、ＦＰＧＡ１４５には、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる複数画像（フレーム）分の画像データ記憶用の回路とに構成可能なものが使用される。
【００２８】
ＣＰＵ１４６は、ＦＲＯＭ１４３に記憶のソフトデータに従って画像処理装置１４全般の制御などの処理を行うものであって、例えば、ＦＰＧＡ１４５に記憶の画像データに対し画像処理を実行して所定の測定を行い、この測定結果を利用して外観などの所定の検査を行う処理を実行する。ここで、上記測定および検査は画像処理システムの仕様によって当然に相違するのであるが、例えば、位置または形状などの各種測定が行われ、一の画像データに対して複数項目の測定および複数項目の検査が行われる場合もある。また、ＣＰＵ１４６は、その検査結果で例えば不良になった画像データを後の検討などのためにＳＤＲＡＭ１４４に記憶する処理を行う。さらに、ＣＰＵ１４６は、ＩＳＰ(in system programming) 機能により、コネクタ１４２を介したパソコンＰＣからのデータをＳＤＲＡＭ１４４に一旦蓄積し、指定されたＦＲＯＭ１４３に書き込む処理を実行する。
【００２９】
次に、上記構成の画像処理システム１０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装後、ケーブル１５を介してパソコンＰＣと画像処理装置１４とを接続し、コネクタ１４２を介したパソコンＰＣから、コンフィギュレーションデータおよびソフトデータを、ＣＰＵ１４６経由でＳＤＲＡＭ１４４に一旦蓄積した後、ＦＲＯＭ１４３にロードする。この後、画像処理装置１４からケーブル１５およびパソコンＰＣを切り離す。
【００３０】
これにより、ＦＰＧＡ１４５は、１台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、１台のカメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ１４６は、ＦＲＯＭ１４３に記憶のソフトデータに従って、ＦＰＧＡ１４５に記憶の画像データに対し画像処理を実行して測定を行い、この測定結果を利用して検査を行う処理を実行するとともに、その検査結果で例えば不良になった画像データをＳＤＲＡＭ１４４に記憶する処理を行うものとなる。
【００３１】
以上により、１台のカメラ１１、モニタ１２、キーパッド１３および画像処理装置１４により成る画像処理システム１０が得られるのであるが、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる複数画像分の画像データ記憶用の回路とに構成可能なＦＰＧＡ１４５を使用して画像処理装置１４を構成したので、画像処理装置１４は、このＦＲＯＭ１４３に記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、複数台のカメラ１１を備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。このように、ＦＰＧＡやＰＬＤなどを用いて、カメラおよびメモリの搭載数を選択可能に画像処理装置を構成することで、仕様にあった部品だけを実装することが可能になるほかシステム構成の変更が容易になる。
【００３２】
なお、第１実施形態では、ＦＰＧＡを例に説明したが、ＦＰＧＡに対して基本的なプロセスの違いはあるものの機能的には同様のＰＬＤを使用してもよく、最大構成が大規模の場合にはＦＰＧＡを使用し、小規模の場合にはＰＬＤを使用する使い分けが考えられる。
【００３３】
また、第１実施形態では、ＦＰＧＡ１４５により、カメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、カメラ１１から得られる画像データ記憶用の回路とが構成されるが、これに限らず、上記制御用の回路をＦＰＧＡとは別のＩＣで構成し、そのＦＰＧＡをカメラ１１から得られる画像データ記憶用の回路に構成するようにしてもよい。
【００３４】
さらに、上記構成手順では、コンフィギュレーションデータおよびソフトデータがいわゆるＩＳＰ用ピンを介して基板（図示せず）上のＦＲＯＭ１４３にロードされる手順になっているが、これに限らず、コンフィギュレーションデータおよびソフトデータは予めＦＲＯＭ１４３に記憶され、このＦＲＯＭ１４３を画像処理装置１４に単に組み込む手順でもよい。
【００３５】
図２は本発明の画像処理システムに係る第２実施形態の構成図で、この図を用いて以下に第２実施形態の説明を行う。
【００３６】
図２に示す画像処理システム２０は、モニタ１２およびキーパッド１３を第１実施形態と同様に備えているほか、第１実施形態との相違点として、カメラ１１を複数台備えているとともに画像処理装置２４を備えている。なお、図２の例では、２台のカメラ１１が図示されているが、２台に限らず３台や４台などでもよいのは言うまでもない。
【００３７】
この画像処理装置２４は、メモリ１４１およびコネクタ１４２を第１実施形態の画像処理装置１４と同様に備えているほか、画像処理装置１４との相違点として、ＳＤＲＡＭ１４４を複数備えているとともに、ＦＲＯＭ２４３、ＦＰＧＡ２４５およびＣＰＵ２４６を備えている。
【００３８】
ＦＲＯＭ２４３は、デバイスとしては図１に示したＦＲＯＭ１４３と同じものであるが、コネクタ１４２を介してパソコンＰＣからロードされる複数台のカメラ１１用のコンフィギュレーションデータおよびソフトデータを記憶する点でＦＲＯＭ１４３と相違する。
【００３９】
ＦＰＧＡ２４５は、デバイスとしてはＦＰＧＡ１４５と同じものであるが、ＦＲＯＭ２４３に記憶のコンフィギュレーションデータにより、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる画像データ記憶用の回路とを備える点でＦＰＧＡ１４５と相違する。なお、画像処理システム２０が複数台のカメラ１１を備えるので、モニタ１２に対して分割表示処理を行う回路をＦＰＧＡ２４５の上記制御用の回路に付加する構成でもよい。
【００４０】
ＣＰＵ２４６は、デバイスとしてはＣＰＵ１４６と同じものであるが、ＦＲＯＭ２４３に記憶のソフトデータに従って画像処理装置２４全般の制御などの処理を行う点でＣＰＵ１４６と相違する。すなわち、ＣＰＵ２４６は、ＦＰＧＡ２４５に記憶の各画像データに対し画像処理を実行して所定の測定を行い、これら測定結果を利用して所定の検査を行う処理を実行するとともに、それら検査結果で例えば不良になった画像データを後の検討などのために複数のＳＤＲＡＭ１４４に記憶する処理を行う。
【００４１】
次に、上記構成の画像処理システム２０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装して画像処理装置２４をハード的に構成した後、ケーブル１５を介してパソコンＰＣと画像処理装置２４とを接続し、コネクタ１４２を介したパソコンＰＣから、上述のコンフィギュレーションデータおよびソフトデータを、ＣＰＵ２４６経由でＳＤＲＡＭ１４４に一旦蓄積した後、ＦＲＯＭ２４３にロードする。この後、画像処理装置２４からケーブル１５およびパソコンＰＣを切り離す。
【００４２】
これにより、ＦＰＧＡ２４５は、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ２４６は、ＦＲＯＭ２４３に記憶のソフトデータに従って、ＦＰＧＡ２４５に記憶の各画像データに対し画像処理を実行して測定を行い、これら測定結果を利用して検査を行う処理を実行するとともに、それら検査結果で例えば不良になった画像データを複数のＳＤＲＡＭ１４４に記憶する処理を行うものとなる。
【００４３】
以上により、複数台のカメラ１１、モニタ１２、キーパッド１３および画像処理装置２４により成る画像処理システム２０が得られるのであるが、画像処理装置２４は、このＦＲＯＭ２４３に記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、１台を含む所望台数のカメラ１１を備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００４４】
図３は本発明の画像処理システムに係る第３実施形態の構成図で、この図を用いて以下に第３実施形態の説明を行う。
【００４５】
図３に示す画像処理システム３０は、１台のカメラ１１、モニタ１２およびキーパッド１３を第１実施形態と同様に備えているほか、第１実施形態との相違点として画像処理装置３４を備えている。
【００４６】
この画像処理装置３４は、メモリ１４１、コネクタ１４２およびＦＰＧＡ１４５を第１実施形態の画像処理装置１４と同様に備えているほか、画像処理装置１４との相違点として、ＳＤＲＡＭ１４４を所定最大数（図３の例では４枚）まで搭載可能に構成され、その最大数よりも少ない複数（図３の例では２枚）のＳＤＲＡＭ１４４を備えているとともに、ＦＲＯＭ３４３およびＣＰＵ３４６を備えている。
【００４７】
ＦＲＯＭ３４３は、デバイスとしては図１に示したＦＲＯＭ１４３と同じものであるとともに、コネクタ１４２を介してパソコンＰＣからロードされ記憶するコンフィギュレーションデータも同じであるが、パソコンＰＣからロードされ記憶するソフトデータが異なる点でＦＲＯＭ１４３と相違する。
【００４８】
ＣＰＵ３４６は、デバイスとしてはＣＰＵ１４６と同じものであるが、ＦＲＯＭ３４３に記憶のソフトデータに従って画像処理装置３４全般の制御などの処理を行う点でＣＰＵ１４６と相違する。すなわち、ＣＰＵ３４６は、検査結果で例えば不良になった画像データを後の検討などのために搭載された複数のＳＤＲＡＭ１４４のいずれかに記憶する処理を行う。
【００４９】
次に、上記構成の画像処理システム３０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装して画像処理装置３４をハード的に構成した後、ケーブル１５を介してパソコンＰＣと画像処理装置３４とを接続し、コネクタ１４２を介したパソコンＰＣから、上述のコンフィギュレーションデータおよびソフトデータを、ＣＰＵ３４６経由でＳＤＲＡＭ１４４に一旦蓄積した後、ＦＲＯＭ３４３にロードする。この後、画像処理装置３４からケーブル１５およびパソコンＰＣを切り離す。
【００５０】
これにより、ＦＰＧＡ１４５は、１台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、１台のカメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ３４６は、ＦＲＯＭ３４３に記憶のソフトデータに従って、ＦＰＧＡ１４５に記憶の画像データに対し画像処理を実行して測定を行い、この測定結果を利用して検査を行う処理を実行するとともに、その検査結果で例えば不良になった画像データを搭載された複数のＳＤＲＡＭ１４４のいずれかに記憶する処理を行うものとなる。
【００５１】
以上により、１台のカメラ１１、モニタ１２、キーパッド１３および画像処理装置３４により成る画像処理システム３０が得られるのであるが、画像処理装置３４は、このＦＲＯＭ３４３に記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、所望台数のカメラ１１を備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００５２】
また、複数枚のＳＤＲＡＭ１４４を搭載可能な基板に予め構成されるから、ＳＤＲＡＭ１４４を必要枚数搭載すれば、複数枚の欠陥画像などの必要な画像が保存可能となる。
【００５３】
図４は本発明の画像処理システムに係る第４実施形態の構成図で、この図を用いて以下に第４実施形態の説明を行う。
【００５４】
図４に示す画像処理システム４０は、モニタ１２およびキーパッド１３を第１実施形態と同様に備えているほか、第１実施形態との相違点として、カメラ１１を所定最大数（図４の例では４台）まで搭載可能に構成され、その最大数よりも少ない複数台（図４の例では２台）のカメラ１１を備えているとともに、画像処理装置４４を備えている。
【００５５】
この画像処理装置４４は、メモリ１４１およびコネクタ１４２を第１実施形態の画像処理装置１４と同様に備えているほか、画像処理装置１４との相違点として、ＳＤＲＡＭ１４４を所定最大数（図では４枚）まで搭載可能に構成され、その最大数よりも少ない複数（図では２枚）のＳＤＲＡＭ１４４を備えているとともに、ＦＲＯＭ４４３、ＦＰＧＡ２４５およびＣＰＵ４４６を備えている。
【００５６】
ＦＲＯＭ４４３は、デバイスとしては図１に示したＦＲＯＭ１４３と同じものであるが、コネクタ１４２を介してパソコンＰＣからロードされる複数台のカメラ１１用のコンフィギュレーションデータおよびソフトデータを記憶する点でＦＲＯＭ１４３と相違する。
【００５７】
ＦＰＧＡ２４５は、デバイスとしてはＦＰＧＡ１４５と同じものであるが、ＦＲＯＭ４４３に記憶のコンフィギュレーションデータにより、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる画像データ記憶用の回路とを備える点でＦＰＧＡ１４５と相違する。
【００５８】
ＣＰＵ４４６は、デバイスとしてはＣＰＵ１４６と同じものであるが、ＦＲＯＭ４４３に記憶のソフトデータに従って画像処理装置４４全般の制御などの処理を行う点でＣＰＵ１４６と相違する。すなわち、ＣＰＵ４４６は、ＦＰＧＡ２４５に記憶の各画像データに対し画像処理を実行して所定の測定を行い、これら測定結果を利用して所定の検査を行う処理を実行するとともに、それら検査結果で例えば不良になった画像データを後の検討などのために搭載された複数のＳＤＲＡＭ１４４のいずれかに記憶する処理を行う。
【００５９】
次に、上記構成の画像処理システム４０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装して画像処理装置４４をハード的に構成した後、ケーブル１５を介してパソコンＰＣと画像処理装置４４とを接続し、コネクタ１４２を介したパソコンＰＣから、上述のコンフィギュレーションデータおよびソフトデータを、ＣＰＵ４４６経由でＳＤＲＡＭ１４４に一旦蓄積した後、ＦＲＯＭ４４３にロードする。この後、画像処理装置４４からケーブル１５およびパソコンＰＣを切り離す。
【００６０】
これにより、ＦＰＧＡ２４５は、複数台のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、複数台のカメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ４４６は、ＦＲＯＭ４４３に記憶のソフトデータに従って、ＦＰＧＡ２４５に記憶の各画像データに対し画像処理を実行して測定を行い、これら測定結果を利用して検査を行う処理を実行するとともに、それら検査結果で例えば不良になった画像データを搭載された複数のＳＤＲＡＭ１４４のいずれかに記憶する処理を行うものとなる。
【００６１】
以上により、複数台のカメラ１１、モニタ１２、キーパッド１３および画像処理装置４４により成る画像処理システム４０が得られるのであるが、画像処理装置４４は、このＦＲＯＭ４４３に記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、所望台数のカメラ１１を備える画像処理システム用に使用可能となるから、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００６２】
また、複数枚のＳＤＲＡＭ１４４を搭載可能な基板に予め構成されるから、ＳＤＲＡＭ１４４を必要枚数搭載すれば、複数枚の欠陥画像などの必要な画像が保存可能となる。
【００６３】
さらに、図４の例において、カメラ１１を４台搭載し、そのうちの２台のカメラに対しては複数枚の画像データを残す必要があり、残りの２台のカメラに対しては画像データを残す必要がない場合、画像データを残す必要のある２台のカメラにＳＤＲＡＭ１４４を割り当てることで、効率的な画像データの保存が可能になる。
【００６４】
図５は本発明の画像処理システムに係る第５実施形態の構成図で、この図を用いて以下に第５実施形態の説明を行う。
【００６５】
図５に示す画像処理システム５０は、モニタ１２およびキーパッド１３を第１実施形態と同様に備えているほか、第１実施形態との相違点として、カメラ１１を所定最大数（図５の例では４台）備えているとともに、画像処理装置５４を備えている。
【００６６】
この画像処理装置５４は、メモリ１４１およびコネクタ１４２を第１実施形態の画像処理装置１４と同様に備えているほか、画像処理装置１４との相違点として、ＦＲＯＭをデバイスとして所定最大数（図５の例では４枚）まで搭載可能に構成され、その最大数よりも少ない複数のＦＲＯＭを備えているとともに、ＳＤＲＡＭ１４４を所定最大数（図５の例では４枚）備え、さらにＦＰＧＡ５４５およびＣＰＵ５４６を備えている。図５では、ＦＲＯＭ５４３ａ〜５４３ｄのうちＦＲＯＭ５４３ａ，５４３ｂが具備されている。
【００６７】
ＦＲＯＭ５４３ａ〜５４３ｄの各々は、デバイスとしては図１に示したＦＲＯＭ１４３と同じもので、コネクタ１４２を介してパソコンＰＣからロードされるコンフィギュレーションデータおよびソフトデータを記憶する。各ＦＲＯＭに記憶されるコンフィギュレーションデータおよびソフトデータは、当然に仕様に左右されるのであるが、通常、互いに異なり、いずれか１つのＦＲＯＭに記憶されるコンフィギュレーションデータおよびソフトデータが図１に示したＦＲＯＭ１４３のそれらと同じになる場合もある。図５の例では、ＦＰＧＡ５４５に最大数のカメラ１１が接続されるので、搭載されたＦＲＯＭ５４３ａ，５４３ｂの一方には、最大数のカメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、最大数のカメラ１１から得られる画像データ記憶用の回路とにＦＰＧＡ５４５を構成するためのコンフィギュレーションデータと、ＣＰＵ５４６が、ＦＰＧＡ５４５に記憶の各画像データに対し画像処理を実行して所定の測定を行い、これら測定結果を利用して所定の検査を行うとともに、それら検査結果で例えば不良になった画像データを搭載された最大数のＳＤＲＡＭ１４４のいずれかに記憶する処理を実行するのに必要な処理手順を含むソフトデータとが記憶されることになる。
【００６８】
したがって、ＦＰＧＡ５４５は、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかのコンフィギュレーションデータに応じて、カメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、カメラ１１から得られる画像データ記憶用の回路とを備える。また、ＣＰＵ５４６は、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかのソフトデータに従って、画像処理装置５４全般の制御などの処理を行う。
【００６９】
次に、上記構成の画像処理システム５０を検査対象物の検査システムとして機能させるための構成手順を説明する。例えば、上記各部品を実装して画像処理装置５４をハード的に構成した後、ケーブル１５を介してパソコンＰＣと画像処理装置５４とを接続し、パソコンＰＣから、搭載されたＦＲＯＭ５４３ａ，５４３ｂの各々にコンフィギュレーションデータおよびソフトデータを上記各実施形態と同様にＳＤＲＡＭ１４４経由でロードする。この後、画像処理装置５４からケーブル１５およびパソコンＰＣを切り離す。
【００７０】
これにより、ＦＰＧＡ５４５は、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかのコンフィギュレーションデータに応じて、カメラ１１、モニタ１２、キーパッド１３およびメモリ１４１の各制御用の回路と、カメラ１１から得られる画像データ記憶用の回路とを備えるものとなる。また、ＣＰＵ５４６は、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかのソフトデータに従って、画像処理装置５４全般の制御などの処理を行うものとなる。
【００７１】
以上により、画像処理装置５４は、この各ＦＲＯＭに記憶させるべきコンフィギュレーションデータおよびソフトデータを変更するだけで、所望台数のカメラ１１を備える画像処理システム用に使用可能になるとともに所望の画像処理を行うものとなるから、第５実施形態によれば、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７２】
しかも、ユーザサイドで、ＣＰＵ５４６のアクセス先を、搭載されたＦＲＯＭ５４３ａ，５４３ｂのいずれかに切り替えるだけで、本画像処理システム５０のシステム構成を変更することができるとともに、検査の切替えが可能になって多種多様な検査が可能になるので、ユーザは、カメラ台数やメモリ容量を選択することで、用途にあった機能を得ることが可能となり、また生産者は、上記各部品を搭載する基板の共通化を図ることで（例えば複数台のカメラを接続可能に予め基板を構成しておくことで）、基板を作り替えたりすることなくカメラの搭載台数を変更することができるので、画像処理システムのコスト低減が可能になる。
【００７３】
さらに、画像処理システム５０は、画像処理装置５４が複数のソフトを持っており、多種多様な用途に使用可能になるので、単機能で十分なユーザあるいは複数の機能が必要なユーザの双方に対応可能となる。
【００７４】
【発明の効果】
以上のことから明らかなように、請求項１記載の発明によれば、少なくとも１台のカメラと、このカメラから得られる画像データ記憶用の回路に少なくとも構成されるＦＰＧＡを有し、このＦＰＧＡに記憶の画像データを利用して所定の測定を行う画像処理装置とを備えるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７５】
請求項２記載の発明によれば、請求項１記載の画像処理システムにおいて、前記画像処理装置は外部コンピュータからロードされるコンフィギュレーションデータ記憶用の第１メモリを備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記少なくとも１台のカメラから得られる画像データ記憶用の回路に少なくとも構成されるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７６】
請求項３記載の発明によれば、請求項２記載の画像処理システムにおいて、前記カメラを１台備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記１台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、前記画像処理装置は、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行い、この測定結果を利用して所定の検査を行う処理を実行するＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを記憶する第２メモリとを備えるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７７】
請求項４記載の発明によれば、請求項２記載の画像処理システムにおいて、前記カメラを複数台備え、前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記複数台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、前記画像処理装置は、前記ＦＰＧＡに記憶の各画像データに対し画像処理を実行して前記測定を行い、これら測定結果を利用して所定の検査を行うＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを複数画像分記憶する第２メモリとを備えるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００７８】
請求項５記載の発明によれば、請求項３または４記載の画像処理システムにおいて、前記画像処理装置は前記画像データ記憶用の個別メモリを複数枚搭載可能に予め構成され、前記第２メモリは前記画像処理装置に搭載される個別メモリにより構成されるので、例えば、複数枚の欠陥画像などの必要な画像が保存可能となる。
【００７９】
請求項６記載の発明によれば、請求項５記載の画像処理システムにおいて、前記画像処理装置は前記カメラを複数台前記ＦＰＧＡに接続可能に予め構成されて成るので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００８０】
請求項７記載の発明によれば、請求項１〜６のいずれかに記載の画像処理システムにおいて、前記画像処理装置は、外部コンピュータからロードされるソフトデータ記憶用の個別メモリを第３メモリとして複数枚搭載可能に予め構成され、前記第３メモリとして搭載された個別メモリに記憶のソフトデータに従って、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行うので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００８１】
請求項８記載の発明によれば、少なくとも１台のカメラと、このカメラから得られる画像データを利用して所定の測定を行う画像処理装置とにより成る画像処理システムを構成する方法であって、ＦＰＧＡを、前記カメラから得られる画像データ記憶用の回路に少なくとも構成し、前記ＦＰＧＡに記憶の画像データを利用して前記測定を行うように前記画像処理装置を構成するので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【００８２】
請求項９記載の発明によれば、請求項８記載の画像処理システムの構成方法において、前記ＦＰＧＡを前記カメラから得られる画像データ記憶用の回路に少なくとも構成するためのコンフィギュレーションデータ記憶用の第１メモリを前記画像処理装置に具備し、外部コンピュータを用いて前記コンフィギュレーションデータを前記第１メモリに記憶させるので、多種の商品バリエーションに対応しうる共通設計が可能になる。
【図面の簡単な説明】
【図１】本発明の画像処理システムに係る第１実施形態の構成図である。
【図２】本発明の画像処理システムに係る第２実施形態の構成図である。
【図３】本発明の画像処理システムに係る第３実施形態の構成図である。
【図４】本発明の画像処理システムに係る第４実施形態の構成図である。
【図５】本発明の画像処理システムに係る第５実施形態の構成図である。
【図６】従来の画像処理システムの一例を示す構成図である。
【図７】複数台のカメラを搭載する従来の画像処理システムの一例を示す図である。
【符号の説明】
１０，２０，３０，４０，５０ 画像処理システム
１１ カメラ
１２ モニタ
１３ キーパッド
１４，２４，３４，４４，５４ 画像処理装置
１４１ メモリ
１４２ コネクタ
１４３，２４３，３４３，４４３，５４３ａ，５４３ｂ ＦＲＯＭ
１４４ ＳＤＲＡＭ
１４５，２４５，５４５ ＦＰＧＡ
１４６，２４６，３４６，４４６，５４６ ＣＰＵ
Claims (9)
- 少なくとも１台のカメラと、
このカメラから得られる画像データ記憶用の回路に少なくとも構成されるＦＰＧＡを有し、このＦＰＧＡに記憶の画像データを利用して所定の測定を行う画像処理装置と
を備える画像処理システム。 - 前記画像処理装置は外部コンピュータからロードされるコンフィギュレーションデータ記憶用の第１メモリを備え、
前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記少なくとも１台のカメラから得られる画像データ記憶用の回路に少なくとも構成される
請求項１記載の画像処理システム。 - 前記カメラを１台備え、
前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記１台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、
前記画像処理装置は、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行い、この測定結果を利用して所定の検査を行う処理を実行するＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを記憶する第２メモリとを備える
請求項２記載の画像処理システム。 - 前記カメラを複数台備え、
前記ＦＰＧＡは、前記第１メモリに記憶のコンフィギュレーションデータにより、前記複数台のカメラから得られる画像データ記憶用の回路に少なくとも構成され、
前記画像処理装置は、前記ＦＰＧＡに記憶の各画像データに対し画像処理を実行して前記測定を行い、これら測定結果を利用して所定の検査を行うＣＰＵと、前記検査結果に応じて前記ＦＰＧＡに記憶の画像データを複数画像分記憶する第２メモリとを備える
請求項２記載の画像処理システム。 - 前記画像処理装置は前記画像データ記憶用の個別メモリを複数枚搭載可能に予め構成され、前記第２メモリは前記画像処理装置に搭載される個別メモリにより構成される請求項３または４記載の画像処理システム。
- 前記画像処理装置は前記カメラを複数台前記ＦＰＧＡに接続可能に予め構成されて成る請求項５記載の画像処理システム。
- 前記画像処理装置は、外部コンピュータからロードされるソフトデータ記憶用の個別メモリを第３メモリとして複数枚搭載可能に予め構成され、前記第３メモリとして搭載された個別メモリに記憶のソフトデータに従って、前記ＦＰＧＡに記憶の画像データに対し画像処理を実行して前記測定を行う請求項１〜６のいずれかに記載の画像処理システム。
- 少なくとも１台のカメラと、このカメラから得られる画像データを利用して所定の測定を行う画像処理装置とにより成る画像処理システムを構成する方法であって、
ＦＰＧＡを、前記カメラから得られる画像データ記憶用の回路に少なくとも構成し、
前記ＦＰＧＡに記憶の画像データを利用して前記測定を行うように前記画像処理装置を構成する
画像処理システムの構成方法。 - 前記ＦＰＧＡを前記カメラから得られる画像データ記憶用の回路に少なくとも構成するためのコンフィギュレーションデータ記憶用の第１メモリを前記画像処理装置に具備し、
外部コンピュータを用いて前記コンフィギュレーションデータを前記第１メモリに記憶させる
請求項８記載の画像処理システムの構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36491499A JP4096477B2 (ja) | 1999-07-23 | 1999-12-22 | 画像処理システムおよびその構成方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20875299 | 1999-07-23 | ||
| JP11-208752 | 1999-07-23 | ||
| JP36491499A JP4096477B2 (ja) | 1999-07-23 | 1999-12-22 | 画像処理システムおよびその構成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001099627A JP2001099627A (ja) | 2001-04-13 |
| JP4096477B2 true JP4096477B2 (ja) | 2008-06-04 |
Family
ID=26517029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36491499A Expired - Fee Related JP4096477B2 (ja) | 1999-07-23 | 1999-12-22 | 画像処理システムおよびその構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4096477B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102087099A (zh) * | 2010-11-23 | 2011-06-08 | 东莞市日新传导科技股份有限公司 | 基于fpga的激光测径系统 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212227B2 (en) | 2001-11-09 | 2007-05-01 | Karl Storz Imaging, Inc. | Programmable and reconfigurable camera control unit for video systems |
| US8199188B2 (en) | 2001-11-09 | 2012-06-12 | Karl Storz Imaging, Inc. | Video imaging system with a camera control unit |
| US8089509B2 (en) | 2001-11-09 | 2012-01-03 | Karl Storz Imaging, Inc. | Programmable camera control unit with updatable program |
| US8274559B2 (en) | 2001-11-09 | 2012-09-25 | Karl Storz Imaging, Inc. | Replaceable hardware component of a camera control unit for video systems |
| KR100565330B1 (ko) | 2004-06-21 | 2006-03-30 | 엘지전자 주식회사 | 영상 데이터 처리 장치 |
| US7869662B2 (en) * | 2005-04-22 | 2011-01-11 | Agilent Technologies, Inc. | System architecture for sensing an absolute position using a target pattern |
| KR100779918B1 (ko) | 2006-09-28 | 2007-11-29 | 아진산업(주) | 스테레오비전 검사용 영상처리장치 및 이를 이용한검사방법 |
| JP5807887B1 (ja) | 2015-05-07 | 2015-11-10 | 株式会社制御システム研究所 | プログラマブルロジックデバイス、プログラマブルロジックデバイスのエラー検証方法、及びプログラマブルロジックデバイスの回路形成方法 |
-
1999
- 1999-12-22 JP JP36491499A patent/JP4096477B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102087099A (zh) * | 2010-11-23 | 2011-06-08 | 东莞市日新传导科技股份有限公司 | 基于fpga的激光测径系统 |
| CN102087099B (zh) * | 2010-11-23 | 2012-09-05 | 东莞市日新传导科技股份有限公司 | 基于fpga的激光测径系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001099627A (ja) | 2001-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05233447A (ja) | キャッシュメモリ | |
| JP2001099627A (ja) | 画像処理システムおよびその構成方法 | |
| CN100593104C (zh) | 图像处理装置和图像处理方法 | |
| CN117475969A (zh) | 双屏显示电路、设备、控制方法、存储介质和计算机设备 | |
| US20070076007A1 (en) | Display controller capable of reducing cache memory and the frame adjusting method thereof | |
| JP5419761B2 (ja) | デバイス制御装置およびｃｐｕ | |
| JP4122072B2 (ja) | 製品検査のための映像処理システム | |
| US20060072042A1 (en) | Video output apparatus and method thereof | |
| JP7067869B2 (ja) | 画像処理システム、情報処理装置、情報処理方法、および情報処理プログラム | |
| JP2000105167A (ja) | 画質検査装置のアドレス・キャリブレーション方法 | |
| KR100573698B1 (ko) | 부품장착 및 납땜검사 자동티칭장치 및 그 방법 | |
| JP2005190487A (ja) | グラフィックスプロセッサ | |
| US5075843A (en) | Method and apparatus for processing graphical information | |
| JP2002074331A (ja) | 画像処理装置および画像処理方法 | |
| JP2953902B2 (ja) | ライブラリ検証装置 | |
| CN113467878A (zh) | 页面横竖屏展示方法、电子设备及存储介质 | |
| JP3095732B2 (ja) | 画像分配処理装置 | |
| JP2004037386A (ja) | Ｘ線透視装置 | |
| JP2010276370A (ja) | 電子機器の配置位置表示装置 | |
| JP3085479B2 (ja) | 波形観測装置 | |
| JPH0588929A (ja) | 画像処理装置 | |
| JPH0520447A (ja) | 画像処理用集積回路 | |
| JP2017198479A (ja) | 検査用画像表示装置 | |
| JPH02161494A (ja) | Ｃｒｔ表示装置 | |
| JPH0714930Y2 (ja) | 回路検査装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080303 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |