JP4202149B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、トレンチ構造を有する半導体装置およびその製造方法に関し、特に、トレンチ構造を有する高周波スイッチング用のＭＯＳ ＦＥＴおよびその製造方法に関する。
【０００２】
【従来の技術】
図６は、従来のトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
シリコン基板５１の表面には、Ｎ-エピタキシャル層５２が形成されており、Ｎ-エピタキシャル層５２の上には、拡散領域６５が形成されている。拡散領域６５を貫通してＮ-エピタキシャル層５２の厚さ方向途中に至る複数のトレンチ５４が、一定間隔ごとに形成されている。トレンチ５４の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極５５が配置されている。
【０００３】
トレンチ５４の内壁に沿って、ゲート酸化膜５６が設けられている。すなわち、ゲート電極５６とＮ-エピタキシャル層５２および拡散領域６５とは、ゲート酸化膜５６を挟んで対向している。トレンチ５４の内側壁はほぼ平坦な面になっており、トレンチ５４の底はシリコン基板５１側に突出した湾曲面をなしている。トレンチ５４のこのような形状を反映して、ゲート酸化膜５６と拡散領域６５およびＮ-エピタキシャル層５２との界面は、平坦面５６ｆおよび湾曲面５６ｃを有している。平坦面５６ｆは、拡散領域６５において、特定の面方位を有する面であってその面に沿って電流が流れるとき抵抗値が低くなるような面に沿うようにされている。
【０００４】
拡散領域６５の表層部でトレンチ５４の周辺（縁部）には、Ｎ+ソース領域５７が形成されている。拡散領域６５の残部は導電型がＰ型のチャネル領域５３となっている。
トレンチ５４の上方を覆うように酸化シリコンからなる絶縁膜５９が形成されている。絶縁膜５９は、平面視においてトレンチ５４の縁部（Ｎ+ソース領域５７の上）にも存在する。隣接する２つの絶縁膜５９の間は、コンタクトホール６０となっている。拡散領域６５および絶縁膜５９の上には、アルミニウムなどの金属からなる電極膜６１が設けられている。電極膜６１は、コンタクトホール６０内を埋めるように形成されている。
【０００５】
以上の半導体装置の動作時（オン状態のとき）には、Ｎ+ソース領域５７とＮ-エピタキシャル層５２との間に、電流（ドレイン電流）が流れる。ドレイン電流は、チャネル領域５３中のゲート酸化膜５６近傍を、ゲート酸化膜５６に沿って流れる。
このような半導体装置は、たとえば、下記特許文献１に開示されている。
【０００６】
【特許文献１】
特開平８−１６７７１１号公報
【０００７】
【発明が解決しようとする課題】
ところが、以上のような構造を有する半導体装置は、高周波のスイッチング用途（たとえば、ＤＣ−ＤＣコンバータ）に好適に用いることができなかった。このような用途に用いる半導体装置は、低いオン抵抗および低いスイッチングロスが要求されるが、上記の構造を有する半導体装置では、オン抵抗の低減とスイッチングロスの低減とを両立できなかった。これは、以下のような理由による。
【０００８】
ドレイン電流は、ゲート酸化膜５６近傍をゲート酸化膜５６に沿って流れるので、チャネル領域５３と湾曲面５６ｃとが接していると、ドレイン電流は湾曲面５６ｃ近傍では、湾曲面５６ｃに沿って流れる。このため、ドレイン電流の経路は、抵抗値が低くなる面方位を有する面から外れた経路を含むことになるので、オン抵抗は高くなる。したがって、オン抵抗を低くするためには、図６に示すように、チャネル領域５３はゲート酸化膜５６に対して平坦面５６ｆにのみ接するようにしなければならない。すなわち、湾曲面５６ｃは全面に渡ってＮ-エピタキシャル層５２と接するようにされる。
【０００９】
ところが、これにより、ゲート電極５５とＮ-エピタキシャル層５２との対向部の面積は大きくなり、Ｎ-エピタキシャル層５２とゲート電極５５との間の容量、すなわち、ドレイン−ゲート間の容量ＣDGが大きくなり、スイッチングロスが大きくなる。
たとえば、上記の構造を有する半導体装置は、３００ｋＨｚの周波数で動作させて使用することは可能であるが、１ＭＨｚの周波数で満足な動作をさせるのは困難であった。
【００１０】
トレンチ５４の底を平坦面にし、Ｎ-エピタキシャル層５２に対してトレンチ５４を浅く形成することにより、ゲート電極５５とＮ-エピタキシャル層５２とが対向する部分の面積を小さくし、ドレイン−ゲート間の容量ＣDCを小さくすることができる。しかし、トレンチ５４をこのような形状に形成することは困難であり、できたとしてもトレンチ５４の底と内側壁との間に角部が形成され、この角部に電界が集中して良好な特性を有することができない。
【００１１】
そこで、この発明の目的は、オン抵抗の低減を図りつつ、スイッチングロスの低減を図ることが可能な半導体装置を提供することである。
この発明の他の目的は、オン抵抗の低減を図りつつ、スイッチングロスの低減を図ることが可能な半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、半導体基板（１）の表層部に形成された第１導電型のチャネル領域（４）と、このチャネル領域を貫通して形成されたトレンチ（１７）の縁部に形成された上記第１導電型とは異なる第２導電型のソース領域（２５）と、上記トレンチの底部と隣接する領域に形成された上記第２導電型のドレイン領域（２）と、上記トレンチの内側壁に沿って形成されたゲート絶縁膜（１３）と、上記トレンチ内において、上記ゲート絶縁膜を挟んで上記チャネル領域に対向するように配置されたゲート電極（２６）と、上記トレンチ内において、上記ゲート電極より上記ドレイン領域側に形成され、上記トレンチの深さ方向に沿って配列された複数個の導電層（４０ａ，４０ｂ）と、各導電層の周囲を覆い、上記導電層と上記ゲート電極および上記ドレイン領域との間、ならびに、各導電層の間を電気的に絶縁する絶縁層（１５）とを含み、上記ゲート電極の一部が、上記ゲート絶縁膜と上記導電層および上記絶縁層との間であって、上記ドレイン領域と上記導電層との間を含む領域に入り込んでいることを特徴とする半導体装置（２２）である。
【００１３】
なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明によれば、ゲート電極が一定の大きさ以上の電位にされることにより、チャネル領域を介して、ソース領域とドレイン領域との間に電流（ドレイン電流）を流すことができる。すなわち、この半導体装置はＭＯＳ ＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)として機能する。
【００１４】
ゲート電極とドレイン領域との間には、絶縁膜、導電層（導電化された半導体層を含む。以下同じ。）、および絶縁膜が順に配列されている。したがって、ゲート電極からドレイン領域に至る部分は、複数のコンデンサが直列に接続されたものと等価である。たとえば、導電層が１つの場合は、ゲート電極とドレイン領域との間に２つのコンデンサが直列に接続されたものとみなすことができる。直列に接続された複数のコンデンサの合成容量は、各コンデンサの容量より小さいので、ゲート電極とドレイン領域との間の容量は低減されている。
【００１５】
絶縁層は、複数の導電層の間にも形成されている。これにより、ゲート電極からドレイン領域に至る部分は、３つ以上のコンデンサが直列に接続されたものと等価であり、ゲート電極とドレイン領域との間の容量は、１個の導電層が設けられている場合と比べて低くなる。
トレンチの内側壁はほぼ平坦面とすることができ、この平坦面は、チャネル領域における特定の面方位を有する面であってその面に沿って電流が流れるとき抵抗値が低くなるような面に沿うものとすることができる。トレンチの底が湾曲面をなしている場合、この湾曲面の全領域がドレイン領域に対向するようにし、チャネル領域にはトレンチの平坦な面のみが対向するようにすることができる。
【００１６】
これにより、ドレイン電流は、抵抗値の低くなる面方位を有する面のみに沿って流れることができるので、オン抵抗を低くすることができる。また、この湾曲面に沿って広い領域に渡ってゲート電極とドレイン領域とが対向している場合でも、これらの間の容量は小さいので、この半導体装置のスイッチングロスを小さくできる。
半導体基板の表面にはエピタキシャル層が形成されていてもよく、この場合、チャネル領域、ソース領域、およびドレイン領域はエピタキシャル層に形成されていてもよい。
【００１７】
この半導体装置の半導体部分がシリコンからなる場合、絶縁層のうち導電層とドレイン領域との間に存在する部分やゲート絶縁膜は、たとえば、このトレンチの内壁を酸化させてなる酸化シリコンからなるものとすることができる。
導電層は、請求項２記載のように、不純物の導入により導電化されたポリシリコンからなるものであってもよい。
不純物の導入により導電化されたポリシリコンの形成は、半導体装置の製造工程において普通に行われる。したがって、このようなポリシリコンからなる導電層を形成する際、特別な装置を用いる必要がない。導電化されたポリシリコンは、たとえば、ＣＶＤ(Chemical Vapor Deposition)法によりポリシリコン膜を形成した後、このポリシリコン膜に不純物をイオン注入して得ることができる。
【００１８】
この場合、絶縁膜のうち導電層とゲート電極との間に存在する部分は、導電層の一部を酸化させてなる酸化シリコンからなるものであってもよい。
請求項３記載の発明は、請求項１記載の半導体装置（２０，２２）を製造するための方法であって、半導体基板（１）の表層部に上記第２導電型のエピタキシャル層（２）を形成する工程と、このエピタキシャル層に上記トレンチ（１７）を形成する工程と、上記トレンチの底部に第１絶縁層（１１）を形成する工程と、この第１絶縁層を形成する工程の後、上記トレンチ内で上記第１絶縁層の上に複数個の上記導電層（４０ａ，４０ｂ）を形成する工程と、各導電層を形成する工程の後、当該導電層の露出表面に、上記第１絶縁層とともに上記絶縁層を構成する第２絶縁層（１４）を形成する工程と、上記トレンチの内側壁に沿って上記ゲート絶縁膜（１３）を形成する工程と、上記トレンチ内に、上記絶縁層により上記導電層から電気的に絶縁された上記ゲート電極（２６）を形成する工程と、上記エピタキシャル層に、上記ゲート絶縁膜を挟んで上記ゲート電極と対向する上記第１導電型の上記チャネル領域（４）を形成する工程と、上記エピタキシャル層において上記トレンチの縁部に対応する領域に、上記第２導電型の上記ソース領域（２５）を形成する工程とを含み、上記第１絶縁層を形成する工程が、上記トレンチの内壁を熱酸化させて犠牲酸化膜（１１）を形成する工程と、上記導電層の側壁の一部が露出され、上記ドレイン領域と上記導電層との間の上記犠牲酸化膜が残るように、上記犠牲酸化膜を上記トレンチの底部に存在する部分を残して除去する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１９】
この発明に係る半導体装置の製造方法により、請求項１記載の半導体装置を製造でき、請求項１記載の半導体装置と同様の効果を奏することができる。
また、犠牲酸化膜の形成および除去により、犠牲酸化膜が除去された後のトレンチの内壁を平坦にすることができる。これにより、ドレイン電流がチャネル領域中を抵抗値が低くなる面方位を有する特定の面に沿って流れるようにすることができ、オン抵抗の低減を図ることができる。
ドレイン領域は、たとえば、チャネル領域およびソース領域を形成した後のエピタキシャル層の残部とすることができる。
チャネル領域を形成する工程およびソース領域を形成する工程は、トレンチを形成する工程の前に実施されてもよく、トレンチを形成する工程の後に実施されてもよい。
【００２０】
請求項４記載の発明は、上記第２絶縁層を形成する工程が、上記導電層の露出面を酸化させる工程を含むことを特徴とする請求項３記載の半導体装置の製造方法である。
【００２１】
犠牲酸化膜の除去は、ゲート絶縁膜が形成される部分、すなわち、ゲート電極とチャネル領域との対向部についてのみ行えばよく、それ以外の部分の犠牲酸化膜を残して絶縁層の一部とすることができる。これにより、工程を大幅に増やすことなく絶縁層を形成できる。絶縁層の他の部分は、導電層の露出表面を酸化させることにより形成できる。ゲート絶縁膜を熱酸化により形成する場合は、同時に、導電層の露出表面を酸化させることができる。
【００２２】
請求項５記載の発明は、上記ゲート電極を形成する工程が、不純物の導入により導電化されたポリシリコン膜を形成する工程を含むことを特徴とする請求項３または４記載の半導体装置の製造方法である。
この発明に係る半導体装置の製造方法により、請求項２記載の半導体装置を製造でき、請求項２記載の半導体装置と同様の効果を奏することができる。
【００２３】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、半導体装置２０の構造を示す図解的な断面図である。半導体装置２０は、高周波スイッチング用のＭＯＳ ＦＥＴである。
シリコン基板１の表面には、Ｎ-エピタキシャル層２が形成されており、Ｎ-エピタキシャル層２の上には、拡散領域３０が形成されている。拡散領域３０を貫通してＮ-エピタキシャル層２の厚さ方向途中に至る複数のトレンチ１７が、一定間隔ごとに形成されている。各トレンチ１７は、図１の紙面に垂直な方向に互いにほぼ平行に延びている。トレンチ１７の内側壁はほぼ平坦な面をなしており、トレンチ１７の底はシリコン基板１側に突出した湾曲面をなしている。
【００２４】
トレンチ１７の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極２６および導電層４０が配置されている。導電層４０は、トレンチ１７の深部（Ｎ-エピタキシャル層２側）で、Ｎ-エピタキシャル層２および拡散領域３０に対向する領域に配置されている。ゲート電極２６は、トレンチ１７内において導電層４０より浅い部分に、導電層４０と離隔されて配置されている。また、ゲート電極２６は、トレンチ１７の深部において拡散領域３０と導電層４０との間に入り込んでいる。
【００２５】
トレンチ１７の内側壁に沿う領域には、ゲート酸化膜１３が形成されている。ゲート電極２６と拡散領域３０とは、ゲート酸化膜１３を挟んで対向している。導電層４０の周囲は、酸化層１５により覆われている。したがって、酸化層１５は、導電層４０とゲート電極２６との間、および導電層４０とＮ-エピタキシャル層２との間に存在している。これにより、導電層４０とゲート電極２６およびＮ-エピタキシャル層２とは電気的に絶縁されている。ゲート電極２６とＮ-エピタキシャル層２との間は、ゲート酸化膜１３および酸化層１５により電気的に絶縁されている。ゲート酸化膜１３と酸化層１５とは、一体の酸化膜１８をなしている。
【００２６】
ゲート酸化膜１３と拡散領域３０との界面は、トレンチの形状を反映してほぼ平坦な平坦面１３ｆとなっている。平坦面１３ｆは、チャネル領域４における特定の面方位を有する面であって、その面に沿って電流が流れるとき抵抗値が低くなるような面にほぼ沿っている。特定の面方位とは、たとえば、（１，０，０）である。また、酸化層１５とＮ-エピタキシャル層２との界面は、トレンチ１７の形状を反映してシリコン基板１側に突出した湾曲面１５ｃを有している。拡散領域３０は、酸化膜１８に対して平坦面１３ｆでのみ接しており、湾曲面１５ｃとは接していない。
【００２７】
拡散領域３０の表層部には、Ｎ+ソース領域２５が形成されており、拡散領域３０の残部はＰ型のチャネル領域４となっている。Ｎ+ソース領域２５はトレンチ１７の周辺（縁部）に形成されている。
ゲート電極２６の上には、酸化シリコンからなる絶縁膜２８が形成されている。絶縁膜２８は、平面視においてトレンチ１７の縁部（Ｎ+ソース領域２５の上）にまで及んでいる。隣接する２つの絶縁膜２８の間は、コンタクトホール３１となっている。拡散領域３０および絶縁膜２８の上には、アルミニウムなどの金属からなる電極膜２７が設けられている。電極膜２７は、コンタクトホール３１内を埋めるように形成されており、コンタクトホール３１内に露出した拡散領域３０と接している。
【００２８】
以上の半導体装置２０において、Ｎ+ソース領域２５とＮ-エピタキシャル層２との間に適当な電圧を印加し、ゲート電極２６を一定の大きさ以上の電位とすることにより、Ｎ+ソース領域２５とＮ-エピタキシャル層２との間にドレイン電流が流れる。すなわち、Ｎ-エピタキシャル層２は、ドレイン領域として機能する。
ドレイン電流は、チャネル領域４中をゲート酸化膜１３に沿って流れる。この際、ドレイン電流はゲート酸化膜１３の平坦面１３ｆに沿って流れ、湾曲面１５ｃに沿って流れることはない。したがって、ドレイン電流はチャネル領域４中を抵抗値が低い特定の面方位を有する面に沿って流れることができるので、オン抵抗は低い。このような半導体装置２０のオン抵抗は、たとえば、５ｍΩないし７ｍΩまたはそれ以下とすることができる。
【００２９】
また、ゲート電極２６とＮ-エピタキシャル層２との間には、酸化層１５、導電層４０、および酸化層１５が順に配列されている。したがって、ゲート電極２６からＮ-エピタキシャル層２に至る部分は、２つのコンデンサが直列に接続されたものと等価である。直列に接続された２つのコンデンサの合成容量は、各コンデンサの容量より小さい。このため、ゲート電極２６とＮ-エピタキシャル層２とが湾曲面１５ｃを介して広い面積で対向しているにもかかわらず、ゲート電極２６とＮ-エピタキシャル層２との間の容量、すなわち、ドレイン−ゲート間の容量ＣDGは低減されている。したがって、このような半導体装置２０のスイッチングロスは小さい。
【００３０】
このような半導体装置２０（ＭＯＳ ＦＥＴ）を用いて、ＣＰＵ(Central Processing Unit)を１ＭＨｚで駆動する場合、たとえば、ＣＰＵを１．３Ｖで駆動するときの電源効率を８５％程度とすることができ、ＣＰＵを３．３Ｖまたは５Ｖで駆動するときの電源効率を９０％程度とすることができる。
図２および図３は、図１に示す半導体装置２０の製造方法を説明するための図解的な断面図である。
【００３１】
先ず、シリコン基板１の表面に、Ｎ-エピタキシャル層２が形成される。続いて、反応性イオンエッチング(RIE)により、所定の深さを有するトレンチ１７が形成される。トレンチ１７の底は、シリコン基板１側に突出した湾曲面となる。この状態が、図２（ａ）に示されている。
次に、以上の工程を経た半導体基板１の露出表面、すなわち、トレンチ１７の内壁およびＮ-エピタキシャル層２の表面が熱酸化されて、犠牲酸化膜１１が形成される。犠牲酸化膜１１の厚さは、たとえば、１５００Åないし３０００Å程度（たとえば、２０００Å程度）とされる。この状態が、図２（ｂ）に示されている。
【００３２】
その後、ＣＶＤ(Chemical Vapor Deposition)法により、以上の工程を経たシリコン基板１の上に、トレンチ１７の内部を埋めるように、ポリシリコン膜１２が形成される（図２（ｃ）参照）。続いて、ポリシリコン膜１２に不純物が導入されて、ポリシリコン膜１２は導電化される。さらに、ポリシリコン膜１２は、トレンチ１７底部（シリコン基板１側の部分）に存在する部分を残してエッチバックされる（図２（ｄ）参照）。
【００３３】
続いて、犠牲酸化膜１１がエッチバックされる。この際、ポリシリコン膜１２の側壁の一部が露出され、Ｎ-エピタキシャル層２とポリシリコン膜１２との間の犠牲酸化膜１１（トレンチ１７の底部側の部分）は残るようにされる。
犠牲酸化膜１１が除去された部分のトレンチ１７の幅は、わずかに広くなる。また、犠牲酸化膜１１が除去された後のトレンチ１７の内側壁はほぼ平坦な面になる。この状態が図３（ｅ）に示されている。
【００３４】
次に、以上の工程を経たシリコン基板１の露出表面が熱酸化される。これにより、トレンチ１７の内側壁にゲート酸化膜１３が形成され、ポリシリコン膜１２の露出表面に酸化膜１４が形成される。ゲート酸化膜１３の厚さは、たとえば、２００Åないし６００Åとされる。ポリシリコン膜１２の残部は、導電層４０となる。犠牲酸化膜１１の残部と酸化膜１４とは、導電層４０の周囲を覆う酸化層１５となり、酸化層１５とゲート酸化膜１３とは、一体の酸化膜１８となる。
【００３５】
ゲート酸化膜１３と拡散領域３０との界面は、トレンチ１７の形状を反映して、ほぼ平坦な平坦面１３ｆとなる。酸化層１５とＮ-エピタキシャル層２との界面は、トレンチ１７の形状を反映して、湾曲面１５ｃを有するようになる。この状態が図３（ｆ）に示されている。
その後、ＣＶＤ法により、トレンチ１７の内部を埋めるようにポリシリコン膜が形成され、このポリシリコン膜に不純物が導入されて導電化される。そして、このポリシリコン膜のうちトレンチ１７外の部分が除去される。ポリシリコン膜の残部は、ゲート電極２６となる。
【００３６】
次に、所定のパターンの開口を有するマスクにより、Ｎ-エピタキシャル層２にイオン注入されて、Ｐ型のチャネル領域４が形成される。さらに、別のパターンの開口を有するマスクにより、チャネル領域４にイオン注入されてＮ+ソース領域２５が形成される。チャネル領域４およびＮ+ソース領域２５は、拡散領域３０をなす。
拡散領域３０の形成に際して、イオンの注入深さが制御されて、拡散領域３０が、酸化膜１８に対して、平坦面１３ｆでのみ接し、湾曲面１５ｃとは接しないようにされる。また、ゲート酸化膜１３を挟んで、拡散領域３０が全領域に渡ってゲート電極２６と対向するようにされる。
【００３７】
そして、以上の工程を経たシリコン基板１の上に全面に、ＣＶＤ法により、酸化シリコンからなる絶縁膜２８が形成される（図３（ｇ）参照）。そして、所定のパターンの開口を有するマスクを用いて、絶縁膜２８にコンタクトホール３１が形成される。
さらに、以上の工程を経たシリコン基板１の上に全面にアルミニウムなどからなる電極膜２７が形成されて、図１に示す半導体装置２０が得られる。
【００３８】
以上の半導体装置２０の製造方法において、犠牲酸化膜１１が形成された後、この犠牲酸化膜１１はすべて除去されるのではなく、ポリシリコン膜１２とＮ-エピタキシャル層２との間に存在するものが残るようにされる。したがって、工程を大幅に増やすことなく酸化層１５を形成できる。
さらに、犠牲酸化膜１１を厚めに形成することにより、導電層４０とＮ-エピタキシャル層２との間に存在する酸化層１５の厚さを厚くすることができる。このことによっても、ゲート電極２６とＮ-エピタキシャル層２との間の容量の低減を図ることができ、スイッチングロスを低減できる。
【００３９】
図４は、半導体装置２１の構造を示す図解的な断面図である。図１に示す半導体装置２０の構成要素等に対応する構成要素等には、同じ参照符号を付して説明を省略する。
この半導体装置２１は、図１に示す半導体装置２０のゲート電極２６および導電層４０のそれぞれ対応して、ゲート電極３６および導電層３７が設けられている。半導体装置２０では、ゲート電極２６の一部が、Ｎ-エピタキシャル層２と導電層４０との間に入り込んでいたが、この半導体装置２１においては、ゲート電極３６はＮ-エピタキシャル層２と導電層３７との間に入り込んでいない。ゲート電極３６と導電層３７との間は、ほぼ平坦な酸化層１５により区画されている。
【００４０】
このような半導体装置２１は、半導体装置２０の製造方法における犠牲酸化膜１１を除去する工程（図３（ｆ）参照）で、Ｎ-エピタキシャル層２とポリシリコン膜１２との間の犠牲酸化膜１１が除去されないようにすることにより得ることができる。すなわち、ポリシリコン膜１２のエッチバック面（シリコン基板１側とは反対側の面）と犠牲酸化膜１１のエッチバック面とがほぼ面一になったときに、犠牲酸化膜１１のエッチバックを終了すればよい。
【００４１】
図５は、本発明の一実施形態に係る半導体装置２２の構造を示す図解的な断面図である。図１に示す半導体装置２０の構成要素等に対応する構成要素等には、同じ参照符号を付して説明を省略する。
図１に示す半導体装置２０では、導電層４０が１つのみ形成されていたが、この半導体装置２２においては、２つの導電層４０ａ，４０ｂが形成されている。導電層４０ａ，４０ｂは、トレンチ１７の深さ方向に沿って配列されており、酸化層１５は、導電層４０ａと導電層４０ｂとの間にも存在している。
【００４２】
したがって、ゲート電極２６とＮ-エピタキシャル層２との間には、酸化層１５、導電層４０ａ、酸化層１５、導電層４０ｂ、および酸化層１５が順に配列されている。これにより、ゲート電極２６からＮ-エピタキシャル層２に至る部分は、３つのコンデンサが直列に接続されたものと等価になっており、ゲート電極２６とＮ-エピタキシャル層２との間の容量のさらなる低減が図られている。したがって、半導体装置２２は、半導体装置２０，２１に比してさらなるスイッチングロスの低減が図られている。
【００４３】
導電層４０，４０ａ，４０ｂの代わりに、３つ以上の導電層が設けられていてもよい。
このような半導体装置２２は、以下のようにして得ることができる。熱酸化によるゲート酸化膜１３の形成（図３（ｆ）参照）までが、半導体装置２０の製造方法と同様にして実施される。続いて、トレンチ１７内にポリシリコン膜１２と同様のポリシリコン膜が形成され、このポリシリコン膜に不純物が導入されて導電化された後、このポリシリコン膜がエッチバックされる。ポリシリコン膜の残部は、導電層４０ｂとなる。
【００４４】
次に、導電層４０ｂの露出面が熱酸化された後、ポリシリコン膜１２と同様のポリシリコン膜が形成され、このポリシリコン膜に不純物が導入されて導電化された後、さらに、このポリシリコン膜のうちトレンチ１７の外部のものがエッチバックされる。ポリシリコン膜の残部は、ゲート電極２６となる。
ゲート電極２６や導電層４０，４０ａ，４１ｂは、タングステン（Ｗ）等の金属からなるものであってもよい。
【００４５】
以上の実施形態では、チャネル領域４やＮ+ソース領域２５は、トレンチ１７を形成する前に形成されているが、トレンチ１７を形成した後に形成することとしてもよい。
以上の実施形態に係る半導体装置は、いずれもＮチャネルトランジスタの例であるが、半導体装置はＰチャネルトランジスタであってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】 半導体装置の構造を示す図解的な断面図である。
【図２】 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図３】 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図４】 半導体装置の構造を示す図解的な断面図である。
【図５】 本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図６】 従来のトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
【符号の説明】
１ シリコン基板
２ Ｎ-エピタキシャル層
４ チャネル領域
１１ 犠牲酸化膜
１４ 酸化膜
１３ ゲート酸化膜
１５ 酸化層
１７ トレンチ
２０，２１，２２ 半導体装置
２５ Ｎ+ソース領域
２６，３６ ゲート電極
３７，４０，４０ａ，４０ｂ 導電層
【発明の属する技術分野】
この発明は、トレンチ構造を有する半導体装置およびその製造方法に関し、特に、トレンチ構造を有する高周波スイッチング用のＭＯＳ ＦＥＴおよびその製造方法に関する。
【０００２】
【従来の技術】
図６は、従来のトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
シリコン基板５１の表面には、Ｎ-エピタキシャル層５２が形成されており、Ｎ-エピタキシャル層５２の上には、拡散領域６５が形成されている。拡散領域６５を貫通してＮ-エピタキシャル層５２の厚さ方向途中に至る複数のトレンチ５４が、一定間隔ごとに形成されている。トレンチ５４の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極５５が配置されている。
【０００３】
トレンチ５４の内壁に沿って、ゲート酸化膜５６が設けられている。すなわち、ゲート電極５６とＮ-エピタキシャル層５２および拡散領域６５とは、ゲート酸化膜５６を挟んで対向している。トレンチ５４の内側壁はほぼ平坦な面になっており、トレンチ５４の底はシリコン基板５１側に突出した湾曲面をなしている。トレンチ５４のこのような形状を反映して、ゲート酸化膜５６と拡散領域６５およびＮ-エピタキシャル層５２との界面は、平坦面５６ｆおよび湾曲面５６ｃを有している。平坦面５６ｆは、拡散領域６５において、特定の面方位を有する面であってその面に沿って電流が流れるとき抵抗値が低くなるような面に沿うようにされている。
【０００４】
拡散領域６５の表層部でトレンチ５４の周辺（縁部）には、Ｎ+ソース領域５７が形成されている。拡散領域６５の残部は導電型がＰ型のチャネル領域５３となっている。
トレンチ５４の上方を覆うように酸化シリコンからなる絶縁膜５９が形成されている。絶縁膜５９は、平面視においてトレンチ５４の縁部（Ｎ+ソース領域５７の上）にも存在する。隣接する２つの絶縁膜５９の間は、コンタクトホール６０となっている。拡散領域６５および絶縁膜５９の上には、アルミニウムなどの金属からなる電極膜６１が設けられている。電極膜６１は、コンタクトホール６０内を埋めるように形成されている。
【０００５】
以上の半導体装置の動作時（オン状態のとき）には、Ｎ+ソース領域５７とＮ-エピタキシャル層５２との間に、電流（ドレイン電流）が流れる。ドレイン電流は、チャネル領域５３中のゲート酸化膜５６近傍を、ゲート酸化膜５６に沿って流れる。
このような半導体装置は、たとえば、下記特許文献１に開示されている。
【０００６】
【特許文献１】
特開平８−１６７７１１号公報
【０００７】
【発明が解決しようとする課題】
ところが、以上のような構造を有する半導体装置は、高周波のスイッチング用途（たとえば、ＤＣ−ＤＣコンバータ）に好適に用いることができなかった。このような用途に用いる半導体装置は、低いオン抵抗および低いスイッチングロスが要求されるが、上記の構造を有する半導体装置では、オン抵抗の低減とスイッチングロスの低減とを両立できなかった。これは、以下のような理由による。
【０００８】
ドレイン電流は、ゲート酸化膜５６近傍をゲート酸化膜５６に沿って流れるので、チャネル領域５３と湾曲面５６ｃとが接していると、ドレイン電流は湾曲面５６ｃ近傍では、湾曲面５６ｃに沿って流れる。このため、ドレイン電流の経路は、抵抗値が低くなる面方位を有する面から外れた経路を含むことになるので、オン抵抗は高くなる。したがって、オン抵抗を低くするためには、図６に示すように、チャネル領域５３はゲート酸化膜５６に対して平坦面５６ｆにのみ接するようにしなければならない。すなわち、湾曲面５６ｃは全面に渡ってＮ-エピタキシャル層５２と接するようにされる。
【０００９】
ところが、これにより、ゲート電極５５とＮ-エピタキシャル層５２との対向部の面積は大きくなり、Ｎ-エピタキシャル層５２とゲート電極５５との間の容量、すなわち、ドレイン−ゲート間の容量ＣDGが大きくなり、スイッチングロスが大きくなる。
たとえば、上記の構造を有する半導体装置は、３００ｋＨｚの周波数で動作させて使用することは可能であるが、１ＭＨｚの周波数で満足な動作をさせるのは困難であった。
【００１０】
トレンチ５４の底を平坦面にし、Ｎ-エピタキシャル層５２に対してトレンチ５４を浅く形成することにより、ゲート電極５５とＮ-エピタキシャル層５２とが対向する部分の面積を小さくし、ドレイン−ゲート間の容量ＣDCを小さくすることができる。しかし、トレンチ５４をこのような形状に形成することは困難であり、できたとしてもトレンチ５４の底と内側壁との間に角部が形成され、この角部に電界が集中して良好な特性を有することができない。
【００１１】
そこで、この発明の目的は、オン抵抗の低減を図りつつ、スイッチングロスの低減を図ることが可能な半導体装置を提供することである。
この発明の他の目的は、オン抵抗の低減を図りつつ、スイッチングロスの低減を図ることが可能な半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、半導体基板（１）の表層部に形成された第１導電型のチャネル領域（４）と、このチャネル領域を貫通して形成されたトレンチ（１７）の縁部に形成された上記第１導電型とは異なる第２導電型のソース領域（２５）と、上記トレンチの底部と隣接する領域に形成された上記第２導電型のドレイン領域（２）と、上記トレンチの内側壁に沿って形成されたゲート絶縁膜（１３）と、上記トレンチ内において、上記ゲート絶縁膜を挟んで上記チャネル領域に対向するように配置されたゲート電極（２６）と、上記トレンチ内において、上記ゲート電極より上記ドレイン領域側に形成され、上記トレンチの深さ方向に沿って配列された複数個の導電層（４０ａ，４０ｂ）と、各導電層の周囲を覆い、上記導電層と上記ゲート電極および上記ドレイン領域との間、ならびに、各導電層の間を電気的に絶縁する絶縁層（１５）とを含み、上記ゲート電極の一部が、上記ゲート絶縁膜と上記導電層および上記絶縁層との間であって、上記ドレイン領域と上記導電層との間を含む領域に入り込んでいることを特徴とする半導体装置（２２）である。
【００１３】
なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明によれば、ゲート電極が一定の大きさ以上の電位にされることにより、チャネル領域を介して、ソース領域とドレイン領域との間に電流（ドレイン電流）を流すことができる。すなわち、この半導体装置はＭＯＳ ＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)として機能する。
【００１４】
ゲート電極とドレイン領域との間には、絶縁膜、導電層（導電化された半導体層を含む。以下同じ。）、および絶縁膜が順に配列されている。したがって、ゲート電極からドレイン領域に至る部分は、複数のコンデンサが直列に接続されたものと等価である。たとえば、導電層が１つの場合は、ゲート電極とドレイン領域との間に２つのコンデンサが直列に接続されたものとみなすことができる。直列に接続された複数のコンデンサの合成容量は、各コンデンサの容量より小さいので、ゲート電極とドレイン領域との間の容量は低減されている。
【００１５】
絶縁層は、複数の導電層の間にも形成されている。これにより、ゲート電極からドレイン領域に至る部分は、３つ以上のコンデンサが直列に接続されたものと等価であり、ゲート電極とドレイン領域との間の容量は、１個の導電層が設けられている場合と比べて低くなる。
トレンチの内側壁はほぼ平坦面とすることができ、この平坦面は、チャネル領域における特定の面方位を有する面であってその面に沿って電流が流れるとき抵抗値が低くなるような面に沿うものとすることができる。トレンチの底が湾曲面をなしている場合、この湾曲面の全領域がドレイン領域に対向するようにし、チャネル領域にはトレンチの平坦な面のみが対向するようにすることができる。
【００１６】
これにより、ドレイン電流は、抵抗値の低くなる面方位を有する面のみに沿って流れることができるので、オン抵抗を低くすることができる。また、この湾曲面に沿って広い領域に渡ってゲート電極とドレイン領域とが対向している場合でも、これらの間の容量は小さいので、この半導体装置のスイッチングロスを小さくできる。
半導体基板の表面にはエピタキシャル層が形成されていてもよく、この場合、チャネル領域、ソース領域、およびドレイン領域はエピタキシャル層に形成されていてもよい。
【００１７】
この半導体装置の半導体部分がシリコンからなる場合、絶縁層のうち導電層とドレイン領域との間に存在する部分やゲート絶縁膜は、たとえば、このトレンチの内壁を酸化させてなる酸化シリコンからなるものとすることができる。
導電層は、請求項２記載のように、不純物の導入により導電化されたポリシリコンからなるものであってもよい。
不純物の導入により導電化されたポリシリコンの形成は、半導体装置の製造工程において普通に行われる。したがって、このようなポリシリコンからなる導電層を形成する際、特別な装置を用いる必要がない。導電化されたポリシリコンは、たとえば、ＣＶＤ(Chemical Vapor Deposition)法によりポリシリコン膜を形成した後、このポリシリコン膜に不純物をイオン注入して得ることができる。
【００１８】
この場合、絶縁膜のうち導電層とゲート電極との間に存在する部分は、導電層の一部を酸化させてなる酸化シリコンからなるものであってもよい。
請求項３記載の発明は、請求項１記載の半導体装置（２０，２２）を製造するための方法であって、半導体基板（１）の表層部に上記第２導電型のエピタキシャル層（２）を形成する工程と、このエピタキシャル層に上記トレンチ（１７）を形成する工程と、上記トレンチの底部に第１絶縁層（１１）を形成する工程と、この第１絶縁層を形成する工程の後、上記トレンチ内で上記第１絶縁層の上に複数個の上記導電層（４０ａ，４０ｂ）を形成する工程と、各導電層を形成する工程の後、当該導電層の露出表面に、上記第１絶縁層とともに上記絶縁層を構成する第２絶縁層（１４）を形成する工程と、上記トレンチの内側壁に沿って上記ゲート絶縁膜（１３）を形成する工程と、上記トレンチ内に、上記絶縁層により上記導電層から電気的に絶縁された上記ゲート電極（２６）を形成する工程と、上記エピタキシャル層に、上記ゲート絶縁膜を挟んで上記ゲート電極と対向する上記第１導電型の上記チャネル領域（４）を形成する工程と、上記エピタキシャル層において上記トレンチの縁部に対応する領域に、上記第２導電型の上記ソース領域（２５）を形成する工程とを含み、上記第１絶縁層を形成する工程が、上記トレンチの内壁を熱酸化させて犠牲酸化膜（１１）を形成する工程と、上記導電層の側壁の一部が露出され、上記ドレイン領域と上記導電層との間の上記犠牲酸化膜が残るように、上記犠牲酸化膜を上記トレンチの底部に存在する部分を残して除去する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１９】
この発明に係る半導体装置の製造方法により、請求項１記載の半導体装置を製造でき、請求項１記載の半導体装置と同様の効果を奏することができる。
また、犠牲酸化膜の形成および除去により、犠牲酸化膜が除去された後のトレンチの内壁を平坦にすることができる。これにより、ドレイン電流がチャネル領域中を抵抗値が低くなる面方位を有する特定の面に沿って流れるようにすることができ、オン抵抗の低減を図ることができる。
ドレイン領域は、たとえば、チャネル領域およびソース領域を形成した後のエピタキシャル層の残部とすることができる。
チャネル領域を形成する工程およびソース領域を形成する工程は、トレンチを形成する工程の前に実施されてもよく、トレンチを形成する工程の後に実施されてもよい。
【００２０】
請求項４記載の発明は、上記第２絶縁層を形成する工程が、上記導電層の露出面を酸化させる工程を含むことを特徴とする請求項３記載の半導体装置の製造方法である。
【００２１】
犠牲酸化膜の除去は、ゲート絶縁膜が形成される部分、すなわち、ゲート電極とチャネル領域との対向部についてのみ行えばよく、それ以外の部分の犠牲酸化膜を残して絶縁層の一部とすることができる。これにより、工程を大幅に増やすことなく絶縁層を形成できる。絶縁層の他の部分は、導電層の露出表面を酸化させることにより形成できる。ゲート絶縁膜を熱酸化により形成する場合は、同時に、導電層の露出表面を酸化させることができる。
【００２２】
請求項５記載の発明は、上記ゲート電極を形成する工程が、不純物の導入により導電化されたポリシリコン膜を形成する工程を含むことを特徴とする請求項３または４記載の半導体装置の製造方法である。
この発明に係る半導体装置の製造方法により、請求項２記載の半導体装置を製造でき、請求項２記載の半導体装置と同様の効果を奏することができる。
【００２３】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、半導体装置２０の構造を示す図解的な断面図である。半導体装置２０は、高周波スイッチング用のＭＯＳ ＦＥＴである。
シリコン基板１の表面には、Ｎ-エピタキシャル層２が形成されており、Ｎ-エピタキシャル層２の上には、拡散領域３０が形成されている。拡散領域３０を貫通してＮ-エピタキシャル層２の厚さ方向途中に至る複数のトレンチ１７が、一定間隔ごとに形成されている。各トレンチ１７は、図１の紙面に垂直な方向に互いにほぼ平行に延びている。トレンチ１７の内側壁はほぼ平坦な面をなしており、トレンチ１７の底はシリコン基板１側に突出した湾曲面をなしている。
【００２４】
トレンチ１７の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極２６および導電層４０が配置されている。導電層４０は、トレンチ１７の深部（Ｎ-エピタキシャル層２側）で、Ｎ-エピタキシャル層２および拡散領域３０に対向する領域に配置されている。ゲート電極２６は、トレンチ１７内において導電層４０より浅い部分に、導電層４０と離隔されて配置されている。また、ゲート電極２６は、トレンチ１７の深部において拡散領域３０と導電層４０との間に入り込んでいる。
【００２５】
トレンチ１７の内側壁に沿う領域には、ゲート酸化膜１３が形成されている。ゲート電極２６と拡散領域３０とは、ゲート酸化膜１３を挟んで対向している。導電層４０の周囲は、酸化層１５により覆われている。したがって、酸化層１５は、導電層４０とゲート電極２６との間、および導電層４０とＮ-エピタキシャル層２との間に存在している。これにより、導電層４０とゲート電極２６およびＮ-エピタキシャル層２とは電気的に絶縁されている。ゲート電極２６とＮ-エピタキシャル層２との間は、ゲート酸化膜１３および酸化層１５により電気的に絶縁されている。ゲート酸化膜１３と酸化層１５とは、一体の酸化膜１８をなしている。
【００２６】
ゲート酸化膜１３と拡散領域３０との界面は、トレンチの形状を反映してほぼ平坦な平坦面１３ｆとなっている。平坦面１３ｆは、チャネル領域４における特定の面方位を有する面であって、その面に沿って電流が流れるとき抵抗値が低くなるような面にほぼ沿っている。特定の面方位とは、たとえば、（１，０，０）である。また、酸化層１５とＮ-エピタキシャル層２との界面は、トレンチ１７の形状を反映してシリコン基板１側に突出した湾曲面１５ｃを有している。拡散領域３０は、酸化膜１８に対して平坦面１３ｆでのみ接しており、湾曲面１５ｃとは接していない。
【００２７】
拡散領域３０の表層部には、Ｎ+ソース領域２５が形成されており、拡散領域３０の残部はＰ型のチャネル領域４となっている。Ｎ+ソース領域２５はトレンチ１７の周辺（縁部）に形成されている。
ゲート電極２６の上には、酸化シリコンからなる絶縁膜２８が形成されている。絶縁膜２８は、平面視においてトレンチ１７の縁部（Ｎ+ソース領域２５の上）にまで及んでいる。隣接する２つの絶縁膜２８の間は、コンタクトホール３１となっている。拡散領域３０および絶縁膜２８の上には、アルミニウムなどの金属からなる電極膜２７が設けられている。電極膜２７は、コンタクトホール３１内を埋めるように形成されており、コンタクトホール３１内に露出した拡散領域３０と接している。
【００２８】
以上の半導体装置２０において、Ｎ+ソース領域２５とＮ-エピタキシャル層２との間に適当な電圧を印加し、ゲート電極２６を一定の大きさ以上の電位とすることにより、Ｎ+ソース領域２５とＮ-エピタキシャル層２との間にドレイン電流が流れる。すなわち、Ｎ-エピタキシャル層２は、ドレイン領域として機能する。
ドレイン電流は、チャネル領域４中をゲート酸化膜１３に沿って流れる。この際、ドレイン電流はゲート酸化膜１３の平坦面１３ｆに沿って流れ、湾曲面１５ｃに沿って流れることはない。したがって、ドレイン電流はチャネル領域４中を抵抗値が低い特定の面方位を有する面に沿って流れることができるので、オン抵抗は低い。このような半導体装置２０のオン抵抗は、たとえば、５ｍΩないし７ｍΩまたはそれ以下とすることができる。
【００２９】
また、ゲート電極２６とＮ-エピタキシャル層２との間には、酸化層１５、導電層４０、および酸化層１５が順に配列されている。したがって、ゲート電極２６からＮ-エピタキシャル層２に至る部分は、２つのコンデンサが直列に接続されたものと等価である。直列に接続された２つのコンデンサの合成容量は、各コンデンサの容量より小さい。このため、ゲート電極２６とＮ-エピタキシャル層２とが湾曲面１５ｃを介して広い面積で対向しているにもかかわらず、ゲート電極２６とＮ-エピタキシャル層２との間の容量、すなわち、ドレイン−ゲート間の容量ＣDGは低減されている。したがって、このような半導体装置２０のスイッチングロスは小さい。
【００３０】
このような半導体装置２０（ＭＯＳ ＦＥＴ）を用いて、ＣＰＵ(Central Processing Unit)を１ＭＨｚで駆動する場合、たとえば、ＣＰＵを１．３Ｖで駆動するときの電源効率を８５％程度とすることができ、ＣＰＵを３．３Ｖまたは５Ｖで駆動するときの電源効率を９０％程度とすることができる。
図２および図３は、図１に示す半導体装置２０の製造方法を説明するための図解的な断面図である。
【００３１】
先ず、シリコン基板１の表面に、Ｎ-エピタキシャル層２が形成される。続いて、反応性イオンエッチング(RIE)により、所定の深さを有するトレンチ１７が形成される。トレンチ１７の底は、シリコン基板１側に突出した湾曲面となる。この状態が、図２（ａ）に示されている。
次に、以上の工程を経た半導体基板１の露出表面、すなわち、トレンチ１７の内壁およびＮ-エピタキシャル層２の表面が熱酸化されて、犠牲酸化膜１１が形成される。犠牲酸化膜１１の厚さは、たとえば、１５００Åないし３０００Å程度（たとえば、２０００Å程度）とされる。この状態が、図２（ｂ）に示されている。
【００３２】
その後、ＣＶＤ(Chemical Vapor Deposition)法により、以上の工程を経たシリコン基板１の上に、トレンチ１７の内部を埋めるように、ポリシリコン膜１２が形成される（図２（ｃ）参照）。続いて、ポリシリコン膜１２に不純物が導入されて、ポリシリコン膜１２は導電化される。さらに、ポリシリコン膜１２は、トレンチ１７底部（シリコン基板１側の部分）に存在する部分を残してエッチバックされる（図２（ｄ）参照）。
【００３３】
続いて、犠牲酸化膜１１がエッチバックされる。この際、ポリシリコン膜１２の側壁の一部が露出され、Ｎ-エピタキシャル層２とポリシリコン膜１２との間の犠牲酸化膜１１（トレンチ１７の底部側の部分）は残るようにされる。
犠牲酸化膜１１が除去された部分のトレンチ１７の幅は、わずかに広くなる。また、犠牲酸化膜１１が除去された後のトレンチ１７の内側壁はほぼ平坦な面になる。この状態が図３（ｅ）に示されている。
【００３４】
次に、以上の工程を経たシリコン基板１の露出表面が熱酸化される。これにより、トレンチ１７の内側壁にゲート酸化膜１３が形成され、ポリシリコン膜１２の露出表面に酸化膜１４が形成される。ゲート酸化膜１３の厚さは、たとえば、２００Åないし６００Åとされる。ポリシリコン膜１２の残部は、導電層４０となる。犠牲酸化膜１１の残部と酸化膜１４とは、導電層４０の周囲を覆う酸化層１５となり、酸化層１５とゲート酸化膜１３とは、一体の酸化膜１８となる。
【００３５】
ゲート酸化膜１３と拡散領域３０との界面は、トレンチ１７の形状を反映して、ほぼ平坦な平坦面１３ｆとなる。酸化層１５とＮ-エピタキシャル層２との界面は、トレンチ１７の形状を反映して、湾曲面１５ｃを有するようになる。この状態が図３（ｆ）に示されている。
その後、ＣＶＤ法により、トレンチ１７の内部を埋めるようにポリシリコン膜が形成され、このポリシリコン膜に不純物が導入されて導電化される。そして、このポリシリコン膜のうちトレンチ１７外の部分が除去される。ポリシリコン膜の残部は、ゲート電極２６となる。
【００３６】
次に、所定のパターンの開口を有するマスクにより、Ｎ-エピタキシャル層２にイオン注入されて、Ｐ型のチャネル領域４が形成される。さらに、別のパターンの開口を有するマスクにより、チャネル領域４にイオン注入されてＮ+ソース領域２５が形成される。チャネル領域４およびＮ+ソース領域２５は、拡散領域３０をなす。
拡散領域３０の形成に際して、イオンの注入深さが制御されて、拡散領域３０が、酸化膜１８に対して、平坦面１３ｆでのみ接し、湾曲面１５ｃとは接しないようにされる。また、ゲート酸化膜１３を挟んで、拡散領域３０が全領域に渡ってゲート電極２６と対向するようにされる。
【００３７】
そして、以上の工程を経たシリコン基板１の上に全面に、ＣＶＤ法により、酸化シリコンからなる絶縁膜２８が形成される（図３（ｇ）参照）。そして、所定のパターンの開口を有するマスクを用いて、絶縁膜２８にコンタクトホール３１が形成される。
さらに、以上の工程を経たシリコン基板１の上に全面にアルミニウムなどからなる電極膜２７が形成されて、図１に示す半導体装置２０が得られる。
【００３８】
以上の半導体装置２０の製造方法において、犠牲酸化膜１１が形成された後、この犠牲酸化膜１１はすべて除去されるのではなく、ポリシリコン膜１２とＮ-エピタキシャル層２との間に存在するものが残るようにされる。したがって、工程を大幅に増やすことなく酸化層１５を形成できる。
さらに、犠牲酸化膜１１を厚めに形成することにより、導電層４０とＮ-エピタキシャル層２との間に存在する酸化層１５の厚さを厚くすることができる。このことによっても、ゲート電極２６とＮ-エピタキシャル層２との間の容量の低減を図ることができ、スイッチングロスを低減できる。
【００３９】
図４は、半導体装置２１の構造を示す図解的な断面図である。図１に示す半導体装置２０の構成要素等に対応する構成要素等には、同じ参照符号を付して説明を省略する。
この半導体装置２１は、図１に示す半導体装置２０のゲート電極２６および導電層４０のそれぞれ対応して、ゲート電極３６および導電層３７が設けられている。半導体装置２０では、ゲート電極２６の一部が、Ｎ-エピタキシャル層２と導電層４０との間に入り込んでいたが、この半導体装置２１においては、ゲート電極３６はＮ-エピタキシャル層２と導電層３７との間に入り込んでいない。ゲート電極３６と導電層３７との間は、ほぼ平坦な酸化層１５により区画されている。
【００４０】
このような半導体装置２１は、半導体装置２０の製造方法における犠牲酸化膜１１を除去する工程（図３（ｆ）参照）で、Ｎ-エピタキシャル層２とポリシリコン膜１２との間の犠牲酸化膜１１が除去されないようにすることにより得ることができる。すなわち、ポリシリコン膜１２のエッチバック面（シリコン基板１側とは反対側の面）と犠牲酸化膜１１のエッチバック面とがほぼ面一になったときに、犠牲酸化膜１１のエッチバックを終了すればよい。
【００４１】
図５は、本発明の一実施形態に係る半導体装置２２の構造を示す図解的な断面図である。図１に示す半導体装置２０の構成要素等に対応する構成要素等には、同じ参照符号を付して説明を省略する。
図１に示す半導体装置２０では、導電層４０が１つのみ形成されていたが、この半導体装置２２においては、２つの導電層４０ａ，４０ｂが形成されている。導電層４０ａ，４０ｂは、トレンチ１７の深さ方向に沿って配列されており、酸化層１５は、導電層４０ａと導電層４０ｂとの間にも存在している。
【００４２】
したがって、ゲート電極２６とＮ-エピタキシャル層２との間には、酸化層１５、導電層４０ａ、酸化層１５、導電層４０ｂ、および酸化層１５が順に配列されている。これにより、ゲート電極２６からＮ-エピタキシャル層２に至る部分は、３つのコンデンサが直列に接続されたものと等価になっており、ゲート電極２６とＮ-エピタキシャル層２との間の容量のさらなる低減が図られている。したがって、半導体装置２２は、半導体装置２０，２１に比してさらなるスイッチングロスの低減が図られている。
【００４３】
導電層４０，４０ａ，４０ｂの代わりに、３つ以上の導電層が設けられていてもよい。
このような半導体装置２２は、以下のようにして得ることができる。熱酸化によるゲート酸化膜１３の形成（図３（ｆ）参照）までが、半導体装置２０の製造方法と同様にして実施される。続いて、トレンチ１７内にポリシリコン膜１２と同様のポリシリコン膜が形成され、このポリシリコン膜に不純物が導入されて導電化された後、このポリシリコン膜がエッチバックされる。ポリシリコン膜の残部は、導電層４０ｂとなる。
【００４４】
次に、導電層４０ｂの露出面が熱酸化された後、ポリシリコン膜１２と同様のポリシリコン膜が形成され、このポリシリコン膜に不純物が導入されて導電化された後、さらに、このポリシリコン膜のうちトレンチ１７の外部のものがエッチバックされる。ポリシリコン膜の残部は、ゲート電極２６となる。
ゲート電極２６や導電層４０，４０ａ，４１ｂは、タングステン（Ｗ）等の金属からなるものであってもよい。
【００４５】
以上の実施形態では、チャネル領域４やＮ+ソース領域２５は、トレンチ１７を形成する前に形成されているが、トレンチ１７を形成した後に形成することとしてもよい。
以上の実施形態に係る半導体装置は、いずれもＮチャネルトランジスタの例であるが、半導体装置はＰチャネルトランジスタであってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】 半導体装置の構造を示す図解的な断面図である。
【図２】 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図３】 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図４】 半導体装置の構造を示す図解的な断面図である。
【図５】 本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図６】 従来のトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
【符号の説明】
１ シリコン基板
２ Ｎ-エピタキシャル層
４ チャネル領域
１１ 犠牲酸化膜
１４ 酸化膜
１３ ゲート酸化膜
１５ 酸化層
１７ トレンチ
２０，２１，２２ 半導体装置
２５ Ｎ+ソース領域
２６，３６ ゲート電極
３７，４０，４０ａ，４０ｂ 導電層
Claims (5)
- 半導体基板の表層部に形成された第１導電型のチャネル領域と、
このチャネル領域を貫通して形成されたトレンチの縁部に形成された上記第１導電型とは異なる第２導電型のソース領域と、
上記トレンチの底部と隣接する領域に形成された上記第２導電型のドレイン領域と、
上記トレンチの内側壁に沿って形成されたゲート絶縁膜と、
上記トレンチ内において、上記ゲート絶縁膜を挟んで上記チャネル領域に対向するように配置されたゲート電極と、
上記トレンチ内において、上記ゲート電極より上記ドレイン領域側に形成され、上記トレンチの深さ方向に沿って配列された複数個の導電層と、
各導電層の周囲を覆い、上記導電層と上記ゲート電極および上記ドレイン領域との間、ならびに、各導電層の間を電気的に絶縁する絶縁層とを含み、
上記ゲート電極の一部が、上記ゲート絶縁膜と上記導電層および上記絶縁層との間であって、上記ドレイン領域と上記導電層との間を含む領域に入り込んでいることを特徴とする半導体装置。 - 上記導電層が不純物の導入により導電化されたポリシリコンからなることを特徴とする請求項１記載の半導体装置。
- 請求項１記載の半導体装置を製造するための方法であって、
半導体基板の表層部に上記第２導電型のエピタキシャル層を形成する工程と、
このエピタキシャル層に上記トレンチを形成する工程と、
上記トレンチの底部に第１絶縁層を形成する工程と、
この第１絶縁層を形成する工程の後、上記トレンチ内で上記第１絶縁層の上に複数個の上記導電層を形成する工程と、
各導電層を形成する工程の後、当該導電層の露出表面に、上記第１絶縁層とともに上記絶縁層を構成する第２絶縁層を形成する工程と、
上記トレンチの内側壁に沿って上記ゲート絶縁膜を形成する工程と、
上記トレンチ内に、上記絶縁層により上記導電層から電気的に絶縁された上記ゲート電極を形成する工程と、
上記エピタキシャル層に、上記ゲート絶縁膜を挟んで上記ゲート電極と対向する上記第１導電型の上記チャネル領域を形成する工程と、
上記エピタキシャル層において上記トレンチの縁部に対応する領域に、上記第２導電型の上記ソース領域を形成する工程とを含み、
上記第１絶縁層を形成する工程が、
上記トレンチの内壁を熱酸化させて犠牲酸化膜を形成する工程と、
上記導電層の側壁の一部が露出され、上記ドレイン領域と上記導電層との間の上記犠牲酸化膜が残るように、上記犠牲酸化膜を上記トレンチの底部に存在する部分を残して除去する工程とを含むことを特徴とする半導体装置の製造方法。 - 上記第２絶縁層を形成する工程が、上記導電層の露出面を酸化させる工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。
- 上記ゲート電極を形成する工程が、不純物の導入により導電化されたポリシリコン膜を形成する工程を含むことを特徴とする請求項３または４記載の半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003019066A JP4202149B2 (ja) | 2003-01-28 | 2003-01-28 | 半導体装置およびその製造方法 |
| PCT/JP2003/015947 WO2004068587A1 (ja) | 2003-01-28 | 2003-12-12 | 半導体装置およびその製造方法 |
| CNB2003801092424A CN100573911C (zh) | 2003-01-28 | 2003-12-12 | 半导体装置及其制造方法 |
| KR1020057013724A KR20050089888A (ko) | 2003-01-28 | 2003-12-12 | 반도체 장치 및 그 제조 방법 |
| US10/543,533 US7288815B2 (en) | 2003-01-28 | 2003-12-12 | Semiconductor device and manufacturing method thereof |
| EP03778874A EP1589585A4 (en) | 2003-01-28 | 2003-12-12 | SEMICONDUCTOR COMPONENT AND ITS MANUFACTURING METHOD |
| TW092135699A TWI306313B (en) | 2003-01-28 | 2003-12-17 | Semiconductor device and method for making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003019066A JP4202149B2 (ja) | 2003-01-28 | 2003-01-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004235231A JP2004235231A (ja) | 2004-08-19 |
| JP4202149B2 true JP4202149B2 (ja) | 2008-12-24 |
Family
ID=32820601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003019066A Expired - Lifetime JP4202149B2 (ja) | 2003-01-28 | 2003-01-28 | 半導体装置およびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7288815B2 (ja) |
| EP (1) | EP1589585A4 (ja) |
| JP (1) | JP4202149B2 (ja) |
| KR (1) | KR20050089888A (ja) |
| CN (1) | CN100573911C (ja) |
| TW (1) | TWI306313B (ja) |
| WO (1) | WO2004068587A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5259920B2 (ja) * | 2004-08-04 | 2013-08-07 | ローム株式会社 | 半導体装置およびその製造方法 |
| DE102004057237B4 (de) * | 2004-11-26 | 2007-02-08 | Infineon Technologies Ag | Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau |
| JP4971595B2 (ja) * | 2005-03-15 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4955222B2 (ja) * | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| DE112006001516T5 (de) | 2005-06-10 | 2008-04-17 | Fairchild Semiconductor Corp. | Feldeffekttransistor mit Ladungsgleichgewicht |
| TWI400757B (zh) | 2005-06-29 | 2013-07-01 | 快捷半導體公司 | 形成遮蔽閘極場效應電晶體之方法 |
| JP4817827B2 (ja) * | 2005-12-09 | 2011-11-16 | 株式会社東芝 | 半導体装置 |
| US7521773B2 (en) * | 2006-03-31 | 2009-04-21 | Fairchild Semiconductor Corporation | Power device with improved edge termination |
| DE102006026943B4 (de) * | 2006-06-09 | 2011-01-05 | Infineon Technologies Austria Ag | Mittels Feldeffekt steuerbarer Trench-Transistor mit zwei Steuerelektroden |
| DE102007004323A1 (de) * | 2007-01-29 | 2008-07-31 | Infineon Technologies Austria Ag | Bauelementanordnung mit einem eine Feldelektrode aufweisenden MOS-Transistor |
| JP5183959B2 (ja) * | 2007-04-23 | 2013-04-17 | 新日本無線株式会社 | Ｍｏｓｆｅｔ型半導体装置の製造方法 |
| JP5266738B2 (ja) * | 2007-12-05 | 2013-08-21 | トヨタ自動車株式会社 | トレンチゲート型半導体装置の製造方法 |
| JP5195357B2 (ja) * | 2008-12-01 | 2013-05-08 | トヨタ自動車株式会社 | 半導体装置 |
| DE102011079747A1 (de) | 2010-07-27 | 2012-02-02 | Denso Corporation | Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür |
| JP5374575B2 (ja) * | 2011-12-26 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN103247529B (zh) * | 2012-02-10 | 2016-08-03 | 无锡华润上华半导体有限公司 | 一种沟槽场效应器件及其制作方法 |
| JP6600475B2 (ja) * | 2015-03-27 | 2019-10-30 | ローム株式会社 | 半導体装置 |
| CN119153539A (zh) * | 2024-11-18 | 2024-12-17 | 珠海格力电子元器件有限公司 | 半导体结构以及半导体器件 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613458A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | Ｍｉｓトランジスタ |
| JPS63245954A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | 半導体メモリ |
| JP2507502B2 (ja) * | 1987-12-28 | 1996-06-12 | 三菱電機株式会社 | 半導体装置 |
| US5283201A (en) * | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
| US5126807A (en) * | 1990-06-13 | 1992-06-30 | Kabushiki Kaisha Toshiba | Vertical MOS transistor and its production method |
| JP3361922B2 (ja) * | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| US5998833A (en) * | 1998-10-26 | 1999-12-07 | North Carolina State University | Power semiconductor devices having improved high frequency switching and breakdown characteristics |
| JP3773755B2 (ja) * | 2000-06-02 | 2006-05-10 | セイコーインスツル株式会社 | 縦形ｍｏｓトランジスタ及びその製造方法 |
| EP1170803A3 (en) * | 2000-06-08 | 2002-10-09 | Siliconix Incorporated | Trench gate MOSFET and method of making the same |
| JP4528460B2 (ja) * | 2000-06-30 | 2010-08-18 | 株式会社東芝 | 半導体素子 |
| US6309929B1 (en) * | 2000-09-22 | 2001-10-30 | Industrial Technology Research Institute And Genetal Semiconductor Of Taiwan, Ltd. | Method of forming trench MOS device and termination structure |
| JP4797265B2 (ja) * | 2001-03-21 | 2011-10-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP4009825B2 (ja) * | 2002-02-20 | 2007-11-21 | サンケン電気株式会社 | 絶縁ゲート型トランジスタ |
| CN100514672C (zh) * | 2002-08-23 | 2009-07-15 | 快捷半导体有限公司 | 用于改进mos栅控从而降低米勒电容和开关损失的方法和装置 |
| US6759702B2 (en) * | 2002-09-30 | 2004-07-06 | International Business Machines Corporation | Memory cell with vertical transistor and trench capacitor with reduced burried strap |
-
2003
- 2003-01-28 JP JP2003019066A patent/JP4202149B2/ja not_active Expired - Lifetime
- 2003-12-12 CN CNB2003801092424A patent/CN100573911C/zh not_active Expired - Lifetime
- 2003-12-12 KR KR1020057013724A patent/KR20050089888A/ko not_active Ceased
- 2003-12-12 WO PCT/JP2003/015947 patent/WO2004068587A1/ja not_active Ceased
- 2003-12-12 EP EP03778874A patent/EP1589585A4/en not_active Withdrawn
- 2003-12-12 US US10/543,533 patent/US7288815B2/en not_active Expired - Lifetime
- 2003-12-17 TW TW092135699A patent/TWI306313B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1589585A4 (en) | 2010-06-23 |
| US20060199319A1 (en) | 2006-09-07 |
| EP1589585A1 (en) | 2005-10-26 |
| CN1742378A (zh) | 2006-03-01 |
| TW200417043A (en) | 2004-09-01 |
| US7288815B2 (en) | 2007-10-30 |
| KR20050089888A (ko) | 2005-09-08 |
| CN100573911C (zh) | 2009-12-23 |
| WO2004068587A1 (ja) | 2004-08-12 |
| JP2004235231A (ja) | 2004-08-19 |
| TWI306313B (en) | 2009-02-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080710 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081002 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081008 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4202149 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111017 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121017 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131017 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |