JP4466775B2 - 薄膜半導体装置の製造方法 - Google Patents

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Description

本発明はアクティブマトリックス液晶ディスプレイ等に適用される薄膜半導体装置の製造方法、薄膜半導体装置、液晶表示装置及び電子機器に関する。
近年、液晶ディスプレイ（ＬＣＤ）の大画面化、高解像度化に伴い、その駆動方式は単純マトリックス方式からアクティブマトリックス方式へ移行し、大容量の情報を表示できるようになりつつある。アクティブマトリックス方式は数十万を越える画素を有する液晶ディスプレイが可能であり、各画素毎にスイッチングトランジスタを形成するものである。各種液晶ディスプレイの基板としては、透過型ディスプレイを可能ならしめる溶融石英板やガラスなどの透明絶縁基板が使用されている。
薄膜トランジスタ（ＴＦＴ）の能動層としては、通常アモルファスシリコンや多結晶シリコンなどの半導体膜が用いられるが、駆動回路まで一体化して薄膜トランジスタで形成しようとする場合には動作速度の速い多結晶シリコンを用いるのが有利である。多結晶シリコン膜を能動層とする場合は溶融石英板を基板として用い、通常は工程最高温度が１０００℃を越える高温プロセスと呼ばれる製造方法にてＴＦＴが作成されている。一方アモルファスシリコン膜を能動層とする場合には通常のガラス基板が用いられている。
ＬＣＤの表示画面の拡大化や低価格化を進める場合にはこのように絶縁基板として安価な通常ガラスを使用するのが必要不可欠である。
しかしながら、前述の如くアモルファスシリコン膜は電気特性が多結晶シリコン膜に比べ著しく劣り動作速度が遅い等の問題を内有している。また、高温プロセスの多結晶シリコンＴＦＴは溶融石英板を用いているため、ＬＣＤの大型化や低価格化が困難との問題を有している。結局、通常のガラス基板上に多結晶シリコン膜等の半導体膜を能動層とする薄膜半導体装置を作成する技術が強く求められているのである。
然るに量産性に富む大型の通常ガラス基板を用いる際には、基板の変形を避けるべく工程最高温度を約５７０℃程度以下とする大きな制約がある。すなわち斯様な制約下にて液晶ディスプレイを動作し得る薄膜トランジスタと、駆動回路を高速作動し得る薄膜トランジスタの能動層を形成する技術が望まれている。これらは現在低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴと称されている。
従来の低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴは、非特許文献１に示されている。それによると、まずＬＰＣＶＤ法で原料気体としてモノシランを（ＳｉＨ4）を用い、堆積温度５５０℃にて５０ｎｍのアモルファスシリコン（ａ−Ｓｉ）膜を堆積し、このａ−Ｓｉ膜にレーサー照射を施し、ａ−Ｓｉ膜をｐｏｌｙ−Ｓｉ膜へと改質する。ｐｏｌｙ−Ｓｉ膜のバターニング後、ゲート絶縁膜であるＳｉＯ2膜をＥＣＲ−ＰＥＣＶＤ法で基板温度を１００℃として堆積する。ゲート絶縁膜上にタンタル（Ｔａ）にてゲート電極を形成した後、ゲート電極をマスクとしてドナー又はアクセプター不純物をシリコン膜にイオン注入してトランジスタのソース・ドレインを自己整合的（セルフ・アライン）に形成する。この時イオン注入はイオン・ドーピング法と呼ばれる質量非分離型の注入装置を用い、水素希釈されたフォスフィン（ＰＨ3）やジボラン（Ｂ2Ｈ6）を原料気体として用いている。
注入イオンの活性化は３００℃である。その後層間絶縁膜を堆積し、インジウム錫酸化物（ＩＴＯ）やアルミニウム（Ａｌ）で電極や配線を作成し、薄膜半導体装置は完成する。
ＳＩＤ（Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）’９３ダイジェストＰ．３８７（１９９３）
しかしながら、前述の従来技術に則る低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴには次のような問題が内在しており、これらが量産化の阻害要因となっている。
課題１）．工程温度が５５０℃と高いため、安価なガラスを使用できず、製品価格の高騰を招く。加えてガラス自身の自重によるゆがみが大型化と共に大きくなり、液晶表示装置（ＬＣＤ）を大型化し得ない。
課題２）．基板全体に渡る均一なレーザー照射を行う適正照射条件が厳しく、適用範囲が狭い。そのため、結晶化がロット毎に均一であったり不均一であったりと変動し、安定的な生産ができない。
課題３）．ゲート電極に対してソース・ドレインが自己整合するセルフ・アラインＴＦＴをイオン・ドーピング法及びそれに引き続き３００℃〜３５０℃程度の低温で活性化する際、時々活性化ができないとの問題が生ずる。すなわちソース・ドレインの抵抗が数ギガΩになってしまう。この問題はライトリー・ドープド・ドレイン（ＬＤＤ）ＴＦＴを作成しようとするときより深刻となり、著しい歩留まりの低下原因となっている。
課題４）．低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴではＥＣＲ−ＰＥＣＶＤ法にて作成したＳｉＯ2しか良好なトランジスタ特性を示さないが、ＥＣＲ−ＰＥＣＶＤ装置はＥＣＲ源の大型化が困難でＬＣＤの大型化に適さない。また、スループットがきわめて悪い。従って大型基板に適用可能で量産性に富む実用的なゲート酸化膜製造装置が得られていない。
課題５）．シリコンなどの半導体膜をレーザー照射等の熔融結晶化によって形成する際に部分凝集が生じ、そのために半導体膜の電気特性に基板内で大きな変動が生じたり、半導体膜表面が粗くなりゲー卜・ソース間やゲート・ドレイン間の電気耐圧が低くなる。
課題６）．基板に廉価な汎用ガラスなどを用いたとき、基板から半導体膜への不純物混入を効果的に防ぐ下地保護膜が、最良な電気特性を示す薄膜半導体装置の下地保護膜ではなかった。例えば不純物混入を防ぐために下地保護膜を厚くすると、下地保護膜からのストレスに起因して薄膜半導体装置の電気特性が悪化したり、或いは薄膜半導体装置にひび割れ（クラック）が発生していた。
課題７）．半導体膜をプラズマ化学気相堆積法（ＰＥＣＶＤ法）にて形成する場合、成膜室内を洗浄するとフッ素（Ｆ）や炭素（Ｃ）等の洗浄気体の構成元素が成膜室内に残留して次に半導体膜を堆積する際に不純物として半導体膜中に混入するなどしていた。その結果基板間で不純物混入量が異なることとなり、優良な薄膜半導体装置を安定的に製造し得ない。

課題８）．低圧化学気相堆積法（ＬＰＣＶＤ法）にて半導体膜を堆積する場合、堆積温度が低くなるにつれて基板内での均一性と堆積速度の両立が困難となる。すなわち堆積温度を下げると堆積速度が低下するため、これを補償すべく圧力を上げると基板内での均一性が著しく悪化してしまう。この傾向は基板が大きくなるに従って顕著と化し、大型ＬＣＤ量産の大きな障害となっている。
課題９）．薄膜半導体装置の電気特性のばらつきには基板内のばらつきの他に、同一ロット内での基板間のばらつきとロット間でのばらつきの三種類のばらつきが認められる。従来技術の薄膜半導体装置やその製造方法ではこれら三種類のばらつきの制御ができず、とりわけロット間でのばらつきに対しては殆ど何の考慮も払われていなかった。
課題１０）．ＰＥＣＶＤ法にて半導体膜を成膜する際に半導体膜と下地保護膜との密着性が悪く、半導体膜にクレーター状の穴が無数に発生したり、おびただしきは膜の剥がれが生じてしまう。
そこで本発明は上述の課題６），７），９）および１０）のうち少なくとも一部を解決することを目的とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設ける工程と、ＰＥＣＶＤ装置により、前記下地保護膜に第１のプラズマを照射する工程と、前記下地保護膜に前記第１のプラズマを照射した後、前記ＰＥＣＶＤ装置により、真空を破ることなく連続して前記下地保護膜上に半導体膜を形成する工程と、前記半導体膜を形成した後、前記ＰＥＣＶＤ装置により、真空を破ることなく連続して前記半導体膜に第２のプラズマを照射する工程と、前記半導体膜を熔融結晶化させる工程と、を有し、前記第１のプラズマは、酸素プラズマと水素プラズマのうちいずれかであり、前記第２のプラズマは、酸素プラズマと水素プラズマのうちいずれかであり、前記半導体膜をトランジスタの能動層としていることを特徴とする。
また本発明の薄膜半導体装置の製造方法では、前記第１のプラズマは酸素プラズマであり、前記下地保護膜に前記第１のプラズマを照射した後、真空を破ることなく連続して前記下地保護膜に水素プラズマを照射することができる。
また本発明の薄膜半導体装置の製造方法では、前記下地保護膜に第１のプラズマを照射する工程と前記下地保護膜上に半導体膜を形成する工程との間に成膜室の真空引きを行うことができる。
また本発明の薄膜半導体装置の製造方法では、前記第２のプラズマは水素プラズマであり、前記半導体膜に前記第２のプラズマを照射した後、真空を破ることなく連続して前記半導体膜に酸素プラズマを照射することができる。
また本発明の薄膜半導体装置の製造方法では、前記第２のプラズマは酸素プラズマであり、前記半導体膜に第２のプラズマを照射した時に前記半導体膜表面に形成された酸化膜を、前記半導体膜に前記第２のプラズマを照射した後に前記半導体膜の膜表面から除去する工程をさらに有し、前記酸化膜を除去した後直ちに前記半導体膜を熔融結晶化させる工程を行なうことができる。
また本発明の薄膜半導体装置の製造方法では、前記半導体膜に前記第２のプラズマを照射した後、真空を破ることなく連続して前記半導体膜に前記酸素プラズマを照射した時に前記半導体膜表面に形成された酸化膜を、前記半導体膜に前記酸素プラズマを照射した後に前記半導体膜の膜表面から除去する工程をさらに有し、前記酸化膜を除去した後直ちに前記半導体膜を熔融結晶化させる工程を行なうことができる。
また本発明の薄膜半導体装置の製造方法では、前記半導体膜をＰＥＣＶＤ法によって製膜する際、前記半導体膜の堆積速度を０．１ｎｍ／ｓ以上とすることができる。
また本発明の薄膜半導体装置の製造方法では、前記堆積速度を０．３７ｎｍ／ｓ以上とすることができる。

本発明の薄膜半導体装置は、前記下地保護膜はその表面粗さが中心線平均粗さで１．５ｎｍ以下であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、表面粗さが中心線平均粗さで１．５ｎｍ以下である下地保護膜上に半導体膜を成膜する第１の工程と、該半導体膜を熔融結晶化させる第２工程と、を有する工程を有することを特徴とする。
本発明の薄膜半導体装置は、少なくとも基板表面の一部に絶縁性物質である下地保護膜が設けられた基板と、該基板の下地保護膜上に形成されトランジスタの能動層をなしている半導体膜と、を有する薄膜半導体装置に於いて、前記下地保護膜は少なくとも二種類の異なった膜が積層された積層膜であり、該二種類の異なった膜のうち最上層をなす膜が酸化硅素（ＳｉＯx、０＜ｘ≦２）膜であることを特徴とする。
本発明の薄膜半導体装置は、前記二種類の異なった膜のうち下層をなす膜が窒化硅素（Ｓｉ3Ｎx、０＜ｘ≦４）膜であることを特徴とする
本発明の薄膜半導体装置は、前記酸化硅素膜の膜厚が１００ｎｍから５００ｎｍの間にあり、前記窒化硅素膜の膜厚が５０ｎｍから５００ｎｍの間にあることを特徴とする
本発明の薄膜半導体装置は、少なくとも基板表面の一部に絶縁性物質である下地保護膜が設けられた基板と、該基板の下地保護膜上に形成された半導体膜とゲート絶縁膜とゲート電極とを有する電界効果トランジスタと、該電界効果トランジスタの配線間の電気的絶縁性をとる層間絶縁膜と、を有する薄膜半導体装置に於いて、前記下地保護膜の膜厚と前記ゲート絶縁膜の膜厚と前記層間絶縁膜の膜厚との和が２μｍ以下であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、一台のＰＥＣＶＤ装置により該下地保護膜と該半導体膜とを連続的に成膜する成膜工程であって、該ＰＥＣＶＤ装置の成膜室内に付着したる薄膜を取り除く第１工程と、該成膜室にパッシベーション膜を成膜する第２工程と、該成膜室内に基板を設置する第３工程と、該基板上に下地保護膜を成膜する第４工程と、該下地保護膜上に半導体膜を成膜する第５工程と、該成膜室内から該基板を取り出す第６工程と、を有する成膜工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、基板面積（Ｓ）が９００００ｍｍ2以上である基板の少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、複数の基板をＬＰＣＶＤ装置の成膜室内に設置して該半導体膜をＬＰＣＶＤ法により成膜する際、ＬＰＣＶＤ装置成膜室内の基板間隔を（ｄ（ｍｍ））としたとき、ｄ≧０．０２×Ｓ1/2の関係式を満たす条件下にて半導体膜を成膜する工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上にシリコンを含有する半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、高次シラン（ＳｉnＨ2n+2：ｎは２以上の整数）を原料気体としてＬＰＣＶＤ法により該半導体膜を成膜し、単位面積当たりの高次シラン流量（Ｒ）が１．１３×１０-3ｓｃｃｍ／ｃｍ2以上の条件下にて半導体膜を成膜する工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、Ｒが２．２７×１０-3ｓｃｃｍ／ｃｍ2以上の条件下にて半導体膜を成膜する工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上にシリコンを含有する半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、堆積温度が４５０℃未満で高次シラン（ＳｉnＨ2n+2：ｎは２以上の整数）を原料気体の少なくとも一種として使用するＬＰＣＶＤ法により前記半導体膜を成膜し、その際に半導体膜の堆積速度（ＤＲ）が０．２０ｎｍ／ｍｉｎ以上の条件下にて半導体膜を成膜する工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、ＤＲが０．６０ｎｍ／ｍｉｎ以上の条件下にて半導体膜を成膜する工程を有することを特徴とする。
本発明の薄膜半導体装置は、少なくとも基板表面の一部に絶縁性物質である下地保護膜が設けられた基板と、該基板の下地保護膜上に形成されトランジスタの能動層をなしている半導体膜と、を有する薄膜半導体装置に於いて、前記半導体膜は堆積温度が４５０℃未満のＬＰＣＶＤ法にて成膜された後に結晶化されることにより形成された半導体膜であって、膜厚が１０ｎｍ以上１４０ｎｍ以下である半導体膜であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくともガラス基板表面に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ホット・ウォール型縦型ＬＰＣＶＤ装置により前記半導体膜を成膜し、その際に該ホット・ウオール型縦型ＬＰＣＶＤ装置内に異なった歪点を有する少なくとも二種類以上の複数のガラス基板を二枚一組として裏面同士を合わせて略水平に設置し、該二枚一組のガラス基板のうち歪点の大きい方のガラス基板を下側とした状態にて半導体膜を堆積する成膜工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＰＥＣＶＤ装置により前記半導体膜を成膜し、その際、下地保護膜に酸素プラズマを照射する第１工程と、真空を破ることなく連続して該下地保護膜上に半導体膜を成膜する第２工程と、を有する成膜工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程と前記第２工程との間に成膜室の真空引きを行うことを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＰＥＣＶＤ装置により前記半導体膜を成膜し、その際、下地保護膜に水素プラズマを照射する第１工程と、真空を破ることなく連続して該下地保護膜上に半導体膜を成膜する第２工程と、を有する成膜工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＰＥＣＶＤ装置により該半導体膜を成膜し、その際、下地保護膜に酸素プラズマを照射する第１工程と、真空を破ることなく連続して下地保護膜に水素プラズマを照射する第２工程と、さらに真空を破ることなく連続して該下地保護膜上に半導体膜を成膜する第３工程と、を有する成膜工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程と前記第２工程との間に成膜室の真空引きを行うことを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜土に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＰＥＣＶＤ装置により前記半導体膜を成膜し、その際、該下地保護膜土に半導体膜を成膜する第１工程と、真空を破ることなく連続して該半導体膜に水素プラズマを照射する第２工程と、を有する成膜工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜土に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＰＥＣＶＤ装置により前記半導体膜を成膜し、その際、該下地保護膜上に半導体膜を成膜する第１工程と、真空を破ることなく連続して該半導体膜に酸素プラズマを照射する第２工程と、を有する成膜工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＰＥＣＶＤ装置により前記半導体膜を成膜し、その際、該下地保護膜上に半導体膜を成膜する第１工程と、真空を破ることなく連続して該半導体膜に水素プラズマを照射する第２工程と、さらに真空を破ることなく連続して該半導体膜に酸素プラズマを照射する第３工程と、を有する成膜工程を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、下地保護膜上に半導体膜を成膜する第１工程と、該半導体膜膜表面から酸化膜を除去する第２工程と、酸化膜除去後直ちに該半導体膜を熔融結晶化させる第３工程と、を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＰＥＣＶＤ法により堆積速度が０．１ｎｍ／ｓ程度以上の条件下にて混晶質の半導体膜を成膜する第１工程と、該半導体膜を熔融結晶化させる第２工程と、を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程が堆積速度が３．７ｎｍ／ｓ程度以上の条件下にて混晶質の半導体膜を成膜する工程であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも基板表面の一部に絶縁性物質である下地保護膜を設け、さらに該下地保護膜上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、該半導体膜の構成元素を含有する化学物質と不活性気体を原料気体とし、不活性気体のガスの流量に対する半導体膜の構成元素を含有する化学物質のガスの流量の流量比を１／３３未満とした条件下にてＰＥＣＶＤ法により混晶質の半導体膜を成膜する第１工程と、該半導体膜を熔融結晶化させる第２工程と、を有することを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程が前記流量比を１／１２４から４０．６７／１の間とした条件下にてＰＥＣＶＤ法により混晶質の半導体膜を成膜する工程であることを特徴とする。
本発明の薄膜半導体装置は、少なくとも基板表面の一部に絶縁性物質である下地保護膜が設けられた基板と、該基板の下地保護膜上に形成されトランジスタの能動層をなしている半導体膜と、を有する薄膜半導体装置に於いて、前記半導体膜はＰＥＣＶＤ法にて成膜された後に結晶化されることにより形成された半導体膜であって、膜厚が９ｎｍ以上１３５ｎｍ以下の半導体膜であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも表面の一部が絶縁性物質である基板の該絶縁性物質上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、減圧化学気相堆積法（ＬＰＣＶＤ法）により堆積温度４５０℃未満の温度で半導体膜を堆積する第１工程と、該半導体膜に光学エネルギー又は電磁波エネルギー照射を施す第２工程と、を有し、かつ、該第２工程の終了以降の工程最高温度が３５０℃以下であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程が堆積温度４３０℃以下の温度で半導体膜を堆積する工程であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも表面の一部が絶縁性物質である基板の該絶縁性物質上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、堆積温度３５０℃以下で半導体膜を形成する第１工程と、該半導体膜に光学エネルキー又は電磁波エネルギー照射を施す第２工程と、を有し、かつ、該第２工程の終了以降の工程最高温度が３５０℃以下であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、第１工程がプラズマ化学気相堆積法（ＰＥＣＶＤ法）により行われることを特徴とする。
本発明の薄膜半導体装置の製造方法は、第１工程がスパッター法により行われることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも表面の一部が絶縁性物質である基板の該絶縁性物質上に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＶＨＦプラズマ化学気相堆積法（ＶＨＦ−ＰＥＣＶＤ法）により半導体膜を形成する第１工程を有し、かつ、該第１工程の終了以降の工程最高温度が３５０℃以下であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程にて半導体膜を形成する際、該半導体膜の膜厚を２０ｎｍから１５０ｎｍの間とすることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程により半導体膜を形成する際、該半導体膜の構成元素を含有する化学物質を原料気体とし、さらに追加気体として希ガス族元素を用いることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記半導体膜の構成元素を含有する化学物質がシラン（ＳｉＨ4、Ｓｉ2Ｈ6，Ｓｉ3Ｈ8）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がヘリウム（Ｈｅ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がネオン（Ｎｅ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がアルゴン（Ａｒ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも表面の一部が絶縁性物質である基板の該絶縁性物質上に結晶性半導体膜を形成し、該結晶性半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、マイクロ波プラズマ化学気相堆積法（マイクロ波−ＰＥＣＶＤ法）により結晶性半導体膜を形成する第１工程を有し、かつ、該第１工程以後の工程最高温度が３５０℃以下であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程により結晶性半導体膜を形成する際、該結晶性半導体膜の膜厚を２０ｎｍから１５０ｎｍの間とすることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程にて結晶性半導体膜を形成する際、該結晶性半導体膜の構成元素を含有する化学物質を原料気体とし、さらに追加気体として希ガス族元素を用いることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記結晶性半導体膜の構成元素を含有する化学物質がシラン（ＳｉＨ4、Ｓｉ2Ｈ6，Ｓｉ3Ｈ8）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がヘリウム（Ｈｅ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がネオン（Ｎｅ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がアルゴン（Ａｒ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも表面の一部が絶縁性物質である基板の該絶縁性物質土に半導体膜を形成し、該半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、ＶＨＦプラズマ化学気相堆積法（ＶＨＦ−ＰＥＣＶＤ法）により半導体膜を形成する第１工程と、該半導体膜を結晶化させる第２工程とを有し、かつ、該第２工程以後の工程最高温度が３５０℃以下であることを特徴とする。本発明の薄膜半導体装置の製造方法は、前記第２工程にて結晶化された半導体膜の膜厚を１０ｎｍから１５０ｎｍの間とすることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程にて半導体膜を形成する際、該半導体膜の構成元素を含有する化学物質を原料気体とし、さらに追加気体として希ガス族元素を用いることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記半導体膜の構成元素を含有する化学物質がシラン（ＳｉＨ4、Ｓｉ2Ｈ6，Ｓｉ3Ｈ8）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がヘリウム（Ｈｅ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がネオン（Ｎｅ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がアルゴン（Ａｒ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、少なくとも表面の一部が絶縁性物質である基板の該絶縁性物質上に結晶性半導体膜を形成し、該結晶性半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法に於いて、マイクロ波プラズマ化学気相堆積法（マイクロ波−ＰＥＣＶＤ法）により半導体膜を形成する第１工程と、該半導体膜を結晶化させる第２工程と、を有しかつ、該第２工程以後の工程最高温度が３５０℃以下であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第２工程により結晶化された半導体膜の膜厚を１０ｎｍから１５０ｎｍの間とすることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記第１工程にて結晶性半導体膜を形成する際、該結晶性半導体膜の構成元素を含有する化学物質を原料気体とし、さらに追加気体として希ガス族元素を用いることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記結晶性半導体膜の構成元素を含有する化学物質がシラン（ＳｉＨ4、Ｓｉ2Ｈ6，Ｓｉ3Ｈ8）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がヘリウム（Ｈｅ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がネオン（Ｎｅ）であることを特徴とする。
本発明の薄膜半導体装置の製造方法は、前記希ガス族元素がアルゴン（Ａｒ）であることを特徴とする。
図面を参照しながら本発明の基礎原理及び作用を説明する。
図１（ａ）〜（ｄ）は、ＭＩＳ型電界効果トランジスタを形成する薄膜半導体装置の製造工程を断面で示した概略図である。この図を用いて低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴの製造方法の概略を述べた後に本願発明に関する詳細を各工程毎に説明する。
（１、本願発明の薄膜半導体装置の製造方法の概略）
本発明では基板１０１の一例として汎用無アルカリガラスを用いる。まず基板１０１上に常圧化学気相堆積法（ＡＰＣＶＤ法）やＰＥＣＶＤ法或いはスパッター法などで絶縁性物質である下地保護膜１０２を形成する。次に後に薄膜半導体装置の能動層となる真性シリコン膜等の半導体膜を堆積する。半導体膜はＬＰＣＶＤ法やＰＥＣＶＤ法、ＡＰＣＶＤ法等の化学気相堆積法（ＣＶＤ法）、或いはスパッター法、蒸着法等の物理気相堆積法（ＰＶＤ法）によって形成される。こうして得られた半導体膜にレーザー光等の光学エネルギー又は電磁波エネルギーを短時間照射して結晶化を進める。最初に堆積した半導体膜が非晶質であったり、非晶質と微結晶が混在する混晶質であれば、この工程は結晶化と呼ばれる。一方、最初に堆積した半導体膜が多結晶質であれば、この工程は再結晶化と呼ばれる。本明細書では特に断らない限り両者をまとめて単に結晶化と称する。レーザー光等のエネルキー強度が高ければ、結晶化の際に半導体膜は一度熔融し冷却固化過程を経て結晶化する。これを本願では熔融結晶化法と称する。これに対し半導体膜の結晶化を熔融せずに固相にて進める方法を固相成長法（ＳＰＣ法）と称する。
固相成長法は５５０℃程度から６５０℃程度の温度で数時間から数十時間掛けて結晶化を進める熱処理法（Ｆｕｒｎａｃｅ−ＳＰＣ法）と、一秒未満から一分程度の短時間で７００℃から１０００℃との高温で結晶化を進める急速熱処理法（ＲＴＡ法）、及びレーザー光等のエネルキー強度が低いときに生ずる極短時間固相成長法（ＶＳＴ−ＳＰＣ法）の三者に主として分類される。本願発明はこれら何れの結晶化方法をも適用可能であるが、大型基板を高い生産性で製造するとの視点に則ると熔融結晶化法やＲＴＡ法、ＶＳＴ−ＳＰＣ法がとりわけ適している。これらの結晶化方法では照射時間が非常な短時間でありかつ照射領域も基板全体に対して局所的であるため、半導体膜の結晶化に際して基板全体が熱せられることはなく、故に基板の熱による変形や割れ等も生じないからである。その後この半導体膜をパターニングし、後にトランジスタの能動層となる半導体膜１０３を作成する。（図１（ａ））
半導体膜形成後、ＣＶＤ法やＰＶＤ法などでゲート絶縁膜１０４を形成する。
絶縁膜形成に当たり様々な製造方法が考えられるが、絶縁膜形成温度は３５０℃以下が好ましい。これはＭＯＳ界面の熱劣化やゲート絶縁膜の熱劣化を防ぐために重要である。同じことは以下の総ての工程に対しても適用される。ゲート絶縁膜形成後の総ての工程温度は３５０℃以下に押さえられねばならない。こうすることにより高性能な薄膜半導体装置を容易に、かつ安定的に製造できるからである。
引き続いてゲート電極１０５となる薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。通常はゲート電極とゲート配線は同一材料にて同一工程で作られるため、この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定であることが望まれる。ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入１０６を行ってソース・ドレイン領域１０７及びチャンネル領域１０８を形成する。（図１（ｃ））
この時ゲート電極がイオン注入のマスクとなっているが故、チャンネルはゲート電極下のみに形成される自己整合構造となる。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適用され得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ3）やジボラン（Ｂ2Ｈ6）等の注入不純物元素の水素化物を用いる。イオン打ち込み法では所望の不純物元素のみを注入した後に引き続いて水素イオン（プロトンや水素分子イオン）を注入する。前述の如くＭＯＳ界面やゲート絶縁膜を安定に保つためには、イオン・ドーピング法にしろイオン打ち込み法にしろイオン注入時の基板温度は３５０℃以下でなければならない。一方注入不純物の活性化を３５０℃以下の低温にて常に安定的に行うには、イオン注入時の基板温度は２００℃以上であることが望ましい。
トランジスタのしきい値電圧を調整するためにチャンネル・ドーブ行うとか、或いはＬＤＤ構造を作成するといったように低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板温度は２５０℃以上であることが必要となる。このように基板温度が高い状態でイオン注入を行うと、半導体膜のイオン注入に伴う結晶壊破の際に再結晶化も同時に生じ、結果としてイオン注入部の非晶質化を防ぐことができるのである。すなわちイオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温であっても注入イオンの活性化が可能になる訳である。ＣＭＯＳ ＴＦＴを作成するときはポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。イオン注入時の基板温度が３００℃程度以下であれば、ポリイミド樹脂に代わって安価で保存等の取扱いが易しい汎用フォト・レジストをイオン注入に対するマスクとして使用することが可能となる。
次に層間絶縁膜１０９をＣＶＤ法或いはＰＶＤ法で形成する。イオン注入と層間絶縁膜形成後、３５０℃程度以下の適当な熱環境下にて数十分から数時間の熱処理を施して注入イオンの活性化及び層間絶縁膜の焼き締めを行う。この熱処理温度は注入イオンを確実に活性化するためにも２５０℃程度以上が好ましい。また、層間絶縁膜を効能的に焼き締めるには３００℃以上の温度が好ましい。通常ゲート絶縁膜と層間絶縁膜とではその膜品質が異なっている。そのために層間絶縁膜形成後二つの絶縁膜にコンタクトホールを開ける際、絶縁膜のエッチング速度が違っているのが普通である。斯様な条件下ではコンタクトホールの形状が下方程広い逆テーパー状になったり或いは庇が発生してしまい、その後電極形成したときに電気的な導通がうまく取れない所謂接触不良の原因となる。層間絶縁膜を効能的に焼き締めるとこうした接触不良の発生を最小限に止められるのである。層間絶縁膜形成後ソース・ドレイン上にコンタクトホールを開孔し、ソース・ドレイン取り出し電極１１０と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜半導体装置が完成する。（図１（ｄ））
（２、本願発明の薄膜半導体装置の製造方法に関する工程毎の詳細説明）
（２−１、本発明が適用される基板と下地保護膜）
まず本発明が適用される基板と下地保護膜について説明する。本発明を適用し得る基板としては金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）やアルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）等のセラミック材料、溶融石英やガラス等の透明絶縁性物質、シリコンウエハーなどの半導体基板及びそれらを加工したＬＳＩ、サファイア（三方晶系Ａｌ2Ｏ3結晶）などの結晶性絶縁物質等が用いられる。廉価な汎用ガラス基板としてはコーニングジャパン株式会社製＃７０５９ガラスや＃１７３７ガラス、或いは日本電気硝子株式会社製ＯＡ−２ガラス、（株）ＮＨテクノグラス製ＮＡ３５ガラス等が使用され得る。半導体膜は基板の種類に拘りなく、少なくとも基板の表面の一部が絶縁性物質で構成され、その絶縁性物質上に堆積される。この絶縁性物質を本願では下地保護膜と称する。例えば基板として溶融石英基板を用いたときは基板自身が絶縁性物質であるから、溶融石英基板土に直接半導体膜を堆積してもよい。或いは酸化硅素膜（ＳｉＯx：０＜ｘ≦２）や窒化硅素膜（Ｓｉ3Ｎx：０＜ｘ≦４）などの絶縁性物質を溶融石英基板上に下地保護膜として形成した後に半導体膜を堆積してもよい。
基板として通常ガラスを用いる場合、半導体膜を直接絶縁性物質である通常ガラス上に堆積してもよいが、ガラス中に含まれているナトリウム（Ｎａ）などの可動イオンが半導体膜中に混入せぬように酸化硅素膜や窒化硅素膜などの絶縁性物質にてガラス基板上に下地保護膜を形成した後に半導体膜を堆積するのが好ましい。こうすることで薄膜半導体装置は長時間に渡る使用や高電圧下での使用に対して動作特性が変化することなく、安定性が増す訳である。本願ではこの安定性のことをトランジスタの信頼性と呼ぶ。サファイア等の結晶性絶縁物質を基板として用いる場合を除いて半導体膜は下地保護膜上に堆積されるのが好ましい。各種セラミック基板を基板として用いる場合、セラミック中に添加されている焼結助材原料が半導体部に拡散混入するのを防ぐ役割を下地保護膜が演じている。
また、金属材料を基板として用いるときには絶縁性を確保するために下地保護膜は必要不可欠である。さらに半導体基板やＬＳＩ素子ではトランジスタ間や配線間の層間絶縁膜等が下地保護膜の役割を担っている。基板の大きさや形状にはそれが製造工程中の熱環境に対して伸縮や歪み等の変形が生じない限り全く何の制限も加えられない。すなわち直径３インチ（７６．２ｍｍ）程度の円板から５６０ｍｍ×７２０ｍｍ程度以上の長方形基板に至るまで任意である。
下地保護膜はまず基板を純水にて洗浄した後、基板上にＡＰＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはスパッター法などのＰＶＤ法で酸化硅素膜や酸化アルミニウム膜、酸化タンタル膜等の酸化膜、或いは窒化硅素膜などの窒化膜により形成される。酸化膜や窒化膜は最初にシリコン膜やアルミニウム、タンタルなどの金属膜を基板上に成膜しておき、熱的或いは電気的な化学反応を利用して形成してもよい。例えば１００ｎｍ程度のタンタルをスパッター法で堆積しておき、その後４５０℃程度の酸化性雰囲気下にて熱酸化を施して２００ｎｍ程度の酸化タンタル膜を形成することも可能である。ＡＰＣＶＤ法では基板温度２５０℃から４５０℃程度でモノシラン（ＳｉＨ4）や酸素を原料とすれば酸化硅素膜を堆積できる。ＰＥＣＶＤ法やスパッター法では基板温度を室温から４００℃程度の間でこれら下地保護膜が形成される。
本願発明では下地保護膜上に形成された半導体膜がトランジスタの能動層として働き、その半導体膜が結晶化によって作成されるため、下地保護膜の性質が半導体膜品質に強い影響を及ぼす。まず下地保護膜の表面粗さは中心線平均粗さで３．０ｎｍ以下であることが望まれる。下地保護膜上にＣＶＤ法でシリコンなどの半導体膜を堆積するとき、膜形成の極初期段階ではまず基板土に幾つかの核が発生する。この核は徐々に成長して行く一方で、未だに核の発生を見ぬ下地保護膜上では新たな核が発生してくる。これらの核が成長してお互いにぶつかり合い、やがて膜として連なる訳である。斯様な成膜機構に起因して堆積膜は非晶質か結晶質かを問わず何れも皆成膜初期段階の核に対応する領域から構成されることとなる。従って核の発生密度が低ければ堆積膜を構成する領域は大きくなる。結晶化する前の半導体膜を構成する領域が大きければ、結晶化された半導体膜を構成する結晶粒も大きくなる。半導体膜の結晶粒が大きくなると、これをトランジスタの能動層としている薄膜半導体装置の移動度等の電気特性が良くなる訳である。本願発明者の実験によると下地保護膜の表面粗さが中心線平均粗さで３．０ｎｍ以下と成れば核の発生密度を低く抑えられ、結果として高性能の薄膜半導体装置が製造され得ることが判明した。これは下地保護膜表面の凸凹が核発生の一因となり、凸凹が激しい程核発生密度が上るが故と考えられる。さらに半導体膜を熔融結晶化する場合には下地保護膜の表面粗さは中心線平均粗さで１．５ｎｍ以下が好ましい。表面がこれほど滑らかになると熔融したシリコン等の半導体物質が下地保護膜上でよく広がることとなる。そのために大粒径の結晶粒が成長し易くなり、薄膜半導体装置の特性が急速に改善されるのである。同時に熔融半導体物質が冷却固化してくる過程で溶融物質の局所凝集が生じなくなり、熔融領域内の均一性が高まることとなる。薄膜半導体装置に対してもＬＳＩのスケーリング則は適用されるようで今後の集積化に伴い素子の微細化が進む物と思われる。
このようにトランジスタ・サイズが１μｍ程度のオーダーからさらにサブミクロンのオーダーへと微細化されて行くにつれ、局所凝集をいかに避けるかが重要な課題となる。熔融結晶化で半導体膜を形成する場合、理想的には下地保護膜の表面粗さは中心線平均粗さで１．０ｎｍ以下である。こうすることにより大粒径の結晶粒から構成される半導体膜を局所凝集のない均一な膜として得られる訳である。
下地保護膜の別な役割は基板からの不純物元素の拡散混入を防ぐことにある。
これには下地保護膜を少なくとも二種類以上の異なった膜で積層することが有効である。例えば基板上に下層から酸化タンタル膜、窒化硅素膜、酸化硅素膜と積層する。通常基板内には様々な種類の不純物元素が含まれており、これらの絶縁物質中の拡散係数は皆異なっている。ある種の不純物元素は下地保護膜を構成するある一層では拡散は遅いが他の層では速いと言ったようなことが容易に生じ得る。基板中に色々な不純物元素が含まれており、後述するように下地保護膜の膜厚に所定の制限がある以上、下地保護膜は一層で構成されるより複数の異なった膜で積層された方が不純物の拡散混入を防ぐ下地保護膜の能力は高いことになる。下地保護膜の材質は様々な物が考えられるが、ＣＶＤ法などで簡単に成膜できる点を考慮すると窒化硅素膜と酸化硅素膜の積層が最適である。このような二層の場合、或いは多層の場合でも下地保護膜の最上層は酸化硅素膜であることが好ましい。これは下地保護膜と半導体層との界面に必然的に発生する界面準位を酸化硅素膜が最も少なくするからである。とりわけ半導体膜がトランジスタの動作状態下で膜全体に空乏層が広がるような数百ｎｍ以下の薄膜である場合はこの界面準位を低く抑えることが肝要となる。本願発明の薄膜半導体装置の最適半導体膜厚は製造方法に応じて多少異なるが、およそ１５０ｎｍ以下である。しかも半導体膜品質が高いため、結晶粒界の捕獲準位や結晶粒界内の結晶欠陥が少ない。
こうした理由に基づき、トランジスタの動作状態下では半導体膜全体に空乏層が広がる。下地保護膜と半導体膜との界面に生ずる界面準位が多いと、これらは実質的にドナーイオンやアクセプターイオンと同等の働きをするが故、チャンネル形成時の空乏層の広がりを遅らせて閾値電圧を高くしてしまう。すなわち、トランジスタ特性を悪化させる一要因と化すのである。下地保護膜表面のトランジスタ特性への効果が出現してくるのは半導体膜厚がおよそ１５０ｎｍ以下からで、かつチャンネル部の実質的不純物濃度（ＮＭＯＳであれば（アクセプター・イオン濃度）−（ドナー・イオン濃度）＋（アクセプター・イオンのように働く捕獲準位や結晶欠陥濃度）、ＰＭＯＳであれば（ドナー・イオン濃度）−（アクセプター・イオン濃度）＋ドナー・イオンのように働く捕獲準位や結晶欠陥濃度））が１×１０18ｃｍ-3程度以下の場合、或いは閾値電圧（Ｖｔｈ）の絶対値が４．５Ｖ程度以下の薄膜半導体装置からである。これらの条件を満たすトランジスタの特性をさらに高くするためには下地保護膜表面の調整が不可欠で、その一つとして下地保護膜が多層であるときの最上層は酸化硅素膜が好ましい訳である。
さて下地保護膜の厚さは基板からの不純物イオンの拡散混入を防ぐのに十分の厚さが必要で、その値は最小で１００ｎｍ程度である。ロット間や基板間のばらつきを考慮すると２００ｎｍ程度以上が好ましく、３００ｎｍあれば保護膜としての機能を十分に果たし得る。下地保護膜がＩＣ素子間やこれらを結ぶ配線等の層間絶縁膜を兼ねるときには通常４００ｎｍから６００ｎｍ程度の膜厚となる。
絶縁膜が余りにも厚くなると絶縁膜にストレスに起因するクッラクが生ずるため、最大膜厚は２μｍ程度が好ましい。さらにスルーブットを考慮に入れると１μｍ程度が上限である。前述のように下地保護膜が下層の窒化硅素膜と上層の酸化硅素膜からなるときもこの関係は同様で最も薄くとも其々５０ｎｍずつの計１００ｎｍは必要である。本願発明の薄膜半導体装置ではゲート絶縁膜を３５０℃程度以下のＣＶＤ法やＰＶＤ法で形成する。
その際、清浄なＭＯＳ界面を得るためにゲート絶縁膜形成直前に半導体膜表面の自然酸化膜を一度除去してからゲート酸化膜を形成する。この自然酸化膜除去工程では半導体膜表面の自然酸化膜のみならず、半導体膜が存在せず下地保護膜が露出している酸化硅素膜表面も矢張り一部除去されてしまう。自然酸化膜除去工程後も下地保護膜が正しく機能するためには、少なくとも下地保護膜を成す酸化硅素膜の膜厚は１００ｎｍ以上が必要となる。すなわち酸化硅素膜の最小膜厚は１００ｎｍ程度で、窒化硅素膜の最小膜厚は５０ｎｍ程度である。５０ｎｍ以下の薄膜では膜が膜としてつながらず、所々に空隙ができることがある。
このような場合不純物混入を防ぐという下地保護膜の機能は失われてしまうから、いずれの膜を用いる場合であっても最低限５０ｎｍは必要である。窒化硅素膜や酸化硅素膜等の膜厚の上限値は前述の如く２μｍ程度である。然るに下地保護膜はその膜厚が３００ｎｍもあればその機能を十分に発揮する上、逆にこれ以上大きく厚過ぎれば膜ストレスに起因するクラックの発生やトランジスタ特性の劣化が生ずるため、理想的な上限値は略５００ｎｍである。異なった膜を積層する場合は各膜によりストレス状態が違うため、各層が各々５００ｎｍ程度以下であれば問題はない。
一般にＣＶＤ法やＰＶＤ法で３５０℃程度以下の堆積温度にて形成された酸化硅素膜はその膜内部に強いストレスを有する。こうしたストレスの一部は膜形成後の高温熱処理にて解放されるのが普通である。ところが本発明の低温プロセスではゲート絶縁膜形成以後の工程最高温度が３５０℃程度以下でしかない。
このような低温熱処理しか被むることのない酸化硅素膜はストレス解放が困難で、それ故酸化硅素膜厚が２μｍ程度以上になると基板にひび割れが入ってしまう。さらに基板が３００ｍｍ×３００ｍｍ程度以上と大型化すると大型化につれ、より容易にストレスが集積されるようになり、ますます簡単にひび割れが生じるようになる。この事情は酸化硅素膜が単層の場合であっても複層であっても同じで、酸化硅素膜の総膜厚が２μｍ以上になるとその膜厚に応じてひび割れが発生する。本願発明の薄膜半導体装置は基板表面の一部に絶縁性物質である下地保護膜が設けられ、この下地保護膜上には半導体膜とゲート絶縁膜とゲート電極よりなる電界効果トランジスタが形成され、さらにこの電界効果トランジスタの配線間の電気的絶縁性を取る層間絶縁膜が設けられている。下地保護膜の最上層は少なくとも酸化硅素膜からなり、また、ゲート絶縁膜のＭＯＳ界面側も酸化硅素膜からなり、さらに通常は層間絶縁膜の一部も酸化硅素膜からなる。従ってこれら三種類の酸化硅素膜の膜厚の和が２μｍ以下であれば、低温プロセスで大型基板上に形成された薄膜半導体装置であってもひび割れが生ずることはない。無論下地保護膜の膜厚とゲート絶縁膜の膜厚と層間絶縁膜の膜厚との和が２μｍ以下であれば、より確実にひび割れの防止が可能となる。
先に下地保護膜の最上層が酸化硅素膜であることが好ましい理由で説明した通り、本願発明の薄膜半導体装置のようにトランジスタの能動層として高品質の半導体薄膜を用いるときには、半導体膜と下地保護膜との間の界面制御が重要となる。とりわけ溶融結晶化により半導体膜を形成するときは下地保護膜表面はできるだけ清浄であることが望まれる。下地保護膜表面が清浄であれば、単に下地保護膜と半導体膜との間に存在する界面準位を減らすにのみならず、汚れ等の不純物を半導体膜の溶融過程中に半導体膜内部に取り込むこともなくなるからである。
このためには一台の成膜装置で下地保護膜と半導体膜を連続成膜させればよい。下地保護膜は窒化硅素膜や酸化硅素膜、或いは両者の積層とし、半導体膜をシリコン膜やシリコン・ゲルマニウム膜とすれば下地保護膜と半導体膜は一台のＰＥＣＶＤ装置で容易に連続成膜される。薄膜半導体装置の量産を考えると、これらの膜の成膜室内は定期的に洗浄し、ＰＥＣＶＤ装置の成膜室内に付着したる薄膜を取り除くことが必要となる。洗浄を施さず成膜室内に薄膜を付着し続けると膜が剥がれ落ちたり、或いは微粒子の異常発生を招いて歩留まりが著しく低下してしまうからある。
一方で洗浄工程により成膜室内から薄膜が取り除かれると、成膜室内には必ずフッ素（Ｆ）や炭素（Ｃ）等の洗浄気体の構成元素が微量とは言え残留する。こうした状態で半導体膜を堆積すると残留元素が不純物として半導体膜中に取り込まれ、トランジスタの特性を悪化させてしまう。しかも洗浄工程後に何枚もの基板を続けて処理し、所定の枚数を処理した後に洗浄工程を入れると、洗浄工程直後の基板に取り込まれる不純物量は多く、洗浄工程直前の基板に取り込まれる不純物量は少ないという事態に陥る。換言すれば基板間で不純物混入量が異なり、それが故優良な薄膜半導体装置を安定的に製造し得ないのである。そこで本願発明ではこの洗浄工程を先の連続成膜の工程と同じ一連の作業として行う。すなわち基板を一枚成膜処理する毎に洗浄工程を入れるのである。
まず第１工程として基板をＰＥＣＶＤ装置の成膜室に設置する前に、その一枚前の基板処理時に成膜室内に付着した薄膜を取り除く。具体的にはＮＦ3やＣＦ4、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆなどの洗浄気体を単体、又はこれら洗浄気体と酸素（Ｏ2）や水素（Ｈ2）、アンモニア（ＮＨ3）などの反応制御気体との混合体、或いは必要に応じてヘリウム（Ｈｅ）、アルゴン（Ａｒ）、窒素（Ｎ2）などの不活性気体をさらに適宜混合して成膜室内に導入し、プラズマを立てる。この工程により成膜室内に付着した薄膜が取り除かれる。この洗浄工程終了後成膜室内を一度真空引きし、できる限り残留気体が残らぬようにする。
続く第２工程では成膜室に窒化硅素膜や酸化硅素膜を残留不純物元素に対するパッシベーション膜として堆積する。すなわちこのパッシベーション膜にて不純物元素を閉じ込めるのである。パッシベーション膜は下地保護膜と同様に１００ｎｍ程度以上の膜厚が確実に不純物混入を防ぐには必要である。このパッシベーション膜は一枚の基板処理が終了する毎に完全除去される必要がある。従って余りにも厚過ぎると先の第１工程の洗浄時間とパッシベーション膜を成膜する第２工程の時間が長くなり生産性を落とすので、パッシベーション膜は厚くとも１μｍ程度が上限である。パッシベーション膜に窒化硅素膜を用いる際にはアンモニア（ＮＨ3）とシラン（ＳｉＨ4、Ｓｉ2Ｈ6…等）を原料気体として用い、酸化硅素膜を用いる際には笑気ガス（Ｎ2Ｏ）とシランを用いる。
第３工程で成膜室内に基板を設置した後、第４工程でこの基板上に下地保護膜を成膜する。下地保護膜は基板上では下地保護膜として機能しているが、基板外の成膜室内では第２のパッシベーション膜として機能する。下地保護膜はそれ単体で不純物の下地保護膜中の拡散を防ぐから、第２工程で成膜されたパッシベーション膜と合わせればほぼ完全に不純物の半導体膜中への混入を防止することが可能になる。この第４工程に連続して真空を破ることなく第５工程で半導体膜を成膜し、第６工程で成膜室から基板を取り出して一枚の基板処理作業が終了する。以後各基板に対して同じ基板処理作業を繰り返す。こうした基板処理作業に則って下地保護膜と半導体膜の連続成膜を行うと、下地保護膜と半導体膜との間の界面が清浄と化し優良な薄膜半導体装置が製造されるのである。さらに半導体膜中へのフッ素や炭素等の不純物混入量も最小限に止められ、しかも仮に不純物の極微量混入があったとしても、それらの量を基板間で常に同一に保つことができるので、結果として優良な薄膜半導体装置を安定的にしかも高い生産性で製造し得る訳である。
（２−２、本発明の半導体膜とそれらを成膜するための原料物質）
本発明では半導体膜を何らかの基板の上に堆積する。これは以下総ての発明に共通している。本発明が適用される半導体膜の種類としてはシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）などの単体の半導体膜の他にシリコン・ゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１）やシリコン・カーバイト（ＳｉxＣ1-x：０＜ｘ＜１）やゲルマニウム・カーバイト（ＧｅxＣ1-x：０＜ｘ＜１）等の四族元素複合体の半導体膜やガリウム・ヒ素（ＧａＡｓ）、インジウム・アンチモン（ＩｎＳｄ）等の三族元素と五族元素の複合体化合物半導体膜、又はカドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素の複合体化合物半導体膜も可能である。或いは、シリコン・ゲルマニウム・ガリウム・ヒ素（ＳｉxＧｅyＧａzＡｓz：ｘ＋ｙ＋ｚ＝１）と言った更なる複合化合物半導体膜やこれらの半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のドナー元素を添加したＮ型半導体膜、或いはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加したＰ型半導体膜にも本発明は適用可能である。
本発明では半導体膜をＣＶＤ法で堆積する場合、堆積される半導体膜の構成元素を含有する化学物質を原料気体として半導体膜を堆積する。例えば半導体膜がシリコン（Ｓｉ）である場合、原料気体としてはモノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、ジクロールシラン（ＳｉＨ2Ｃｌ2）等のシランを用いる。本明細書ではジシランやトリシランを高次シラン（ＳｉnＨ2n+2：ｎは２以上の整数）と称する。ゲルマニウム（Ｇｅ）が半導体膜である場合はゲルマン（ＧｅＨ4）等を用いるし、燐（Ｐ）やポロン（Ｂ）を半導体膜に添加するときにはフォスフィン（ＰＨ3）やジボラン（Ｂ2Ｈ6）なども共に用いられる。原料気体としては前述の各種半導体膜を構成する元素を含有する化学物質が用いられるが、必ず原料気体の一部が半導体膜中に残留するが故、構成元素の水素化物がより好ましい。例えばジクロールシラン（ＳｉＨ2Ｃｌ2）から成膜されるシリコン膜には量の大小はともかく必ず塩素（Ｃｌ）が残留し、このシリコン膜を薄膜半導体装置の能動層に用いた場合残留塩素がトランジスタ特性の劣化要因となる。従ってジクロールシランよりは構成元素の水素化物であるモノシラン（ＳｉＨ4）の方が好ましい。
原料気体及び必要に応じて添加される追加気体の純度は高ければ高い程好ましいが、高純度気体を得る技術的な困難さの増大と、価格上昇を考慮すると、純度は９９．９９９９％以上が好ましい。通常半導体膜成膜装置は背景真空度が１０-6ｔｏｒｒ程度であり、成膜圧力が０．１ｔｏｒｒから数ｔｏｒｒである。それ故背景真空から成膜過程への不純物混入の割合は１０-5から１０-6程度となる。成膜に用いる原料気体や追加気体の純度はそれらの気体を利用する成膜装置の背景真空度に対する成膜圧力の比と同等であれば十分である。従って本発明にて成膜装置に流す気体の純度は９９．９９９％以上（不純物の割合が１×１０-5以下）が好ましく、９９．９９９９％（不純物の割合が１×１０-6以下）であれば原料としての使用に全く支障はなく、背景真空度と成膜圧力の比の十倍の純度（この例では純度が９９．９９９９９％で、不純物の割合が１×１０-7以下）となれば気体からの不純物混入は全く考慮する必要はなく理想的である。
（２−３、本発明で用いられるＬＰＣＶＤ装置）
本願発明で半導体膜をＬＰＣＶＤ法で堆積する場合のＬＰＣＶＤ装置の概要を説明する。ＬＰＣＶＤ装置は縦型炉であっても横型炉であっても構わない。一般には成膜室は石英などからできており、その成膜室の中央部付近に基板を設置する。成膜室の外側には複数のゾーンに分かれたヒーターが設置されており、それらを独立に調整することで反応室中央部付近に所望の温度で均熱帯を形成する。
所謂ホット・ウォール型のＬＰＣＶＤ装置である。複数のヒーターを其々独立に調整すれば均熱帯内での温度のずれを０．２℃以内とすることが可能となる。均熱帯内での温度の変動量が僅かであるとはいえ必ず存在し、この温度偏差が堆積膜厚変動の第１因子であり、さらに基板内の均一性が基板間の均一性に優先するが故、ヒーターからの熱輻射方向に対して基板は平行に設置されるのが望ましい。例えばＬＰＣＶＤ装置が縦型炉であれば、基板は略水平に設置したほうが垂直に設置するよりも半導体膜を均一に成膜できる。反対に横型炉であれば基板を略垂直に設置したほうがよい。シラン（ＳｉＨ4）ジシラン（Ｓｉ2Ｈ6）或いはゲルマン（ＧｅＨ4）等の原料気体と、必要に応じて用いられるヘリウム・窒素・アルゴン・水素等の希釈ガスは成膜室の一方に設けられた気体導入部より成膜室に導入され、成膜室の中央部付近に設置された複数の基板や成膜室の壁面などに半導体膜を堆積した後に気体導入部とは反対の他方から排気される。成膜室からの排気はゲート・バルブやコンダクタンス・バルブを介してターボ分子ポンプやロータリー・ポンプなどの真空排気装置によって取られる。真空排気装置は本願発明ではターボ分子ポンプとロータリーポンプから構成されているが、この他にもメカニカル・ブースター・ポンプやドライポンプなどを組み合わせてもよい。
縦型炉か横型炉かを問わず成膜室に設置された基板の法線方向を成膜室内の気体流の方向と略一致させることで、半導体膜の均一性が比較的容易に得られるようになる。すなわち縦型炉であれば前述の如く基板は略水平に設置されるが故気体は上下方向に流されるのが好ましい。同様に横型炉であれば基板は略垂直に設置されているから気体は水平方向に流されるのが好ましい訳である。本発明で用いられるＬＰＣＶＤ装置は高真空型であり、成膜時の背景真空度は１０-7ｔｏｒｒ代である。そのために基板やボート治具等からの不必要で必然的に生ずる脱ガスを十分速く排気することが可能となっている。基板やボート治具等から発生する脱ガスには水（Ｈ2Ｏ）、酸素（Ｏ2）等が含まれており、これらの不純物ガスは良質な半導体膜の成長を阻害する。すなわち基板やボート治具から発生した不純物ガスはシリコン膜などの半導体膜堆積に際し、堆積の初期過程では堆積膜の核となり得る。これがため脱ガスが十分排気されない場合には沢山の不純物ガスが基板表面に吸着し、多くの核が発生してしまう。
半導体膜を堆積して、その後熱処理やレーザー照射等で結晶化させても、これらの脱ガスに起因する多量の核の存在は結晶成長後の平均粒径サイズを小さくし、半導体特性を低下させる。加えて堆積進行中にもこれらの脱ガス不純物は成長半導体膜内に取り込まれるため、半導体特性はさらに劣下してしまう。（２−１）の項で説明したように核の発生を抑えるには下地保護膜の材質や表面粗さが重要な役割を演ずる訳であるが、同時に半導体膜の堆積条件も慎重に制御されねばならないのである。結局、良質な半導体膜を形成するには、下地保護膜表面を核が発生しにくいように調整した上で、さらに基板などから不可避的に発生する脱ガス不純物を十分速く排気し得るＬＰＣＶＤ装置を使用することが不可欠なのである。
ＬＰＣＶＤ法では原料気体の熱分解を利用して基板上に半導体膜を堆積する。
この方法で３００ｍｍ×３００ｍｍと言ったような大型基板に、それを使用し得る比較的低い堆積温度で、かつ高い生産性を持って膜形成を行う場合の最大の課題は堆積速度（ＤＲ）と均一性の両立である。例えば前述した安価な大型汎用ガラス基板上にシリコン膜を堆積することを考える。基板サイズが３００ｍｍ×３００ｍｍ以上となるような大型基板は基板をどのように設置しても、堆積温度が４５０℃程度未満でないと成膜中に基板の自重により歪みが生ずる。いうまでもなくこの熱による歪みは堆積温度が低い程小さくなるが、歪みがパターニング時の露光などの後工程に全く影響を及ぼさぬ程小さくなるのは堆積温度が４３０℃程度以下となったときである。そこでシリコン膜等の半導体膜を４２５℃といったような低温でジシランなどの高次シランを用いて堆積するのだが、堆積温度をこれ程にまで下げると堆積速度も非常に遅くなってしまう。そこで低い堆積温度であっても速い堆積速度が得られるように堆積圧力を上げる。
気体濃度は圧力に比例するから堆積圧力を上げることは原料気体濃度を上げるに等しく、それ故原料の基板表面への輸送速度が大きくなって堆積速度は速くなるのである。しかしながら斯様な堆積方法を用いると大型基板の周辺部の半導体膜のみが特に厚くなり、その結果基板面内の均一性が悪くなってしまう。基板の中心部と周辺部の膜厚の相異は基板が大きくなるに従って顕著になり、また、堆積温度が低下するに従って矢張り顕著と化す。
この一つの原因としては原料気体の輸送速度を大きくしたときに基板のエッヂ部で乱流が発生し、そのために周辺部のみに著しく多量の原料物質が輸送され、最終的に中心部に比較して膜が厚くなるのだと考えられる。もう一つの原因は基板サイズの増大に伴い中心部への気相での輸送速度が落ちるためだと思われる。換言すれば４５０℃程度末満、或いは４３０℃程度未満の低温で速い堆積速度と均一な膜厚分布を得るには原料気体の気相中での輸送速度が基板の中央部や周辺部といった場所によらず常に大きい状態にあり、しかもエッヂ部に発生する乱流を最小限に制御することが肝要なのである。さて堆積時の原料気体分圧（ジシランが原料気体ならばジシラン分圧）が１０ｍｔｏｒｒ程度から５ｔｏｒｒ程度の真空度であれば、乱流の大小と輸送速度の相異はＬＰＣＶＤ装置内に設置した基板間隔ｄによりある程度制御し得ることが発明者の行った一連の実験から明らかとなった。発明者の実験では一般に基板間隔ｄが大きい程均一性は良くなる傾向が認められ、さらに基板が大きくなるにつれて同じ均一性を得るにもより大きな基板間隔が必要となることが判明した。基板間隔がある程度広がると基板中央部に対しても効果的に原料気体が輸送され、中央部と周辺部での輸送量の差が小さくなること、及び周辺部に発生する乱流が小さくなることの二つの事象により、均一性は改善されると思われる。
具体的には堆積温度が４１０℃程度から４４０℃程度であり、基板の面積Ｓが９００００ｍｍ2（３００ｍｍ×３００ｍｍの基板）程度以上であるとき、基板間隔ｄをｄ≧０．０２×Ｓ1/2（ｍｍ）…（１）
（１）式を満たすように設定すれば均一性が改善されるのである。例えば３００ｍｍ×３００ｍｍの基板をＬＰＣＶＤ装置内に設置する場合は基板間隔ｄを６ｍｍ以上とすればよい。実際堆積温度４２５℃、ジシラン流量２００ｓｃｃｍ、ヘリウム流量１０００ｓｃｃｍ、圧力１．２ｔｏｒｒ、ジシラン分圧２００ｍｔｏｒｒ、堆積速度０．８５ｎｍ／ｍｉｎの堆積条件で３００ｍｍ×３００ｍｍの基板を７．５ｍｍ間隔でＬＰＣＶＤ装置内に設置したときに基板の周辺１ｃｍを除いた膜厚のばらつきは僅か３．４％であった（但しここでばらつきは周辺部を除いた２８０ｍｍ×２８０ｍｍの領域内の最大膜厚をｍａｘ、最小膜厚をｍｉｎとしたとき（ｍａｘ−ｍｉｎ）／（ｍａｘ＋ｍｉｎ）で定義した。）。
これに対して全く同じ堆積条件で同じサイズの基板を５ｍｍ間隔でＬＰＣＶＤ装置内に設置したときのばらつきは８．９％となった。後述するように半導体膜厚は薄膜半導体装置の性能に対して強い影響を及ぼすが、ばらつきがおよそ５％以内であれば、性能の差異は殆ど問題にならない。同様に３６０ｍｍ×４６５ｍｍの基板を１０ｍｍ間隔でＬＰＣＶＤ装置内に設置したときのばらつきが４．２％であったのに対し、７．５ｍｍ間隔のときは１０．１％であった。（１）式に従えば、３６０ｍｍ×４６５ｍｍの基板に対しては基板間隔ｄは８．２ｍｍ以上とすべきであるが、事実はこれを忠実に支持している。このように例えば均熱帯の幅が約１２０ｃｍで設置基板の間隔を１０ｍｍとすれば、処理基板の上下又は前後のダミー空間を考慮しても１バッチで１００枚の基板処理が可能である。次項にて述べられる本願発明の成膜方法を利用すると、１バッチ当たりの処理時間は３時間程度となる。それ故、基板一枚当たりの処理時間（本願ではこれをタクト時間と称する）は１分４８秒となり、ＬＰＣＶＤ装置のメンテナンスなどの停止期間を加味してもタクト時間が２分程度となる。すなわち斯様な高生産性をして均一性のよい薄膜半導体装置が製造されるのである。
前述の如く堆積温度を下げるに従い、堆積速度が遅くなり、ために均一性を得るのも困難になる。堆積温度が４１０℃程度未満となれば（１）に代わり、ｄ≧０．０４×Ｓ1/2（ｍｍ）…（２）
（２）式の条件を満たすように基板を設置すると同様に良好な均一性が得られる。尚、図３（ａ）に示すように横型炉を用いて二枚の基板を一組として互いに背中合わせにボート上に立て掛けて半導体膜を成膜する場合は隣接する組間の距離が基板間隔ｄに相当する。先の３６０ｍｍ×４６５ｍｍの例を考えると１バッチで２００枚の基板処理ができるようになり、さらに生産性は倍増する訳である。同様の関係は縦型ＬＰＣＶＤ装置に対しても当てはまる。この場合も二枚一組としてガラス基板の裏面同士を合わせて略水平に設置する。すなわち二枚のガラス基板のうちで下側の基板は表面が下向きとなり、上側の基板は表面が上向きとなる。
こうしたときも組間の距離ｄが前述の基板間隔に相当する。（図３（ｂ）参照）ホット・ウォール型縦型ＬＰＣＶＤ装置で大型基板を水平に設置するときに生ずる問題の一つが図４に示す基板の中央部の反りである。この反りは基板が大きくなる程大きくなり、また、ガラスの歪点が低い基板程大きくなる。その一方でガラス基板は歪点が高く耐熱性が高い物程その価格が高い傾向にある。
そこで図３（ｂ）に示したように二枚一組として複数のガラス基板をＬＰＣＶＤ装置内に設置する際、互いに歪点の異なるガラスを一組とし、歪点の大きい方のガラス基板が下側となるようにして半導体膜を堆積する。すると歪点の大きいガラスの反りは小さいから、その上に設けられた歪点の小さいガラスの反りも小さくすることができ、結果としてさらに安価なガラス基板が使用可能となる訳である。すなわち二枚一組とすることで単に生産性が倍増するにのみならず、ＬＣＤ一枚当たりの価格をも容易に引き下げられるのである。
（２−４、本発明によるＬＰＣＶＤ法での半導体膜堆積）
前項で説明したように、汎用大型ガラス基板を使用するに当たり、堆積温度はできる限り低い方が好ましい。しかしながら堆積温度の低下は同時に堆積速度の低下をも意味している。堆積速度が遅くなると成膜に費やす時間が長くなり、生産性を落とすのは無論であるが、それ以外にも薄膜半導体装置の性能にも悪影響を及ぼす。
逆をいうと半導体膜にシリコンが含有される良好な薄膜半導体装置を低温プロセスで製造するに当たり、半導体膜を堆積温度が４５０℃未満、とりわけ４３０℃程度以下でジシラン等の高次シランを用いて堆積する際、堆積速度が０．２０ｎｍ／ｍｉｎ以上であれば移動度の大きい薄膜半導体装置ができ、さらに堆積速度を０．６０ｎｍ／ｍｉｎ以上とすれば基板内のトランジスタ特性の変動を小さくし得るのである。また、純粋なシリコン膜からなる半導体膜を４３０℃程度以下の低温で、かつシリコン膜の堆積速度を０．２０ｎｍ／ｍｉｎ程度以上として形成したときには熔融結晶化された半導体膜品質はレーザーの変動に対して安定で、しかもこれを用いたｐｏｌｙ−Ｓｉ ＴＦＴではＥＣＲ−ＰＥＣＶＤ装置を用いずに形成したＳｉＯ2膜をゲート絶縁膜として用いても良好なトランジスタ特性を有する薄膜半導体装置が作成されるのである。実際堆積温度４００℃、ジシラン流量２００ｓｃｃｍ、ヘリウム流量１０００ｓｃｃｍ、圧力８８０ｍｔｏｒｒ、ジシラン分圧１４７ｍｔｏｒｒ、堆積速度０．１２ｎｍ／ｍｉｎとの堆積条件や堆積温度４２５℃、ジシラン流量２００ｓｃｃｍ、水素流量２００ｓｃｃｍ、圧力１３１ｍｔｏｒｒ、ジシラン分圧６５．５ｍｔｏｒｒ、堆積速度０．１９ｎｍ／ｍｉｎとの条件で堆積した非晶質シリコン膜は透過型電子顕微鏡写真によると至る所に黒い斑点が観測され、ＲＴＡ法で結晶化した後の結晶粒径も小さかった。
そのためにこれをトランジスタの能動層としたときに移動度も小さくなるのである。堆積速度が０．２０ｎｍ／ｍｉｎよりも遅いときに何故非晶質Ｓｉ上に黒い斑点が発生し、トランジスタ特性を劣化させるのかその詳細は定かではないが、恐らく余りにも成長速度が遅いため、膜成長の表面が気相に露呈している時間も長くなり、結果として背景真空からの不純物混入が多くなる物と思われる。従って堆積速度の下限はＬＰＣＶＤ装置の背景真空度に依存する。すなわち本願のように背景真空度が１×１０-7ｔｏｒｒ〜１×１０-6ｔｏｒｒのＬＰＣＶＤ装置では堆積速度が０．２０ｎｍ／ｍｉｎ以上で良質な半導体膜が堆積されるのである。堆積速度が０．６０ｎｍ／ｍｉｎ以上となればこうした影響は全くなくなり、そのためにトランジスタ特性の変動量も小さくなるのである。
さらに後述するように本願発明のＬＰＣＶＤ法で薄膜半導体装置を作成したときの半導体膜の最適膜厚はおよそ５０ｎｍである。従って堆積速度が０．６０ｎｍ／ｍｉｎ以上であれば堆積時間は８０分程度である。ＬＰＣＶＤ装置に基板を入れて真空引きをするのに約２０分を費やし、成膜前の予備加熱時間が約１時間、上述の如く堆積時間が約１時間２０分、成膜後の真空引きと基板取り出しを行うのに約２０分となり、都合１バッチの処理時間は３時間程度となる。前項で示した通り、１バッチで１００枚の基板を処理すればタクト時間は２分程度となり、二枚一組の方法を用いればタクト時間が１分未満との非常な高生産性が実現される。
これまで述べてきたように、高性能な低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴを安定的に大型基板上に作成するには、シリコンを含有する半導体膜を４３０℃程度以下の温度で、堆積速度が０．６ｎｍ／ｍｉｎ以上の速さで、かつ大型基板内の膜厚のばらつきを５％程度以下とすることが理想的には求められる。この条件はＬＰＣＶＤ法で半導体膜を成膜する際に原料気体としてジシランなどの高次シランを用い、ＬＰＣＶＤ装置成膜室内で半導体膜が成膜され得る表面の総面積Ａ（ｃｍ2）と半導体膜成膜中に成膜室内に導入される高次シランの流量Ｑ（ｓｃｃｍ）との関係を規定することで満足される。すなわち単位面積当たりの高次シラン流量をＲ（ｓｃｃｍ／ｃｍ2）Ｒ＝Ｑ／Ａにて定義したとき、この値を調整することで上記三種の理想条件が満たされるのである。ＬＰＣＶＤ法による半導体膜成膜に際して堆積温度は主として基板表面での化学反応速度を定める。
一方気相に於ける原料気体の輸送速度は空間内の原料気体の濃度と正の相関にある。原料気体の濃度ＣはＣ＝Ｐ／ｋＴgの関係式で原料気体の圧力Ｐと温度Ｔgに結び付いている。（ｋはボルツマン定数。）堆積温度を一定値に固定した上で、すなわち潜在的表面反応速度を一定に保った上で尚堆積速度を上げるには、従って原料気体の圧力Ｐを大きくして気相に於ける輸送速度を速めることで実際の表面反応速度を増大させるのが一般的である。ところが前述の如く、圧力を高くして堆積速度を速くすると均一性が損なわれてしまうのである。
こうした事実が認められる一方で、成膜室中の圧力Ｐは成膜室の排気速度Ｓと気体流量Ｑとの間にＰ＝Ｑ／Ｓとの関係を結んでいる。ここには独立変数が３個認められ、それらの間の関係式が一つであるから結局独立変数は２個存在することになる。言い換えれば圧力Ｐのみを指定しても一つの物理状態を定め得ないのである。このことは例えば同じ圧力１００ｍｔｏｒｒであっても気体流量が１００ｓｃｃｍで排気速度が１ｓｃｃｍ／ｍｔｏｒｒの系と気体流量が１ｓｃｃｍで排気速度が０．０１ｓｃｃｍ／ｍｔｏｒｒの系では全く別の物理系であることを意味している。発明者はこの点に注目し、堆積温度と堆積圧力を一定値に定めた上で、成膜室に於ける排気速度と原料気体であるジシランの流量を変えて、これらのパラメーターが堆積速度と均一性に如何なる効果を及ぼすかを検討した。その結果、堆積温度と圧力を一定にした場合であっても原料気体の流量を大きくするに従い堆積速度も増大し、しかも均一性も改善されることが判明した。
さらにこの関係は反応室内の総面積Ａにも深く関わっており、総面積に比例して原料気体流量も増やす必要が認められたのである。このことを図５を用いて説明する。体積１８４．５１を擁する縦型ホット・ウォールＬＰＣＶＤ装置に３００ｍｍ×３００ｍｍの基板を基板間隔１０ｍｍで３５枚設置し、非晶質シリコン膜を堆積した。基板一枚の面積は３０ｃｍ×３０ｃｍ×２（表裏）で１８００ｃｍ2であるから３５枚の基板の総面積は６３０００ｃｍ2である。
一方成膜室内で半導体膜が成膜される部分の面積は２５２６２ｃｍ2であったから、ＬＰＣＶＤ装置内で半導体膜が成膜され得る総面積ＡはＡ＝６３０００＋２５２６２＝８８２６２ｃｍ2である。この条件下で堆積温度を４２５℃に、体積圧力を３２０ｍｔｏｒｒに、成膜室にはジシランのみを流して半導体膜を堆積した。ジシラン流量を５０ｓｃｃｍから４００ｓｃｃｍまで変え、同時にＬＰＣＶＤ装置の圧力調整器により成膜室の排気速度を変えて堆積圧力を３２０ｍｔｏｒｒの一定値に保った。斯様になされた実験のジシラン流量に対する堆積速度を図５に丸印と実線（ＤＲ）により示し、基板内の膜厚のばらつきを四角印と破線（Ｖ）で示した。Ａ＝８８２６２ｃｍ2であるので、Ｑ＝５０ｓｃｃｍはＲ＝５．６６×１０-4ｓｃｃｍ／ｃｍ2に相当し、以下Ｑ＝１００ｓｃｃｍがＲ＝１．１３×１０-3ｓｃｃｍ／ｃｍ2に、Ｑ＝２００ｓｃｃｍがＲ＝２．２７×１０-3ｓｃｃｍ／ｃｍ2、Ｑ＝４００ｓｃｃｍが４．５３×１０-3ｓｃｃｍ／ｃｍ2に相当する。
Ｒが２．２７×１０-3よりも大きくなると堆積速度は略飽和し、表面反応速度が潜在的表面反応速度におよそ一致する。前述のように同じ温度と圧力であれば堆積速度が速い方が、生産性の視点からも半導体膜質の視点からも望ましい。堆積速度が大きければ核の発生速度に対してその成長速度が大きくなるがため、結晶化工程後の結晶粒も大きくなることと、脱ガス等の不純物ガスの半導体膜中への取り込み量が減ることの二点により半導体膜質は改善される。これら二点はこの半導体膜を薄膜半導体装置の能動層として用いたとき、其々移動度が大きくなることと閾値電圧が低くなることを意味している。さらに不純物の取り込みが少ないことはｐｏｌｙ−Ｓｉ ＴＦＴのオフ電流を低く抑えることにも結び付く。
このように堆積速度は速い方がよいのだが、その値は図５から分かるようにＲ＝２．２７×１０-3ｓｃｃｍ／ｃｍ2以上で飽和する。従って半導体膜成膜の際の単位面積当たりの高次シラン流量は２．２７×１０-3ｓｃｃｍ／ｃｍ2程度以上が好ましい。この実験は縦型炉で行われ、原料気体は成膜室上部より導入され、下部から排気がなされた。Ｒ＝５．６６×１０-4ｓｃｃｍ／ｃｍ2では一番上に設置した基板と一番下に設置した基板で堆積速度が１８％異なっていた。Ｒ＝１．１３×１０-3ｓｃｃｍ／ｃｍ2以上ではこのずれは殆ど観測されなかったことから、基板間での均一性を得るためにはＲは１．１３×１０-3ｓｃｃｍ／ｃｍ2程度以上が望まれる。また、図５から分かるようにＲ≧４．５４×１０-3ｓｃｃｍ／ｃｍ2では基板内のばらつきが５％以下となり、堆積速度も１．３０ｎｍ／ｍｉｎと大きく理想的である。
ＬＰＣＶＤ装置内で半導体膜が成膜され得る総面積Ａに対応して原料ガス流量も変えねばならない。すなわち、調整すべきパラメーターは単位面積当たりの高次シラン流量Ｒなのである。実際２３５ｍｍ×２３５ｍｍの基板を１７枚２０ｍｍ間隔でＬＰＣＶＤ装置内に設置し上述と全く同じ実験を施した。基板総面積は２３．５ｃｍ×２３．５ｃｍ×２×１７＝１８７７７ｃｍ2で、成膜室内で半導体膜が成膜される部分の面積は２５２６２ｃｍ2であるから、総面積Ａ＝４４０３９ｃｍ2で、Ｒ＝５．６６×１０-4ｓｃｃｍ／ｃｍ2、１．１３×１０-3ｓｃｃｍ／ｃｍ2、２．２７×１０-3ｓｃｃｍ／ｃｍ2、４．５３×１０-3ｓｃｃｍ／ｃｍ2に相当する高次シラン流量は其々２５ｓｃｃｍ、５０ｓｃｃｍ、１００ｓｃｃｍ、１９９ｓｃｃｍとなる。これらのジシラン流量で堆積速度と基板間の均一性を調べたところ、先と同一な現象が確認された。
すなわち単位面積当たりの高次シラン量が堆積温度と圧力の他に物理系を一義的に定めるパラメーターなのである。４３０℃程度以下の堆積温度で１００ｍｔｏｒｒ程度以上のジシラン分圧でシリコンを含有する半導体膜を堆積する際、上述の発明によると少なくともＲは１．１３×１０-3ｓｃｃｍ／ｃｍ2以上が求められる。例えば４００ｍｍ×５００ｍｍの基板１００枚を直径９００ｍｍの円筒状の成膜室に基板間隔１５ｍｍで設置して半導体膜を堆積する場合、基板総面積は４０００００ｃｍ2で、成膜室内面積は約５６５５０ｃｍ2でＡ＝４５６５０ｃｍ2程度となる。従って最小限必要なジシラン流量はＲ＝１．１３×１０-3ｓｃｃｍ／ｃｍ2とＡを掛けてＱ＝５１８ｓｃｃｍである。同様に５６０ｍｍ×７２０ｍｍの基板１００枚を２５ｍｍ間隔で直径１２００ｍｍ程度の成膜室に設置して半導体膜を堆積するときに必要な最低ジシラン流量ＱはＡ〜９１９５００ｃｍ2Ｒ≧１．１３×１０-3ｓｃｃｍ／ｃｍ2より約１０５０ｓｃｃｍ程度である。
（２−５、ｐｏｌｙ−Ｓｉ ＴＦＴのチャンネル膜厚とトランジスタ特性）
ここでｐｏｌｙ−Ｓｉ ＴＦＴ型薄膜半導体装置のチャンネル膜厚を構成する能動層半導体膜厚とトランジスタ特性の関連を述べる。一般に薄膜半導体装置ではチャンネルとなる半導体膜の最適膜厚はその形成方法に強く依存する。これは半導体膜の膜質がその膜厚に応じて大きく変化するからである。例えばＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）やＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のように原則として半導体膜質がその膜厚に依存しない系であれば、半導体膜は薄い程トランジスタの特性は良くなる。（ここでこの原理を動作理論に基づく薄膜効果と呼ぶ。）これは薄い半導体膜では空乏層が逸速く全半導体膜厚に広がり、半導体膜表面に反転層がすぐに形成されるが故である（閾値電圧Ｖｔｈが小さくなる）。
一方多結晶膜をチャネルに用いる薄膜半導体装置では半導体膜質が膜厚によって大きく異なるため、上述の機構はより複雑となる。通常は多結晶膜の膜質は膜が薄くなるほど悪化する。具体的には薄膜と厚膜を比較すると薄膜の方がそれを構成する結晶粒（グレイン）のサイズが小さくなり、また、同時に結晶内の欠陥や結晶粒界のトラップ数も増大する。結晶粒のサイズが小さくなると、それを用いた薄膜半導体装置の移動度は小さくなる。さらに結晶内欠陥や結晶粒界のトラップ数の増大は空乏層の広がりを遅くし、実質的に閾値電圧Ｖｔｈを大きくしてしまう（ここでこの原理を薄膜劣化と呼ぶ。）。
結局先の動作理論に基づく薄膜効果は薄膜劣化と競争過程にある訳である。薄膜化しても差程大きく膜質が変化しなければ（薄膜劣化が小さければ）、動作理論に基づく薄膜効果が効いてトランジスタ特性は薄膜程良くなる。逆に薄膜化で著しく膜質が悪化すれば（薄膜劣化が大きければ）、動作理論に基づく薄膜効果はキャンセルされ、薄膜化に伴い特性は悪化する。すなわち膜質の膜厚依存性の大小により薄膜化した際のトランジスタ特性は良くもなり悪くもなる訳である。この膜質の膜厚依存性はその膜の形成方法によって異なるし、また、その膜厚によっても異なる。従って半導体膜の最適膜厚は薄膜半導体装置の製造方法により全く異り、其々の製造方法に応じてその最適値が求められねばならない。
（２−６，ＬＰＣＶＤ−結晶化膜の最適膜厚）
ここでは上述した本願発明の低温プロセス薄膜半導体装置のうち、半導体膜が堆積温度４５０℃未満、理想的には４３０℃程度以下のＬＰＣＶＤ法にて成膜された後に結晶化されて作成されたｐｏｌｙ−Ｓｉ ＴＦＴの最適半導体膜厚に就いて説明する。ＬＰＣＶＤ法で４５０℃未満、或いは４３０℃以下で膜が膜としてつながるのは膜厚が１０ｎｍ程度以上となったときである。膜がつながっておらず島状に浮いていると熔融結晶化にしろ、固相成長法にしろ、結晶化後も矢張り膜がつながらないので、半導体のオン特性は非常に悪い。いわば薄膜劣化が動作理論に基付く薄膜効果に対して圧倒的に勝っている。従ってＬＰＣＶＤ−結晶化膜の最低膜厚は１０ｎｍ程度である。膜厚が２０ｎｍ程度以上になると熔融結晶化膜のトランジスタ特性が良くなり始める。
半導体膜を熔融結晶化する際には、冷却固化過程で一つの核を中心に結晶化し、核周辺の半導体原子が核に寄せ集められる。そのため２０ｎｍ程度よりも薄いと仮令ＬＰＣＶＤ法で堆積した直後には膜としてつながっていても熔融結晶化後は至るところに空隙が発生し、依然トランジスタ特性は優れぬ訳である。すなわち、ＬＰＣＶＤ−熔融結晶化膜に於いては２０ｎｍ以下は薄膜劣化が優性で２０ｎｍ程度以上となって漸く薄膜劣化は小さくなり、動作理論に基付く薄膜効果が薄膜劣化に対して拮抗してくるのである。これが続くのは膜厚が２０ｎｍ程度から８０ｎｍ程度の間であり、この間の膜厚でトランジスタ特性は最良となる。
膜厚が８０ｎｍよりも厚いと動作理論に基付く薄膜効果が勝り、トランジスタ特性は膜厚の増大に伴い徐々に悪化して行く。半導体膜厚が３０ｎｍ以上あれば安定的な生産が可能となる。とりわけ高精細・微細加工が進み、層間絶縁膜やゲート絶縁膜に開孔するコンタクトホールを反応性イオンエッチング（ＲＩＥ）で行うようになると、３０ｎｍ程度以上の半導体膜は半導体膜と配線との接触不良（コンタクト不良）を著しく減少せしめることとなる。通常ゲート絶縁膜と層間絶縁膜の膜厚の和は６００ｎｍ程度であり、基板内のこれらの膜厚のばらつきが±１０％の計２０％とすると最も薄い絶縁膜と最も厚い絶縁膜の差は１２０ｎｍ程度である。ＲＩＥの半導体膜に対する選択比はおよそ１：１０程度であるから、最も厚い絶縁膜にコンタクト・ホールが開孔したときに最も薄い絶縁膜の下に位置する半導体膜は１０〜１５ｎｍ程度削られている。
半導体膜厚が３０ｎｍ程度以上あれば、このように仮令１５ｎｍ程度がコンタクト・ホール開孔時に失われても、接触抵抗は十分に低くなり、コンタクト不良は生じないからである。半導体膜厚が７０ｎｍ程度以下であればレーザー照射等の熔融結晶化時に膜全体が均一に加熱され綺麗に結晶化が生ずる。膜が１４０ｎｍ程度以上と厚いとレーザー光を上から照射した時膜の上層部しか熔融せず、下層部には非晶質部分が残るため、動作理論に基付く薄膜効果と合わせてトランジスタ特性は激しく低下してしまう。すなわちＬＰＣＶＤ−結晶化法の上限膜厚は１４０ｎｍ程度である。
（２−７、本発明によるＰＥＣＶＤ法での半導体膜堆積）
本発明による薄膜半導体装置の半導体膜をＰＥＣＶＤ法にて形成する方法を説明する。ここで使用したＰＥＣＶＤ装置は容量結合型でプラズマは工業用ｒｆ波（１３．５６ＭＨｚ）を用いて二枚の平行平板電極間に発生させる。二枚の平行平板電極のうちの下部平行平板電極は接地電位にあり、この電極上に半導体膜を堆積すべき基板が置かれる。上部平行平板電極にはｒｆ波が供給される。また、上部平行平板電極には多数のガス導入口が開いており、この電極面より原料気体が一様な層流となって成膜室内へと供給される。成膜時の圧力は０．１ｔｏｒｒ程度から５ｔｏｒｒ程度で平行平板電極間距離は１０ｍｍ程度から５０ｍｍ程度の間で可変である。
基板表面の少なくとも一部に酸化硅素膜等の絶縁性物質である下地保護膜を設けた後に、この下地保護膜上に半導体膜を形成し、最終的にはこの半導体膜をトランジスタの能動層としている薄膜半導体装置を製造する。ＰＥＣＶＤ法で半導体膜を堆積する場合、ＰＥＣＶＤ装置の成膜室に基板を設置した後、まず下地保護膜に酸素プラズマを照射する。酸素プラズマは電極間距離１５ｍｍ程度から３５ｍｍ程度で、圧力１．０ｔｏｒｒ程度から２．０ｔｏｒｒ程度、ｒｆ電力密度０．０５ｗ／ｃｍ2程度から１ｗ／ｃｍ2程度で立てる。基板温度は半導体堆積時と同じ２５０℃程度から３５０℃程度とし、酸素プラズマ照射時間は１０秒程度から１分程度である。酸素プラズマ照射後、一度プラズマを消し成膜室の真空引きを１０秒から３０秒間程度行う。真空引きを１５秒程度以上行うと成膜室内の真空度は１ｍｔｏｒｒ程度以下となる。
これは次工程の半導体膜堆積時に半導体膜中に酸素を混入させぬために行われる。真空引きを行った後にシランや水素などの半導体膜堆積に用いられる原料気体をプラズマを立てることなく１０秒から２分間程度流し続ける。この時成膜室の圧力や原料気体流量等の条件は半導体膜堆積時と同じとする。これにより成膜室内は酸素から原料気体へと完全に置換されるので半導体膜中への酸素混入は最小限に止められる。
さらにこの時間を３０秒程度以上とすれば基板温度は一定値に定まり、常に同一条件で半導体を堆積し得るのである。本願発明の薄膜半導体装置では下地保護膜の最上層は核の発生速度を遅くした酸化硅素膜等からなる。この酸化硅素膜はＣＶＤ法やＰＶＤ法で形成されるため、必ずＳｉの未反応対が存在する。それ故この下地保護膜上に何の前処理も行わず半導体膜を形成すると、未反応対が下地保護膜中の固定電荷と化す。前述の如く半導体膜が数百ｎｍ程度以下と薄いとき、これら固定電荷は閾値電圧（Ｖｔｈ）をずらす等の悪影響を薄膜半導体装置に及ぼす。下地保護膜表面に酸素プラズマ照射をすることにより未反応対は酸素原子と結合し、下地保護膜内の固定電荷は激減する。
すなわち半導体特性を改善すべく半導体膜を十分薄くしても、下地保護膜に起因するＶｔｈ変動などの特性不安定性を解消できるのである。さらに酸素プラズマは下地保護膜表面を酸化反応（燃焼）にて清浄化し、半導体膜堆積の初期段階に於ける核発生速度を一段と抑制する。これにより半導体膜の純度を高めると共に、堆積膜を構成する領域が大きくなり、結晶化された半導体膜を構成する結晶粒も大きくなる。このことは薄膜半導体装置の特性上ではオフ電流が下ることやＶｔｈが小さくなること、サブスレシュホールド・スウィングが急峻になりスイッチング特性が良くなること、移動度が大きくなること等として出現する。
下地保護膜表面を改善するには酸素プラズマ照射の他に水素プラズマ照射も効果的である。すなわち半導体膜を堆積すべき基板をＰＥＣＶＤ装置内に設置した後、まず基板上の下地保護膜に水素プラズマを照射し、真空を破ることなく連続してこの下地保護膜上に半導体膜を成膜するのである。半導体膜堆積条件が水素３０００ｓｃｃｍにモノシラン１００ｓｃｃｍというように多量の水素が使用されており、しかも水素のシランに対する比が１０倍以上もあるようなときには、水素プラズマ処理から半導体膜形成へとプラズマを切ることなく連続処理を行うことも可能である。
半導体膜堆積条件がアルゴン７０００ｓｃｃｍにモノシラン１００ｓｃｃｍと言ったように水素プラズマ条件と異なるときには水素プラズマ処理を行った後に一度プラズマを消し、プラズマを立てないことを除いてその他のプロセス・パラメーターは総て半導体膜堆積条件と同じにして堆積前の安定期間を設けるのが好ましい。こうすれば基板温度は半導体膜堆積時に常に一定となるからである。水素プラズマ処理時間はおよそ１０秒程度から１分間程度であり、半導体膜堆積前の安定期間は１０秒程度から２分間程度である。
下地保護膜中の未反応対はＳｉ−＊のように酸素で終端される物とＳｉ−Ｏ−＊のように酸素で終端し得ない物とがある。水素プラズマ照射はこれらの未反応対をもＳｉ−Ｈ、Ｓｉ−ＯＨとの形態で終端し得るので下地保護膜中の固定電荷を減らすのに非常な効果が認められる。また、水素プラズマ処理は下地保護膜表面をエッチングして清浄化する効果をも有するので半導体膜の純度を高めることにもなる。さらにこの清浄化により下地保護膜と半導体膜の密着性が著しく改善される。ＰＥＣＶＤ法で半導体膜を形成するとその堆積条件に応じて半導体膜にクレーター状の穴が発生したり、膜の剥がれが生ずることがあるが、水素プラズマ処理でこれらの発生を回避し得るのである。
半導体膜を堆積する際に酸素プラズマ処理と水素プラズマ処理の両者を施せば尚更好ましい。すなわち表面が酸化硅素膜である下地保護膜にまず酸素プラズマを照射する。最初に酸化反応によって下地保護膜中の未反応対が終端され、同時に表面は熱焼にて清浄化され核の発生速度が抑制される。次に酸素プラズマを消し、真空引きを１０秒から１分間程度行って成膜室内の酸素を取り除く。さらに真空を破ることなく連続して下地保護膜に水素プラズマを照射する。酸素プラズマでは終端できなかった末反応対の幾つかが水素により終端化され、下地保護膜中の固定電荷は最小となる。加えて一段と表面は清浄化され、同時に半導体膜と下地保護膜との密着性をも改善される訳である。水素プラズマ処理後、必要に応じて真空引きや基板加熱を行い、さらに真空を破ることなく連続して下地保護膜上に半導体膜を成膜する。
こうすると先の酸素プラズマ効果と水素プラズマ効果が共に得られるにのみならず、酸素プラズマと半導体膜成膜の間に水素プラズマが入るため半導体膜中への酸素混入量も明らかに減少し、より高純度で高品質の半導体膜が得られることとなる。（２−１）項で述べたように熔融結晶化された半導体膜は清浄な下地保護膜表面と下地保護膜−半導体界面の制御が特に重要であるから、半導体膜堆積前の下地保護膜表面処理は殊の外重要な意味を有するのである。
次にＰＥＣＶＤ法で半導体膜形成後の処理方法について説明する。下地保護膜上に半導体膜が成膜された後、真空を破ることなく連続して半導体膜に水素プラズマを照射するのが好ましい。これによりシリコンなど半導体原子の未反応対が終端されるからである。これは特に半導体膜堆積時に水素量が少ない状態で成膜したときに効果的である。例えば半導体膜をモノシランをヘリウム、アルゴン等の不活性気体と混合して堆積するというように、水素量が成膜室に導入される気体のうちで５０％未満となる系で特に有効である。
こうした系で半導体膜を堆積すると膜中にはおびただしい量の未反応対が必ず出現する。これらの未反応対は化学的にきわめて活性であるから、大気中に存在する様々な不純物元素や物質と反応をしたり、或いは物理的に吸着する。こうした状態でレーザー照射等により結晶化を施すと半導体膜の純度が低下し、さらにまた、吸着物質が結晶成長の核となってしまうことにより結晶粒が小さくなる訳である。斯様な不都合点は水素プラズマ処理により容易に除去され得るのである。すなわち高純度で高品質な半導体膜はそれ自体では大気で汚染される不安定な物なのであるが、成膜後の水素プラズマ照射により高純度で高品質な膜が安定化されるのである。
同様の効果は下地保護膜上に半導体膜を成膜した後、真空を破ることなく連続して半導体膜に酸素プラズマを照射することでも達成される。半導体膜がシリコン、或いはシリコンが主体であるとき酸素プラズマは半導体膜表面に酸化硅素膜を形成する。この酸化膜は非常に安定であり、半導体表面に比べて化学・物理的な不純物吸着や半導体膜への不純物拡散を防ぐ能力にもきわめて優れている。すなわち半導体膜を外部からの汚染から守るのに最適なのである。しかも大気中の酸素と異なり高純度に品質調整された酸素のプラズマで酸化するため、酸化膜自体の純度も高い。後に結晶化させられる際、酸化膜は取り除かれるのが好ましいが、仮令取り除かれなくとも酸化膜からの半導体膜への不純物混入は殆ど問題とならない。
理想的には半導体膜をＰＥＣＶＤ装置で堆積後、真空を破ることなく連続して水素プラズマを照射し、水素化によって終端される未反応対をまず不活性化する。その後さらに真空を破ることなく連続して半導体膜に酸素プラズマを照射し、水素によって終端化され得なかった未反応対を酸素で終端化すると共に、半導体膜表面に半導体膜を外部汚染から守る高純度の酸化硅素膜を形成するのが望まれる。この処理方法だと水素プラズマ効果と酸素プラズマ効果の両者が得られるにのみならず、未反応対の終端効果が上がり、さらに半導体膜中に取り込まれる酸素量をも低減し得るのである。その結果、酸素プラズマ単独の処理よりも結晶化した後の半導体膜純度は高くなり、より良好な薄膜半導体装置が形成されるからである。
さて酸素プラズマ照射の段階で述べたようにＬＰＣＶＤ法、ＰＥＣＶＤ法に拘らず半導体膜が高純度となるように細心の注意を払っても、半導体膜表面には酸化膜が存在するから、結晶化時にこれらの酸素が半導体膜中に取り込まれれば結晶化膜の品質は低下してしまう。この事情はとりわけレーザー照射のような熔融結晶化では深刻となる。本願発明のように下地保護膜の表面調整やＬＰＣＶＤ法、ＰＥＣＶＤ法で高品質半導体膜を形成するように心掛けて来た半導体膜はその結晶化に際しても同様な注意が払われなければならない。すなわち、薄膜半導体装置の能動層を成す半導体膜がレーザー照射等の熔融結晶化にて形成される場合、熔融結晶化直前に半導体膜表面の酸化膜を除去することが好ましい。こうすることで半導体膜熔融時に酸化膜を構成する酸素の半導体膜中に取り込まれる量を最少とすることができるのである。半導体膜中に取り込まれる酸素量が減ると結晶化膜の結晶性が高まるにのみならず、欠陥密度も減り、トランジスタ特性は著しく改善されるのである。
結晶化工程直前の酸化膜除去を最も容易に行い得る処理方法は弗化水素酸水溶液を利用する物である。無論ＮＦ3プラズマを利用するなどの気相プラズマ処理で酸化膜を除去してもよい。酸化膜を除去した後は直ちに半導体膜の結晶化を行うのが好ましい。除去工程終了後２時間程度以内に半導体膜の熔融結晶化が施されれば、半導体膜中への酸素取り込み量も極僅かとなる。
（２−８、混晶質半導体膜の熔融結晶化）
本願発明の薄膜半導体装置は上ゲート構造のｐｏｌｙ−Ｓｉ ＴＦＴに対して最も有効であり、この薄膜半導体装置はゲート絶縁膜形成以後の総ての工程を３５０℃程度以下の温度にて製造される。従って半導体膜形成工程を３５０℃程度以下の温度で行うことができれば全製造工程が３５０℃程度以下となる。現在ＬＣＤ用の汎用ガラス基板の厚みは１．１ｍｍであるが、これが０．７ｍｍとなればガラス基板が安価と化すに留まらず、基板の重量も小さくなるためＬＣＤを携帯するにも製造するにも多大なる便益性が生ずる。
ガラスの比重は２．５ｇ／ｃｍ3程度なので、例えば４００ｍｍ×５００ｍｍ×１．１ｍｍのガラス基板一枚の重量は約５５０ｇである。このガラス基板を１バッチ１００枚で処理しようとすると、その重量は５５ｋｇにもなってしまい、製造装置や搬送ロボットに対する大きな負荷となってしまう。いうまでもなくこれが０．７ｍｍと成れば重量も３５ｋｇと軽減されて負荷もかなり小さくなる訳である。それ故ガラス基板の薄膜化が求められるのだが、斯様な大型薄膜板ガラスは室温に於いてさえ図４に示した自重による反りが大きく、ＬＰＣＶＤ法では如何なる手法を用いても半導体膜を形成し得ない。すなわち斯した大型薄板ガラスを使用するには半導体膜は３５０℃程度以下のＰＥＣＶＤ法で形成されねばならない。ところが一般にＰＥＣＶＤ法で成膜された非晶質半導体膜は膜の密度が低いことと水素含有量が大きいことが原因となって、４５０℃程度の熱処理を施してからでないと結晶化し得ないのである。
そこで発明者がＰＥＣＶＤ法による半導体膜を種々検討したところ、ＰＥＣＶＤ法にて堆積速度を０．１ｎｍ／ｓ程度以上として混晶質半導体膜を成膜し、この混晶質半導体膜にレーザー照射を施すと前述の熱処理を施さずとも熔融結晶化が可能であることが判明した。この混晶質半導体膜はラマン分光測定などでは僅かに結晶構造の存在が認められるものの、多結晶とは言いがたい。また、密度も従来のＰＥＣＶＤ法で成膜された非晶質シリコンと同程度に低く、水素原子もシリコン原子の２０％弱程度含まれている。
このような膜が何故綺麗に熔融結晶化されるのかその詳細は分かっていないが、恐らく微結晶領域よりも非晶質領域の方が容易に熔融し、熔融シリコン液中に浮かぶ微結晶がシリコン熔液の蒸発や飛散を抑える役割を担っている物と考えられる。但し混晶質半導体膜でも堆積速度が０．１ｎｍ／ｓ程度以下の物の熔融結晶化は矢張り困難である。これはＬＰＣＶＤ法で堆積速度の遅い膜が不純物を取り込み易く、膜品質が落ち込むことと同様、ＰＥＣＶＤ法でも成膜中の不純物混入が主要因となって結晶化を困難にしていると想定される。ＬＰＣＶＤ装置の背景真空度が１０-7ｔｏｒｒ代であったのに対して、ＰＥＣＶＤ装置の背景真空度が１０-4ｔｏｒｒ代であることがＰＥＣＶＤ法の方が高速膜堆積が求められる原因であろう。また、堆積速度が０．３７ｎｍ／ｓ以上となれば、半導体膜と下地保護膜の密着性が良くなり、クレーター状の穴の発生や膜剥がれは殆ど観測されなくなった。混晶質シリコン膜はＰＥＣＶＤ法で水素とモノシランの流量比を３０：１程度とすれば得られるし、或いは又アルゴン等の不活性気体とモノシラン等の半導体膜の構成元素を含有する化学物質の流量比を３３：１程度未満（モノシラン濃度３％程度未満）としても得られる。
発明者の実験によると、水素−モノシラン系の混晶質も熱処理なしで熔融結晶化し得るが、熔融結晶化がうまく行くレーザーエネルギー範囲が数十ｍＪ／ｃｍ2と限定されている。これに対してアルゴン−モノシラン系の混晶質シリコン膜はレーザーエネルギーが１００ｍＪ／ｃｍ2から３５０ｍＪ／ｃｍ2への広いエネルギー領域に渡って綺麗に結晶化する。従ってアルゴン−モノシラン系混晶質シリコン膜の方が低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴの半導体膜としてより適しているのである。アルゴンとモノシランの流量比は１２４：１（モノシラン濃度０．８％）から４０．６７：１（モノシラン濃度２．４％）の間が熔融結晶化には最適である。
（２−９，ＰＥＣＶＤ−結晶化膜の最適膜厚）
ここでは上述した本願発明の低温プロセス薄膜半導体装置のうち、半導体膜が堆積温度３５０℃程度以下のＰＥＣＶＤ法にて成膜された後に結晶化されて作成されたｐｏｌｙ−Ｓｉ ＴＦＴの最適半導体膜厚に就いて説明する。ＰＥＣＶＤ法に於いてもＬＰＣＶＤ法と同様に膜が膜としてつながるのは膜厚が１０ｎｍ程度以上となったときである。しかしながらＰＥＣＶＤ法で得られる半導体膜の密度はＬＰＣＶＤ法で得られる膜密度の８５％程度から９５％程度である。それ故ＰＥＣＶＤ法による１０ｎｍの半導体膜を結晶化させると、その膜厚は結晶化後には９ｎｍ程度に減少する。従ってＰＥＣＶＤ−結晶化膜の最低膜厚は９ｎｍ程度である。
以下ＬＰＣＶＤ−結晶化膜と同様に、膜厚が１８ｎｍ程度以上になると熔融結晶化膜のトランジスタ特性が良くなり始める。すなわち、ＰＥＣＶＤ−熔融結晶化膜に於いては１８ｎｍ程度以下は薄膜劣化が優性で１８ｎｍ程度以上から薄膜劣化は小さくなり、動作理論に基付く薄膜効果が拮抗してくるのである。これが続くのは膜厚が１８ｎｍ程度以上から７２ｎｍ程度の間であり、この間の膜厚でトランジスタ特性は最良となる。膜厚が７２ｎｍよりも厚いと動作理論に基付く薄膜効果が勝り、トランジスタ特性は膜厚の増大に伴い徐々に悪化して行く。
半導体膜厚が３０ｎｍ以上あれば、微細加工を要する高集積薄膜半導体装置の安定的な生産が可能となる。すなわちＲＩＥでコンタクト不良を生じさせることなく安定的にコンタクト・ホールを開孔できるようになる。ＰＥＣＶＤ法で堆積された直後の半導体膜厚が８０ｎｍ程度以下であれば、レーザー照射等の熔融結晶化時に膜全体が均一に加熱され綺麗に結晶化が進行する。結晶化後にこの膜は７２ｎｍ程度となる。堆積直後の半導体膜が１５０ｎｍ程度以上と厚いとレーザー光を上から照射した時膜の上層部しか熔融せず、下層部には非晶質部分が残るため、動作理論に基付く薄膜効果と合わせてトランジスタ特性は激しく低下してしまう。すなわちＰＥＣＶＤ−結晶化法の上限膜厚は結晶化後で１３５ｎｍ程度である。
（２−１０、ＭＯＳ界面とゲート絶縁膜、及び熱環境）
本願発明では半導体膜の結晶化が終了した後にＣＶＤ法やＰＶＤ法などでゲート絶縁膜を形成する。ゲート絶縁膜は如何なる手段で形成されようとも、絶縁膜形成温度は３５０℃程度以下が好ましい。これはＭＯＳ界面やゲート絶縁膜の熱劣化を防ぐために重要である。同じことはこれ以後の総ての工程に対しても適用される。ゲート絶縁膜形成後の総ての工程温度は３５０℃程度以下に押さえられねばならない。一般にＣＶＤ法やＰＶＤ法で形成された絶縁膜はその膜内に多量の未反応対を持ち、その構造も不安定である。本願発明ではこうした未反応対を酸素プラズマ照射で終端化している。
また、ＣＶＤ法による酸化硅素膜はその膜中にＳｉ−ＯＨ基を有している。このような水酸基や酸素プラズマで終端化された反応対は熱に対して不安定で、３５０℃程度以上の熱環境で簡単に解離してしまう。すなわちＭＯＳ界面やゲート絶縁膜中に再びＳｉ−Ｏ−＊やＳｉ−＊などの未反応対が発生し、これが界面準位や絶縁膜中の固定電荷となってトランジスタ特性を劣化させるのである。従来はこれを回復させるために一時間程度にも及ぶ水素プラズマ処理を施していた。然るに本願では半導体膜形成後の全工程が３５０℃程度以下であるので斯様な熱劣化は生ぜず、ために水素化処理も不要と化すのである。結局本願に則ると高性能な薄膜半導体装置を容易に、かつ安定的に製造できることとなる。
さて、こうした熱劣化は当然のことながら下地保護膜にも及ぶ。（２−１）項で説明したように下地保護膜の熱劣化は薄膜半導体装置の特性劣化に結び付く。無論それはゲート絶縁膜程敏感ではないが、それでも無視し得ない影響を及ぼす。それ故、薄膜半導体装置を最良とするのは理論的に半導体膜堆積工程をも含めた全工程が３５０℃程度以下の温度で行われることである。こうすることにより、下地保護膜の熱劣化もゲート絶縁膜の熱劣化も共に回避されるからである。半導体膜を３５０℃程度以下で形成する工程はＰＥＣＶＤ法やスパッター法で行われる。
（２−１１、本発明で用いたＶＨＦ−ＰＥＣＶＤ装置）
まず図２を用いて本発明に用いたＶＨＦ−プラズマ化学気相堆積装置（ＶＨＦ−ＰＥＣＶＤ装置）の概略構成を説明する。ＰＥＣＶＤ装置は容量結合型でプラズマは１４４ＭＨｚのＶＨＦ波電源を用いて平行平板電極間に発生させる。図２上図は反応室付近を上部より見た概略図で、図中のＡ−Ａ’の断面図が図２下図である。反応室２０１は反応容器２０２により外気から隔絶され、成膜中でおよそ５ｍｔｏｒｒから５ｔｏｒｒ程度の減圧状態とされる。反応容器２０２内には下部平板電極２０３と上部平板電極２０４が互いに平行に設置されており、これら二枚の電極が平行平板電極を形成する。

この平行平板電極間が反応室２０１となる。本願発明では４１０ｍｍ×５１０ｍｍの平行平板電極を用い、電極間距離を１０ｍｍから５０ｍｍへと可変としたため反応室２０１の容積は電極間距離に応じ２０９１ｃｍ3から１０４５５ｃｍ3となる。平行平板電極間距離は下部平板電極２０３の位置を上下させることにより、前述の如く１０ｍｍから５０ｍｍの間で自由に設定し得る。また、所定の電極間距離に設定した場合、４１０ｍｍ×５１０ｍｍの平板電極面内での電極間距離の偏差は僅か０．５ｍｍである。従って電極間に生ずる電界強度の偏差は平板電極面内で５．０％以下となりきわめて均質なプラズマが反応室２０１に発生する。下部平板電極２０３上には薄膜を堆積すべき基板２０５が置かれ、基板縁辺部２ｍｍがシャドー・フレーム２０６により押さえ付けられている。
図２上図ではＰＥＣＶＤ装置の概略を分かり易くするためにシャドー・フィレーム２０６を省略してある。下部平板電極２０３内部にはヒーター２０７が設けられており、下部平板電極の温度を２５℃から４００℃の間で任意に調整し得る。周辺５ｍｍを除いた下部平板電極２０３内の温度分布は設定温度に対して±１．０℃以内であり、実質的に基板２０５の大きさを４００ｍｍ×５００ｍｍとしても基板内温度偏差を２．０℃以内に保つことができる。シャドー・フレーム２０６は例えば基板２０５として汎用ガラス基板（例えばコーニングジャパン株式会社製＃７０５９や日本電気硝子株式会社製ＯＡ−２、ＮＨテクノグラス株式会社製ＮＡ３５など）を用いたときに基板がヒーター２０７からの熱により凹型に変形するのを防ぐと共に、基板のエッヂ部及び裏面に不要な薄膜が成膜されぬように基板を押さえている。原料気体と必要に応じて追加気体からなる反応ガスは配管２０８を通じて上部平板電極２０４内に導入され、さらに上部平板電極内に設けられたガス拡散板２０９の間を擦り抜けて上部平板電極全面より略均一な圧力で反応室２０１に流れ出る。成膜中であれば反応ガスの一部は上部平板電極から出たところで電離し、平行平板電極間にプラズマを発生させる。反応ガスの一部乃至全部は成膜に関与し、成膜に関与しなかった残留反応ガス及び成膜の化学反応の結果として生じた生成ガスは排気ガスとなって反応容器２０２周辺上部に設けられた排気穴２１０を介して排気される。
排気穴２１０のコンダクタンスは平行平板電極間のコンダクタンスに比べて十分に大きく、その値は平行平板電極間のコンダクタンスの１００倍以上が好ましい。さらに平行平板電極間のコンダクタンスはガス拡散板２０９のコンダクタンスよりも十分に大きく、やはりその値はガス拡散板のコンダクタンスの１００倍以上が好ましい。こうした構成により４１０ｍｍ×５１０ｍｍとの大型上部平板電極全面より略均一な圧力で反応ガスが反応室に導入され、同時に排気ガスが反応室から総ての方向に均等な流量で排気されるのである。各種反応ガスの流量は配管２０８に導入される前にマス・フロー・コントローラーにより所定の値に調整される。
また、反応室２０１内の圧力は排気穴出口に設けられたコンダクタンス・バルブ２１１により所望の値に調整される。コンダクタンス・バルブ２１１の排気側にはターボ分子ポンプ等の真空排気装置が設けられている。本願発明ではオイル・フリーの磁気浮上型ターボ分子ポンプが真空排気装置の一部として用いられ、反応室等の反応容器内の背景真空度を１０-7ｔｏｒｒ台としている。図２には矢印にてガスの流れの概略を示してある。反応容器２０２及び下部平板電極２０３は接地電位にあり、これらと上部平板電極２０４は絶縁リング２１２により電気的に絶縁状態が保たれる。プラズマ発生時にはＶＨＦ波発振源２１３から出力された例えば１４４ＭＨｚのＶＨＦ波が増幅器２１４にて増幅された後、マッチング回路２１５を介して上部平板電極２０４に印加される。

本発明に用いたＰＥＣＶＤ装置は上述の如くきわめて精巧たる電極間制御と均質なガス流を実現したことにより４００ｍｍ×５００ｍｍとの大型基板に対応可能な薄膜形成装置となった。しかしながらこれらの基礎概念さえ踏襲すれば、更なる基板の大型化にはむしろ容易に対応でき、実際５５０ｍｍ×６５０ｍｍとのより大型な基板に対応し得る装置も実現可能である。また、本願発明では比較的汎用性の高い周波数１４４ＭＨｚのＶＨＦ波を用いているが、無論この他の周波数を有するＶＨＦ波を利用してもよい。例えば１００ＭＨｚ〜１ＧＨｚ程度のＶＨＦ波は総て利用可能である。一方周波数が１０ＭＨｚ程度のｒｆ波から数百ＭＨｚ程度のＶＨＦ波であれば平行平板電極間にプラズマを発生させることが可能であるから、工業用ｒｆ周波数（１３．５６ＭＨｚ）の整数倍である２７．１２ＭＨｚ、４０．６８ＭＨｚ、５４．２４ＭＨｚ、６７．８ＭＨｚ等を用いてもよい。

すなわち本願発明に用いたＰＥＣＶＤ装置のＶＨＦ波発振源２１３と増幅器２１４及びマッチング回路２１５を交換することにより容易に所望の周波数の電磁波を用いてプラズマを発生できるのである。一般に電磁波プラズマでは周波数を上げるとプラズマ中の電子温度が上がりラジカルの発生が容易になるため、後述するように基板表面温度が３４０℃程度と低くても堆積直後に既に多結晶状態となり、特別な結晶化工程を施さずとも容易にｐｏｌｙ−Ｓｉ ＴＦＴが製造されるのである。

（２−１２、ＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法による半導体膜形成とその際に用いられる気体）
本願発明の特徴の一つはＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法にて堆積直後の膜（Ａｓ−ｄｅｐｏｓｉｔｅｄ膜）を多結晶状態にしている点にある。通常ＰＥＣＶＤ法でＡｓ−ｄｅｐｏｓｉｔｅｄ膜を多結晶とするのは非常に困難である。これは基板温度が４００℃程度未満と低いため、シラン等の原料物質の成長膜表面での移動度が減り、原料物質の非晶質状態に対する多結晶状態への選択性が失われるためである。本願発明はＰＥＣＶＤ法に於けるこの欠点を希ガス族元素による原料物質の希釈との方法と、電子温度を高くし得るＶＨＦプラズマやマイクロ波プラズマの採用とで除去している。Ａｓ−ｄｅｐｏｓｉｔｅｄ状態で多結晶膜を成膜するには原料物質のラジカルやイオンを作らずに、ヘリウム（Ｈｅ）やネオン（Ｎｅ）、アルゴン（Ａｒ）など希ガス族元素のラジカルやイオンを作り、これらによりエネルキーを基板表面に運ぶ必要がある。原料物質のラジカルやイオンは気相反応を引き起こしたり、或いは原料物質が基板表面に到着した瞬間に反応したりするため、選択性の喪失が生じて多結晶成長を阻害してしまう。それ故こうしたラジカルやイオンのプラズマ中での生成は極力避けられねばならない。

原料物質は非活性状態で成長膜表面にまで運ばれ、そこに吸着した後に反応のためのエネルギーが希釈ガス等により供給されるとＡｓ−ｄｅｐｏｓｉｔｅｄ状態で多結晶膜が形成されるのである。このことから原料ガスの希釈が求められ、さらに原料物質の基板表面での反応を促進する気体を希釈物質として選ぶ必要が生じてくる。希ガス族元素はいうまでもなく原子単体からなり、それ故イオン化ポテンシャルのスペクトルは非常に単純である。例えばヘリウムの一価イオン化ポテンシャルは２４．５８７ｅＶで二価イオン化ポテンシャルは５４．４１６ｅＶのみである。また、ネオンの一価イオン化ポテンシャルは２１．５６４ｅＶで二価イオン化ポテンシャルは４０．９６２ｅＶ、アルゴンの一価イオン化ポテンシャルは１５．７５９ｅＶで二価イオン化ポテンシャルは２７．６２９ｅＶ、三価イオン化ポテンシャルは４０．７４ｅＶである。
従ってヘリウム中に少量の原料物質を希釈してプラズマを立てた場合、イオン化するヘリウムの殆どは２４．５８７ｅＶの一価イオンであるし、ネオン中に少量の原料物質を希釈してプラズマを立てた場合も２１．５６４ｅＶのネオンの一価イオンが主としてイオン化する。アルゴンでは一価イオンと二価イオンの両者が支配的となるが、イオン化エネルギーが比較的低いので、原料物質を多量にアルゴンで希釈せずとも効果的にアルゴンのラジカルやイオンが生成される。これに対し従来希釈ガスとして広く用いられている水素では、水素分子のイオン化ポテンシャルは１５ｅＶから１８ｅＶの間に十数個の異なったイオン化ポテンシャルが存在する。それ故ヘリウム等の希ガス族元素が一つ或いは二つのエネルギーの揃ったプラズマ状態を成すのに対し（光に例えるとレーザー光）、水素等の分子ガスは多数のエネルギーが混在するプラズマ状態（光に例えると白色光）となる。
白色光よりレーザー光の方が効果的にエネルギーを輸送するように、希ガス族元素で原料ガスを希釈すると一段と効果的にエネルギーが基板表面に運ばれるのである。半導体膜堆積時の希釈物質はこれらヘリウム、ネオン、アルゴンと言った希ガス族元素の他に、無論クリプトン（Ｋｒ）やキセノン（Ｘｅ）であってもよい。一方ＶＨＦプラズマやマイクロ波プラズマはプラズマ内の平均電子温度が高いので、比較的低い出力にてラジカルの生成効率を高められる。換言すれば高出力とする必要がないため、高エネルギーイオンの発生も少なく、それ故これらに起因する膜への損傷も最小限に止められる訳である。さらに、ラジカルの高い生成効率は成膜速度をも高める。従来広く利用されている１３．５６ＭＨｚのｒｆプラズマで本発明を行おうとしても、成膜速度が数Å／ｍｉｎ以下ときわめて遅くなってしまい、全く実用に適さないし、また、余りにも遅い成膜速度が災いして膜品質も低下してしまう。

すなわちＶＨＦプラズマやマイクロ波プラズマを利用するからこそ本発明が達成されるのである。その意味に於いて、より高周波の２．４５ＧＨｚの整数倍のマイクロ波ＰＥＣＶＤ法でも本発明はきわめて容易に達成され、これらの系では成膜条件の自由度もＶＨＦ−ＰＥＣＶＤよりも大きくなり、より良質な結晶性半導体膜がより容易に堆積されるのである。
（２−１３、ＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法Ａｓ−ｄｅｐｏｓｉｔｅｄ膜の最適膜厚）
ＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法にて堆積直後の膜（Ａｓ−ｄｅｐｏｓｉｔｅｄ膜）を多結晶状態にする場合、膜厚が０から５００Å程度では膜質は通常の結晶化膜に比較すると非常に悪い。小さな結晶粒が非晶質の海の中に島状に点在するような状態にあり、結晶化度もきわめて低く、かつ欠陥も非常に多い。５００Åから１０００Åでは結晶粒の非晶質に対する割合が増大し、膜厚が１０００Å程度から１５００Å程度で半導体表面が一応結晶粒で被われ、表面での非晶質成分は略消失する。１５００Åから２０００Å程度では結晶粒のサイズが膜厚と共に徐々に大きくなり、２０００Å以上となると略同じ形状で膜は成長する。こうした膜質の膜厚に対する変化に応じてトランジスタ特性の膜厚依存性も変化する。２０００Å以上では膜質は殆ど変化しないため（薄膜劣化が殆どないため）、動作理論に基づく薄膜効果が働き、膜は薄い程トランジスタ特性は良くなる。

膜厚が２０００Åから１５００Åでは薄膜劣化が働き出すが、依然動作理論に基づく薄膜効果の方が支配的で、２０００Å以上よりはゆるやかであるが、矢張膜が薄い程トランジスタ特性は良くなる。膜厚が１５００Åから２００Å程度の間では薄膜劣化と動作理論に基づく薄膜理論が拮抗しており、オン状態のトランジスタ特性は最大値を取る。膜厚が２００Å未満では薄膜劣化が動作理論に基づく薄膜効果に打ち勝ち、膜が薄くなる程トランジスタ特性は悪くなる。すなわち本願発明の場合トランジスタ特性は半導体膜厚が２００Åから１５００Åの間で最良となり、理想的には４００Åから１３００Åの間である。
ここまでトランジスタ特性とはオン状態の特性を述べてきたが、オフ状態のリーク電流も膜厚によって異なる。薄膜半導体装置のオフ・リークの原理はよくは分かっていない。本願発明では原理は不明だが、膜厚が１０００Å以上では膜厚とオフリークは強い正の相関があり、膜が厚い程オフリークも大きくなっている。膜厚が１０００Å以下では相関は弱くなり、オフリークは膜厚に対して独立と化す。すなわち、膜厚が０から１０００Åの間ではオフリーク電流値は最小値で略一定である。それ故オン状態のトランジスタ特性が最良となり、オフリークが最小となる膜厚は２００Åから１０００Åで理想的には４００Åから１０００Åである。本発明の薄膜半導体装置をＬＣＤに用いる場合、オフリーク電流の光照射の影響を考慮するのが好ましい。
薄膜半導体装置は光照射によりオフリーク電流が増大する。これを光リーク電流と呼び、光リーク電流が充分小さいことが良好な薄膜半導体装置の条件である。本願発明の薄膜半導体装置では光リーク電流は膜厚に比例している。安定的な製造と光リーク電流を両立させる立場から半導体膜厚は１００Åから８００Å程度が好ましい。ＬＣＤの画素スイッチング素子に薄膜半導体装置を用いるような、オフリークや光リークが重要となる場合、半導体膜厚は１００Åから７００Åが好ましい。これにオン電流をより強く考慮する必要がある場合、２００Å程度から８００Å程度が最適膜厚となり、総ての条件を満たす系は４００Åから８００Å、理想的には６００Åから８００Åとなる。
また、本発明のようにソース・ドレイン領域に於ける注入イオンの活性化を３５０℃以下の低温で行うことは通常かなり困難である。それ故活性化を安定的に行うには半導体膜厚に下限を設定せねばならない。本願発明ではこの値は３００Å以上が好ましい。また、ＬＤＤ構造を採用する場合には５００Å以上が好ましい。
（２−１４、ＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法による半導体膜の結晶化）（２−１２）項で詳述したようにＶＨＦ−ＰＥＣＶＤ法を用いると容易にＡｓ−ｄｅｐｏｓｉｔｅｄ状態で多結晶膜が得られるが、これらは結晶化された膜程膜質の優れた物ではない。一方、通常ＰＥＣＶＤ法で得られた膜は水素抜きや緻密化の熱処理を施さぬ限り、結晶化させることが困難であった。それに対してＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法の半導体膜はＲＴＡ法やＶＳＴ−ＳＰＣ法による結晶化、或いはレーザー照射等による熔融結晶化をきわめて容易に行い得る。これは既にＡｓ−ｄｅｐｏｓｉｔｅｄ状態で多くが結晶化しており、残留非晶質成分が少ないため、比較的低いエネルギー供給で残留非晶質の結晶化が進むからである。また、高いエネルギーで熔融結晶化を進めるときにも多結晶成分が半導体原子の蒸発や飛散を防止する役目を勤めるため、半導体膜の損傷や面粗れ、消失等が生ずることなく結晶化が進められるのである。

結局、ＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法で得られた膜はＡｓ−ｄｅｐｏｓｉｔｅｄ状態で薄膜半導体装置の能動部とするよりは、むしろ熔融結晶化を利用して工程最高温度が３５０℃程度以下となる低温ｐｏｌｙ−Ｓｉ ＴＦＴを製造するときの最初の半導体膜により適していると言えよう。すなわち絶縁物質上にＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法で半導体膜を形成し、次にこの膜をＲＴＡ法やＶＳＴ−ＳＰＣ法等の固相結晶化法、或いはレーザー照射等の熔融結晶化法等で結晶化させ、それ以後の工程を３５０℃程度以下とすることで高性能薄膜半導体装置が容易に製造されるのである。
ＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法で堆積された膜は従来のＰＥＣＶＤ法で堆積された膜よりはＬＰＣＶＤ法で堆積された膜にその品質が近い。

そのため結晶化して薄膜半導体装置を作成したときに得られるトランジスタ特性と半導体膜厚の関係もＬＰＣＶＤ法の薄膜半導体装置の有する関係に等しくなる。但しＬＰＣＶＤ法による半導体膜は結晶化の前後で膜減りは殆ど生じないのに対し、ＶＨＦ−ＰＥＣＶＤ法やマイクロ波ＰＥＣＶＤ法では若干の膜減りが認められる。それ故、これらの膜を結晶化して薄膜半導体装置を作成する場合、結晶化された後の半導体の膜厚がＬＰＣＶＤ法−結晶化膜の膜厚と同じになるようにすると（２−６）項の議論をそのまま当てはめることができる。
以上述べて来たように本発明によれば、多結晶シリコン膜等からなる高品質半導体膜を４５０℃程度未満、さらには４３０℃程度以下の低温で容易に形成せしめ、以て薄膜半導体装置の特性を飛躍的に向上させ、かつ安定的大量生産を実現した。具体的には以下に記すがが如き効果を有する。
効果１）．工程温度が４５０℃程度未満と低いため、安価なガラスを使用でき、製品価格を低くすることが可能になる。加えてガラス自身の自重によるゆがみを防止できるため、液晶表示装置（ＬＣＤ）を容易に大型化し得る。
効果２）．工程温度が３５０℃程度以下と低いため、下地保護膜やゲート絶縁膜の熱劣化が生ぜず、容易に高性能で信頼性に優れた薄膜半導体装置が製造され得る。
効果３）．レーザー照射を基板全体に渡って均一に行える。その結果ロット毎の均一性が改善され、安定的な生産が可能となった。
効果４）．ゲート電極に対してソース・ドレインが自己整合するセルフ・アラインＴＦＴをイオン・ドーピング法及びそれに引き続きく３００℃〜３５０℃程度の低温で活性化することが著しく容易になった。その結果安定的に活性化ができるようになった。さらにはライトリー・ドープド・ドレイン（ＬＤＤ）ＴＦＴを容易にかつ安定的に作成できるようになった。ＬＤＤ ＴＦＴが低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴにて実現したため、ＴＦＴ素子微細化やオフ・リーク電流を小さくすることが可能になった。
効果５）．従来は低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴではＥＣＲ−ＰＥＣＶＤ法にて作成したＳｉＯ2しか良好なトランジスタ特性を示さなかったが、本発明により汎用的なＰＥＣＶＤ装置を利用できるようになった。従って大型基板に適用可能で量産性に富む実用的なゲート酸化膜製造装置が得られることとなった。
効果６）．従来よりもオン電流は大きく、オフ電流は小さいより良好な薄膜半導体装置が得られた。また、これらのばらつきも低減された。
効果７）．基板に廉価な汎用ガラスなどを用いたとき、基板から半導体膜への不純物混入を効果的に防ぐ下地保護膜が同時に最良な電気特性を示す薄膜半導体装置の下地保護膜とすることが可能となった。さらに下地保護膜からのストレスに起因して薄膜半導体装置の電気特性が悪化したり、或いは薄膜半導体装置にひび割れ（クラック）が発生するようなことも回避された。
効果８）．半導体膜をプラズマ化学気相堆積法（ＰＥＣＶＤ法）で形成する場合にフッ素（Ｆ）や炭素（Ｃ）等の洗浄気体の構成元素が半導体膜中に混入することを防ぎ得た。その結果基板間で不純物混入量を常に最少とでき、優良な薄膜半導体装置を安定的に製造可能となった。
効果９）．低圧化学気相堆積法（ＬＰＣＶＤ法）にて４５０℃程度未満との低温で半導体膜を堆積する場合であっても、基板内や基板間での均一性と堆積速度の両立が可能となった。従って基板の大型化に対応でき、大型ＬＣＤが量産できるようになった。
効果１０）．薄膜半導体装置の電気特性のばらつきには基板内のばらつきの他に、同一ロット内での基板間のばらつきとロット間でのばらつきの三種類のばらつきが認められるが、本願発明はこれら三種類のばらつきを制御し得る。とりわけＰＥＣＶＤ法でのロット間でのばらつきが著しく改善された。
効果１１）．ＰＥＣＶＤ法で半導体膜を成膜するしても半導体膜と下地保護膜との密着性を良くできる。すなわち、半導体膜にクレーター状の穴が無数に発生したり、膜が剥がれてしまうような事態を避け得る。
効果１２）．特に余分な結晶化工程を行うことがなくとも、３５０℃程度以下の低温工程で大面積基板に安定的にｐｏｌｙ−Ｓｉ ＴＦＴを製造できる。
図面の簡単な説明図１（ａ）〜（ｄ）は本発明の一実施例を示す薄膜半導体装置製造の各工程に於ける素子断面図である。図２は、本発明に用いたＰＥＣＶＤ装置を示す図である。図３は、本発明によるＬＰＣＶＤ装置の成膜室とその内部を示す図である。図４は、熱環境による基板の反りを説明した図である。図５は、本願発明の効果を説明した図である。
発明を実施するための最良の形態添付の図面を参照しながら本発明をより詳細に説明する。
（実施例１）
図１（ａ）〜（ｄ）はＭＩＳ型電界効果トランジスタを形成する薄膜半導体装置の製造工程を断面で示した図である。
本実施例１では基板１０１として２３５mm□の無アルカリガラス（日本電気硝子社ＯＡ−２）を用いたが、工程最高温度に耐え得る基板であるならば、基板の種類や大きさは無論問われない。まず基板１０１上に常圧化学気相堆積法（ＡＰＣＶＤ法）やＰＥＣＶＤ法或いはスパッター法などで下地保護膜となる二酸化珪素膜（ＳｉＯ2膜）１０２を形成する。ＡＰＣＶＤ法では基板温度２５０℃から４５０℃程度でモノシラン（ＳｉＨ4）や酸素を原料としてＳｉＯ2膜を堆積できる。ＰＥＣＶＤ法やスパッター法では基板温度を室温から４００℃とすることができる。本実施例１ではＡＰＣＶＤ法でＳｉＨ4とＯ2を原料ガスとして３００℃で２０００ÅのＳｉＯ2膜を堆積した。
次に後に薄膜半導体装置の能動層と化す真性シリコン膜を５００Å程度堆積した。真性シリコン膜は高真空型ＬＰＣＶＤ装置にて、原料ガスであるジシラン（Ｓｉ2Ｈ6）を２００ｓｃｃｍ流し堆積温度４２５℃で５８分間堆積した。本実施例１にて使用した高真空型ＬＰＣＶＤ装置は１８４．５１の容積を有する。１７枚の基板は表側を下向きとして、２５０℃に保たれた反応室に挿入された。基板挿入後、ターボ分子ポンプの運転を開始し、定常回転に達した後、漏洩検査を２分間施した。
この時の脱ガス等の漏洩速度は３．１×１０-5ｔｏｒｒ／ｍｉｎであった。
その後挿入温度の２５０℃から堆積温度の４２５℃まで一時間費やして昇温した。昇温の最初の１０分間は反応室にガスを全く導入せず、真空中で昇温した。昇温開始後１０分後の反応室到達最低背景圧力は５．２×１０-7ｔｏｒｒであった。また、残り５０分間の昇温期間には純度９９．９９９９％以上の窒素ガスを３００ｓｃｃｍ流し続けた。この時の反応室内平衡圧力は３．０×１０-3ｔｏｒｒであった。堆積温度到達後、原料ガスであるＳｉ2Ｈ6を２００ｓｃｃｍと純度９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を１０００ｓｃｃｍ流し、シリコン膜を５８分間堆積した。Ｓｉ2Ｈ6等のガスを反応室に導入した直後の圧力は７６７ｍｔｏｒｒであり、これら原料ガス等を導入してから５７分後の圧力は９５１ｍｔｏｒｒであった。こうして得られたシリコン膜の膜厚は５０１Åであり、基板の周辺部７ｍｍを除いた２２１ｍｍ□の正方形領域内での膜厚変動は±５Å未満であった。本実施例１では斯様にＬＰＣＶＤ法にてシリコン膜を形成したが、形成方法はこれに限らず、ＰＥＣＶＤ法やスパッター法によってもよい。ＰＥＣＶＤ法やスパッター法ではシリコン膜形成温度を室温から３５０℃程度とすることが可能である。
こうして得られたシリコン膜は高純度のａ−Ｓｉ膜である。次にこのａ−Ｓｉ膜に光学エネルギー又は電磁波エネルギーを短時間照射してａ−Ｓｉを結晶化し、多結晶シリコン（ｐｏｌｙ−Ｓｉ）へと改質する。本実施例１ではキセノン・クロライド（ＸｅＣｌ）のエキシマ・レーザー（波長３０８ｎｍ）を照射した。
レーザーパルスの強度半値幅は４５ｎｓである。照射時間が斯様に非常な短時間であるため、ａ−Ｓｉのｐｏｌｙ−Ｓｉへの結晶化に際して基板が熱せられることはなく、故に基板の変形等も生じない。レーザー照射は基板を室温（２５℃）とし、空気中で行った。レーザー照射の一回の照射面積は８ｍｍ□の正方形であり、各照射毎に４ｍｍずらして行く。最初に水平方向（Ｙ方向）に走査した後、次に垂直方向（Ｘ方向）にも４ｍｍずらせて、再び水平方向に４ｍｍずつずらせて走査し、以後この走査を繰り返して基板全面に第１回目のレーザー照射を行う。この第１回目のレーザー照射エネルギー密度は１６０ｍＪ／ｃｍ2であった。
第１回目のレーザー照射が終了した後、エネルギー密度を２７５ｍＪ／ｃｍ2として第２回目のレーザー照射を全面に行う。走査方法は第１回目のレーザー照射と同じで８ｍｍ□の正方形の照射領域をＹ方向とＸ方向に４ｍｍずらせて走査する。この二段階レーザー照射により基板全体がａ−Ｓｉからｐｏｌｙ−Ｓｉへと均一に結晶化される。本実施例１では光学エネルギー又は電磁波エネルギーとしてＸｅＣｌエキシマ・レーザーを用いたが、エネルギー照射時間が数十秒以内であればそのエネルギー源には囚らわれない。例えばＡｒＦエキシマ・レーザーや、ＸｅＦエキシマ・レーザー、ＫｒＦエキシマ・レーザー、ＹＡＧレーザー、炭酸ガスレーザー、Ａｒレーザー、色素レーザー等の各種レーザー、或いはアークランプやタングステンランプ等のランプ光を照射してもよい。アークランプ照射を行う場合ランプ出力を１ｋＷ／ｃｍ2程度以上とし、照射時間を４５秒程度とすることでａ−Ｓｉからｐｏｌｙ−Ｓｉへの膜質改変が進む。この結晶化に際してもエネルギー照射時間は短時間なので、基板の熱による変形や割れは生じない。次にこのシリコン膜をパターニングし、トランジスタの能動層となるチャンネル部半導体膜１０３を作成した。
（図１（ａ））
その後ＥＣＲ−ＰＥＣＶＤ法やＰＥＣＶＤ法などでゲート絶縁膜１０４を形成する。本実施例１ではゲート絶縁膜としてＳｉＯ2膜を用い、ＰＥＣＶＤ法で１２００Åの膜厚に堆積した。（図１（ｂ））基板をＰＥＣＶＤ装置に設置する直前には、基板を１．６７％のフッ化水素酸水溶液に２０秒間浸して半導体膜表面の自然酸化膜を取り除いた。酸化膜除去から基板をＰＥＣＶＤ装置のロードロック室に入れるまでの時間は約１５分程度であった。この時間はできる限り短いことがＭＯＳ界面清浄化の視点より望まれ、最長でも３０分程度以内が好ましい。
ＰＥＣＶＤ法では原料ガスとしてモノシラン（ＳｉＨ4）と笑気ガス（Ｎ2Ｏ）を用いて基板温度３００℃にて形成した。プラズマは１３．５６ＭＨｚのｒｆ波により、出力９００Ｗ、真空度１．５０ｔｏｒｒとの条件で立てられた。ＳｉＨ4の流量は２５０ｓｃｃｍでＮ2Ｏの流量は７０００ｓｃｃｍであった。ＳｉＯ2膜の成膜速度は４８．３Å／ｓであった。ＳｉＯ2をこれらの条件で成膜する直前と直後にはシリコン膜及び形成酸化膜に酸素プラズマを照射して、ＭＯＳ界面及び酸化膜の改善をおこなった。本実施例１では原料ガスとしてモノシランと笑気ガスを用いたが、これらに限らずＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ2−ＣＨ3）4）等の有機シランと酸素等の酸化性気体を用いてもよい。さらにここでは汎用性の高いＰＥＣＶＤ装置を利用したが、無論ＥＣＲ−ＰＥＣＶＤ装置によって絶縁膜を形成してもよい。どのようなＣＶＤ装置や原料ガスを用いる場合であっても、絶縁膜形成温度は３５０℃以下が好ましい。これはＭＯＳ界面やゲート絶縁膜の熱劣化を防ぐために重要である。同じことは以下の総ての工程に対しても適用される。ゲート絶縁膜形成後の総ての工程温度は３５０℃以下に押さえられねばならない。こうすることにより高性能な薄膜半導体装置を容易に、かつ安定的に製造できるからである。
引き続いてゲート電極１０５となる薄膜をスパッター法蒸着法或いはＣＶＤ法などで堆積する。本実施例１ではゲート電極材料としてタンタル（Ｔａ）を選択し、スパッター法で５０００Å堆積した。スパッター時の基板温度は１８０℃でスパッターガスとしては窒素（Ｎ2）を６．７％含んだアルゴン（Ａｒ）を用いた。アルゴン中の窒素含有量は５．０％から８．５％が最適である。こうした条件にて得られたタンタル膜の結晶構造は主としてα構造となっており、その比抵抗は４０μΩｃｍである。従って本実施例１に於けるゲート電極のシート抵抗は０．８Ω／□である。
ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて真性シリコン膜にバケット型質量非分離型のイオン注入装置（イオン・ドーピング法）を用いて燐元素等の不純物イオン注入１０６を行い、ソース・ドレイン領域１０７及びチャンネル領域１０８を形成した。（図１（ｃ））本実施例１ではＮＭＯＳＴＦＴの作成を目指したため、原料ガスとしては水素中に希釈された濃度５％のホスフィン（ＰＨ3）を用い、高周波出力３８Ｗ、加速電圧８０ｋＶで５×１０15ｌ／ｃｍ2の濃度に打ち込んだ。高周波出力は２０Ｗから１５０Ｗ程度の適便たる値が用いられる。ＰＭＯＳ ＴＦＴを作成する場合は、原料ガスとして水素中に希釈された濃度５％のジボラン（Ｂ2Ｈ6）を用い、高周波出力を２０Ｗから１５０Ｗとし、加速電圧６０ｋＶで５×１０15ｌ／ｃｍ2程度の濃度に打ち込む。また、ＣＭＯＳ ＴＦＴを作成するときはポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。
次に層間絶縁膜１０９を５０００Å堆積する。本実施例１では層間絶縁膜としてＳｉＯ2をＰＥＣＶＤ法にて形成した。ＰＥＣＶＤ法では原料ガスとしてＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ2−ＣＨ3）4）と酸素（Ｏ2）を用いて基板温度３００℃にて形成した。プラズマは１３．５６ＭＨｚのｒｆ波により、出力８００Ｗ、真空度８．０ｔｏｒｒとの条件で立てられた。ＴＥＯＳの流量は２００ｓｃｃｍでＯ2の流量は８０００ｓｃｃｍであった。この時ＳｉＯ2膜の成膜速度は１２０Å／ｓであった。こうしたイオン注入と層間絶縁膜形成後、酸素雰囲気下３００℃で１時間熱処理を施して注入イオンの活性化及び層間絶縁膜の焼き締めを行った。この熱処理温度は３００℃から３５０℃が好ましい。
その後、コンタクトホールを開け、ソース・ドレイン取り出し電極１１０をスパッター法などで形成し、薄膜半導体装置が完成する。（図１（ｄ））ソース・ドレイン取り出し電極としてはインジウム錫酸化物（ＩＴＯ）やアルミニウム（Ａｌ）が用いられる。これらの導電体スパッター時の基板温度は１００℃から２５０℃程度である。
このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、ソース・ドレイン電圧Ｖｄｓ＝４Ｖ，ゲート電圧Ｖｇｓ＝１０Ｖでトランジスタをオンさせた時のソース・ドレイン電流Ｉｄｓをオン電流ＩONと定義して、９５％の信頼係数でＩON＝（２３．３＋１．７３、−１．５１）×１０-6Ａであった。
また、Ｖｄｓ＝４Ｖ、Ｖｇｓ＝０Ｖでトランジスタをオフさせたときのオフ電流はＩOFF＝（１．１６＋０．３８、−０．２９）×１０-12Ａであった。ここで測定は温度２５℃の元で、チャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１０μｍのトランジスタに対してなされた。飽和電流領域から求めた有効電子移動度（Ｊ．Ｌｅｖｉｎｓｏｎ ｅｔ ａｌ．Ｊ，Ａｐｐｌ，Ｐｈｙｓ．５３，１１９３’８２）は、μ＝５０．９２±３．２６ｃｍ2／ｖ．ｓｅｃであった。一方従来技術の低温プロセスｐｏｌｙ−Ｓｉ ＴＦＴに於いてはＩON＝（１８．７＋２．２４、−２．０９）×１０-6Ａ、ＩOFF＝（４．８５＋３．８８、−３．２７）×１０-12Ａであった。このように本発明により高移動度を有し、ゲート電圧の１０Ｖの変調に対してＩｄｓが７桁以上も変化し、さらにばらつきが小さくきわめて優良で均一な薄膜半導体装置を工程最高温度を４２５℃以下で、しかも工程最高温度に維持されている期間を数時間以内とする低温工程で初めて現実化した。前述の如くレーザー結晶化の均一性は基板内、ロット間を問わず重要な課題であった。
然るに本発明によると、オン電流もオフ電流もそれらのばらつきを大幅に低減できている。とりわけオフ電流の均一性は従来技術に比べて著しく改善され、ＬＣＤに本発明の薄膜半導体装置を適用した場合、ＬＣＤ画面全体に渡り均一な高画質が得られることとなる。
また、この均一性の改善はレーザー源の変動に対して初期シリコン膜が安定であることを意味しており、すなわちロット間の変動に対しても本発明は著しい改善をしていることになる。このように本発明によりレーザー照射等のエネルギー照射を利したシリコンの結晶化をきわめて安定的に実施できるようになった。発明者の実験によると初期シリコン膜を４５０℃未満の低温で、かつシリコン膜の堆積速度を２Å／ｍｉｎ程度以上として形成したときにレーザーの変動に対して安定で、しかもＥＣＲ−ＰＥＣＶＤ装置を用いずに形成したＳｉＯ2膜をゲート絶縁膜として用いても良好なトランジスタ特性を有する薄膜半導体装置が作成されることが判明した。さらにこうして得られたｐｏｌｙ−Ｓｉ膜は後述するようにイオン・ドーピング法によるライトリー・ドープト・ドレイン（ＬＤＤ）構造作成に対しても安定でその活性化も容易である。これは斯様な条件下にて形成されたａ−Ｓｉ膜は微細結晶子を含有しない完全な非晶質構造を有しており、かつ、ａ−Ｓｉ膜を構成する各構成要子が大きい塊からでき上がっていることに遠因している。ａ−Ｓｉ膜が微細結晶子を含んでいないが故、エネルギー照射に伴う結晶化は照射領域内で均一に進む。
同時にａ−Ｓｉ膜が大きい塊から構成されているために、結晶化した際の各結晶粒のサイズが大きくなり、高性能な電気特性が得られる訳である。すなわち初期ａ−Ｓｉ膜の成膜条件を最適化することで理想的なａ−Ｓｉ膜を得、これらを結晶化させることにより均一で高品質のｐｏｌｙ−Ｓｉ膜が得られるのである。従来技術に則るａ−Ｓｉ膜はＬＰＣＶＤ法で堆積温度を５５０℃程度としたり、或いはＰＥＣＶＤ法に於いても基板温度を４００℃程度にするなどと初期ａ−Ｓｉ膜の品質に関して何等配慮が払われていなかったために、前述の如き課題が生じていたのである。
本発明のもう一つの要旨はｐｏｌｙ−Ｓｉ膜形成後の工程温度を３５０℃以下に押さえることにある。これによりＭＯＳ界面や絶縁膜質を安定化できるからである。その意味に於いて本発明は図１に示すが如き上ゲート型ＴＦＴに対して特に有効である。下ゲート型ＴＦＴの場合、ゲート絶縁膜形成後にシリコン膜が堆積され、さらにその後レーザー照射等の結晶化が行われるため、ＭＯＳ界面やゲート絶縁膜の一部は必然的に１０００℃近くの高温熱環境に短時間といえども晒されてしまう。この熱環境はＭＯＳ界面を粗らし、さらにはＭＯＳ界面近傍の絶縁膜の化学組成や結合状態を変えてしまう。こうした結果トランジスタ特性が悪化したり、ばらつきが大きくなるとの弊害をもたらすのである。
（実施例２）
本願発明の別の実施例を矢張り図１（ａ）〜（ｄ）を用いて説明する。
本実施例２では基板１０１として３００ｍｍ×３００ｍｍの無アルカリガラス（日本電気硝子社ＯＡ−２）と３００ｍｍ×３００ｍｍの結晶化ガラス（（株）オハラＴＲＣ−５）を用いた。ＯＡ−２の歪点は６５０℃程度であり、ＴＲＣ−５は結晶化ガラスであるため歪点は定義できないが、７００℃程度までの温度ならば全く基板の変形や歪みは認められないため、実質的な歪点は７００℃程度以上と言える。まず基板１０１上にＰＥＣＶＤ法で下地保護膜となる酸化硅素膜１０２を形成した。酸化硅素膜の形成条件は実施例１のゲート絶縁膜形成条件と同一である。酸化硅素膜の膜厚は３００ｎｍであり、その表面粗さは中心線平均粗さで０．９８ｎｍである。実施例１のゲート絶縁膜と同様に酸化膜形成の直前と直後に酸素プラズマを其々１５秒間照射した。
次に後に薄膜半導体装置の能動層と化す真性シリコン膜を５００Å程度堆積した。真性シリコン膜は実施例１と同様（２−３）項で説明した高真空型ＬＰＣＶＤ装置にて、原料ガスであるジシラン（Ｓｉ2Ｈ6）を４００ｓｃｃｍ流し堆積温度４２５℃、圧力３２０ｍｔｏｒｒで堆積した。堆積速度は１．３０ｎｍ／ｍｉｎである。３５枚のＯＡ−２基板と３５枚のＴＲＣ−５基板は其々一枚ずつの二枚一組として、ＴＲＣ−５基板を下側にし（ＴＲＣ−５基板の表面が下向き）、ＯＡ−２基板を上側（ＯＡ−２基板の表面が上向き）として裏面同士を合わせて、基板間隔１０ｍｍで２５０℃に保たれた成膜室に設置された。成膜室内で半導体膜が成膜される部分の面積は８８２６２ｃｍ2となり、単位面積当たりのジシラン流量は４．５３×１０-3ｓｃｃｍ／ｃｍ2である。基板設置後挿入温度の２５０℃から堆積温度の４２５℃まで一時間費やして昇温し、４２５℃で熱平行状態が得られた後シリコン膜を４０分間堆積した。成膜中の圧力はＬＰＣＶＤ装置の圧力調整器により３２０ｍｔｏｒｒに保たれた。このように堆積されたシリコン膜の膜厚は５２．４ｎｍであった。
次にこのａ−Ｓｉ膜に光学エネルギー又は電磁波エネルギーを短時間照射してａ−Ｓｉを熔融結晶化し、多結晶シリコン（ｐｏｌｙ−Ｓｉ）へと改質する。本実施例２でもキセノン・クロライド（ＸｅＣｌ）のエキシマ・レーザー（波長３０８ｎｍ）を照射した。レーザー照射直前には基板を１．６７％のフッ化水素酸水溶液に２０秒間浸して半導体膜表面の自然酸化膜を取り除いた。酸化膜除去からレーザー照射までの時間は約２０分であった。半導体膜の結晶化が終了した後、以下実施例１と全く同じ工程で低温プロセスによるｐｏｌｙ−Ｓｉ ＴＦＴを製造した。
このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、オン電流は９５％の信頼係数でＩON＝（４１．９＋２．６０、−２．２５）×１０-6Ａであった。また、オフ電流はＩOFF＝（６．４４＋２．１１、−１．１６）×１０-13Ａであった。ここで測定条件は実施例１と同じである。有効電子移動度はμ＝９０．１３±４．６１ｃｍ2／ｖ．ｓｅｃであり、きわめて優良な薄膜半導体装置が簡単な工程で、しかも安定的に製造された。
（実施例３）
実施例１に詳述した方法にてｐｏｌｙ−Ｓｉ膜を形成した後、このｐｏｌｙ−Ｓｉ膜をパターニングせずに実施例１に詳述したゲート絶縁膜に相当するＳｉＯ2膜を堆積し、さらに実施例１に詳述したイオン・ドーピング法にてｐｏｌｙ−Ｓｉ膜にＰＨ3等の不純物イオンを注入した。ｐｏｌｙ−Ｓｉ膜やＳｉＯ2膜の膜厚及び成膜条件は実施例１と全く同一である。不純物イオン注入条件も注入量を３×１０13ｃｍ-2とした他は実施例１のイオン注入と同じである。本実施例３は実施例１にて説明したＴＦＴでＬＤＤ領域を作成していることに相当している。
燐イオン注入後、矢張り実施例１と同様に酸素中にて３００℃で一時間の熱処理を施した。その後絶縁膜を剥離して、燐イオンを含有したｎ型ｐｏｌｙ−Ｓｉ膜のシート抵抗を測定した結果、基板の周辺部７ｍｍを除いた２２１ｍｍ□の正方形領域内でシート抵抗値は９５％の信頼係数で（１４±２．６）ｋΩ／□であった。従来はＳＳＤＭ’９３（ｓｏｌｌｄｓｔａｔｅＤｅｖｉｃｅｓａｎｄＭａｔｅｒｉａｌｓ１９９３）ｐ．４３７に記載されているように水素注入をするなどの特殊工程を付加せねば、活性化ができなかった。しかもそのときのシート抵抗値は５０ｋΩ以上と高く、そのばらつきも１０ｋΩ以上あった。これに対して本発明ではイオン・ドーピング法で簡単に低抵抗なＬＤＤ領域を作成でき、そのばらつきも従来の四分の一以下とし得るのである。
（実施例４）
本実施例４では１３．５６ＭＨｚのｒｆ波を用いたＰＥＣＶＤ法で下地保護膜と半導体膜を連続成膜し、その後結晶化を施して薄膜半導体装置を作成する。
基板１０１は３６０ｍｍ×４６５ｍｍ×０．７ｍｍの無アルカリガラスを用いた。ガラス基板をＰＥＣＶＤ装置に設置する前にこの基板の一枚前に成膜された薄膜を成膜室から取り除く。すなわち成膜室の洗浄を１５秒間行う。洗浄条件はｒｆ出力１６００Ｗ（０．８Ｗ／ｃｍ2）、電極間距離４０ｍｍ、ＮＦ3流量３２００ｓｃｃｍ、アルゴン流量８００ｓｃｃｍ、圧力１．０ｔｏｒｒである。次に真空引きを１５秒間施した後に成膜室にバッシベーション膜として窒化硅素膜を１５秒間堆積する。堆積条件はｒｆ出力３００Ｗ（０．１５Ｗ／ｃｍ2）、電極間距離４０ｍｍ、圧力１．２ｔｏｒｒ、窒素流量３５００ｓｃｃｍ、アンモニア流量５００ｓｃｃｍ、モノシラン流量１００ｓｃｃｍである。真空引きを１５秒間施した後に基板を成膜室に設置する。
ロードロック室に準備されていた基板が成膜室に設置されるまでの時間は約１０秒間である。次の下地保護膜堆積前に安定化期間を３０秒間設ける。安定化期間はプラズマを立てぬことを除いて全てのプロセス・パラメーターは下地保護膜の堆積条件と同一である。下地保護膜から半導体膜成膜に掛けて下部平板電極温度は３６０℃で基板表面温度は３４０℃程度である。安定化期間終了後、下地保護膜を堆積する。下地保護膜は窒化硅素膜と酸化硅素膜を積層する。まず窒化硅素膜をｒｆ出力８００Ｗ、電極間距離２５ｍｍ、圧力１．２ｔｏｒｒ、窒化流量３５００ｓｃｃｍ、アンモニア流量５００ｓｃｃｍ、モノシラン１００ｓｃｃｍで３０秒間堆積する。
続いて酸化硅素膜をｒｆ出力９００Ｗ、電極間距離２５ｍｍ、圧力１．５ｔｏｒｒ、モノシラン流量２５０ｓｃｃｍ、Ｎ2Ｏ流量７０００ｓｃｃｍで３０秒間堆積した。窒化後と酸化膜の膜厚は其々およそ１５０ｎｍで計３００ｎｍ程度の下地保護膜が形成される。酸化膜形成に連続して酸素プラズマを２０秒間照射する。酸素プラズマ照射条件はｒｆ波出力９００Ｗ（０．４５Ｗ／ｃｍ2）、電極間距離１２ｍｍ、圧力０．６５ｔｏｒｒ、酸素流量３０００ｓｃｃｍである。真空引きを１５秒間行った後に水素プラズマを２０秒間照射する。水素プラズマ条件はｒｆ出力１００Ｗ（０．０５Ｗ／ｃｍ2）、電極間距離２５ｍｍ、圧力０．５ｔｏｒｒ、水素流量１４００ｓｃｃｍである。水素プラズマに連続して半導体膜を６０秒間堆積する。堆積条件はｒｆ出力６００Ｗ（０．３Ｗ／ｃｍ2）、電極間距離３５ｍｍ、圧力１．５ｔｏｒｒ、アルゴン流量１４ＳＬＭ、モノシラン流量２００ｓｃｃｍである。
これにより略５０ｎｍの非晶質シリコン膜が堆積される。半導体膜堆積後１５秒間真空引きを行い、水素プラズマを２０秒間照射する。この水素プラズマ条件は半導体膜堆積前の水素プラズマ条件と同一である。次に真空引きを１５秒間行った後、酸素プラズマを２０秒間照射する。酸素プラズマ条件は電極間距離を４５ｍｍとしたことを除いて下地保護膜後の酸素プラズマ条件に同一である。最後に１５秒間の真空引きを行った後に約１０秒間で基板を成膜室より取り出す。この工程によるとタクト時間６分１０秒で下地保護膜と半導体膜の連続成膜が可能となる。
この後は実施例２と全く同じ工程で薄膜半導体装置を作成した。
このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、９５％の信頼係数でオン電流はＩON＝（１９．６＋１．５４、−１．４９）×１０-6Ａであり、オフ電流はＩOFF＝（７．２３＋２．７６、−２．７２）×１０-13Ａであった。また、有効電子移動度はμ＝３６．８３±２．３５ｃｍ2／ｖ．ｓｅｃであった。測定条件は実施例１に準じている。
（実施例５）
次に（２−１１）項で説明して来たＰＥＣＶＤ装置を用いて、レーザー照射等の結晶化を必要としない結晶性半導体膜の３５０℃程度以下の低温堆積方法及びそれを用いた薄膜半導体装置の製造方法とその特徴を詳述する。基板は（２−１）の項で述べた方法で準備される。半導体膜及び原料ガスは（２−２）の項で述べた物が総て適用可能だが、ここでは一例としてシリコン膜を取り上げ、原料気体としてはモノシラン（ＳｉＨ4）を用いる。本実施例５では基板１０１として３６０ｍｍ×４６５ｍｍ×１．１ｍｍの無アルカリガラス（日本電気硝子社ＯＡ−２）を用い、下地保護膜はＡＰＣＶＤ法でＳｉＨ4とＯ2を原料ガスとして２０００ÅのＳｉＯ2膜を堆積した。基板温度は３００℃であった。
次に薄膜半導体装置の能動層と化す真性シリコン膜を７５０Å程度堆積した。
真性シリコン膜は前項（２−１１）にて記述したＶＨＦ−ＰＥＣＶＤ装置にて、原料ガスであるモノシラン（ＳｉＨ4）を５０ｓｃｃｍ流し追加気体として希ガス族元素の一種であるアルゴン（Ａｒ）を４８００ｓｃｃｍ流して堆積した。ＶＨＦ波出力は７１５Ｗ、反応室内圧力０．８ｔｏｒｒ、平行平板電極間距離３５．０ｍｍ、下部平板電極温度４００℃、基板表面温度３４０℃の成膜条件であった。
こうして得られた半導体膜は高純度のシリコン膜で、堆積直後の状態（Ａｓ−ｄｅｐｏｓｉｔｅｄ状態）で多結晶状態となっている。多波長分散型分光エリプソメトリーにて結晶化率を測定したところ、結晶化率は７８％の値を示した。通常分光エリプソメトリーにて得られる結晶化率が３０％未満であれば非晶質状態（ａｍｏｒｐｈｏｕｓ状態）であり、７０％以上であれば多結晶状態（ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅ状態）、３０％から７０％の間であれば混晶状態（ｍｉｘｅｄ状態）と考えられる。従って得られた膜はＡｓ−ｄｅｐｏｓｉｔｅｄ状態で明らかに多結晶状態にある。実際ラマン分光法でも結晶状態を示す５２０ｃｍ-1付近の波数域に鋭いラマン・シフトを検出し、さらにＸ線回折法では｛２２０｝方向に比較的強く配向していることが確認された。
次にこのシリコン膜をパターニングし、トランジスタの能動層となるチャンネル部半導体膜１０３を作成した（図１（ａ））。以下実施例１に詳述した薄膜半導体装置の製造方法と全く同じ方法でゲート絶縁膜形成（図１（ｂ））、ゲート電極形成、イオン注入によるソース・ドレイン領域及びチャンネル形成（図１（ｃ））、層間絶縁膜形成、注入イオンの活性化及び層間絶縁膜の焼き締めの熱処理、コンタクト・ホール開穴とソース・ドレイン取り出し電極形成を経て、薄膜半導体装置は完成する（図１（ｄ））。従って本実施例５では、半導体膜形成という第１工程以後の工程最高温度は３００℃である。
ゲート絶縁膜形成工程や注入イオンの活性化及び層間絶縁膜の焼き締めの熱処理工程の温度も高くとも３５０℃以下でなければならない。換言すれば（２−１０）で詳述したように、半導体膜形成という第１工程以後の工程最高温度が３５０℃以下であることが優良な薄膜半導体装置を大面積に均一、かつ安定的に製造する上で必要不可欠となる。
このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、ソース・ドレイン電圧Ｖｄｓ＝４Ｖ，ゲート電圧Ｖｇｓ＝１０Ｖでトランジスタをオンさせたときのソース・ドレイン電流Ｉｄｓをオン電流ＩONと定義して、９５％の信頼係数でＩON＝（１．２２＋０．１１、−０．１０）×１０-6Ａであった。また、Ｖｄｓ＝４Ｖ、Ｖｇｓ＝０Ｖでトランジスタをオフさせたときのオフ電流はＩOFF=（１．１８＋０．３５、−０．３０）×１０-13Ａであった。ここで測定は温度２５℃の元で、チャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１０μｍのトランジスタに対してなされた。飽和電流領域から求めた有効電子移動度（Ｊ．Ｌｅｖｉｎｓｏｎｅｔａｌ．Ｊ，Ａｐｐｌ，Ｐｈｙｓ．５３，１１９３’８２）は、μ＝３．４１±０．２２ｃｍ2／ｖ．ｓｅｃであった。
本実施例５の工程最高温度はＶＨＦ−ＰＥＣＶＤ装置で半導体膜を成膜するときの下部平板電極温度の４００℃であり、そのときの基板表面温度は３４０℃であった。この例が示すようにきわめて低い工程温度で、レーザー照射等の結晶化を施す必要もない簡便な製造方法にて結晶性薄膜半導体装置に一種であるｐｏｌｙ−Ｓｉ ＴＦＴを作成することに成功した。オン電流や移動度の値はレーザー照射を用いた実施例１には遠く及ばない物の、従来４００℃程度の工程最高温度で製造しているａ−Ｓｉ ＴＦＴに比べると４倍から１０倍近く高い値となっている。
また、本実施例５ではゲート電極をマスクにイオン注入法にてソース・ドレイン領域を形成している。しかも３００℃から３５０℃との低温で注入イオンの活性化を行っているため、ソース・ドレイン領域からチャンネル領域への注入イオンは実質的に全く拡散していない。そのためゲート電極とソース・ドレイン領域の重なりはイオン注入時の横方向の飛程偏差で定まり、その値は数百Å以下となる。すなわち、ゲート電極端とソース・ドレイン端がきわめてよく一致するいわゆるセルフ・アライン構造となっている。それ故ソース・ゲート間及びドレイン・ゲート間の寄生容量がａ−Ｓｉ ＴＦＴに比べてきわめて小さくなっている。これら二つの事実により、本発明の薄膜半導体装置をアクティブ・マトリクス型液晶表示装置（ＬＣＤ）の画素スイッチング素子として用いた場合、従来ａ−Ｓｉ ＴＦＴでは達成不能であった高精細ＬＣＤ（画素数が多いＬＣＤ）や、明るいＬＣＤ（付加容量を減らした、又はなくした開口率の高いＬＣＤ）或いは高集積ＬＣＤ（単位面積あたりの画素数が多いＬＣＤ）が容易に実現できるのである。
（実施例６）
次にマイクロ波ＰＥＣＶＤ装置を用いて、レーザー照射等の結晶化を必要としない結晶性半導体膜の３５０℃程度以下の低温堆積方法及びそれを用いた薄膜半導体装置の製造方法とその特徴を詳述する。基板は（２−１）項で述べた方法で準備される。半導体膜及び原料ガスは（２−２）項で述べた物が総て適用可能だが、ここでは一例としてシリコン膜を取り上げ、原料気体としてはモノシラン（ＳｉＨ4）を用いる。
本実施例６では基板１０１として３００ｍｍ×３００ｍｍ×１．１ｍｍの無アルカリガラス（日本電気硝子社ＯＡ−２）を用い、下地保護膜及び半導体膜はマイクロ波ＰＥＣＶＤ法装置の一種であるＥＣＲ−ＰＥＣＶＤ装置にて基板温度１００℃で連続成膜した。マイクロ波は２．４５ＧＨｚを用いた。下地保護膜である酸化硅素膜はＳｉＨ4とＯ2を原料ガスとして２００ｎｍに堆積した。酸素流量は１００ｓｃｃｍ，シラン流量６０ｓｃｃｍ，マイクロ波出力２２５０ｗ、反応室内圧力２．３５ｍｔｏｒｒ，堆積速度８．０ｎｍ／ｓが下地保護膜の堆積条件であった。酸化硅素膜形成後成膜室へのシラン供給を止め、連続して酸素プラズマ照射を１０秒間施した。
酸素プラズマ照射中の圧力は１．８５ｍｔｏｒｒであった。次に真空引きを１０秒間行った後、水素流量１００ｓｃｃｍ、マイクロ波出力２０００ｗ、反応室内圧力１．９７ｍｔｏｒｒの条件下にて下地保護膜に水素プラズマを照射した。さらに真空を破らずに連続して薄膜半導体装置の能動層と化す真性シリコン膜を７５ｎｍ程度堆積した。原料ガスであるモノシラン（ＳｉＨ4）を２５ｓｃｃｍ流し追加気体として希ガス族元素の一種であるアルゴン（Ａｒ）を８２５ｓｃｃｍ流して堆積した。マイクロ波出力は２２５０Ｗで反応室内圧力１３．０ｍｔｏｒｒ、堆積速度２．５ｎｍ／ｓの成膜条件であった。半導体膜堆積後半導体膜表面を保護することと半導体膜中の未反応対を終端化する目的で再び水素プラズマ照射と酸素プラズマ照射を連続して行った。水素プラズマと酸素プラズマの照射条件は下地保護膜に対してなされた物と同一である。こうして得られた半導体膜は高純度のシリコン膜で、堆積直後の状態（Ａｓ−ｄｅｐｏｓｉｔｅｄ状態）で多結晶状態となっている。多波長分散型分光エリプソメトリーにて結晶化率を測定したところ、結晶化率は８５％の値を示した。
次にこのシリコン膜をパターニングし、トランジスタの能動層となるチャンネル部半導体膜１０３を作成した（図１（ａ））。以下実施例１に詳述した薄膜半導体装置の製造方法と全く同じ方法でゲート絶縁膜形成（図１（ｂ））、ゲート電極形成、イオン注入によるソース・ドレイン領域及びチャンネル形成（図１（ｃ））、層間絶縁膜形成、注入イオンの活性化及び層間絶縁膜の焼き締めの熱処理、コンタクト・ホール開穴とソース・ドレイン取り出し電極形成を経て、薄膜半導体装置は完成する（図１（ｄ））。従って本実施例６では、全工程を通じての最高温度は３００℃である。
このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、９５％の信頼係数でオン電流はＩON＝（１．７１＋０．１３、−０．１２）×１０-6Ａであり、オフ電流はＩOFF＝（１．０７＋０．３３、−０．２８）×１０-13Ａであった。また、有効電子移動度はμ＝４．６８±０．２０ｃｍ2／ｖ．ｓｅｃであった。測定条件は実施例１に準じている。本願発明によると特に結晶化工程を導入せずとも、全工程を３００℃程度以下で行ってｐｏｌｙ−Ｓｉ ＴＦＴを製造することができるのである。
（実施例７）
本実施例ではＶＨＦ−ＰＥＣＶＤ法で得られた半導体膜にレーザー照射を施して熔融結晶化を行い、薄膜半導体装置を作成する。製造プロセスは実施例５に半導体膜が堆積された直後にレーザー照射の工程を加えた物となる。また、レーザー照射方法は実施例１に示したレーザー照射方法で、第１回目のレーザー照射エネルギー密度を１３０ｍＪ／ｃｍ2に、第２回目のレーザー照射エネルギー密度を２４０ｍＪ／ｃｍ2と変更した物である。




このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、９５％の信頼係数でオン電流はＩON＝（２２．４＋１．７０、−１．５５）×１０-6Ａであり、オフ電流はＩOFF＝（１．２７＋０．３０、−０．２６）×１０-12Ａであった。また、有効電子移動度はμ＝４７．９５±３．１３ｃｍ2／ｖ．ｓｅｃであった。測定条件は実施例１に準じている。
（実施例８）
本実施例ではマイクロ波−ＰＥＣＶＤ法で得られた半導体膜にレーザー照射を施して熔融結晶化を行い、薄膜半導体装置を作成する。製造プロセスは実施例６に半導体膜が堆積された直後にレーザー照射の工程を加えた物となる。また、レーザー照射方法は実施例１に示したレーザー照射方法で、第１回目のレーザー照射エネルギー密度を１５０ｍＪ／ｃｍ2に、第２回目のレーザー照射エネルギー密度を２７０ｍＪ／ｃｍ2と変更した物である。
このようにして試作した薄膜半導体装置のトランジスタ特性を測定したところ、９５％の信頼係数でオン電流はＩON=（３９．８＋２．４５、−１．５７）×１０-6Ａであり、オフ電流はＩOFF＝（５．８０＋２．０９、−１．２６）×１０-13Ａであった。また、有効電子移動度はμ＝８５．６３±４．３８ｃｍ2／ｖ．ｓｅｃであった。測定条件は実施例１に準じている。
（実施例９）
上記した実施例で得られた各種薄膜半導体装置を画素用ＴＦＴと駆動回路用ＴＦＴとして用いたアクティブマトリクス基板を製造した。得られたアクティブマトリクス基板を基板の一方に用いた液晶パネルを製造した。得られた液晶パネルを外部の周辺駆動回路やバックライトユニットとともに液晶表示装置のモジュールを製造したところ、ＴＦＴ自体の性能が高品質であり、またその製造工程も安定しているため、表示品質の高い液晶表示装置を安定的に低コストで製造することができた。また、ＴＦＴの性能が極めて高く、必要な駆動回路をアクティブマトリクス基板上に形成できるため（ドライバ内蔵）、外部の周辺駆動回路との実装構造が単純化され、小型軽量な液晶表示装置とすることができた。
また、そのような液晶表示装置をフルカラーのノートＰＣの筐体に組み込んだところ、小型軽量で表示品質のよいフルカラーのノートＰＣを安価に製造することができた。
産業上の利用可能性以上のように、本発明の薄膜半導体装置の製造方法によると、安価なガラス基板の使用が可能である低温プロセスを用いて高性能な薄膜半導体装置を製造することができる。従って、本発明をアクティブ・マトリックス液晶表示装置の製造に適用した場合には、大型で高品質な液晶表示装置を容易にかつ安定的に製造することができる。また、他の電子回路の製造に適用した場合にも高品質な電子回路を容易にかつ安定的に製造することができる。
また、本発明の薄膜半導体装置は、安価でかつ高性能であるため、アクティブ・マトリックス液晶表示装置のアクティブマトリクス基板として最適なものとなっている。特に高い性能を要求されるドライバ内蔵のアクティブマトリクス基板として最適なものとなっている。
また、本発明の液晶表示装置は、安価でかつ高性能であるため、フルカラーのノートＰＣをはじめ、各種ディスプレイとして最適なものとなっている。
また、本発明の電子機器は、安価でかつ高性能であるため、一般に広く受け入れられるであろう。
本発明の薄膜半導体装置の製造工程。 本発明に用いたＶＨＳ−プラズマ化学気相堆積装置（ＶＨＳ−ＰＥＣＶＤ装置）。 本発明に用いたホット・ウォール型縦型ＬＰＣＶＤ装置。 通常のホット・ウォール型縦型ＬＰＣＶＤ装置。 成膜室中の圧力Ｐと成膜室の排気速度Ｓと気体流量Ｑとの関係。
符号の説明
１０１…基板、１０２…下地保護膜、１０３…半導体膜、１０４…ゲート絶縁膜、１０５…ゲート電極、１０６…不純物イオン、１０７…ソース・ドレイン領域、１０８…チャネル領域、１０９…層間絶縁膜、１１０…ソース・ドレイン取り出し電極。

Claims (8)

  1. 少なくとも基板表面の一部に絶縁性物質である下地保護膜を設ける工程と、
    ＰＥＣＶＤ装置により、前記下地保護膜に第１のプラズマを照射する工程と、
    前記下地保護膜に前記第１のプラズマを照射した後、前記ＰＥＣＶＤ装置により、真空を破ることなく連続して前記下地保護膜上に半導体膜を形成する工程と、
    前記半導体膜を形成した後、前記ＰＥＣＶＤ装置により、真空を破ることなく連続して前記半導体膜に第２のプラズマを照射する工程と、
    前記半導体膜を熔融結晶化させる工程と、を有し、
    前記第１のプラズマは、酸素プラズマと水素プラズマのうちいずれかであり、
    前記第２のプラズマは、酸素プラズマと水素プラズマのうちいずれかであり、
    前記半導体膜をトランジスタの能動層としている薄膜半導体装置の製造方法。
  2. 前記第１のプラズマは酸素プラズマであり、前記下地保護膜に前記第１のプラズマを照射した後、真空を破ることなく連続して前記下地保護膜に水素プラズマを照射することを特徴とする請求項１に記載の薄膜半導体装置の製造方法。
  3. 前記下地保護膜に第１のプラズマを照射する工程と前記下地保護膜上に半導体膜を形成する工程との間に成膜室の真空引きを行うことを特徴とする請求項１または２に記載の薄膜半導体装置の製造方法。
  4. 前記第２のプラズマは水素プラズマであり、前記半導体膜に前記第２のプラズマを照射した後、真空を破ることなく連続して前記半導体膜に酸素プラズマを照射することを特徴とする請求項１乃至３のいずれか１項に記載の薄膜半導体装置の製造方法。
  5. 前記第２のプラズマは酸素プラズマであり、
    前記半導体膜に第２のプラズマを照射した時に前記半導体膜表面に形成された酸化膜を、前記半導体膜に前記第２のプラズマを照射した後に前記半導体膜の膜表面から除去する工程をさらに有し、
    前記酸化膜を除去した後直ちに前記半導体膜を熔融結晶化させる工程を行なうことを特徴とする請求項１乃至３のいずれか１項に記載の薄膜半導体装置の製造方法。
  6. 前記半導体膜に前記第２のプラズマを照射した後、真空を破ることなく連続して前記半導体膜に前記酸素プラズマを照射した時に前記半導体膜表面に形成された酸化膜を、前記半導体膜に前記酸素プラズマを照射した後に前記半導体膜の膜表面から除去する工程をさらに有し、
    前記酸化膜を除去した後直ちに前記半導体膜を熔融結晶化させる工程を行なうことを特徴とする請求項４に記載の薄膜半導体装置の製造方法。
  7. 前記半導体膜をＰＥＣＶＤ法によって製膜する際、前記半導体膜の堆積速度が０．１ｎｍ／ｓ以上であることを特徴とする請求項１乃至６のいずれか１項に記載の薄膜半導体装置の製造方法。
  8. 前記堆積速度が０．３７ｎｍ／ｓ以上であることを特徴とする請求の範囲第７項に記載の薄膜半導体装置の製造方法。
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