JP4592982B2 - クロック切替回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はクロック切替回路、特に入力クロック周波数に異常が生じたとき、第１クロックら第２クロックに切替えるクロック切替回路に関する。
【０００２】
【従来の技術】
デジタル回路、例えばデジタル伝送装置等にあっては、装置内の各構成要素の動作基準としてクロックが不可欠である。従って、クロックに万一異常が生じると伝送装置の動作が停止するので、対策が必要となる。この対策として、従来のデジタル伝送装置にあっては、例えばクロック入力を２重化した冗長系とするのが一般的である。斯かる２重化されたクロック回路の一方（運用系）にトラブルが発生すると、他方（非運用系）に切替えるために使用するのがクロック切替回路である。
【０００３】
クロック切替回路又はその関連回路の従来例は、例えば特開平６−１４１０２７号公報の「同期信号供給装置」および特開平４−１６５８１８号公報の「位相同期発振器の異常検出回路」等に開示されている。前者の従来技術の構成を図４のブロック図に示す。この従来の同期信号供給装置は、クロック受信回路１１ａ、１１ｂ、受信クロック切替回路１２ａ、１２ｂ、ＰＬＬ（Phase−Locked Loop）回路１３ａ、１３ｂ、分配器１４ａ、１４ｂおよび受信クロック切替制御部１５により構成される。
【０００４】
図４に示す同期信号供給装置において、クロック受信回路１１ａ、１１ｂは、２つのクロック入力ＣＬＫ１およびＣＬＫ２を、それぞれ分岐して出力する。受信クロック切替回路１２ａ、１２ｂは、クロック受信回路１１ａ、１１ｂから出力された２つのクロックＣＬＫ３ａ、ＣＬＫ３ｂの切替を行う。ＰＬＬ回路１３ａ、１３ｂは、受信クロック切替回路１２ａ、１２ｂにより選択されたクロックＣＬＫ４ａ、４ｂの周波数変換を行う。分配器１４ａ、１４ｂは、ＰＬＬ回路１３ａ、１３ｂの出力クロックＣＬＫ５ａ、５ｂを分周して分配する。このように、それぞれ冗長系を有しており、片方の系にトラブル（障害）が生じても、他方の系を使用することにより、システムとしての動作を保証する構成がとられていた。
【０００５】
【発明が解決しようとする課題】
ＰＬＬ回路においてドリフト／スリップ検出を行うことは一般的である。しかし、従来のドリフト／スリップ検出は、ＰＬＬ回路の故障検出用に用意されているもので、入力クロックの周波数に異常が発生しないことを前提にしている。ＰＬＬ回路の発振クロック（出力クロック）とＰＬＬ回路に入力される入力クロックの位相監視を行うことにより、ＰＬＬ回路の故障を検出している。従って、従来の回路において、選択されたクロック入力に周波数異常が生じた場合には、ＰＬＬ回路が正常であるにも拘らず、ＰＬＬ回路の発振クロックとクロック入力の位相関係が異常となるため、ドリフト／スリップを検出してしまう。更に、ＰＬＬ回路の冗長系において、両方共に同じクロックを選択していることから両ＰＬＬ回路が故障となり、選択されていないクロック入力側が正常であるにも拘らずシステム全体の故障となってしまうという課題があった。
【０００６】
【発明の目的】
本発明の目的は、上述した課題に鑑み、ＰＬＬ回路の故障によるシステムの故障を防止するクロック切替回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明によるクロック切替回路は、それぞれクロックが入力される１対のクロック受信回路、受信クロック切替回路、ＰＬＬ回路および分配器を有し、更に受信クロック切替制御回路の入力クロックを切替制御する受信クロック切替制御部を有し、分配器から出力クロックを出力する回路であって、１対のＰＬＬ回路より出力される周波数監視結果に基づき受信クロック切替回路の入力クロックを切りかえるスイッチ制御信号を出力する。
【０００８】
また、本発明によるクロック切替回路の好適実施形態によると、１対のＰＬＬ回路の入出力クロックに基づくドリフト／スリップアラームが共に検出されたとき、受信クロック切替回路の入力クロックを切替える切替制御信号を生成する。この切替制御信号の生成後に、予め決められた一定時間中は、切替制御信号を保持する。この一定時間は、クロック信号の切替後に、ＰＬＬ回路がドリフト／スリップを回復する時間よりも長く選定する。１対のＰＬＬ回路の一方のみからドリフト／スリップアラームが検出される場合には、入力クロックを保持し、クロックに切替を行わない。
【０００９】
【発明の実施の形態】
以下、本発明によるクロック切替回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００１０】
先ず、図１は、本発明によるクロック切替回路の好適実施形態の構成を示すブロック図である。このクロック切替回路において、図４に示す構成要素と対応する構成要素には、説明の便宜上、同様の参照符号を使用する。このクロック切替回路は、図４に示す従来のクロック切替回路と同様に、クロック受信回路１１ａ、１１ｂ、受信クロック切替回路１２ａ、１２ｂ、ＰＬＬ回路１３ａ、１３ｂ、分配器１４ａ、１４ｂおよび受信クロック切替制御部１５により構成される。
【００１１】
図１において、クロック受信回路１１ａ、１１ｂは、それぞれ外部からの入力クロックＣＬＫ１およびＣＬＫ２を受信する。クロック受信回路１１ａ、１１ｂは、出力クロックＣＬＫ３ａおよびＣＬＫ３ｂを、後段の受信クロック切替回路１２ａ１２ｂに対して出力する。受信クロック切替回路１２ａ、１２ｂは、ＣＬＫ３ａおよびＣＬＫ３ｂの切替を行い、クロックＣＬＫ４ａおよびＣＬＫ４ｂをそれぞれＰＬＬ回路１３ａ、１３ｂに対して出力する。ＰＬＬ回路１３ａ、１３ｂは、クロックＣＬＫ４ａおよびＣＬＫ４ｂに同期したクロックＣＬＫ５ａおよびＣＬＫ５ｂを生成して分配器１４ａ、１４ｂに対して出力すると共にドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂを生成して受信クロック制御回路１５に対して出力する。これらアラームＡＬＭ７ａおよびＡＬＭ７ｂは、ＰＬＬ回路１３ａ、１３ｂが検出するドリフト／スリップアラーム信号である。また、受信クロック切替制御部１５は、ＡＬＭ７ａおよびＡＬＭ７ｂにより切替制御信号を生成する切替制御部である。分配器１４ａ、１４ｂは、それぞれクロックＣＬＫ５ａおよびＣＬＫ５ｂを受け、それぞれ分配クロックＣＬＫ６ａおよびＣＬＫ６ｂを生成して出力する。
【００１２】
図１のクロック切替回路において、受信回路１１ａ、１１ｂ、受信クロック切替回路１２ａ、１２ｂ、ＰＬＬ回路１３ａ、１３ｂ、分配器１４ａ、１４ｂおよび受信クロック切替制御部１５自体は、当業者に周知であるので、これら各回路の詳細構成は省略する。
【００１３】
次に、図１に示すクロック切替回路の好適実施形態の動作を説明する。図１に示す如く、クロック受信回路１１ａ、１１ｂは、外部からの２つの入力クロックＣＬＫ１およびＣＬＫ２を受信し、受信クロック切替回路１２ａ、１２ｂに分配するクロックＣＬＫ３ａおよびＣＬＫ３ｂを生成する。受信クロック切替回路１２ａ、１２ｂは、クロックＣＬＫ３ａおよびＣＬＫ３ｂを受け、受信クロック切替制御部１５からの切替制御信号によりクロックＣＬＫ３ａおよびＣＬＫ３ｂの切替を行い、ＰＬＬ回路１３ａ、１３ｂに対してクロックＣＬＫ４ａおよびＣＬＫ４ｂを出力する。
【００１４】
受信クロック切替制御部１５は、ＰＬＬ回路１３ａ、１３ｂにより検出された周波数ドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂに基づき受信クロック切替回路１２ａ、１２ｂに対し、切替制御信号を出力する。ＰＬＬ回路１３ａ、１３ｂは、受信クロックＣＬＫ４ａおよびＣＬＫ４ｂに同期したクロックＣＬＫ５ａおよびＣＬＫ５ｂを出力する。また、ＰＬＬ回路１３ａ、１３ｂでは、周波数ドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂを検出する。周波数ドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂを検出した場合には、受信クロック切替制御部１５に対し、この周波数ドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂを出力する。分配器１４ａ、１４ｂは、ＰＬＬ回路１３ａ、１３ｂからのクロックＣＬＫ５ａおよびＣＬＫ５ｂを分周した出力出力クロックＣＬＫ６ａ、ＣＬＫ６ｂを分配出力する。
【００１５】
次に、受信クロック切替制御部１５の動作を、図２のフローチャートを参照して説明する。図２において、初期状態（ステップＳ１）では、受信クロック切替回路１２においてクロックＣＬＫ３ａを選択している状態とする。このとき、クロックＣＬＫ３ａの周波数異常が発生し、両ＰＬＬ回路１３ａおよび１３ｂにおいて周波数ドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂが発生したか否かを判断する（ステップＳ２）。周波数ドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂが発生した場合（ステップＳ２：Ｙｅｓ）には、現在クロックＣＬＫ３ａを選択しているので、非選択系クロックＣＬＫ３ｂへの切替を行う（ステップＳ４）。但し、例えばＰＬＬ回路１３ａが故障し、周波数ドリフト／スリップアラームＡＬＭ７ａのみが発生した場合（ステップＳ２：Ｎｏ）には、片系のみの故障なので、入力クロックは正常でありＰＬＬ回路１３ａ自体の故障と考えられる。そのため、現在選択中（即ち選択系）のクロックＣＬＫ３ａをそのまま選択する（ステップＳ３）。上述したステップＳ４で他系への切替を実施した場合には、切替直後は周波数ドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂは回復していないため、再度余計な切替を起こしてしまう可能性がある。このため、上述したステップＳ４での切替直後は、図１の受信クロック切替回路１２への切替制御信号を予め設定されたＴ１秒間保持する（ステップＳ５）。この保持時間（Ｔ１）は、ＰＬＬ回路１３が入力クロック切替後に周波数ドリフト／スリップを回復するまでの時間にマージンを持つ値を、例えば実験等により求めて設定する。
【００１６】
次に、図１に示す受信クロック切替回路１２での切替動作を、図３のタイミングチャートを参照して説明する。図３のタイミングチャートにおいて、（ａ）はアラームＡＬＭ７ａ、（ｂ）はアラームＡＬＭ７ｂおよび（ｃ）はクロック４を示す。初期状態において、クロックＣＬＫ４は、ＣＬＫ３ａを選択している状態とする。このとき、ＰＬＬ回路１３ａ、１３ｂでドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂが発生した場合には、クロックＣＬＫ４は、クロックＣＬＫ３ｂを選択する。これらアラームＡＬＭ７ａおよびＡＬＭ７ｂは、Ｔ２秒間発生していると考えられる。受信クロック切替制御部１５では、切替制御信号を、上述したＴ２より長いＴ１秒間保持するため、再度クロックＣＬＫ３ａに切替えられることはない。
【００１７】
以上、本発明によるクロック切替回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。例えば、受信クロック切替制御部１５での処理をプログラム搭載のＣＰＵ（中央演算処理装置）でも実現できることはいうまでもない。
【００１８】
【発明の効果】
以上の説明から理解される如く、本発明のクロック切替回路によると、次の如き実用上の顕著な効果が得られる。先ず、選択中（選択系）の入力クロックが周波数異常となった場合に、両系のＰＬＬ回路が周波数ドリフト／スリップアラームを検出してしまい、システム故障となってしまうことを防止できる。ＰＬＬ回路のドリフト／スリップアラームは、ＰＬＬ回路自体の故障監視として使用されており、従来回路では両系のＰＬＬ回路でドリフト／スリップアラームが発生した場合に、両系ＰＬＬ回路が故障したと判断しシステムの故障としていた。ドリフト／スリップ検出は、入力クロックとそのＰＬＬ回路の出力クロックを比較することで監視を行っているため、入力クロックが周波数異常となった場合においても発生してしまう。このため、両系ＰＬＬ回路の入力クロックは同一信号であるので、その入力クロックが周波数異常となった場合に、両系ＰＬＬ回路でドリフト／スリップアラームが発生してシステム故障となってしまう。しかし、本発明では、両系ＰＬＬ回路のドリフト／スリップアラームが発生した場合のみ、入力クロックの周波数異常と判断し、入力クロック切替信号を制御して切替を発生させる。これにより、入力クロックが万一周波数異常になった場合でも、システム故障に陥ることはなくなるためである。
【図面の簡単な説明】
【図１】本発明によるクロック切替回路の好適実施形態の構成を示すブロック図である。
【図２】図１中に示す受信クロック切替制御部の動作を示すフローチャートである。
【図３】図１中に示す受信クロック切替回路の動作を示すタイミングチャートである。
【図４】従来のクロック切替回路の構成を示すブロック図である。
【符号の説明】
１１ａ、１１ｂ クロック受信回路
１２ａ、１２ｂ 受信クロック切替回路
１３ａ、１３ｂ ＰＬＬ回路
１４ａ、１４ｂ 分配器
１５ 受信クロック切替制御部
ＡＬＭ７ａ、ＡＬＭ７ｂ ドリフト／スリップアラーム

Claims (5)

1. それぞれのクロックが入力される１対のクロック受信回路、受信クロック切替回路、ＰＬＬ回路および分配器を有し、更に前記受信クロック切替回路の入力クロックを切替制御する受信クロック切替制御部を有し、前記分配器から出力クロックを出力するクロック切替回路において、
   前記１対のＰＬＬ回路より出力される１対の周波数監視結果の両方に基づき前記受信クロック切替回路の入力クロックを切替える切替制御信号を出力することを特徴とするクロック切替回路。
2. 前記１対のＰＬＬ回路の入出力クロックに基づくドリフト／スリップアラームが共に検出されたとき、前記受信クロック切替回路の入力クロックを切替える切替制御信号を生成することを特徴とする請求項１に記載のクロック切替回路。
3. 前記切替制御信号の生成後に、予め決められた一定時間中は、前記切替制御信号を保持することを特徴とする請求項１又は２に記載のクロック切替回路。
4. 前記一定時間は、前記クロック信号の切替後に、前記ＰＬＬ回路がドリフト／スリップを回復する時間より長く選定することを特徴とする請求項３に記載のクロック切替回路。
5. 前記１対のＰＬＬ回路の一方のみから前記ドリフト／スリップアラームが検出される場合には、前記入力クロックを保持し、切替えを行わないことを特徴とする請求項１乃至４の何れかに記載のクロック切替回路。

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