JP4627632B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4627632B2
JP4627632B2 JP2004146645A JP2004146645A JP4627632B2 JP 4627632 B2 JP4627632 B2 JP 4627632B2 JP 2004146645 A JP2004146645 A JP 2004146645A JP 2004146645 A JP2004146645 A JP 2004146645A JP 4627632 B2 JP4627632 B2 JP 4627632B2
Authority
JP
Japan
Prior art keywords
main surface
stepped
conductive columnar
columnar members
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004146645A
Other languages
English (en)
Other versions
JP2005327994A (ja
Inventor
聡一郎 茨木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2004146645A priority Critical patent/JP4627632B2/ja
Priority to US11/080,461 priority patent/US7323779B2/en
Publication of JP2005327994A publication Critical patent/JP2005327994A/ja
Application granted granted Critical
Publication of JP4627632B2 publication Critical patent/JP4627632B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/129—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed forming a chip-scale package [CSP]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/242—Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/244—Dispositions, e.g. layouts relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/261—Functions other than electrical connecting
    • H10W72/263—Providing mechanical bonding or support, e.g. dummy bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/261—Functions other than electrical connecting
    • H10W72/267—Multiple bump connectors having different functions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9223—Bond pads being integral with underlying chip-level interconnections with redistribution layers [RDL]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/934—Cross-sectional shape, i.e. in side view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H10W72/9445—Top-view layouts, e.g. mirror arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/961—Functions of bonds pads
    • H10W72/963—Providing mechanical bonding or support, e.g. dummy bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/961—Functions of bonds pads
    • H10W72/967—Multiple bond pads having different functions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、例えば、半導体チップの外面に封止樹脂が形成された半導体装置に関する。
近年、携帯機器の小型化に伴い、携帯機器に搭載される半導体装置の小型化が要求されている。この要求にこたえるため、半導体チップ外形寸法とほぼ同じ外形寸法を有するチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と称される半導体装置が出現している。チップサイズパッケージの一形態としては、ウエハレベルチップサイズパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）もしくはウエハレベルチップスケールパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）と称される半導体装置が存在する。以下、このようなパッケージは単にＷ−ＣＳＰとして説明される。
半導体装置設計において、ゲート数を増加させるだけでなく、ＬＳＩチップ高速動作時の同時スイッチングノイズ低減のため、電源及びグランドピンを増加させ、インダクタンスを低減させるようとする流れがある。最先端デバイスでは、実に５０％以上のピンが電源グランドに仕様されている場合もある。
また、例えば、特開２０００−２４３７８５や、特開２００３−１７５３０で開示されているように、封止樹脂による圧力のために半導体チップが変形してしまうことを防止することを目的として、集積回路と電気的に接続しないダミーバンプを設けることも行われている。
特開２０００−２４３７８５ 特開２００３−１７５３０
ところで、パッケージ側からのアプローチとして、パッドを再配置するための再配線により、大きな面積を持つ配線（或いは大きな幅の配線）を形成することによって、電源インピーダンスを低く抑えたいという要求がある。
このような再配線による大きな面積を持つ配線（或いは大きな幅の配線）を形成した場合、従来の構造及び製造方法では、Ｗ−ＣＳＰに熱を加えた際に、封止樹脂にかかる熱応力が高い場合は、樹脂密着効果の低下により、主に再配線と樹脂との接合部に剥離が発生する等の問題がある。
この問題は、上述のようなダミーバンプを複数設けると、封止樹脂が分断されて熱応力を低減させるため防止できると考えられるが、未だ十分ではないのが現状である。特に、再配線による大きな面積を持つ配線（或いは大きな幅の配線）を形成した場合には顕著である。
一方で、昨今の技術要求により、さらに、電源インピーダンスを低く抑えたいという要求もある。
従って、本発明は、前記従来における諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明の第１の目的は、樹脂密着効果を向上させ、封止樹脂の剥離をより効果的に防止した半導体装置を提供することである。
さらに、本発明の第２の目的は、樹脂密着効果を向上させ、封止樹脂の剥離をより防止すると共に、電源インピーダンスを低く抑えた半導体装置を提供することである。
上記課題は、以下の手段により解決される。即ち、
第１の本発明の半導体装置における第１の態様は、
第１主面に集積回路が形成された半導体チップと、
前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
前記第１主面側から前記配線層を封止する封止樹脂層と、
前記第１主面側に形成されると共に、前記配線層と共に前記封止樹脂層により封止され、前記封止樹脂層との接触面の一部に段差部が設けられた段状部材であって、該第１主面側において最外周に沿って一列の列を成すよう配列された最外周段状部材並びに該最外周段状部材よりも内側において複数の行及び複数の列を成すよう配列された内側段状部材を有する複数の該段状部材と、
を備え、
前記配線層は、前記最外周段状部材と電気的に接続されず且つ前記内側段状部材の全てと電気的に接続されて前記第１主面側に延在して形成されていることを特徴としている。
また、第１の本発明の半導体装置における第２の態様は、
第１主面に集積回路が形成された半導体チップと、
前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
前記第１主面側から前記配線層を封止する封止樹脂層と、
前記第１主面側に形成されると共に、前記配線層と共に前記封止樹脂層により封止され、前記封止樹脂層との接触面の一部に段差部が設けられた段状部材であって、該第１主面側において偶数の行及び複数の列を成すよう配列される複数の該段状部材と、
を備え、
前記配線層は、前記段状部材が成す前記偶数の行のうち中央から片側半分の行の段状部材全てと電気的に接続され且つもう片側半分の行の段状部材と電気的に接続されず、前記第１主面の隣接する２角を覆うように該第１主面側に延在していることを特徴としている。
また、第１の本発明の半導体装置における第３の態様は、
第１主面に集積回路が形成された半導体チップと、
前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
前記第１主面側から前記配線層を封止する封止樹脂層と、
前記第１主面側に形成されると共に、前記配線層と共に前記封止樹脂層により封止され、前記封止樹脂層との接触面の一部に段差部が設けられた段状部材であって、該第１主面側において最外周に沿って一列の列を成すよう配列された最外周段状部材並びに該最外周段状部材よりも内側において複数の行及び複数の列を成すよう配列された内側段状部材を有する複数の該段状部材と、
を備え、
前記配線層は、前記最外周段状部材全てと電気的に接続され且つ前記内側段状部材と電気的に接続されず前記第１主面側に延在していることを特徴としている。
第１の本発明の半導体装置では、段状部材が封止する封止樹脂層を部分的に分断して熱応力を低減させると共に、当該段状部材の封止樹脂層との接触面の一部に設けられた段差部の角部によりアンカー効果が引き出され、段状部材と封止樹脂とが強固に密着される。また、段差部を設けた分、段状部材は封止樹脂との接触面積が大きくなり、段状部材表面の微細な凹凸によるアンカー効果が増加して、より強固な密着が実現される。このため、樹脂密着効果を向上させ、封止樹脂の剥離をより効果的に防止することができる。
第１の本発明の半導体装置において、前記段状部材は、階段状の前記段差部が設けられていることが好適である。前記段状部材は、その前記接触面の一部に溝が設けられて、前記段差部が設けられていることが好適である。
第１の本発明の半導体装置において、前記段状部材は、導電材料で構成されたことが好適である。このとき、前記段状部材は、前記配線層と電気的に接続してなることが好適である。
一方、第２の本発明の半導体装置における第１の態様は、
第１主面に集積回路が形成された半導体チップと、
前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
前記第１主面側に形成される導電性柱状部材であって、該第１主面側において最外周に沿って一列の列を成すよう配列された最外周導電性柱状部材並びに該最外周導電性柱状部材よりも内側において複数の行及び複数の列を成すよう配列された内側導電性柱状部材を有する複数の該導電性柱状部材と、
前記第１主面側から前記配線層及び前記複数の導電性柱状部材を封止する封止樹脂層と、
を備え、
前記配線層は、前記最外周導電性柱状部材と電気的に接続されず且つ前記内側導電性柱状部材の全てと電気的に接続されて前記第１主面側に延在して形成されており、
前記内側導電性柱状部材は、外部と電気的に接続される第１導電性柱状部材と、外部と電気的に未接続な第２導電性柱状部材とを含むことを特徴としている。
また、第２の本発明の半導体装置における第２の態様は、
第１主面に集積回路が形成された半導体チップと、
前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
前記第１主面側に形成されると共に、該第１主面側において偶数の行及び複数の列を成すよう配列される複数の該導電性柱状部材と、
前記第１主面側から前記配線層及び前記複数の導電性柱状部材を封止する封止樹脂層と、
を備え、
前記配線層は、前記導電性柱状部材が成す前記偶数の行のうち中央から片側半分の行の導電性柱状部材全てと電気的に接続され且つもう片側半分の行の導電性柱状部材と電気的に接続されず、前記第１主面の隣接する２角を覆うように該第１主面側に延在しており、
前記配線層と電気的に接続された導電性柱状部材は、外部と電気的に接続される第１導電性柱状部材と、外部と電気的に未接続な第２導電性柱状部材とを含むことを特徴としている。
また、第２の本発明の半導体装置における第３の態様は、
第１主面に集積回路が形成された半導体チップと、
前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
前記第１主面側に形成される導電性柱状部材であって、該第１主面側において最外周に沿って一列の列を成すよう配列された最外周導電性柱状部材並びに該最外周導電性柱状部材よりも内側において複数の行及び複数の列を成すよう配列された内側導電性柱状部材を有する複数の該導電性柱状部材と、
前記第１主面側から前記配線層及び前記複数の導電性柱状部材を封止する封止樹脂層と、
を備え、
前記配線層は、前記最外周導電性柱状部材全てと電気的に接続され且つ前記内側導電性柱状部材と電気的に接続されず前記第１主面側に延在して形成されており、
前記最外周導電性柱状部材は、外部と電気的に接続される第１導電性柱状部材と、外部と電気的に未接続な第２導電性柱状部材とを含むことを特徴としている。
第２の本発明の半導体装置では、複数の導電性柱状部材が封止する封止樹脂層を分断して熱応力を低減させる。そして、当該複数の導電性柱状部材のうち外部端子と電気的に接続される第１導電性柱状部材及び未接続な第２導電性柱状部材の両方を配線層と電気的に接合させることで、第２導電性柱状部材を設けた分、配線層の面積が実質的に大きくなる。このため、樹脂密着効果を向上させ、封止樹脂の剥離をより防止すると共に、電源インピーダンスを低く抑えることができる。
第２の本発明の半導体装置において、前記複数の導電性柱状部材は、前記封止樹脂層との接触面の一部に段差部が設けられていることが好適である。このとき、前記複数の導電性柱状部材は、階段状の前記段差部が設けられていることが好適である。また、前記複数の導電性柱状部材は、その前記接触面の一部に溝が設けられて、前記段差部が設けられていることが好適である。
以上、本発明の半導体装置によれば、樹脂密着効果を向上させ、封止樹脂の剥離をより効果的に防止することができる。
また、樹脂密着効果を向上させ、封止樹脂の剥離をより防止すると共に、電源インピーダンスを低く抑えることができる。
以下、本発明について、図面を参照しつつ詳細に説明する。なお、実質的に同一の機能を有する部材には、全図面通して同じ符合を付与して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す概略断面図である。図２は、本発明の第１の実施形態に係る半導体装置における機能バンプ及びダミーバンプを示す部分拡大図である。
本実施形態に係る半導体装置１０は、表面（第１主面）に集積回路（不図示）及び当該集積回路と電気的に接続したパッド１４が形成された半導体チップ１２表面に、その集積回路面を保護するための保護膜１６が設けられており、ポリイミド樹脂膜などからなる層間絶縁膜１８、及びＴｉ層／Ｃｕ層等からなるアンダーバリアメタル（以下ＵＢＭ層）２０を介して、パッド１４を再配置するための配線層２２がパッド１４と電気的に接続して設けられている。
配線層２２上には、当該配線層２２と電気的に接続して機能バンプ２４が設けられ、配線層２２及び機能バンプ２４が封止樹脂層２８で封止されている。そして、封止樹脂層２８から露出した先端に外部端子として突起電極３０が設けられている。この機能バンプ２４は、例えば銅やタングステンなどの導電性材料から構成され、集積回路を外部と電気的に接続させるためのものである。
一方、配線層２２上には、当該配線層２２と電気的に接続してダミーバンプ２６が設けられ、ダミーバンプ２６も、配線層２２及び機能バンプ２４と共に封止樹脂層２８で封止されている。そして、封止樹脂層２８から露出した先端に外部端子として突起電極３０が設けられている。このダミーバンプ２６は、外部と電気的に未接続なものであり、例えば銅やタングステンなどの導電性材料から構成することで、機能バンプ２４と同一工程で設けることができる。なお、突起電極３０は封止樹脂層２８から露出したダミーバンプ２６の酸化を防止するために設ける。
なお、ダミーバンプ２６を封止樹脂層２８から露出させず、機能バンプ２４に比べ低い高さ（半導体チップ１２の厚み方向の高さ）で設けてダミーバンプ２６が封止樹脂層２８に埋め込まれていてもよい。
機能バンプ２４及びダミーバンプ２６には、封止樹脂層２８と接触する側壁が階段状の段差部を有している。側壁に階段状の段差部を有する機能バンプ２４及びダミーバンプ２６は、例えば、配線層２２上でｎ回フォトリソ及びメッキを順次実施したり、厚メッキを施した後にフォトリソ及びエッチングを順次実施することで、形成することができる。
なお、本実施形態では、機能バンプ２４及びダミーバンプ２６が、段状部材に相当する共に、それぞれ第１導電性柱状部材及び第２導電性柱状部材に相当する。
配線層２２のパターンは、例えば、図３〜図６に示すように、半導体チップ１２表面に対して大きな面積（パターニング幅）をもつものである。具体的には、配線層のパターニング幅（図３〜図６中ｔと表記）は、最短幅で１５μｍ以上であることがよい。なお、図中、配線層２２上に設けられていないダミーバンプ２６（突起電極３０と共に表記）は、層間絶縁膜１８上に設けられた配線層２２とは電気的に未接続なものである。なお、封止樹脂層２８は省略する。
本実施形態では、機能バンプ２４に加え、ダミーバンプ２６を設けることで、封止樹脂層２８をより多く分断するため、封止樹脂層２８に掛かる熱応力を緩和することができる。
機能バンプ２４及びダミーバンプ２６に段差部を設けることで、段差部における角部によってアンカー効果が引き出され機能バンプ２４及びダミーバンプ２６と封止樹脂層２８とが強固に接着されている。
また、段差部は階段状に設けることで、機能バンプ２４及びダミーバンプ２６により多くの段差部を設けることができ、より高いアンカー効果を引き出させることができる。そして、機能バンプ２４及びダミーバンプ２６に階段状の段差部を設けた分、封止樹脂層２８との接触面積が大きくなり、機能バンプ２４表面の微細な凹凸によるアンカー効果が増加して、より強固な接着が実現される。
また、外部と未接続なダミーバンプ２６を配線層２２と電気的に接続させることで、ダミーバンプ２６を設けた分、配線層２２の面積が実質的に大きくなる。
このため、従来、図３〜図６に示すような半導体チップ１２表面に対して大きな面積（パターニング幅）をもつ配線層２２が設けられた半導体装置１０においても、封止樹脂層２８の密着効果を向上させ、封止樹脂層２８の剥離をより効果的に防止することができる。そして、電源インピーダンスを低く抑えることもできる。
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体装置を示す概略断面図である。図８は、本発明の第２の実施形態に係る半導体装置における機能バンプ及びダミーバンプを示す部分拡大図である。
本実施形態に係る半導体装置１０は、第１の実施形態において、階段状の段差部を有する機能バンプ２４及びダミーバンプ２６における封止樹脂層２８との接触面に、半導体チップ１２表面に対して垂直方向に深さを持つホール３２（溝）を形成し、さらに段差部を増加させた形態である。
ホール３２は、第１の実施形態における機能バンプ２４に対して、さらに、例えば、エッチングにより設けることができる。また、より階段状の段差部が多段状になった場合、エッチングが困難であるので、ｎ回フォトリソ及びメッキを順次実施することにより、より簡易に、階段状の段差部及びホール３２による段差部が設けられた機能バンプ２４及びダミーバンプ２６を形成することができる。
このように本実施形態では、機能バンプ２４及びダミーバンプ２６に、半導体チップ１２表面に対して垂直方向に深さをもつホール３２（溝）を設けることで、さらに多数の段差部が形成され、第１の実施形態に比べ、さらに優れたアンカー効果を引き出すことができるばかりでなく、接触面積も増加させることができ、さらに効果的に、機能バンプ２４と封止樹脂層２８とが強固に接着される。
（第３の実施形態（参考例））
図９は、参考例に係る第３の実施形態に係る半導体装置を示す概略断面図である。
本実施形態の半導体装置１０は、例えば、配線層２２上に階段状の段差部が設けられた配線層３４を積層した形態である。この階段状の段差部が設けられた配線層３４は、配線層２２と同一工程において、配線層２２上でｎ回フォトリソ及びメッキを順次実施したり、厚メッキを施した後にフォトリソ及びエッチングを順次実施することで、形成することができる。これ以外は、第１の実施形態と同様なので、説明を省略する。
なお、本実施形態では、階段状の段差部が設けられた配線層３４が、段状部材に相当する。また、図中、機能バンプ２４は省略している。
このように、本実施形態では、上記第１の実施形態と同様に、従来、図３〜図６に示すような半導体チップ１２表面に対して大きな面積（パターニング幅）をもつ配線層２２が設けられた半導体装置１０においても、階段状の段差部が設けられた配線層３４により、封止樹脂層２８の密着効果を向上させ、封止樹脂層２８の剥離をより効果的に防止することができる。そして、電源インピーダンスを低く抑えることもできる。
（第４の実施形態（参考例））
図１０は、参考例に係る第４の実施形態に係る半導体装置を示す概略断面図である。
本実施形態の半導体装置１０は、第３実施形態おいて、さらに第２の実施形態と同様に、半導体チップ１２表面に対して垂直方向に深さを持つホール３２（溝）を階段状の段差部が設けられた配線層３４に形成し、さらに段差部を増加させた形態である。
このように本実施形態では、第２の実施形態と同様に、半導体チップ１２表面に対して垂直方向に深さをもつホール３２（溝）を配線層３４に設けることで、さらに多数の段差部が形成され、第３の実施形態に比べ、さらに優れたアンカー効果を引き出すことができるばかりでなく、接触面積も増加させることができ、さらに効果的に、ダミーバンプ２６と封止樹脂層２８とが強固に接着される。
（第５の実施形態）
図１１は、本発明の第５の実施形態に係る半導体装置を示す概略断面図である。
本実施形態の半導体装置１０は、第１の実施形態において、機能バンプ２４及びダミーバンプ２６に階段状の段差部を設けない形態である。
本実施形態では、例えば、ダミーバンプ２６を多数設けた場合、十分にダミーバンプ２６によって封止樹脂層２８の分断が行われ、十分に封止樹脂層２８に掛かる熱応力を緩和することができる。このため、第１及び第２実施形態に比べ、複雑なフォトリソ工程、メッキ工程を削減しつつ、封止樹脂層２８の密着効果を向上させ、封止樹脂層２８の剥離をより効果的に防止することができる。そして、電源インピーダンスを低く抑えることもできる。
ここで、何れの本実施形態に係る半導体装置１０は、上述のように、ウエハ状態でパッケージングを行った後、個片化して得られるチップサイズとほぼ等しい外形寸法を有するＷ−ＣＳＰと呼ばれるチップサイズパッケージを示しているが、これに限定されず、本発明は配線層２２上を封止樹脂層２８により覆う構成の半導体装置には適用可能である。なお、Ｗ−ＣＳＰついては例えば特開平９−６４０４９号に詳細に開示されている。
なお、上記何れの実施形態に係る本発明の半導体装置においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
本発明の第１の実施形態に係る半導体装置を示す概略断面図である。 本発明の第１の実施形態に係る半導体装置における機能バンプ及びダミーバンプを示す部分拡大図である。 本発明の第１の実施形態に係る半導体装置を示す概略平面図である。 本発明の第１の実施形態に係る半導体装置の他の例を示す概略平面図である。 本発明の第１の実施形態に係る半導体装置の他の例を示す概略平面図である。 本発明の第１の実施形態に係る半導体装置の他の例を示す概略平面図である。 本発明の第２の実施形態に係る半導体装置を示す概略断面図である。 本発明の第２の実施形態に係る半導体装置における機能バンプ及びダミーバンプを示す部分拡大図である。 参考例に係る第３の実施形態に係る半導体装置を示す概略断面図である。 参考例に係る第４の実施形態に係る半導体装置を示す概略断面図である。 本発明の第５の実施形態に係る半導体装置を示す概略断面図である。
符号の説明
１０ 半導体装置
１２ 半導体チップ
１４ パッド
１６ 保護膜
１８ 層間絶縁膜
２２ 配線層
２４ 機能バンプ２４
２６ ダミーバンプ
２８ 封止樹脂層
３０ 突起電極
３２ ホール

Claims (24)

  1. 第１主面に集積回路が形成された半導体チップと、
    前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
    前記第１主面側から前記配線層を封止する封止樹脂層と、
    前記第１主面側に形成されると共に、前記配線層と共に前記封止樹脂層により封止され、前記封止樹脂層との接触面の一部に段差部が設けられた段状部材であって、該第１主面側において最外周に沿って一列の列を成すよう配列された最外周段状部材並びに該最外周段状部材よりも内側において複数の行及び複数の列を成すよう配列された内側段状部材を有する複数の該段状部材と、
    を備え、
    前記配線層は、前記最外周段状部材と電気的に接続されず且つ前記内側段状部材の全てと電気的に接続されて前記第１主面側に延在して形成されていることを特徴とする半導体装置。
  2. 前記段状部材は、階段状の前記段差部が設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記段状部材は、その前記接触面の一部に溝が設けられて、前記段差部が設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 前記段状部材は、導電材料で構成されたことを特徴とする請求項１に記載の半導体装置。
  5. 第１主面に集積回路が形成された半導体チップと、
    前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
    前記第１主面側から前記配線層を封止する封止樹脂層と、
    前記第１主面側に形成されると共に、前記配線層と共に前記封止樹脂層により封止され、前記封止樹脂層との接触面の一部に段差部が設けられた段状部材であって、該第１主面側において偶数の行及び複数の列を成すよう配列される複数の該段状部材と、
    を備え、
    前記配線層は、前記段状部材が成す前記偶数の行のうち中央から片側半分の行の段状部材全てと電気的に接続され且つもう片側半分の行の段状部材と電気的に接続されず、前記第１主面の隣接する２角を覆うように該第１主面側に延在していることを特徴とする半導体装置。
  6. 前記段状部材は、階段状の前記段差部が設けられていることを特徴とする請求項５に記載の半導体装置。
  7. 前記段状部材は、その前記接触面の一部に溝が設けられて、前記段差部が設けられていることを特徴とする請求項５に記載の半導体装置。
  8. 前記段状部材は、導電材料で構成されたことを特徴とする請求項５に記載の半導体装置。
  9. 第１主面に集積回路が形成された半導体チップと、
    前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
    前記第１主面側から前記配線層を封止する封止樹脂層と、
    前記第１主面側に形成されると共に、前記配線層と共に前記封止樹脂層により封止され、前記封止樹脂層との接触面の一部に段差部が設けられた段状部材であって、該第１主面側において最外周に沿って一列の列を成すよう配列された最外周段状部材並びに該最外周段状部材よりも内側において複数の行及び複数の列を成すよう配列された内側段状部材を有する複数の該段状部材と、
    を備え、
    前記配線層は、前記最外周段状部材全てと電気的に接続され且つ前記内側段状部材と電気的に接続されず前記第１主面側に延在していることを特徴とする半導体装置。
  10. 前記段状部材は、階段状の前記段差部が設けられていることを特徴とする請求項９に記載の半導体装置。
  11. 前記段状部材は、その前記接触面の一部に溝が設けられて、前記段差部が設けられていることを特徴とする請求項９に記載の半導体装置。
  12. 前記段状部材は、導電材料で構成されたことを特徴とする請求項９に記載の半導体装置。
  13. 第１主面に集積回路が形成された半導体チップと、
    前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
    前記第１主面側に形成される導電性柱状部材であって、該第１主面側において最外周に沿って一列の列を成すよう配列された最外周導電性柱状部材並びに該最外周導電性柱状部材よりも内側において複数の行及び複数の列を成すよう配列された内側導電性柱状部材を有する複数の該導電性柱状部材と、
    前記第１主面側から前記配線層及び前記複数の導電性柱状部材を封止する封止樹脂層と、
    を備え、
    前記配線層は、前記最外周導電性柱状部材と電気的に接続されず且つ前記内側導電性柱状部材の全てと電気的に接続されて前記第１主面側に延在して形成されており、
    前記内側導電性柱状部材は、外部と電気的に接続される第１導電性柱状部材と、外部と電気的に未接続な第２導電性柱状部材とを含むことを特徴とする半導体装置。
  14. 前記複数の導電性柱状部材は、前記封止樹脂層との接触面の一部に段差部が設けられていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記複数の導電性柱状部材は、階段状の前記段差部が設けられていることを特徴とする請求項１４に記載の半導体装置。
  16. 前記複数の導電性柱状部材は、その前記接触面の一部に溝が設けられて、前記段差部が設けられていることを特徴とする請求項１４に記載の半導体装置。
  17. 第１主面に集積回路が形成された半導体チップと、
    前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
    前記第１主面側に形成されると共に、該第１主面側において偶数の行及び複数の列を成すよう配列される複数の該導電性柱状部材と、
    前記第１主面側から前記配線層及び前記複数の導電性柱状部材を封止する封止樹脂層と、
    を備え、
    前記配線層は、前記導電性柱状部材が成す前記偶数の行のうち中央から片側半分の行の導電性柱状部材全てと電気的に接続され且つもう片側半分の行の導電性柱状部材と電気的に接続されず、前記第１主面の隣接する２角を覆うように該第１主面側に延在しており、
    前記配線層と電気的に接続された導電性柱状部材は、外部と電気的に接続される第１導電性柱状部材と、外部と電気的に未接続な第２導電性柱状部材とを含むことを特徴とする半導体装置。
  18. 前記複数の導電性柱状部材は、前記封止樹脂層との接触面の一部に段差部が設けられていることを特徴とする請求項１７に記載の半導体装置。
  19. 前記複数の導電性柱状部材は、階段状の前記段差部が設けられていることを特徴とする請求項１８に記載の半導体装置。
  20. 前記複数の導電性柱状部材は、その前記接触面の一部に溝が設けられて、前記段差部が設けられていることを特徴とする請求項１８に記載の半導体装置。
  21. 第１主面に集積回路が形成された半導体チップと、
    前記第１主面側に形成されると共に、前記集積回路と電気的に接続される配線層と、
    前記第１主面側に形成される導電性柱状部材であって、該第１主面側において最外周に沿って一列の列を成すよう配列された最外周導電性柱状部材並びに該最外周導電性柱状部材よりも内側において複数の行及び複数の列を成すよう配列された内側導電性柱状部材を有する複数の該導電性柱状部材と、
    前記第１主面側から前記配線層及び前記複数の導電性柱状部材を封止する封止樹脂層と、
    を備え、
    前記配線層は、前記最外周導電性柱状部材全てと電気的に接続され且つ前記内側導電性柱状部材と電気的に接続されず前記第１主面側に延在して形成されており、
    前記最外周導電性柱状部材は、外部と電気的に接続される第１導電性柱状部材と、外部と電気的に未接続な第２導電性柱状部材とを含むことを特徴とする半導体装置。
  22. 前記複数の導電性柱状部材は、前記封止樹脂層との接触面の一部に段差部が設けられていることを特徴とする請求項２１に記載の半導体装置。
  23. 前記複数の導電性柱状部材は、階段状の前記段差部が設けられていることを特徴とする請求項２２に記載の半導体装置。
  24. 前記複数の導電性柱状部材は、その前記接触面の一部に溝が設けられて、前記段差部が設けられていることを特徴とする請求項２２に記載の半導体装置。
JP2004146645A 2004-05-17 2004-05-17 半導体装置 Expired - Fee Related JP4627632B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004146645A JP4627632B2 (ja) 2004-05-17 2004-05-17 半導体装置
US11/080,461 US7323779B2 (en) 2004-05-17 2005-03-16 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004146645A JP4627632B2 (ja) 2004-05-17 2004-05-17 半導体装置

Publications (2)

Publication Number Publication Date
JP2005327994A JP2005327994A (ja) 2005-11-24
JP4627632B2 true JP4627632B2 (ja) 2011-02-09

Family

ID=35308617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004146645A Expired - Fee Related JP4627632B2 (ja) 2004-05-17 2004-05-17 半導体装置

Country Status (2)

Country Link
US (1) US7323779B2 (ja)
JP (1) JP4627632B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4758921B2 (ja) * 2007-01-29 2011-08-31 株式会社日立製作所 線状光源装置、及びバックライト装置
TW200926380A (en) * 2007-12-10 2009-06-16 Powertech Technology Inc Semiconductor package and substrate for the same
KR101022912B1 (ko) * 2008-11-28 2011-03-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
DE102009001932A1 (de) * 2009-03-27 2010-09-30 Robert Bosch Gmbh Chipmodul und Verfahren zur Herstellung eines Chipmoduls
US8692390B2 (en) * 2011-02-18 2014-04-08 Chipbond Technology Corporation Pyramid bump structure
JP6428059B2 (ja) * 2014-08-29 2018-11-28 株式会社デンソー 内燃機関用点火コイル
CN113517198A (zh) 2020-04-10 2021-10-19 长鑫存储技术有限公司 半导体器件及其制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060843A (en) * 1989-06-07 1991-10-29 Nec Corporation Process of forming bump on electrode of semiconductor chip and apparatus used therefor
JPH0437033A (ja) * 1990-04-20 1992-02-07 Fuji Electric Co Ltd バンプ電極の形成方法
US5545589A (en) * 1993-01-28 1996-08-13 Matsushita Electric Industrial Co., Ltd. Method of forming a bump having a rugged side, a semiconductor device having the bump, and a method of mounting a semiconductor unit and a semiconductor device
JP3115155B2 (ja) * 1993-05-28 2000-12-04 株式会社東芝 半導体装置およびその製造方法
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
US5813115A (en) * 1994-08-03 1998-09-29 Matsushita Electric Industrial Co., Ltd. Method of mounting a semiconductor chip on a wiring substrate
JPH0883865A (ja) * 1994-09-14 1996-03-26 Citizen Watch Co Ltd 樹脂封止型半導体装置
US5903161A (en) * 1995-01-26 1999-05-11 Denki Kagaku Kogyo Kabushiki Kaisha Electrically conductive rod-shaped single crystal product and assembly for measuring electrical properties employing such product, as well as processes for their production
KR0181615B1 (ko) * 1995-01-30 1999-04-15 모리시다 요이치 반도체 장치의 실장체, 그 실장방법 및 실장용 밀봉재
DE69635397T2 (de) * 1995-03-24 2006-05-24 Shinko Electric Industries Co., Ltd. Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
JP3313547B2 (ja) * 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
US5667132A (en) * 1996-04-19 1997-09-16 Lucent Technologies Inc. Method for solder-bonding contact pad arrays
US5764486A (en) * 1996-10-10 1998-06-09 Hewlett Packard Company Cost effective structure and method for interconnecting a flip chip with a substrate
JPH10135218A (ja) * 1996-10-29 1998-05-22 Taiyo Yuden Co Ltd バンプ及びバンプ形成方法
JP2924830B2 (ja) * 1996-11-15 1999-07-26 日本電気株式会社 半導体装置及びその製造方法
US6114187A (en) * 1997-01-11 2000-09-05 Microfab Technologies, Inc. Method for preparing a chip scale package and product produced by the method
US6130148A (en) * 1997-12-12 2000-10-10 Farnworth; Warren M. Interconnect for semiconductor components and method of fabrication
JP4009380B2 (ja) * 1999-02-18 2007-11-14 ローム株式会社 半導体チップの製造方法
JP3235587B2 (ja) * 1999-02-26 2001-12-04 日本電気株式会社 半導体パッケージとその製造方法
JP2000323534A (ja) * 1999-05-13 2000-11-24 Sony Corp 半導体素子の実装構造及び実装方法
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP3916348B2 (ja) * 1999-09-20 2007-05-16 松下電器産業株式会社 半導体装置及びその製造方法
JP3672297B2 (ja) * 1999-11-10 2005-07-20 セイコーインスツル株式会社 半導体装置の製造方法
TW527676B (en) * 2001-01-19 2003-04-11 Matsushita Electric Industrial Co Ltd Photo-semiconductor module and method for manufacturing
JP2003017530A (ja) * 2001-06-28 2003-01-17 Hitachi Ltd 半導体装置およびその実装方法
JP3813482B2 (ja) * 2001-10-11 2006-08-23 株式会社フジクラ 半導体パッケージの製造方法
JP3664707B2 (ja) * 2002-11-15 2005-06-29 松下電器産業株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2005327994A (ja) 2005-11-24
US7323779B2 (en) 2008-01-29
US20050253232A1 (en) 2005-11-17

Similar Documents

Publication Publication Date Title
JP5607994B2 (ja) 半導体集積回路装置およびその製造方法
US7417304B2 (en) Electronic device and method for fabricating the same
JP5342154B2 (ja) 半導体装置の製造方法
CN108695264B (zh) 半导体器件
US7078794B2 (en) Chip package and process for forming the same
US20120235278A1 (en) Semiconductor integrated circuit device, method of manufacturing the same, and electronic system using the same
JP5994167B2 (ja) 半導体装置およびその製造方法、電子部品
TWI462199B (zh) 凸塊結構及其製作方法
JP2013247273A (ja) 半導体装置の製造方法およびその方法により製造された半導体装置
CN207800597U (zh) 半导体装置
US12593737B2 (en) Semiconductor package
JP2013247139A (ja) 半導体装置及びその製造方法
JP2014072487A (ja) 半導体装置およびその製造方法
JP3918842B2 (ja) 半導体素子及びそれを備えたワイヤボンディング・チップサイズ・パッケージ
CN101192609A (zh) 半导体集成电路及其制造方法
CN105470144B (zh) 无核心层封装基板与其制造方法
TW201419461A (zh) 半導體基板
JP4627632B2 (ja) 半導体装置
JP2012195328A (ja) 半導体装置およびその製造方法
KR100826989B1 (ko) 반도체 패키지 및 그의 제조방법
US20120261820A1 (en) Assembly of stacked devices with semiconductor components
JP4165460B2 (ja) 半導体装置
JP2009111279A (ja) 半導体装置の配線基板、半導体装置、電子装置、マザーボード、半導体装置の配線基板の製造方法、マザーボードの製造方法、電子装置の製造方法
CN103794570A (zh) 芯片封装结构及封装用线路板制造方法
JP2009176833A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081209

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20090114

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101102

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101108

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees