JP4631409B2

JP4631409B2 - 半導体スイッチ回路

Info

Publication number: JP4631409B2
Application number: JP2004339413A
Authority: JP
Inventors: 宏二丸山; 清明笹川
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-11-24
Filing date: 2004-11-24
Publication date: 2011-02-16
Anticipated expiration: 2024-11-24
Also published as: JP2006149169A

Description

この発明は、複数個の電圧駆動型半導体素子（単に素子ともいう）を直列接続した直列接続回路を複数回路並列に接続した直並列接続回路と、各素子をオン・オフするために該当する電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路、特に複数個の素子を同時にオン・オフさせるためのスイッチングタイミングの調整が可能な半導体スイッチ回路に関する。

電力変換装置を大容量化するため、素子を直並列接続する場合、各素子のスイッチングタイミングのばらつきによって特定の素子に過電圧，過電流が発生する場合がある。具体的には、直列接続の場合、他の素子よりも先にターンオフ（または遅れてターンオン）した素子にのみ電圧が印加されてしまい、スイッチングタイミング差が大きい場合には過電圧となって素子破壊に至る可能性がある。また、並列接続の場合には、他の素子よりも先にターンオン（または遅れてターンオフ）した素子にのみ電流が集中し、過電流が発生する。このように、素子を直列，並列接続する場合には、電圧分担，電流分担を均一化する手段が必要になる。

図５は例えば特許文献１に開示されている例を示す。
この回路はＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）Ｑ１，Ｑ２（上アーム）とＱ３，Ｑ４（下アーム）、Ｑ１〜Ｑ４のゲート駆動回路ＧＤＵ１〜ＧＤＵ４、直流電源Ｅｄなどから構成される。直列各素子の電圧分担をバランス化させるために、各素子と並列にコンデンサＣ，ダイオードＤ，抵抗Ｒからなるスナバ回路をそれぞれ付加したものである。

図６は、図５に示すＱ１，Ｑ２の素子特性にばらつきがあった場合のターンオフ動作波形を示し、図６（ａ）はスナバ回路がない場合、同（ｂ）はスナバ回路がある場合を示す。
すなわち、上述のようにスイッチングタイミングにばらつきがあると、各ＩＧＢＴの電圧分担にアンバランスが発生し、図示の例ではＱ１だけに電圧が印加されてしまうが、スナバ回路を付加することによって、素子のスイッチング時の電圧変化率（ｄｖ／ｄｔ）を図６（ｂ）のように低減させ、電圧アンバランスを抑制している。このｄｖ／ｄｔはスナバ回路のコンデンサ容量に依存しており、これを増加させるほど電圧アンバランスの低減効果をあげることができる。

上記以外の方式として、特許文献２，３に示されるように各素子のゲート線を互いに磁気結合させるものがある。
図７はＩＧＢＴを複数個並列接続した１アーム分の回路を示し、各素子のゲート駆動回路ＧＤＵ１〜ＧＤＵｎと、素子Ｑ１〜Ｑｎのゲート端子を接続するゲート線を、磁気回路ＭＣ１〜ＭＣｎによって互いに磁気結合した例である。

特開平０４−１２５０７１号公報特開２００２−２０４５７８号公報特開２００４−０９６８２９号公報

素子を直並列接続して用いる場合、上述のように素子と並列にスナバ回路を接続することで、素子電圧のアンバランスを低減することができるが、許容し得る素子スイッチング時間差を増加させるためには、付加するコンデンサ容量を大きくしなければならず、その結果、回路の大型化，損失増加という問題が発生する。
特許文献２，３のように、素子のゲート線を互いに磁気結合させるものは、スイッチングタイミングのばらつきを抑制できるが、素子の直並列接続数が多いと、素子数に応じて磁気回路（部品点数）が多数必要になるだけでなく、回路が大型化すると言う問題が生じる。

したがって、この発明の課題は、複数個直並列接続される電圧駆動型半導体素子のスイッチングタイミングのばらつきを、部品点数を増加させず回路を大型化することなく抑制し得るようにすることにある。

このような課題を解決するために、請求項１の発明では、複数個の電圧駆動型半導体素子を直列接続した直列接続回路を複数回路並列に接続した電圧駆動型半導体素子の直並列接続回路と、各電圧駆動型半導体素子をオン・オフするために該当する電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、
前記直列接続回路内では、各段のゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させ、直列接続回路間では、各直列接続回路のいずれか１つの電圧駆動型半導体素子のゲート線どうしを互いに磁気結合させることを特徴とする。

上記請求項１の発明においては、前記ゲート線に代えて、ゲート駆動回路と電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線を互いに磁気結合させることができ（請求項２の発明）、または、前記ゲート線に加えて、ゲート駆動回路と電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線も互いに磁気結合させることができる（請求項３の発明）。
また、上記請求項１〜３の発明においては、前記各直列接続回路のいずれか１つの電圧駆動型半導体素子を互いに磁気結合させる磁気回路は、並列接続数と同数の巻線を有することができる（請求項４の発明）。

この発明によれば、複数個直列接続される電圧駆動型半導体素子は、各段のゲート駆動回路と素子を接続するゲート線またはエミッタ線の少なくとも一方を互いに磁気結合させ、並列接続される直列接続回路間では各直列接続回路のいずれか１つの素子のゲート線またはエミッタ線の少なくとも一方を互いに磁気結合させるようにしたので、素子のスイッチングタイミングのばらつきを、少ない部品点数と簡素化した回路により抑制できる利点がもたらされる。

図１はこの発明の第の実施の形態を示す回路構成図、図２は磁気結合を説明するための説明図である。
図１はＩＧＢＴを３直列，２並列接続した１アーム分の構成を示し、ＩＧＢＴ（Ｑ１１〜Ｑ２３）とゲート駆動回路ＧＤＵ１１〜ＧＤＵ２３と磁気回路ＭＣｘ，ＭＣ１１〜ＭＣ２３とから構成されている。

磁気回路ＭＣｘ，ＭＣ１１〜ＭＣ２３は、具体的には図２に示すように、磁気結合を行なう２素子のゲート線を同じ磁性体ＭＧに巻数比１：１で巻き付けた構成であり、２素子のゲート電流Ｉｇ１，Ｉｇ２が等しい（Ｉｇ１＝Ｉｇ２）時にゲート電流によって発生する磁束Φ１，Φ２が｜Φ１｜＝｜Φ２｜となるようにし、Ｉｇ１とＩｇ２が逆極性のときにΦ１とΦ２が逆極性となるようにしている。

これにより、２素子のスイッチングタイミングが同時の場合には、Φ１とΦ２は同じレベルで逆極性となるため、互いに打ち消しあって磁気結合はしない。一方、タイミング差が生じた場合、例えばＱ１が先にターンオフ（または、ターンオン）した時、すなわち、Ｉｇ１がＩｇ２よりも先に流れたときΦ１≠Φ２となるため、磁気回路には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。

このとき、それぞれのゲート線には等価的にインダクタンス分Ｌ１とＬ２が発生し、これらは｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ１とＩｇ２の差が大きいほど、Ｌ１とＬ２も大きくなる。また、Ｌ１，Ｌ２が増加するほどゲート線のインピーダンスが増加するため、Ｉｇ１とＩｇ２が流れ難くなる。この動作により、Ｉｇ１とＩｇ２の差分に応じて自動的にゲート線のインピーダンスが変化し、Ｉｇ１とＩｇ２が一致するように動作することになる。

図１のＩＧＢＴ（Ｑ１１〜Ｑ１３）とゲート駆動回路ＧＤＵ１１〜ＧＤＵ１３からなる直列回路１では、ＩＧＢＴＱ１１とＱ１２のゲート線を磁気回路ＭＣ１１により、ＩＧＢＴＱ１２とＱ１３のゲート線を磁気回路ＭＣ１２によりそれぞれ磁気結合させているため、３直列素子のスイッチングタイミングが一致し、印加される電圧をバランスさせることができる。

また、直列回路１と、ＩＧＢＴ（Ｑ２１〜Ｑ２３）とゲート駆動回路ＧＤＵ１１〜ＧＤＵ２３からなる直列回路２との間は、ＩＧＢＴＱ１１とＱ２１のゲート線のみが磁気回路ＭＣｘによって磁気結合されている。このため、ＩＧＢＴＱ１１とＱ２１のスイッチングタイミングが一致し、さらに直列回路２も直列回路１と同様に各素子が磁気結合されているため、結果的に３直列２並列の６素子全てのスイッチングタイミングが一致し、並列接続回路の電流バランスも均等にすることができる。なお、図１では直列接続の初段ＩＧＢＴであるＱ１１とＱ２１を磁気結合したが、並列接続される直列回路間での磁気結合は、直列素子のいずれか１つの素子同士で行なえばよく、効果は同様である。

図３にこの発明の第２の実施の形態を示す。
これは、ＩＧＢＴを３直列，３並列接続した１アーム分の回路例を示す。並列数が３以上の場合、図１の回路を拡張して並列接続間のＩＧＢＴＱ１１とＱ２１、およびＱ２１とＱ３１を互いに磁気結合させることも可能であるが、図３のように並列数ｎと同じｎ次巻線の磁気回路ＭＣｘにより磁気結合させることで、１つの磁気回路で複数の並列接続間を磁気結合でき、回路を簡素化することができる。

図４にこの発明の第３の実施の形態を示す。
これは、素子のゲート線とエミッタ線に流れる電流値が同じであることに着目し、ゲート線の代わりにエミッタ線を磁気結合させることで、素子のスイッチングタイミングを一致させるものである。回路動作等は図１に示すゲート線の場合と全く同様なので、説明は省略する。このような考え方を拡張させれば、ゲート線とエミッタ線の双方を磁気結合させることも可能で、上記と同様の効果を得ることができる。

この発明の第１の実施の形態を示す構成図磁気結合を説明するための説明図この発明の第２の実施の形態を示す構成図この発明の第３の実施の形態を示す構成図特許文献１に開示されている従来例を示す構成図図５の動作を説明するための波形図特許文献２，３に開示されている従来例を示す構成図

符号の説明

Ｑ１１〜Ｑ３３…ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＧＤＵ１１〜ＧＤＵ３３…ゲート駆動回路、ＭＣｘ，ＭＣ１１〜ＭＣ３２…磁気回路、ＭＧ…磁性体。

Claims

複数個の電圧駆動型半導体素子を直列接続した直列接続回路を複数回路並列に接続した電圧駆動型半導体素子の直並列接続回路と、各電圧駆動型半導体素子をオン・オフするために該当する電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、
前記直列接続回路内では、各段のゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させ、直列接続回路間では、各直列接続回路のいずれか１つの電圧駆動型半導体素子のゲート線どうしを互いに磁気結合させることを特徴とする半導体スイッチ回路。
前記ゲート線に代えて、ゲート駆動回路と電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線を互いに磁気結合させることを特徴とする請求項１に記載の半導体スイッチ回路。
前記ゲート線に加えて、ゲート駆動回路と電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線も互いに磁気結合させることを特徴とする請求項１に記載の半導体スイッチ回路。
前記各直列接続回路のいずれか１つの電圧駆動型半導体素子を互いに磁気結合させる磁気回路は、並列接続数と同数の巻線を有することを特徴とする請求項１〜３のいずれかに記載の半導体スイッチ回路。