JP4659802B2 - 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法 - Google Patents

絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法 Download PDF

Info

Publication number
JP4659802B2
JP4659802B2 JP2007247553A JP2007247553A JP4659802B2 JP 4659802 B2 JP4659802 B2 JP 4659802B2 JP 2007247553 A JP2007247553 A JP 2007247553A JP 2007247553 A JP2007247553 A JP 2007247553A JP 4659802 B2 JP4659802 B2 JP 4659802B2
Authority
JP
Japan
Prior art keywords
wiring board
hole
insulating wiring
semiconductor chip
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007247553A
Other languages
English (en)
Other versions
JP2009081176A (ja
Inventor
和亮 龍見
義樹 曽田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2007247553A priority Critical patent/JP4659802B2/ja
Priority to US12/212,089 priority patent/US20090184413A1/en
Priority to CNA2008102152427A priority patent/CN101399249A/zh
Priority to TW097136349A priority patent/TW200935573A/zh
Publication of JP2009081176A publication Critical patent/JP2009081176A/ja
Application granted granted Critical
Publication of JP4659802B2 publication Critical patent/JP4659802B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0585—Second resist used as mask for selective stripping of first resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1178—Means for venting or for letting gases escape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H10W70/656—Fan-in layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/681—Shapes or dispositions thereof comprising holes not having chips therein, e.g. for outgassing, underfilling or bond wire passage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
    • H10W72/07353—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/331—Shapes of die-attach connectors
    • H10W72/334—Cross-sectional shape, i.e. in side view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、絶縁性配線基板、特に吸湿した水分が加熱され、気化膨張することにより生じる不具合を防止する絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法に関するものである。
近年、半導体パッケージの主流として、ＱＦＰ(Quad Flat Package)型、ＢＧＡ(Ball Grid Allay)型、ＬＧＡ(Land Grid Array)型のＣＳＰ(Chip Size Package/Chip Scale Package)等が用いられている。
特に、近年の半導体パッケージにおいては、半導体素子の高集積化、信号処理速度の高速化が求められ、上記のうちでもＢＧＡ型やＬＧＡ型の樹脂封止型半導体パッケージが多く用いられている。これらは、１つの半導体チップの回路形成面を上にして、金属細線にて配線基板に接続し、配線パターンを経由して外部接続端子と導通する事により外部端子を多く配置出来る構造であるからである。
また、上記半導体パッケージに用いられる絶縁性配線基板についても薄型化の要望が高まってきている。そして、エポキシ樹脂で出来た絶縁性のコア基板の厚さが２００μｍ以下のものが主流となってきており、４０〜６０μｍ位のものも多数採用されている。なお、４０〜６０μｍ位のコア基板を用いた絶縁性配線基板ではソルダーレジストまでを含んだ絶縁性配線基板の厚さでも１００μｍ前後である。
図４は、ＢＧＡ型半導体パッケージの一例を模式的に示した断面構造図である。半導体パッケージの主な構成は、半導体チップ１、絶縁性配線基板８、半導体チップ１と絶縁性配線基板８とを接続する金属細線７、および金属製の外部端子９である。
絶縁性配線基板は、エポキシ系樹脂等でできた絶縁性のコア基板の両面に銅箔で形成された配線パターンを有している。そして、絶縁性配線基板を開口して内部を銅メッキしたスルーホールで絶縁性配線基板の両面に形成された配線パターン間を接続した構造となっている。
また、絶縁性配線基板は、絶縁性配線基板上に回路形成された配線上にワイヤーボンドをする為のワイヤーボンド端子部、および外部端子を形成するランド部を除いて絶縁性のソルダーレジストにより覆われた構造となっている。
また、ＢＧＡ型半導体パッケージでは、半導体チップを絶縁性配線基板上の回路とは反対面に接着材等を用いて搭載し、半導体チップ上面のパッド部とワイヤーボンド端子部とを導電性の金属細線で電気的に接続している。
半導体チップと絶縁性配線基板間を導通接続する為の金属細線としては、金や銅等の材料が用いられる。使用される金線等の断面径は２０〜３０μｍ位のものが採用されることが多い。
そして、半導体パッケージ内の半導体チップは電子機器の高機能化に伴い複数段積層する場合もある。半導体チップの厚さとしては搭載する段数等にもよるが７０μｍ〜４００μｍ程度までの厚さの半導体チップが使用されている。
また、半導体チップを接着する接着材としては、銀ペースト、絶縁ペースト、またはシートタイプの接着材等が用いられている。特に、半導体チップと基板との密着性を上げるためシートタイプの接着材が多く用いられている。
シートタイプの接着材供給方法としては、予め絶縁性配線基板側の半導体チップ搭載エリアに接着材を貼り付けておく方法と半導体チップの裏面側に接着材を貼り付けておく方法がある。そして、半導体チップの裏面側に接着材を貼り付けておく方法としては、ウエハ状態の段階で裏面側にシートタイプ接着材を貼り付け、その後チップ上を切断する方法がある。また、ダイシングシートの接着材成分を半導体チップ裏面側に転写して供給する方式もある。
そして、半導体チップと金属細線全体を覆うように、エポキシ系やビフェニール系の樹脂を用いて、トランスファーモールド成型工法等で樹脂にて封止しパッケージが形成される。
上記、絶縁性配線基板の反対側面には半田ボールなどの金属製の外部端子をリフローにより接続した構造となっている。なお、半田ボールの径は外部端子のピッチ等により異なっている。また、半田材料は、従来は共晶半田が用いられていたが、環境への配慮から無鉛半田へ移行してきている。なお、無鉛半田は共晶半田に比べ融点が高く、接続する際の温度を共晶半田のよりも高く設定する必要がある。
また、半田ボール端子の中心部に銅などの金属ボールや樹脂等の樹脂ボールを備え、半導体パッケージを基板へ搭載した場合に半導体パッケージと基板とのクリアランスを一定値以上に保つタイプも存在する。
以上がＢＧＡタイプの半導体パッケージの構造である。また、ＣＳＰと呼ばれる半導体チップサイズに比較的近い大きさの半導体パッケージでも上記と同様の構造を有するものもある。また、外部端子の形成を半田等の金属ボールを用いるのではなく、半田ペースト等を塗布した後、溶融させて０．１ｍｍ以下の外部端子を形成するタイプや、半田を供給せずに基板のメタルランドのみで外部端子を形成するＬＧＡタイプの半導体パッケージも存在する。
上述したような半導体パッケージを配線基板へ搭載する方法は、配線基板に半田ペーストやフラックスを供給した上で半導体パッケージを載せ、リフロー炉などの加熱装置によって、半田でできた外部端子を溶融して配線基板に接続する手法が一般的である。
そして、上述したように近年は環境への配慮から外部端子の構成材料である半田が共晶半田から無鉛半田へ移行してきており、配線基板への搭載時に加えられる温度が上昇する傾向にある。共晶半田から無鉛半田へ移行することによりこの基板実装時のリフロー温度が２０〜３０度程度上昇する。
そして、上記の方法によると、加えられた熱で半導体パッケージに吸湿されていた水分が気化膨張し半導体パッケージの基板部分に膨れを生じる。これにより、半導体パッケージが変形、破壊するおそれが生じる。
そのため、半導体パッケージには加えられる熱に対して上述したような不具合が発生しない信頼性が要求される。具体的には図５に示すように、加えられた熱によって半導体パッケージの内部に吸湿された水分が気化膨張し、パッケージ内部で膨れる事によって半導体パッケージの外形変形、実装不能、内部配線の断線等の不具合が発生しない等の信頼性が求められる。図５は、加えられた熱によって半導体パッケージの内部に吸湿された水分が気化膨張した例を模式的に示す図である。
特に配線基板が薄い半導体パッケージでは半導体チップ搭載部分の配線基板が膨れ、破損する可能性が高くなり、半導体パッケージの薄型化、小型化に対する問題となっている。
そこで、上記問題に対応するために、吸湿した水分を放出する構造を有する半導体パッケージが存在する。例えば、配線基板の半導体チップ搭載領域の中央に貫通孔を形成し、貫通孔の周りにチップ支持体を配置し水分を放出する構造の半導体パッケージが存在する（特許文献１）。また、配線基板の半導体チップ搭載領域に均等に貫通孔を配置し水分を放出する構造の半導体パッケージが存在する（特許文献２）。また、図６に示すように、配線基板の半導体チップ搭載領域の一部に水分放出用の貫通孔１１を設けて半導体パッケージ内に溜まった水分を放出させる構造の半導体パッケージが存在する。図６の（ａ）は、半導体チップ搭載領域の一部に貫通孔１１を設けた配線基板を上から見た図であり、図６の（ｂ）は、切断線Ｂで切断したときの断面を示す図である。
特開２００５−７２４９８号公報（２００５年3月１７日公開） 特開２００７−１２７１４号公報（２００７年1月１８日公開）
しかしながら、上記特許文献１、２に記載された構成では以下のような問題を生じる。すなわち、特許文献1に記載の半導体パッケージでは、絶縁性配線基板の配線を設計する際、配線以外の領域に別途貫通孔やチップ支持体を配置するための領域が必要となり、さらに、マージンやクリアランスも合わせて必要となる。そのため、配線基板上で配線が出来ない領域が広く必要となってしまい、配線ができる領域に制約ができてしまう。
また、特許文献2に記載の半導体パッケージにおいても、配線以外の領域に別途貫通孔とマージンが必要となり、さらに、クリアランスも合わせて必要となる。そのため、特許文献１と同様に、配線基板上で配線が出来ない領域が必要となり、配線ができる領域に制約ができてしまう。
具体的な数字で示すと、貫通孔として現状量産対応可能なレベルを考え、直径０．１ｍｍ程度の貫通孔径とした場合、配線できない領域は、貫通孔の中心から約０．３ｍｍの範囲となる。これは、この貫通孔の位置精度＋貫通孔にソルダーレジストが被らない距離＋近傍の配線にソルダーレジストが確実に被る距離とのマージンから導かれる。特許文献1では更に支持体を配置する領域も含まれてくるため、配線できない領域がさらに広がる。
さらに、特許文献１、２ともに、貫通孔を設けるための加工工程が必要となり、基板の製造コスト上昇の要因になる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、絶縁性配線基板上に配線できない領域を減らしつつ、上記絶縁性配線基板が吸湿した水分等の加熱膨張によって生じる不具合を防止する絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法を実現することにある。
上記課題を解決するために、本発明に係る絶縁性配線基板は、両面に導体層が形成され、一方の面に半導体チップが搭載される搭載領域を有している絶縁性配線基板において、両面がソルダーレジストに覆われ、上記搭載領域における、上記両面の導体層を導通する少なくとも１つ以上のビアホールが上記絶縁性配線基板を貫通し、上記貫通した少なくとも１つ以上のビアホール部分を除く部分がソルダーレジストで覆われていることを特徴としている。
また、上記課題を解決するために、本発明に係る絶縁性基板の製造方法は、両面に導体層が形成され、一方の面に半導体チップが搭載される搭載領域を有している絶縁性配線基板の製造方法であって、上記両面の導体層を導通するビアホールを形成するステップと、上記ビアホールを形成した絶縁性配線基板の両面にソルダーレジストを塗布するステップと、上記搭載領域における、上記ビアホールのうち、少なくとも１つ以上のビアホール部分の上記ソルダーレジストを取り除くステップと、を含むことを特徴としている。
上記の構成および方法によれば、絶縁性配線基板において、半導体チップ搭載領域の少なくとも１つ以上のビアホール部分のソルダーレジストが取り除かれ、ビアホールが上記絶縁性配線基板を貫通する。
これにより、新たに貫通孔を形成した場合に生じる絶縁性配線基板上における配線領域の制約を無くすことができる。
また、貫通孔から水分が放出されることにより、加熱時に絶縁性配線基板が吸湿した水分が気化膨張することにより生じる、基板の破壊等の不具合を防止することができる。
さらに、新たに貫通孔を形成する工程が不要なので、製造工程における時間の短縮、および製造コストの低減を図ることができる。
本発明に係る絶縁性配線基板では、上記絶縁性配線基板を貫通したビアホールが少なくとも２つ以上形成されており、上記２つ以上の貫通したビアホールの間のソルダーレジストが所定の幅で取り除かれているものであってもよい。
上記の構成によれば、上記２つ以上のビアホールが、ソルダーレジストが取り除かれた溝で繋がれる。
これにより、半導体チップを搭載する領域の下に水分が集中的に溜まることを防止することができる。
ここで、所定の幅とは、例えば５０μｍ程度の幅が考えられる。
上記課題を解決するために、本発明に係る半導体パッケージは、両面に導体層が形成され、一方の面に半導体チップが搭載される搭載領域を有し、上記搭載領域における、上記両面の導体層を導通する少なくとも１つ以上のビアホールが上記絶縁性配線基板を貫通している絶縁性配線基板と、上記絶縁性配線基板の半導体チップ搭載領域に搭載された半導体チップとを備え、上記半導体チップは、樹脂封止されていることを特徴としている。
上記の構成によれば、半導体パッケージの絶縁性配線基板は、半導体チップ搭載領域の少なくとも１つ以上のビアホールが上記絶縁性配線基板を貫通する。
これにより、絶縁性配線基板に、新たに貫通孔を形成した場合に生じる絶縁性配線基板上における配線領域の制約を無くすことができる。
また、貫通孔から水分が放出されることにより、半導体パッケージを作成するための加熱時に絶縁性配線基板が吸湿した水分が気化膨張することにより生じる、基板の破壊等の不具合を防止することができる。
さらに、新たに貫通孔を形成する工程が不要なので、製造工程における時間の短縮、および製造コストの低減を図ることができる。
本発明に係る半導体パッケージでは、上記絶縁性配線基板と、上記絶縁性配線基板の半導体チップ搭載領域に搭載された半導体チップとを備え、上記半導体チップは、樹脂封止されているものであってもよい。
上記の構成であっても、上述した効果を奏することができる。
以上のように、本発明に係る絶縁性配線基板は、両面がソルダーレジストに覆われ、上記搭載領域における、上記両面の導体層を導通する少なくとも１つ以上のビアホールが上記絶縁性配線基板を貫通し、上記貫通した少なくとも１つ以上のビアホール部分を除く部分がソルダーレジストで覆われている構成である。
また、本発明に係る絶縁性配線基板の製造方法は、両面の導体層を導通するビアホールを形成するステップと、上記ビアホールを形成した絶縁性配線基板の両面にソルダーレジストを塗布するステップと、搭載領域における、上記ビアホールのうち、少なくとも１つ以上のビアホール部分の上記ソルダーレジストを取り除くステップと、を含む方法である。
また、本発明に係る半導体パッケージは、両面に導体層が形成され、一方の面に半導体チップが搭載される搭載領域を有し、上記搭載領域における、上記両面の導体層を導通する少なくとも１つ以上のビアホールが上記絶縁性配線基板を貫通している絶縁性配線基板と、上記絶縁性配線基板の半導体チップ搭載領域に搭載された半導体チップとを備え、上記半導体チップは、樹脂封止されている構成である。
これにより、新たに貫通孔を形成した場合に生じる絶縁性配線基板上における配線領域の制約を無くすことができるという効果を奏する。
また、貫通孔から水分が放出されることにより、加熱時に絶縁性配線基板が吸湿した水分が気化膨張することにより生じる、基板の破壊等の不具合を防止することができるという効果を奏する。
さらに、新たに貫通孔を形成する工程が不要なので、製造工程における時間の短縮、および製造コストの低減を図ることができるという効果を奏する。
本発明の一実施の形態について図１から図３に基づいて説明すれば、以下のとおりである。図１の（ａ）は、本実施の形態における絶縁性配線基板８の配線パターンを示す。また、図１の（ｂ）は、半導体チップ１を搭載し、図１の（ａ）の切断線Ａで切断した時の断面を示す図である。図１の（ａ）および（ｂ）に示すように、絶縁性配線基板８には、半導体チップ１を搭載する領域である半導体チップ搭載領域２が設けられ、配線パターンである信号配線３、ビアホール４、ワイヤボンド端子５、ビアホール内貫通孔６が設けられている。
半導体チップ搭載領域２は、絶縁性配線基板８において、半導体チップ１を搭載する領域である。
ビアホール４は内周部に銅メッキが施され、絶縁性配線基板８の上面および下面に形成された配線パターンを導通させる。
ビアホール内貫通孔６は、加熱時に生じる、吸湿した水分による加熱膨張を防止するために、水分を放出するものである。ビアホール内貫通孔６の詳細については後述する。
ワイヤボンド端子５は、半導体チップ１と絶縁性配線基板８との導通させるための金属細線を接続する端子である。
次に、図２を用いて、絶縁性配線基板８の製造方法を説明する。図２は、本実施の形態の配線基板作成の流れと、従来の配線基板作成流れを示す図である。
まず、配線基板には、ガラス繊維にエポキシ樹脂を含浸したコア基板２０の両面に銅箔２１を貼り合わせた両面銅張り基板を用いる（Ｓ２０１）。本実施の形態では、０．０７ｍｍのコア基板を用いた。なお、基板のコア厚さは０．２ｍｍ以下のものが主流となってきている。
この配線基板に対し、配線基板の上下を導通するための貫通孔２３を開口する（Ｓ２０２）。開口の方法としてはドリルやレーザによる加工が考えられる。本実施の形態では、Φ０．１ｍｍのドリルによる加工法を用いることにより貫通孔を開口した。そして、配線幅は５０μｍ、配線間スペースも５０μｍとした。なお、貫通孔径も近年小径化しておりΦ０．２ｍｍ以下のものが主流になっている。
貫通孔２３を開口後、貫通孔の内周部に銅メッキ２２を施し、配線基板の上下面の銅箔２１同士を導通させる（Ｓ２０３）。
次に、配線基板の上面および下面の銅箔２１上にパターンニング用のドライフィルム２４を貼り付け、マスクパターンにより位置決めを行い、露光後、エッチングによりドライフィルム２４のパターンを形成する（Ｓ２０４）。
さらに、貼り付けたドライフィルム２４のパターンを元に配線基板の上下面の銅箔２１をエッチングにより加工して配線パターンを形成する（Ｓ２０５）。そしてドライフィルムを剥離する（Ｓ２０６）。
以上が、本実施の形態で行ったサブトラクティブ工法による、銅箔からエッチングによりパターンを形成する方法である。本実施の形態では、パターンの厚さは、１５μｍ程度である。なお、パターンの厚さは、１０〜２０μｍ程度が主流である。
また、基板上下両面に薄層の銅箔を残した基板、もしくは全く銅箔のない基板に貫通孔を加工後、銅メッキにより配線パターンと貫通孔内部の導通を確保するようにして作成するアディティブ工法（またはセミアディティブ工法）による基板でもよい。
その後、配線基板の上下面全面にソルダーレジスト２５を塗布する（Ｓ２０７）。本実施の形態では、ソルダーレジスト２５はスクリーン印刷法で塗布した。なお、ソルダーレジストは、ロールコータ法で塗布してもよい。
そして、マスクパターンニングを実施し（Ｓ２０８、Ｓ２０９）、フォトリソグラフィーにてソルダーレジスト２５を除去する（Ｓ２１０）。ソルダーレジスト２５を除去する部分としてはワイヤボンドをする端子部分および逆面側の外部端子搭載用ランド部分である。そして、ビアホール（貫通孔２３）部分のソルダーレジスト２５も同時に除去して、ビアホール中央部にビアホール内貫通孔を形成する。
最後に、ＮｉメッキまたはＡｕメッキを行い、ボンディングパッドを形成する（Ｓ２１１）。
以上のように、本実施の形態では、水分を放出するための貫通孔を、ビアホールを利用することにより作成する事が出来るため、配線以外の領域に水分を放出するための貫通孔、マージン、クリアランス等により配線が出来ない領域を必要としない。また、領域の制限が無くなる事により配線の引き回しにも制約が無くなる。さらに、従来技術では必要となる水分を放出するための貫通孔を作成するための製造工程（Ｓ２１２）が必要ないため、コスト的にも有効である。
次に、上述の様にして形成した配線基板の半導体チップ搭載領域下におけるビアホール内貫通孔６について説明する。ビアホール内貫通孔６は、半導体チップ搭載領域下に水分が集中的に溜まらない様に基板の半導体チップ搭載面側と外部接続端子面側との配線パターンを導通する為のビアホール４中央部分のソルダーレジストを除去することにより、ビアホール４中央部に形成される。
より詳細には、図１に示すように半導体チップ搭載領域２内に形成されているビアホール４の中央部のソルダーレジストを除去してビアホール内貫通孔６を形成する。
図１からも明らかなように、本実施の形態では、実際の半導体パッケージで使用する配線部分のビアホール４中央部にビアホール内貫通孔６が形成される。これにより半導体チップ１を搭載した領域で部分的に水分が溜まりやすくなる状態を作らない様にすることができる。よって、半田ボール搭載時や半導体パッケージを基板へ搭載する際に加えられる熱により発生する水分を放出することができ、水分の気化膨張力により半導体パッケージに生じる膨れ等の不具合を防止することができる。
ここで、ビアホール内貫通孔６の配置例を図３に示す。図３（A）は、半導体チップ搭載領域２内全体のビアホール４にビアホール内貫通孔６を形成した場合をしめす。図３（B）は、半導体チップ搭載領域２内の中心部1箇所のビアホール４にビアホール内貫通孔６を形成した場合を示す。図３（C）は、半導体チップ搭載領域２内の4隅および中心部1箇所のビアホール４にビアホール内貫通孔６を形成した場合を示す。
なお、本実施形態において、ビアホール内貫通孔６の配置は、図３に示す例に限定されるものではなく半導体チップ搭載領域２内のビアホール４に形成されるビアホール内貫通孔６の数は限定されない。
また、水分を放出するための貫通孔の数は多い方が加熱時の水分を逃がす経路を増やすことができ、加熱に対する不具合の発生を防ぐ効果を上げる事が可能となる。ただし、半導体チップ搭載領域２の大きさ、半導体チップ搭載領域２内のビアホール４の数、半導体チップ搭載数、基板厚、配線パターンにも影響される。
また、ビアホール内貫通孔６を形成する際に、ビアホール４のソルダーレジストを除去した領域と他のビアホール４のソルダーレジストを除去した領域とのソルダーレジストを５０μｍ程度の幅で除去した溝で接続して配置する構成や、貫通孔から放射状にソルダーレジストを除去した溝の領域を広げて半導体チップ搭載領域２の下に水分が集中的に溜まらないようにする構成であってもよい。
なお、本実施の形態では、貫通孔径は０．１ｍｍ以下としているが、０．１ｍｍより大きくなる貫通孔ではチップに負荷がかかることになりクラックを招く恐れがある。そのため、貫通孔径は０．１ｍｍ以下にする事が好ましい。また、現在の貫通孔径の下限としての主流は０．１ｍｍであるが技術的には、０．０７ｍｍも対応することが可能である。しかしながら孔径を小さくすることによりコストが非常に高くなる。上述したように、本実施の形態では０．１ｍｍにて対応している。
次に半導体パッケージの組み立てについて説明する。上述の配線基板の半導体チップ搭載領域２に半導体チップを搭載する。この半導体チップは、回路面側とは反対面側にシートタイプの接着材を備えている。これは、ウエハ研磨後のウエハ裏面側にシートタイプの接着材を貼り付け、シート状の接着剤とともにウエハをダイシング加工することにより回路面側とは反対面側にシートタイプの接着材を備える半導体チップを形成した。
本実施の形態では、半導体チップの厚さは０．３３ｍｍのものを使用し、シート状の接着剤は２５μｍの厚さのものを使用したが、これに限定されるものではない。
なお、接着材は液体状のものでもよいが、接着剤が貫通孔から漏れないようにするためには液体状でないシート状のものを用いる方が好ましい。
更に半導体チップ１のパッド部と配線基板のワイヤボンド端子５との間を金属性の細線で接続する。本実施の形態では、Φ２５μｍの金の細線を用いた。
次に半導体チップ１および金属製の細線を保護する為トランスファーモールド法により樹脂封止を行う。本実施の形態では、封止樹脂としてはエポキシ系樹脂を用いた。更に樹脂封止した基板反対面側の外部接続端子用ランドにフラックスを塗布後、半田ボールを各ランド部に配列して搭載し、リフロー炉で加熱して半田ボールを溶融させ基板へ固着して外部端子を形成した。半田ボールには無鉛の半田ボールを用いた。
なお、半田ボールの代わりに半田ペーストを外部端子搭載用ランドに塗布し、リフロー炉で加熱して外部端子を形成してもよいし、ＬＧＡタイプの半導体パッケージであれば、外部端子搭載用ランドをそのまま外部端子として用いてもよい。ただし、その場合は半導体パッケージを搭載する際に基板側に半田を供給する必要がある。
最後に個片化して半導体パッケージとしての組み立てが完了する。
なお、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
配線基板上で、配線できない領域を減らしつつ、加熱による上記配線基板が吸湿した水分等の膨張によって生じる不具合を防止することができるので、加熱する必要がある絶縁性配線基板、例えば、半導体パッケージ用絶縁性配線基板に適用できる。
本発明の実施の形態を示すものであり、同図の（ａ）は、絶縁性配線基板の配線パターンを示す図であり、同図の（ｂ）は、同図の（ａ）の切断線Ａで切断した時の断面を示す図である。 上記実施の形態における絶縁性配線基板を作製する流れと、従来の絶縁性配線基板を作製する流れとを示す図である。 上記実施の形態における、ビアホール内貫通孔の配置例を示す図であり、同図（ａ）は半導体チップ搭載領域内の全てにビアホール内貫通孔を形成した場合を示す図、同図（ｂ）は、半導体チップ搭載領域内の中央部１箇所にビアホール内貫通孔を形成した場合を示す図、同図（ｃ）は、半導体チップ搭載領域内の４隅および中央部１箇所にビアホール内貫通孔を形成した場合を示す図である。 ＢＧＡ型半導体パッケージの断面を模式的に示した図である。 半導体パッケージにおいて、加熱により生じる不具合を示す図である。 従来技術における、絶縁性配線基板に水分放出用の貫通孔を設けた構成を示す図であり、同図の（ａ）は、絶縁性配線基板の配線パターンを示す図であり、同図の（ｂ）は、同図の（ａ）の切断線Ｂで切断した時の断面を示す図である。
符号の説明
１ 半導体チップ
２ 半導体チップ搭載領域
３ 信号配線
４ ビアホール
５ ワイヤボンド端子
６ ビアホール内貫通孔
７ 金属細線
８ 絶縁性配線基板
９ 半田ボール
１０ 封止樹脂
１１ 水分放出用貫通孔
２０ コア基板
２１ 銅箔
２２ 銅メッキ
２３ 貫通孔
２４ ドライフィルム
２５ ソルダーレジスト
２６ ドライフィルム
２７ ニッケル、金

Claims (6)

  1. 両面に導体層が形成され、一方の面に半導体チップが搭載される搭載領域を有している絶縁性配線基板において、
    上記搭載領域における、上記両面の導体層を導通する少なくとも１つ以上のビアホールが上記絶縁性配線基板を貫通し、上記両面のうち、上記貫通した少なくとも１つ以上のビアホール部分はソルダーレジストに覆われておらず、ビアホール内貫通孔が形成されているとともに、
    上記ビアホール内貫通孔から上記絶縁性配線基板の面に沿って溝が形成されるようにソルダーレジストに覆われていない部分を有し、
    上記のソルダーレジストに覆われていないビアホール部分および溝が形成されるようにソルダーレジストに覆われていない部分以外の上記両面がソルダーレジストに覆われていることを特徴とする絶縁性配線基板。
  2. 上記絶縁性配線基板を貫通したビアホールが少なくとも２つ以上形成されており、
    上記両面のうち、上記２つ以上の貫通したビアホール部分がソルダーレジストに覆われておらず、上記ビアホール内貫通孔が形成されているとともに、
    上記溝は、上記２つ以上のビアホール内貫通孔間がソルダーレジストに覆われていないことによって形成されていることを特徴とする請求項１に記載の絶縁性配線基板。
  3. 上記溝は、上記ビアホール内貫通孔から放射状に複数形成されていることを特徴とする請求項１に記載の絶縁性配線基板。
  4. 上記搭載領域は、四角形であり、該搭載領域の４隅および中心部のビアホール部分は、ソルダーレジストに覆われておらず、ビアホール内貫通孔が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の絶縁性配線基板。
  5. 請求項１〜４のいずれか１項に記載の絶縁性配線基板と、
    上記絶縁性配線基板の半導体チップ搭載領域に搭載された半導体チップとを備え、
    上記半導体チップは、樹脂封止されていることを特徴とする半導体パッケージ。
  6. 両面に導体層が形成され、一方の面に半導体チップが搭載される搭載領域を有している絶縁性配線基板の製造方法であって、
    上記両面の導体層を導通するビアホールを形成するステップと、
    上記ビアホールを形成した絶縁性配線基板の両面にソルダーレジストを塗布するステップと、
    上記搭載領域における、上記ビアホールのうち、少なくとも１つ以上のビアホール部分の上記ソルダーレジストを取り除いてビアホール内貫通孔を形成するととともに、上記ビアホール内貫通孔から上記絶縁性配線基板の面に沿ってソルダーレジストを取り除いて溝を形成するステップと、を含むことを特徴とする絶縁性配線基板の製造方法。
JP2007247553A 2007-09-25 2007-09-25 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法 Expired - Fee Related JP4659802B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007247553A JP4659802B2 (ja) 2007-09-25 2007-09-25 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法
US12/212,089 US20090184413A1 (en) 2007-09-25 2008-09-17 Insulative wiring board, semiconductor package using the same, and method for producing the insulative wiring board
CNA2008102152427A CN101399249A (zh) 2007-09-25 2008-09-22 绝缘配线基板及其制造方法和使用了该基板的半导体封装
TW097136349A TW200935573A (en) 2007-09-25 2008-09-22 Insulative wiring board, semiconductor package using the same, and method for producing the insulative wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007247553A JP4659802B2 (ja) 2007-09-25 2007-09-25 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2009081176A JP2009081176A (ja) 2009-04-16
JP4659802B2 true JP4659802B2 (ja) 2011-03-30

Family

ID=40517673

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007247553A Expired - Fee Related JP4659802B2 (ja) 2007-09-25 2007-09-25 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法

Country Status (4)

Country Link
US (1) US20090184413A1 (ja)
JP (1) JP4659802B2 (ja)
CN (1) CN101399249A (ja)
TW (1) TW200935573A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7123996B2 (ja) * 2020-03-30 2022-08-23 株式会社藤商事 遊技機
JP7123999B2 (ja) * 2020-03-30 2022-08-23 株式会社藤商事 遊技機
JP7123997B2 (ja) * 2020-03-30 2022-08-23 株式会社藤商事 遊技機
JP7124000B2 (ja) * 2020-03-30 2022-08-23 株式会社藤商事 遊技機
JP7123998B2 (ja) * 2020-03-30 2022-08-23 株式会社藤商事 遊技機
JP7124001B2 (ja) * 2020-03-30 2022-08-23 株式会社藤商事 遊技機
CN115621243B (zh) * 2022-12-15 2023-04-07 北京唯捷创芯精测科技有限责任公司 降低翘曲应力的基板、封装结构、电子产品及制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2682167B2 (ja) * 1989-09-22 1997-11-26 松下電工株式会社 プリント配線板
KR100191853B1 (ko) * 1995-12-20 1999-06-15 윤종용 솔더 레지스트에 개방부가 형성되어 있는 반도체 칩패키지
JP3827407B2 (ja) * 1997-07-03 2006-09-27 三井化学株式会社 半導体搭載用基板
JPH11186432A (ja) * 1997-12-25 1999-07-09 Canon Inc 半導体パッケージ及びその製造方法
JP3543679B2 (ja) * 1999-06-24 2004-07-14 日立電線株式会社 Ｂｇａ用配線テープ及びそれを用いた半導体装置
JP2002171065A (ja) * 2000-11-30 2002-06-14 Sony Corp 多層プリント配線板の製造方法
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100448895B1 (ko) * 2002-10-25 2004-09-16 삼성전자주식회사 상변환 기억셀들 및 그 제조방법들
TW200810092A (en) * 2006-08-15 2008-02-16 Ind Tech Res Inst Phase-change memory and fabrication method thereof

Also Published As

Publication number Publication date
JP2009081176A (ja) 2009-04-16
CN101399249A (zh) 2009-04-01
TW200935573A (en) 2009-08-16
US20090184413A1 (en) 2009-07-23

Similar Documents

Publication Publication Date Title
JP4312766B2 (ja) 半導体装置
US8035035B2 (en) Multi-layer wiring board and method of manufacturing the same
US20100044845A1 (en) Circuit substrate, an electronic device arrangement and a manufacturing process for the circuit substrate
JP4955648B2 (ja) 電子デバイスパッケージ、モジュール、および電子機器
JP4659802B2 (ja) 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法
US10304767B2 (en) Semiconductor device
JP5117270B2 (ja) 配線基板、半導体装置、ならびに半導体装置の製造方法
CN107210267B (zh) 半导体器件
JP4194408B2 (ja) 補強材付き基板、半導体素子と補強材と基板とからなる配線基板
KR100300922B1 (ko) 반도체장치
US6403895B1 (en) Wiring substance and semiconductor
JP2000138317A (ja) 半導体装置及びその製造方法
JP2016181575A (ja) 放熱基板及び半導体装置
JP3847602B2 (ja) 積層型半導体装置及びその製造方法並びに半導体装置搭載マザーボード及び半導体装置搭載マザーボードの製造方法
JP2005019937A (ja) 高密度チップスケールパッケージ
JP3417292B2 (ja) 半導体装置
JP2006351950A (ja) 半導体装置及び半導体装置の製造方法
KR20120095662A (ko) 인쇄회로기판 및 그의 제조 방법
JP4260766B2 (ja) 半導体装置
JP2001274203A (ja) ２メタル基板とｂｇａ構造
JPS58134450A (ja) 半導体装置およびその製造方法
JP2007081150A (ja) 半導体装置及び基板
WO2023090261A1 (ja) 半導体装置
JP2022047632A (ja) 配線基板、半導体装置及びその製造方法半導体装置及びその製造方法半導体装置及びその製造方法
JP2000269389A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090721

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101027

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101130

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees