JP4748149B2 - 半導体装置 - Google Patents

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Description

本発明は、絶縁ゲートトランジスタが半導体基板に複数のセルの集合体として形成され、メインセルに流れる電流を検出するためのセンスセルを有してなる半導体装置に関する。
パワーＭＯＳＦＥＴ(Metal OxideSemiconductor Filed EffectTransistor)やＩＧＢＴ(Insulated Gate BipolarTransistor)等のパワーデバイスとして利用される絶縁ゲートトランジスタは、大電流を制御するため、通常、半導体基板に複数のセルの集合体として形成される。これらセルの集合体からなる絶縁ゲートトランジスタが形成された半導体装置においては、短絡等が原因で過電流が流れるとセルが破壊されるため、過電流が流れた時にトランジスタをオフさせて、過電流が流れないように制御する必要がある。また、上記絶縁ゲートトランジスタを例えばモータの回転制御に利用する場合には、流れる電流をより精密に制御する必要がある。これら過電流に対する保護や電流の制御のために、上記複数のセルの一部を電流検出のためのセンスセルとして利用する場合がある。このような半導体装置が、例えば、特開平２-６６９７５号公報（特許文献１）、特開平８−８４２２号公報（特許文献２）および特開２００６−３５１９８５号公報（特許文献３）に開示されている。
図８は、複数のセルの一部を電流検出のためのセンスセルとして利用した従来の半導体装置の一例を示す図で、半導体装置９０の模式的な断面図である。また、図９は、図８に示す半導体装置９０の利用形態を示した等価回路図である。
図８に示す半導体装置９０においては、絶縁ゲートトランジスタであるパワーＭＯＳＦＥＴが、Ｎ型の半導体基板１０に図中に点線で囲った複数のセルＣ１ｍ、Ｃ１ｓの集合体として形成されている。半導体装置９０は、Ｎチャネルの縦型のパワーＭＯＳＦＥＴで、Ｎ型（Ｎ＋）半導体層１からなるシリコン基板をドレイン（Ｄ）領域としている。Ｎ型半導体層１上には、シリコンからなるエピタキシャル層であって同じＮ型でより不純物濃度の低い、ドリフト領域として機能するＮ型（Ｎ）半導体層２が形成されている。Ｎ型半導体層２上には、シリコンからなるエピタキシャル層であって、チャネル形成層であるＰ型（Ｐ）半導体層３が形成されている。
また、Ｐ型半導体層３の表層部には、選択的にソース領域であるＮ型（Ｎ＋）領域４が形成されている。尚、Ｎ型領域４に隣接してソース（Ｓ）電極に共通接続されているＰ型（Ｐ＋）領域３ａは、Ｐ型半導体層３の電位を固定するために形成されたコンタクト領域である。また、側壁絶縁膜５と埋込多結晶シリコン６からなるトレンチ構造の絶縁ゲート（Ｇ）電極７が、Ｐ型半導体層３を貫通するようにして、Ｎ型領域４に隣接して形成されている。尚、図を省略したが、半導体装置９０における上記Ｎ型領域４，Ｐ型領域３ａおよび絶縁ゲート電極７は、基板面内においては図８の紙面に垂直なストライプの繰り返しパターン形状となっている。
図８の半導体装置９０において、パワーＭＯＳＦＥＴを構成している複数のセルは、同じ拡散構造の繰り返し単位として形成され、負荷へ電流を供給するための多数のメインセルＣ１ｍと、メインセルＣ１ｍに流れる電流を検出するための少数のセンスセルＣ１ｓとからなる。半導体装置９０においては、半導体基板１０の裏面側においてメインセルＣ１ｍとセンスセルＣ１ｓのドレイン（Ｄ）端子が共通接続されており、主面側のゲート（Ｇ）端子もメインセルＣ１ｍとセンスセルＣ１ｓとで共通接続される。一方、半導体装置９０の主面側におけるメインセルＣ１ｍのソース端子ＳｍとセンスセルＣ１ｓのソース端子Ｓｓが、図のように別々に取り出される。
センスセルＣ１ｓおよびソース端子Ｓｓが設けられた図８の半導体装置９０は、図９の等価回路図のように接続されて用いられる。すなわち、メインセルとセンスセルのゲート端子Ｇが共通接続され、高電位側で共通接続されたメインセルとセンスセルのドレイン端子Ｄが、負荷Ｌを挟んで電源電位Ｖｄｄに接続されている。一方、メインセルのソース端子Ｓｍは、低電位側で接地（ＧＮＤ）電位に直接接続されているが、センスセルのソース端子Ｓｓは、抵抗Ｒ１を挟んでＧＮＤ電位に接続されている。半導体装置９０では、抵抗Ｒ１の電位（すなわちソース端子Ｓｓの電位）を図のように検出し、コンパレータにより基準（Ｒｅｆ．）電位（例えば、ＧＮＤ電位）と比較することによりメインセルに流れている電流を判定して、上記絶縁ゲートトランジスタのゲート電圧をフィードバック制御している。
このように半導体装置９０では、図８に示すようにドリフト領域であるＮ型半導体層２とドレイン領域であるＮ型半導体層１が共通構造となっているため、ソース端子をメインセルＣ１ｍのソース端子ＳｍとセンスセルＣ１ｓのソース端子Ｓｓに分割し、図９に示すようにセンスセルのソース端子Ｓｓに電流検出のための抵抗Ｒ１を接続している。尚、センスセルに流れるセンス電流Ｉｓは、メインセルに流れる主電流Ｉｍの１／１０００程度に設定される。言い換えれば、図８の半導体装置９０におけるセンスセルＣ１ｓの数（占有面積）を、メインセルＣ１ｍの数（占有面積）の１／１０００程度に設定する。そして、図９に示すように、主電流Ｉｍに抵抗を入れると損失が大きくなるため、１／１０００程度に分流したセンス電流Ｉｓに抵抗Ｒ１を入れて、損失を小さくして主電流Ｉｍを検出するようにしている。半導体装置９０では、以上のようにして主電流Ｉｍを検出することにより、過電流に対する保護やメインセルに流れる主電流Ｉｍの制御がなされる。特許文献１〜３に開示されたセンスセルを有する各半導体装置についても、図８の半導体装置９０とは構造が異なっているものの、上記した図９の等価回路図と同様に抵抗Ｒ１（ソース端子Ｓｓ）の電位検出がなされ、過電流に対する保護やメインセルに流れる主電流の制御が行われている。
特開平２-６６９７５号公報 特開平８−８４２２号公報 特開２００６−３５１９８５号公報
図１０は、一般的なトランジスタの動作特性を示す図で、ドレイン電流ＩＤのゲート・ソース間電圧ＶＧＳに対する依存性を示した図である。ゲート・ソース間電圧ＶＧＳが閾値電圧Ｖｔｈを越えると、絶縁ゲートトランジスタがオンし、ドレイン電流ＩＤが立ち上がる。閾値電圧Ｖｔｈは０．５〜０．６［Ｖ］であり、トランジスタをオンするためのゲート・ソース間電圧ＶＧＳは、通常、図中の一点鎖線Ａ１で示した１［Ｖ］程度の値に設定される。
ここで前述したように、半導体装置９０ではトランジスタがオンするとセンス電流Ｉｓと抵抗Ｒ１の積からなる電位が発生し、この抵抗Ｒ１（ソース端子Ｓｓ）の電位と基準（Ｒｅｆ．）電位をコンパレータにより比較して過電流を検出し、ゲートの制御信号にフィードバックして過電流によるトランジスタの破壊を防いでいる。しかしながら、トランジスタがオンして上記電位が発生すると、図１０に示すように、メインセルＣ１ｍとセンスセルＣ１ｓとでゲート・ソース間電圧ＶＧＳにズレが生じ、センスセルＣ１ｓのゲート・ソース間電圧ＶＧＳが図中の二点差線Ａ２で示したように低下する。このため、メインセルＣ１ｍとセンスセルＣ１ｓとで電流密度も異なってしまい、メインセルに流れる主電流Ｉｍの検出精度向上が困難となっている。
そこで本発明は、絶縁ゲートトランジスタが半導体基板に複数のセルの集合体として形成され、メインセルに流れる電流を検出するためのセンスセルを有してなる半導体装置であって、該メインセルに流れる電流を精度良く検出することのできる半導体装置を提供することを目的としている。
請求項１に記載の半導体装置は、絶縁ゲートトランジスタが半導体基板に複数のセルの集合体として形成されてなる半導体装置であって、前記複数のセルが、負荷へ電流を供給するための多数のメインセルと、前記メインセルに流れる電流を検出するための少数のセンスセルとからなり、前記メインセルのゲート端子と前記センスセルのゲート端子とが共通接続され、前記メインセルのソース端子と前記センスセルのソース端子とが低電位側で共通接続され、抵抗の一方の端子が前記センスセルのドレイン端子に共通接続され、該抵抗のもう一方の端子と前記メインセルのドレイン端子とが高電位側で共通接続されてなり、前記抵抗の電位を検出して、前記絶縁ゲートトランジスタのゲート電圧をフィードバック制御する半導体装置において、前記半導体基板の厚さ方向において、第１導電型コラムと第２導電型コラムが当接して交互に繰り返し配置されてなるＰＮコラム層が形成され、前記ＰＮコラム層の第１界面に当接して、第２導電型半導体層が形成され、前記ＰＮコラム層の第２界面に当接して、第１導電型半導体層が形成されてなり、前記絶縁ゲートトランジスタが、前記第２導電型コラムをドリフト領域とし、前記第２導電型半導体層をドレイン領域とし、前記第１導電型半導体層をチャネル形成層とし、前記第１導電型半導体層の表層部に形成された第２導電型領域をソース領域とする、縦型の絶縁ゲートトランジスタであって、前記第２導電型半導体層を貫通して前記第１導電型コラムに達する分離領域が、基板面内において前記センスセルを取り囲むようにして形成されてなり、該分離領域により、前記第２導電型半導体層が、前記メインセルのドレイン端子が接続される第１領域と前記センスセルのドレイン端子が接続される第２領域に電気的に分離されてなることを特徴としている。
上記半導体装置は、絶縁ゲートトランジスタが半導体基板に複数のセルの集合体として形成され、メインセルに流れる電流を検出するためのセンスセルを有してなる半導体装置である。従って、上記センスセルを利用してメインセルに流れる電流を検出することで、過電流に対する保護やメインセルに流れる電流の制御を行うことができる。
センスセルを有してなる従来の半導体装置においては、高電位側でメインセルとセンスセルのドレイン端子が共通接続され、低電位側でメインセルのソース端子とセンスセルのソース端子が別々に取り出されていた。そして、センスセルのソース端子に抵抗の一方の端子が共通接続され、該抵抗のもう一方の端子がメインセルのソース端子に共通接続されていた。従来の半導体装置は、該抵抗の電位よりメインセルに流れる電流を検出する構成であるが、トランジスタがオンして上記抵抗の電位が発生すると、メインセルとセンスセルでゲート・ソース間電圧にズレが生じる。このため、メインセルに流れる電流とセンスセルに流れる電流とで電流密度が異なってくるため、メインセルに流れる電流の検出精度向上が困難であった。
これに対して、上記半導体装置においては、低電位側でメインセルとセンスセルのソース端子が共通接続され、高電位側でメインセルのドレイン端子とセンスセルのドレイン端子が別々に取り出されている。そして、センスセルのドレイン端子に抵抗の一方の端子が共通接続され、該抵抗のもう一方の端子がメインセルのドレイン端子に共通接続されている。上記半導体装置も、従来の半導体装置と同様に、該抵抗の電位よりメインセルに流れる電流を検出する構成である。しかしながら、上記半導体装置においては、従来の半導体装置と異なり、該抵抗がセンスセルのドレイン側に接続されている。このため、トランジスタがオンした時に該抵抗に電位が発生してもメインセルとセンスセルでゲート・ソース間電圧にズレが生じず、ドレイン電流への影響が少ないドレイン端子の電位がわずかに異なるだけである。従って、上記半導体装置においては、メインセルに流れる電流とセンスセルに流れる電流の電流密度が等しく、メインセルに流れる電流を精度良く検出することのできる。
また、上記半導体装置は、ＰＮコラム層を持つ縦型の絶縁ゲートトランジスタが形成された半導体装置であって、第１導電型コラムと第２導電型コラムが当接して交互に繰り返し配置された上記ＰＮコラム層を、スーパージャンクション（ＳＪ）構造部として利用することができる。このため、当該半導体装置に形成されている縦型の絶縁ゲートトランジスタは、高耐圧で低オン抵抗のトランジスタとすることができる。
また、当該半導体装置においては、上記ＰＮコラム層が半導体基板の断面の中央部に形成されている。このため、該ＰＮコラム層の第１導電型コラムを利用して、裏面側のドレイン領域である第２導電型半導体層を、前記分離領域によってメインセルのドレイン端子が接続される第１領域とセンスセルのドレイン端子が接続される第２領域に電気的に分離し、メインセルのドレイン端子とセンスセルのドレイン端子を別々に取り出すようにしている。これによって、上記したセンスセルのドレイン端子への抵抗の接続が可能となる。このようなメインセルとセンスセルのドレイン端子の分割構成は、一様な導電型の半導体層をドリフト領域としている通常の縦型の絶縁ゲートトランジスタが形成された半導体装置には不可能な構成で、ＰＮコラム層を持つ縦型の絶縁ゲートトランジスタが形成された当該半導体装置に特有の利点となっている。
上記半導体装置における前記ＰＮコラム層は、例えば請求項２に記載のように、前記半導体基板の基板面内において、前記第１導電型コラムと前記第２導電型コラムのストライプの繰り返しパターン形状に設定されてなる構成であってよい。
また、請求項３に記載のように、前記ＰＮコラム層が、前記半導体基板の基板面内において、前記第１導電型コラムに取り囲まれた前記第２導電型コラムの円もしくは多角形の繰り返しパターン形状に設定されてなる構成とすることもできる。この場合には、上記ストライプの繰り返しパターン形状に較べて、メインセルに対するセンスセルの占有面積の割合を小さくすることができ、半導体基板の利用効率を高めることができる。
ＰＮコラム層を持つ上記半導体装置における前記絶縁ゲートトランジスタは、平面ゲート型の絶縁ゲートトランジスタであってもよいが、高集積化および単位面積当りのオン抵抗低減のためには、請求項４に記載のように、前記第１導電型半導体層を貫通して前記第２導電型コラムに達するトレンチ構造の絶縁ゲート電極を有する、トレンチゲート型の絶縁ゲートトランジスタとすることが好ましい。
上記半導体装置における前記分離領域は、例えば請求項５に記載のように、第１導電型半導体領域からなるように構成することができる。これによって、裏面側のドレイン領域である第２導電型半導体層を、上記した第１領域と第２領域に分割することができる。
また、請求項６に記載のように、前記分離領域が、絶縁体領域からなる構成としてもよい。
この場合、請求項７に記載のように、前記絶縁体領域が、基板面内において前記センスセルを取り囲むようにして形成されてなる、前記第２導電型半導体層を貫通して前記第１導電型コラムに達するトレンチと該トレンチ内に埋め込まれた絶縁体とで構成されてなるようにしてもよいし、請求項８に記載のように、前記絶縁体領域が、基板面内において前記センスセルを取り囲むようにして形成されてなる、前記第２導電型半導体層を貫通して前記第１導電型コラムに達するトレンチと該トレンチ上に形成された絶縁膜とで構成されてなるようにしてもよい。
上記半導体装置は、請求項９に記載のように、前記第２領域の不純物濃度が、前記第１領域の不純物濃度より低く設定されてなり、前記第２領域が、前記抵抗として機能するように構成することが可能である。当該半導体装置は、前記抵抗を内蔵することとなるため、外付け抵抗を無くして小型化と低コスト化を図ることができる。
また、請求項１０に記載のように、前記第２領域の幅が、前記第２導電型コラムの幅より狭く設定されてなり、前記第２領域が、前記抵抗として機能するように構成してもよい。これによっても、前記抵抗を内蔵して外付け抵抗を無くすことにより、小型化と低コスト化を図ることができる。
上記半導体装置における前記縦型の絶縁ゲートトランジスタは、例えば請求項１１に記載のように、パワーＭＯＳＦＥＴであってよい。
以上説明したように、上記した半導体装置は、絶縁ゲートトランジスタが半導体基板に複数のセルの集合体として形成され、メインセルに流れる電流を検出するためのセンスセルを有してなる半導体装置であって、該メインセルに流れる電流を精度良く検出することができる。従って、上記した半導体装置は、請求項１２に記載のように、過電流に対する保護やモータの回転制御に利用するため電流の制御が必要な車載用の半導体装置として好適である。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図１は、本発明の半導体装置の一例を示す図で、半導体装置１００の模式的な断面図である。また、図２は、図１に示す半導体装置１００の利用形態を示した等価回路図である。尚、図１の半導体装置１００において、図８の半導体装置９０と同様の部分については、同じ符号を付した。
図１の半導体装置１００は、ＮチャネルのパワーＭＯＳＦＥＴが、半導体基板１１に図中に点線で囲った複数のセルＣ２ｍ、Ｃ２ｓの集合体として形成されてなる半導体装置である。図１の半導体装置１００において、パワーＭＯＳＦＥＴを構成している複数のセルＣ２ｍ、Ｃ２ｓは、同じ拡散構造の繰り返し単位として形成され、負荷へ電流を供給するための多数のメインセルＣ２ｍと、メインセルＣ２ｍに流れる電流を検出するための少数のセンスセルＣ２ｓとからなる。
図１の半導体装置１００は、図８の半導体装置９０と異なり、半導体基板１１の厚さ方向において、Ｐ型（Ｐ）コラム２ｐとＮ型（Ｎ）コラム２ｎが当接して交互に繰り返し配置されてなるＰＮコラム層２Ｃが形成されている。そして、ＰＮコラム層２Ｃの第１界面Ｂ１に当接して、Ｎ型（Ｎ＋）半導体層１が形成され、ＰＮコラム層２Ｃの第２界面Ｂ２に当接して、Ｐ型（Ｐ）半導体層３が形成されている。尚、Ｎ型半導体層１は、シリコン基板からなる。ＰＮコラム層２Ｃは、例えば、Ｎ型半導体層１上にＮ型コラム２ｎとなるＮ型エピタキシャル層を形成し、所定のトレンチを形成した後、Ｐ型コラム２ｐとなるＰ型エピタキシャル層を成長させて該トレンチを埋め戻すことにより形成する。Ｐ型半導体層３は、ＰＮコラム層２Ｃ上にＰ型エピタキシャル層を成長させて形成する。
図１の半導体装置１００に形成されているＮチャネルのパワーＭＯＳＦＥＴは、縦型の絶縁ゲートトランジスタで、Ｎ型コラム２ｎをドリフト領域としており、Ｎ型半導体層１をドレイン（Ｄ）領域としている。また、Ｐ型半導体層３をチャネル形成層とし、Ｐ型半導体層３の表層部に選択的に形成されたＮ型（Ｎ＋）領域４をソース領域としている。尚、Ｎ型領域４に隣接してソース（Ｓ）電極に共通接続されているＰ型（Ｐ＋）領域３ａは、Ｐ型半導体層３の電位を固定するために形成されたコンタクト領域である。また、側壁絶縁膜５と埋込多結晶シリコン６からなるトレンチ構造の絶縁ゲート（Ｇ）電極７が、Ｐ型半導体層３を貫通してＰＮコラム層２ＣのＮ型コラム２ｎに達するようにして、Ｎ型領域４に隣接して形成されている。このように、半導体装置１００に形成されているＮチャネルのパワーＭＯＳＦＥＴは、トレンチ構造の絶縁ゲート電極７を有する、トレンチゲート型の絶縁ゲートトランジスタでもある。尚、図を省略したが、半導体装置１００における上記Ｐ型コラム２ｐ，Ｎ型（Ｎ）コラム２ｎ，Ｎ型領域４，Ｐ型領域３ａおよび絶縁ゲート電極７は、基板面内においては図１の紙面に垂直なストライプの繰り返しパターン形状となっている。
さらに、図１の半導体装置１００においては、裏面側のＮ型半導体層１を貫通してＰ型コラム２ｐに達する分離領域２０が、基板面内において前記センスセルを取り囲むようにして形成されている。この分離領域２０は、Ｐ型（Ｐ＋）半導体領域８ａからなり、これによって、裏面側のドレイン領域であるＮ型半導体層１が、メインセルＣ２ｍが属する第１領域１ｍとセンスセルＣ２ｓが属する第２領域１ｓに電気的に分離されている。図１の半導体装置１００では、図８の半導体装置９０と異なり、半導体基板１１の主面側でメインセルＣ２ｍとセンスセルＣ２ｓのソース（Ｓ）端子が共通接続されており、ゲート（Ｇ）端子もメインセルＣ２ｍとセンスセルＣ２ｓとで共通接続される。一方、図１の半導体装置１００の裏面側において、メインセルＣ２ｍが属する第１領域１ｍに接続するドレイン端子ＤｍとセンスセルＣ２ｓが属する第２領域１ｓに接続するドレイン端子Ｄｓとが、図のように別々に取り出される。
センスセルＣ２ｓおよびドレイン端子Ｄｓが設けられた図１の半導体装置１００は、図２の等価回路図のように接続されて用いられる。すなわち、メインセルＣ２ｍとセンスセルＣ２ｓのゲート端子Ｇが共通接続され、メインセルＣ２ｍとセンスセルＣ２ｓのソース端子Ｓが低電位側で共通接続されて、接地（ＧＮＤ）電位に直接接続されている。一方、抵抗Ｒ２の一方の端子がセンスセルＣ２ｓのドレイン端子Ｄｓに共通接続され、該抵抗Ｒ２のもう一方の端子とメインセルＣ２ｍのドレイン端子Ｄｍとが高電位側で共通接続されて、負荷Ｌを挟んで電源電位Ｖｄｄに接続されている。半導体装置１００では、抵抗Ｒ２の電位（すなわちドレイン端子Ｄｍの電位）を図のように検出し、コンパレータにより基準（Ｒｅｆ．）電位（例えば、ＧＮＤ電位）と比較することによりメインセルＣ２ｍに流れている電流を判定して、上記絶縁ゲートトランジスタのゲート電圧をフィードバック制御している。
半導体装置１００は、図１に示すように、絶縁ゲートトランジスタが半導体基板１１に複数のセルＣ２ｍ，Ｃ２ｓの集合体として形成され、メインセルＣ２ｍに流れる電流を検出するためのセンスセルＣ２ｓを有してなる半導体装置である。従って、図２に示すように、センスセルＣ２ｓを利用してメインセルＣ２ｍに流れる電流を検出することで、過電流に対する保護やメインセルＣ２ｍに流れる電流の制御を行うことができる。
図８に示したセンスセルＣ１ｓを有してなる従来の半導体装置９０においては、図９に示したように、高電位側でメインセルとセンスセルのドレイン端子Ｄが共通接続され、低電位側でメインセルのソース端子Ｓｍとセンスセルのソース端子Ｓｓが別々に取り出されていた。そして、センスセルのソース端子Ｓｓに抵抗Ｒ１の一方の端子が共通接続され、該抵抗Ｒ１のもう一方の端子がメインセルのソース端子ＳｍにＧＮＤ電位で共通接続されていた。従来の半導体装置９０は、該抵抗Ｒ１の電位よりメインセルに流れる電流を検出する構成であるが、トランジスタがオンして上記抵抗Ｒ１の電位が発生すると、図１０に示したように、メインセルＣ１ｍとセンスセＣ１ｓとで、ゲート・ソース間電圧ＶＧＳにズレが生じる。このため、メインセルＣ１ｍに流れる電流とセンスセルＣ１ｓに流れる電流とで電流密度が異なってくるため、メインセルに流れる電流Ｉｍの検出精度向上が困難であった。
これに対して、図１の半導体装置１００においては、図２に示したように、低電位側でメインセルとセンスセルのソース端子Ｓが共通接続され、高電位側でメインセルのドレイン端子Ｄｍとセンスセルのドレイン端子Ｄｓが別々に取り出されている。そして、センスセルのドレイン端子Ｄｓに抵抗Ｒ２の一方の端子が共通接続され、該抵抗Ｒ２のもう一方の端子がメインセルのドレイン端子Ｄｍに共通接続されている。上記半導体装置１００も、図８に示した従来の半導体装置９０と同様に、抵抗Ｒ２の電位よりメインセルに流れる電流を検出する構成である。しかしながら、上記半導体装置１００においては、従来の半導体装置９０と異なり、抵抗Ｒ２がセンスセルのドレイン側に接続されている。このため、トランジスタがオンした時に抵抗Ｒ２に電位が発生してもメインセルとセンスセルでゲート・ソース間電圧ＶＧＳにズレが生じず、ドレイン電流への影響が少ないドレイン端子の電位がわずかに異なるだけである。
図３は、半導体装置１００における上記電流検出原理をより詳細に説明する図で、一般的なトランジスタのドレイン電流ＩＤのドレイン・ソース間電圧ＶＤＳに対する依存性を示した図である。図中の破線は負荷直線で、トランジスタは、該負荷直線との交点付近で動作する。該負荷直線とＩＤ−ＶＤＳ特性の交点は、図３に示したように、一般的にドレイン電流ＩＤがドレイン・ソース間電圧ＶＤＳに対して飽和する一点鎖線Ａ３で示した領域に設定される。
ここで前述したように、半導体装置１００ではトランジスタがオンするとセンス電流Ｉｓと抵抗Ｒ２の積からなる電位が発生し、この抵抗Ｒ２の電位と基準（Ｒｅｆ．）電位をコンパレータにより比較して過電流を検出し、ゲートの制御信号にフィードバックして過電流によるトランジスタの破壊を防いでいる。しかしながら、半導体装置１００では、従来の半導体装置９０と異なり抵抗Ｒ２がドレイン側に配置されているため、トランジスタがオンして抵抗Ｒ２に上記電位が発生しても、メインセルＣ２ｍとセンスセルＣ２ｓのゲート・ソース間電圧ＶＧＳは同じ値であり、メインセルＣ２ｍとセンスセルＣ２ｓとでドレイン・ソース間電圧ＶＤＳがわずかに異なるだけである。従って、図３の二点鎖線Ａ４で示したように、センスセルＣ２ｓのドレイン・ソース間電圧ＶＤＳが抵抗Ｒ２の電位でわずかに低下しても、メインセルＣ２ｍとセンスセルＣ２ｓとでドレイン電流はほとんど異ならない。従って、半導体装置１００においては、メインセルＣ２ｍに流れる電流とセンスセルＣ２ｓに流れる電流の電流密度が等しく、メインセルに流れる電流Ｉｍを精度良く検出することのできる。
図１の半導体装置１００は、ＰＮコラム層２Ｃを持つ縦型の絶縁ゲートトランジスタが形成された半導体装置であって、Ｐ型コラム２ｐとＮ型コラム２ｎが当接して交互に繰り返し配置されたＰＮコラム層２Ｃを、スーパージャンクション（ＳＪ）構造部として利用することができる。すなわち、図１の半導体装置１００のようにＮチャネルのパワーＭＯＳＦＥＴが形成されてなる場合には、該トランジスタがオンの時にＰＮコラム層２ＣのＮ型コラム２ｎがキャリアのドリフト領域となっている。言い換えれば、図１の半導体装置１００は、図８の半導体装置９０における一様なＮ型の半導体層２がＰ型コラム２ｐによって仕切られた構造となっている。図１の半導体装置１００では、Ｎ型コラム２ｎの不純物濃度を上げることで、半導体基板１１に形成されている縦型の絶縁ゲートトランジスタを低オン抵抗化することができる。また、図１の半導体装置１００では、Ｎ型コラム２ｎの幅やＰ型コラム２ｐの不純物濃度を適宜設定することで、トランジスタがオフの時にＰ型コラム２ｐからＮ型コラム２ｎに空乏層が広がって、ＰＮコラム層２Ｃを完全に空乏化させることができる。以上のようにして、ＰＮコラム層２Ｃを持った半導体装置１００に形成されている縦型の絶縁ゲートトランジスタは、高耐圧で低オン抵抗のトランジスタとすることができる。
図１の半導体装置１００においては、ＰＮコラム層２Ｃが半導体基板１１の断面の中央部に形成されている。このため、前述したように、ＰＮコラム層２ＣのＰ型コラム２ｐを利用して、裏面側のドレイン領域であるＮ型半導体層１を、分離領域２０によってメインセルＣ２ｍのドレイン端子Ｄｍが接続される第１領域１ｍとセンスセルＣ２ｓのドレイン端子Ｄｓが接続される第２領域に電気的に分離し、メインセルＣ２ｍのドレイン端子ＤｍとセンスセルＣ２ｓのドレイン端子Ｄｓを別々に取り出すようにしている。これによって、図２に示したセンスセルのドレイン端子Ｄｓへの抵抗Ｒ２の接続が可能となる。このようなメインセルとセンスセルのドレイン端子Ｄｍ，Ｄｓの分割構成は、図８に示した一様なＮ型の半導体層２をドリフト領域としている通常の縦型の絶縁ゲートトランジスタが形成された半導体装置９０には不可能な構成で、ＰＮコラム層２Ｃを持つ縦型の絶縁ゲートトランジスタが形成された半導体装置１００に特有の利点となっている。
図４（ａ），（ｂ）は、図１の半導体装置１００の変形例を示す図で、半導体装置１０１，１０２の模式的な断面図である。尚、以下に例示する各半導体装置において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
図１の半導体装置１００では、裏面側のＮ型半導体層１を第１領域１ｍと第２領域１ｓに電気的に分離する分離領域２０が、Ｐ型（Ｐ＋）半導体領域８ａからなっていた。これに対して、図４（ａ）の半導体装置１０１では、Ｎ型半導体層１を貫通してＰ型コラム２ｐに達するトレンチ９と該トレンチ９内に埋め込まれた絶縁体８ｂとで構成された絶縁体領域からなる分離領域２１が、基板面内においてセンスセルＣ２ｓを取り囲むようにして形成されている。また、図４（ｂ）の半導体装置１０２では、Ｎ型半導体層１を貫通してＰ型コラム２ｐに達するトレンチ９と該トレンチ９上に形成された絶縁膜８ｃとで構成された絶縁体領域からな分離領域２２が、基板面内においてセンスセルＣ２ｓを取り囲むようにして形成されている。図４（ａ），（ｂ）の半導体装置１０１，１０２におけるいずれの分離領域２１，２２についても、図１の半導体装置１００における分離領域２０と同様に、Ｎ型半導体層１を第１領域１ｍと第２領域１ｓに電気的に分離することができる。従って、図４（ａ），（ｂ）の半導体装置１０１，１０２についても、図１の半導体装置１００と同様に、センスセルＣ２ｓのドレイン端子Ｄｓに図２の抵抗Ｒ２を接続することが可能であり、メインセルＣ２ｍに流れる電流を精度良く検出することができる。
図５は、図１の半導体装置１００に関する別の変形例を示す図で、図５（ａ）は、半導体装置１０３の模式的な斜視断面図である。また、図５（ｂ）は、図５（ａ）における一点鎖線Ｅ−Ｅで示した切断面での断面図であり、図５（ｃ）は、図５（ａ）における二点鎖線Ｆ−Ｆで示した切断面での断面図である。
図１の半導体装置１００におけるＰＮコラム層２Ｃは、前述したように、半導体基板１１の基板面内において、Ｐ型コラム２ｐとＮ型コラム２ｎが紙面に垂直なストライプの繰り返しパターン形状に設定されていた。
これに対して、図５の半導体装置１０３におけるＰＮコラム層２Ｃａは、半導体基板１２の基板面内において、Ｐ型コラム２ｐａに取り囲まれたＮ型コラム２ｎａの円の繰り返しパターン形状に設定されている。そして、Ｐ型半導体領域８ａからなる分離領域２３により、Ｎ型半導体層１が、メインセルＣ３ｍが属する第１領域１ｍとセンスセルＣ３ｓが属する第２領域１ｓに電気的に分離されている。従って、図５の半導体装置１０３についても、図１の半導体装置１００と同様に、センスセルＣ３ｓのドレイン端子Ｄｓに図２の抵抗Ｒ２を接続することが可能であり、メインセルＣ３ｍに流れる電流を精度良く検出することができる。
尚、図５のＰＮコラム層２ＣａがＮ型コラム２ｎａの円の繰り返しパターン形状に設定された半導体装置１０３は、図１のＰＮコラム層２Ｃがストライプの繰り返しパターン形状に設定された半導体装置１００に較べて、メインセルＣ３ｍに対するセンスセルＣ３ｓの占有面積の割合を小さくすることができ、半導体基板１２の利用効率を高めることができる。図５の半導体装置１０３におけるＮ型コラム２ｎａは、円に限らず、例えば多角形の繰り返しパターン形状であってもよい。
図６（ａ），（ｂ）は、別の半導体装置の例で、半導体装置１０４，１０５の模式的な断面図である。
図６（ａ）の半導体装置１０４では、Ｎ型半導体層１において、分離領域２４により分離されたセンスセルＣ４ｓが属する第２領域１ｓａの不純物濃度（Ｎ−）が、メインセルＣ２ｍが属する第１領域１ｍの不純物濃度（Ｎ＋）より低く設定されている。これによって、図６（ａ）の半導体装置１０４における第２領域１ｓａを、図２の抵抗Ｒ２として機能させることができる。また、図６（ｂ）の半導体装置１０５では、Ｎ型半導体層１において、分離領域２５により分離されたセンスセルＣ５ｓが属する第２領域１ｓｂの幅Ｗ１が、Ｎ型コラム２ｎの幅Ｗ２より狭く設定されている。これによって、図６（ｂ）の半導体装置１０５における第２領域１ｓｂを、図２の抵抗Ｒ２として機能させることができる。このように、図６（ａ），（ｂ）の半導体装置１０４，１０５は、図２の抵抗Ｒ２を内蔵することとなるため、図１の半導体装置１００に較べて、外付け抵抗を無くして小型化と低コスト化を図ることができる。
以上に例示したＰＮコラム層２Ｃ，２Ｃａを持つ半導体装置１００〜１０５に形成されている絶縁ゲートトランジスタは、Ｐ型半導体層３を貫通してＮ型コラム２ｎに達するトレンチ構造の絶縁ゲート電極７を有する、トレンチゲート型の絶縁ゲートトランジスタであった。しかしながら、ＰＮコラム層を持つ半導体装置に形成される絶縁ゲートトランジスタは、トレンチゲート型の絶縁ゲートトランジスタに限らず、平面ゲート型の絶縁ゲートトランジスタであってもよい。尚、トレンチゲート型の絶縁ゲートトランジスタは、平面ゲート型の絶縁ゲートトランジスタに較べて、高集積化および単位面積当りのオン抵抗低減に有利である。
また、以上に例示したＰＮコラム層２Ｃ，２Ｃａを持つ半導体装置１００〜１０５に形成されている絶縁ゲートトランジスタは、パワーＭＯＳＦＥＴであった。しかしながら、ＰＮコラム層を持つ半導体装置に形成される絶縁ゲートトランジスタは、パワーＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
さらに、図２の等価回路図に示した半導体装置１００の利用形態は、図１および図４〜６に示したＰＮコラム層２Ｃ，２Ｃａを持ち縦型の絶縁ゲートトランジスタが形成された半導体装置１００〜１０５に限らない。
図７は、本発明ではないが図２の等価回路図の利用形態を適用できる別の半導体装置の一例を示す図で、半導体装置１１０の模式的な断面図である。尚、簡略化のため、図７では半導体装置１１０のメインセルＣ４ｍとセンスセルＣ６ｓを一つずつ図示している。
図７の半導体装置１１０に形成されている絶縁ゲートトランジスタは、半導体基板１３の一方の表層部において、チャネル形成層であるＰ型領域３ｂを挟んで分離して形成されたＮ型領域１ａ，１ｂをそれぞれドリフト領域とソース領域とする、横型の絶縁ゲートトランジスタである。
横型の絶縁ゲートトランジスタが形成されてなる半導体装置１１０は、図７に示すように、半導体基板１３の一方の主面側にソース電極とドレイン電極が配置されることとなり、メインセルＣ４ｍのドレイン端子ＤｍとセンスセルＣ６ｓのドレイン端子Ｄｓを別々に取り出すことができる。従って、図７の半導体装置１１０についても、センスセルＣ６ｓのドレイン端子Ｄｓに図２の抵抗Ｒ２を接続することが可能であり、メインセルＣ４ｍに流れる電流を精度良く検出することができる。
以上に例示した各半導体装置１００〜１０５，１１０は、いずれも、絶縁ゲートトランジスタが半導体基板１１〜１３に複数のセルの集合体として形成され、メインセルＣ２ｍ〜Ｃ４ｍに流れる電流を検出するためのセンスセルＣ２ｓ〜Ｃ６ｓを有してなる半導体装置であって、該メインセルＣ２ｍ〜Ｃ４ｍに流れる電流を精度良く検出することができる。従って、上記した各半導体装置１００〜１０５，１１０は、過電流に対する保護やモータの回転制御に利用するため電流の制御が必要な車載用の半導体装置として好適である。
尚、図２の等価回路図の利用形態は、絶縁ゲートトランジスタが形成されてなる半導体装置に限らず、バイポーラトランジスタやサイリスタが形成されてなる半導体装置にも適用可能である。
本発明の半導体装置の一例を示す図で、半導体装置１００の模式的な断面図である。 半導体装置１００の利用形態を示した等価回路図である。 半導体装置１００における電流検出原理をより詳細に説明する図で、一般的なトランジスタのドレイン電流ＩＤのドレイン・ソース間電圧ＶＤＳに対する依存性を示した図である。 （ａ），（ｂ）は、半導体装置１００の変形例を示す図で、半導体装置１０１，１０２の模式的な断面図である。 半導体装置１００に関する別の変形例を示す図で、（ａ）は、半導体装置１０３の模式的な斜視断面図である。また、（ｂ）は、（ａ）における一点鎖線Ｅ−Ｅで示した切断面での断面図であり、（ｃ）は、（ａ）における二点鎖線Ｆ−Ｆで示した切断面での断面図である。 （ａ），（ｂ）は、別の半導体装置の例で、半導体装置１０４，１０５の模式的な断面図である。 本発明ではないが図２の等価回路図の利用形態を適用できる別の半導体装置の一例を示す図で、半導体装置１１０の模式的な断面図である。 複数のセルの一部を電流検出のためのセンスセルとして利用した従来の半導体装置の一例を示す図で、半導体装置９０の模式的な断面図である。 半導体装置９０の利用形態を示した等価回路図である。 一般的なトランジスタの動作特性を示す図で、ドレイン電流ＩＤのゲート・ソース間電圧ＶＧＳに対する依存性を示した図である。
符号の説明
９０，１００〜１０５，１１０ 半導体装置
Ｒ１，Ｒ２ 抵抗
Ｃ１ｍ〜Ｃ４ｍ メインセル
Ｃ１ｓ〜Ｃ６ｓ センスセル
Ｄｍ メインセルのドレイン端子
Ｄｓ センスセルのドレイン端子
１０〜１３ 半導体基板
１ Ｎ型半導体層
２０〜２５ 分離領域
１ｍ 第１領域
１ｓ，１ｓａ，１ｓｂ 第２領域
２Ｃ，２Ｃａ ＰＮコラム層
２ｐ，２ｐａ Ｐ型コラム
２ｎ，２ｎａ Ｎ型コラム
３ Ｐ型半導体層

Claims (12)

  1. 絶縁ゲートトランジスタが半導体基板に複数のセルの集合体として形成されてなる半導体装置であって、
    前記複数のセルが、負荷への電流を供給するための多数のメインセルと、前記メインセルに流れる電流を検出するための少数のセンスセルとからなり、
    前記メインセルのゲート端子と前記センスセルのゲート端子とが共通接続され、
    前記メインセルのソース端子と前記センスセルのソース端子とが低電位側で共通接続され、
    抵抗の一方の端子が前記センスセルのドレイン端子に共通接続され、該抵抗のもう一方の端子と前記メインセルのドレイン端子とが高電位側で共通接続されてなり、
    前記抵抗の電位を検出して、前記絶縁ゲートトランジスタのゲート電圧をフィードバック制御する半導体装置において、
    前記半導体基板の厚さ方向において、
    第１導電型コラムと第２導電型コラムが当接して交互に繰り返し配置されてなるＰＮコラム層が形成され、
    前記ＰＮコラム層の第１界面に当接して、第２導電型半導体層が形成され、
    前記ＰＮコラム層の第２界面に当接して、第１導電型半導体層が形成されてなり、
    前記絶縁ゲートトランジスタが、
    前記第２導電型コラムをドリフト領域とし、前記第２導電型半導体層をドレイン領域とし、前記第１導電型半導体層をチャネル形成層とし、前記第１導電型半導体層の表層部に形成された第２導電型領域をソース領域とする、縦型の絶縁ゲートトランジスタであって、
    前記第２導電型半導体層を貫通して前記第１導電型コラムに達する分離領域が、基板面内において前記センスセルを取り囲むようにして形成されてなり、
    該分離領域により、前記第２導電型半導体層が、前記メインセルのドレイン端子が接続される第１領域と前記センスセルのドレイン端子が接続される第２領域に電気的に分離されてなることを特徴とする半導体装置。
  2. 前記ＰＮコラム層が、前記半導体基板の基板面内において、
    前記第１導電型コラムと前記第２導電型コラムのストライプの繰り返しパターン形状に設定されてなることを特徴とする請求項１に記載の半導体装置。
  3. 前記ＰＮコラム層が、前記半導体基板の基板面内において、
    前記第１導電型コラムに取り囲まれた前記第２導電型コラムの円もしくは多角形の繰り返しパターン形状に設定されてなることを特徴とする請求項１に記載の半導体装置。
  4. 前記絶縁ゲートトランジスタが、
    前記第１導電型半導体層を貫通して前記第２導電型コラムに達するトレンチ構造の絶縁ゲート電極を有する、
    トレンチゲート型の絶縁ゲートトランジスタであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記分離領域が、第１導電型半導体領域からなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記分離領域が、絶縁体領域からなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  7. 前記絶縁体領域が、
    基板面内において前記センスセルを取り囲むようにして形成されてなる、前記第２導電型半導体層を貫通して前記第１導電型コラムに達するトレンチと該トレンチ内に埋め込まれた絶縁体とで構成されてなることを特徴とする請求項６に記載の半導体装置。
  8. 前記絶縁体領域が、
    基板面内において前記センスセルを取り囲むようにして形成されてなる、前記第２導電型半導体層を貫通して前記第１導電型コラムに達するトレンチと該トレンチ上に形成された絶縁膜とで構成されてなることを特徴とする請求項６に記載の半導体装置。
  9. 前記第２領域の不純物濃度が、前記第１領域の不純物濃度より低く設定されてなり、
    前記第２領域が、前記抵抗として機能することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記第２領域の幅が、前記第２導電型コラムの幅より狭く設定されてなり、
    前記第２領域が、前記抵抗として機能することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  11. 前記縦型の絶縁ゲートトランジスタが、パワーＭＯＳＦＥＴであることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 前記半導体装置が、車載用であることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
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